CN103515435A - Mos晶体管及其形成方法、sram存储单元电路 - Google Patents

Mos晶体管及其形成方法、sram存储单元电路 Download PDF

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Abstract

一种MOS晶体管及其形成方法、SRAM存储单元电路，所述MOS晶体管包括：半导体衬底，位于所述半导体衬底表面的栅极结构，位于所述栅极结构一侧的半导体衬底内的源区和位于所述栅极结构另一侧的半导体衬底内的漏区，从靠近源区的一端到靠近漏区的一端，位于所述源区和漏区之间的沟道区受到的应力从压缩应力逐渐变为拉伸应力，或者从拉伸应力逐渐变为压缩应力。由于所述MOS晶体管的沟道区受到的应力不对称，使得所述MOS晶体管的不同电流方向的饱和源漏电流不同，利用所述MOS晶体管作为SRAM存储单元电路的传输晶体管，可以提高写操作时的饱和源漏电流，降低读操作时的饱和源漏电流，从而提高SRAM的读取裕度和写入裕度。

Description

MOS晶体管及其形成方法、SRAM存储单元电路
技术领域
本发明涉及半导体制作领域，尤其涉及源/漏区应力不对称的MOS晶体管及形成方法、具有高读取裕度和写入裕度的SRAM存储单元电路。
背景技术
静态随机存储器（Static Random Access Memory，SRAM）作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品（智能卡、数码相机、多媒体播放器）等领域。
图1为现有6T结构的SRAM存储器的存储单元的电路结构示意图，所述存储单元包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。
所述第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2形成双稳态电路，所述双稳态电路形成一个锁存器用于锁存数据信息。所述第一PMOS晶体管P1和第二PMOS晶体管P2为上拉晶体管；所述第一NMOS晶体管N1和第二NMOS晶体管N2为下拉晶体管。第三NMOS晶体管N3和第四NMOS晶体管N4为传输晶体管。
第一PMOS晶体管P1的栅极、第一NMOS晶体管N1的栅极、第二PMOS晶体管P2的漏极、第二NMOS晶体管N2的漏极、第四NMOS晶体管N4的源极电连接，形成第一存储节点11；第二PMOS晶体管P2的栅极、第二NMOS晶体管N2的栅极、第一PMOS晶体管P1的漏极、第一NMOS晶体管N1的漏极、第三NMOS晶体管N3的源极电连接，形成第二存储节点12。
第三NMOS晶体管N3和第四NMOS晶体管N4的栅极与字线WL电连接；第三NMOS晶体管N3的漏极与第一位线BL电连接，第四NMOS晶体管N4的漏极与第二位线（互补位线）BLB电连接；第一PMOS晶体管P1的源极和第二PMOS晶体管P2的源极与电源线Vdd电连接；第一NMOS晶体管N1的源极和第二NMOS晶体管N2的源极与地线Vss电连接。
所述6T结构的SRAM存储器的存储单元的工作原理是：
读操作时，字线WL施加高电平，第三NMOS晶体管N3和第四NMOS晶体管N4导通，第一位线BL和第二位线BLB施加高电平，由于第一存储节点11和第二存储节点12其中一个为低电平，电流从第一位线BL、第二位线BLB流向低电平的第一存储节点11或第二存储节点12，所述第一位线BL或第二位线BLB的电位降低，第一位线BL和第二位线BLB间电位产生电压差，当电压差达到一定值后打开灵敏度放大器（未图示），对电压进行放大，再送到输出电路（未图示），读出数据；
写操作时，字线WL施加高电平，第三NMOS晶体管N3和第四NMOS晶体管N4导通，第一位线BL和第二位线BLB对应的一个施加高电平，一个施加低电平，由于第一存储节点11和第二存储节点12其中一个为高电平，另一个为低电平，当写操作的数据信息与原来存储的数据信息不同时，电流从高电平的第一存储节点11或第二存储节点12流向低电平的第一位线BL或第二位线BLB，使得高电平的第一存储节点11或第二存储节点12的电位降低，另一个低电平的第二存储节点12或第一存储节点11的电位提高，SRAM存储器单元存储新的数据。
但随着CMOS工艺的工艺节点减小，工作电压降低，随机掺杂导致阈值电压变化增大，给SRAM的读取稳定性带来挑战。为了能使SRAM存储器能稳定地工作，需要提高SRAM存储器的读取裕度和写入裕度，因此如何提高SRAM存储器的读取裕度和写入裕度就成为本领域技术人员亟待解决的问题之一。
更多关于SRAM存储器的介绍请参考公开号为US2007/0241411A1的美国专利。
发明内容
本发明解决的问题是提供一种源/漏区应力不对称的MOS晶体管及形成方法、具有高读取裕度和写入裕度的SRAM存储单元电路。
为解决上述问题，本发明技术方案提供了一种MOS晶体管，包括：
半导体衬底，位于所述半导体衬底表面的栅极结构，位于所述栅极结构一侧的半导体衬底内的源区和位于所述栅极结构另一侧的半导体衬底内的漏区，
其中，从靠近源区的一端到靠近漏区的一端，位于所述源区和漏区之间的沟道区受到的应力从压缩应力逐渐变为拉伸应力或从拉伸应力逐渐变为压缩应力。
可选的，所述源区为锗硅层，所述漏区为碳化硅层。
可选的，所述源区为碳化硅层，所述漏区为锗硅层。
可选的，所述锗硅层或碳化硅层中掺杂有P型或N型杂质离子，所述锗硅层中掺杂的杂质离子的类型与碳化硅层中掺杂的杂质离子的类型相同。
可选的，所述锗硅层和碳化硅层的侧壁向沟道区一侧突出。
可选的，所述碳化硅层中碳元素的摩尔百分比含量范围为0%~50%。
可选的，所述锗硅层中锗元素的摩尔百分比含量范围为0%~70%。
本发明技术方案还提供了一种MOS晶体管的形成方法，包括：
提供半导体衬底，在所述半导体衬底表面形成栅极结构；
在所述栅极结构一侧的半导体衬底内形成碳化硅层，在所述栅极结构另一侧的半导体衬底内形成锗硅层。
可选的，形成所述碳化硅层和锗硅层的具体工艺包括：
在所述栅极结构一侧的半导体衬底内形成第一沟槽，在所述栅极结构另一侧的半导体衬底内形成第二沟槽；
在所述第一沟槽内填充满碳化硅层；
在所述第二沟槽内填充满锗硅层。
可选的，在所述第一沟槽内形成碳化硅层的工艺为选择性外延工艺，在所述第二沟槽内形成锗硅层的工艺为选择性外延工艺。
可选的，在所述选择性外延工艺形成碳化硅层或锗硅层时原位掺杂有P型或N型杂质离子。
可选的，在所述栅极结构一侧的半导体衬底内进行碳离子注入，形成碳化硅层，在所述栅极结构另一侧的半导体衬底内进行锗离子注入，形成锗硅层。
可选的，在形成碳化硅层和锗硅层后，对所述碳化硅层和锗硅层进行P型或N型杂质离子注入。
本发明技术方案还提供了一种SRAM存储单元电路，包括：
第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管以及第四NMOS晶体管；
第一PMOS晶体管的栅极、第一NMOS晶体管的栅极、第二PMOS晶体管的漏极、第二NMOS晶体管的漏极、第四NMOS晶体管的源极电连接，形成第二存储节点；第二PMOS晶体管的栅极、第二NMOS晶体管的栅极、第一PMOS晶体管的漏极、第一NMOS晶体管的漏极、第三NMOS晶体管的源极电连接，形成第一存储节点；
第三NMOS晶体管和第四NMOS晶体管的栅极与字线电连接；第三NMOS晶体管的漏极与第一位线电连接，第四NMOS晶体管的漏极与第二位线电连接；第一PMOS晶体管的源极和第二PMOS晶体管的源极与电源端电连接；第一NMOS晶体管的源极和第二NMOS晶体管的源极与接地端电连接；
其中，从靠近源区的一端到靠近漏区的一端，第三NMOS晶体管和第四NMOS晶体管的沟道区受到的应力从压缩应力逐渐变为拉伸应力。
可选的，所述第一传输晶体管和第二传输晶体管的源极对应的源区为锗硅层，所述第一传输晶体管和第二传输晶体管的漏极对应的漏区为碳化硅层。
可选的，所述锗硅层或碳化硅层中掺杂有N型杂质离子。
可选的，所述锗硅层和碳化硅的侧壁向沟道区一侧突出。
本发明技术方案还提供了一种SRAM存储单元电路，包括：
第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一NMOS晶体管以及第二NMOS晶体管；
第一PMOS晶体管的栅极、第一NMOS晶体管的栅极、第二PMOS晶体管的漏极、第二NMOS晶体管的漏极、第四PMOS晶体管的源极电连接，形成第二存储节点；第二PMOS晶体管的栅极、第二NMOS晶体管的栅极、第一PMOS晶体管的漏极、第一NMOS晶体管的漏极、第三PMOS晶体管的源极电连接，形成第一存储节点；
第三PMOS晶体管和第四PMOS晶体管的栅极与字线电连接；第三PMOS晶体管的漏极与第一位线电连接，第四PMOS晶体管的漏极与第二位线电连接；第一PMOS晶体管的源极和第二PMOS晶体管的源极与电源端电连接；第一NMOS晶体管的源极和第二NMOS晶体管的源极与接地端电连接；
其中，从靠近源区的一端到靠近漏区的一端，第三PMOS晶体管和第四PMOS晶体管的沟道区受到的应力从拉伸应力逐渐变为压缩应力。
可选的，所述第三PMOS晶体管和第四PMOS晶体管的源极对应的源区为碳化硅层，所述第三PMOS晶体管和第四PMOS晶体管的漏极对应的漏区为锗硅层。
可选的，所述锗硅层或碳化硅层中掺杂有P型杂质离子。
可选的，所述锗硅层和碳化硅的侧壁向沟道区一侧突出。
与现有技术相比，本发明具有以下优点：
本发明实施例的MOS晶体管包括：半导体衬底，位于所述半导体衬底表面的栅极结构，位于所述栅极结构一侧的半导体衬底内的源区和位于所述栅极结构另一侧的半导体衬底内的漏区，从靠近源区的一端到靠近漏区的一端，位于所述源区和漏区之间的沟道区受到的应力从压缩应力逐渐变为拉伸应力，或者从拉伸应力逐渐变为压缩应力。由于当MOS晶体管处于饱和区时，沟道区被夹断，沟道夹断点与施加有高电平的源区或漏区之间形成有一段耗尽区，MOS晶体管的饱和源漏电流取决于载流子在耗尽区内的饱和迁移速率。由于从靠近源区的一端到靠近漏区的一端，位于所述源/漏区之间的沟道区受到的应力的类型从压缩应力逐渐变为拉伸应力或从拉伸应力逐渐变为压缩应力，因此当耗尽区靠近源区或靠近漏区时，载流子在不同耗尽区内的饱和迁移速率各不相同，使得MOS晶体管的不同电流方向的饱和源漏电流不同。
在本发明实施例的SRAM存储单元电路中，传输晶体管的沟道区受到的应力不对称，可以在提高写操作时传输晶体管的饱和源漏电流的同时，降低读操作时传输晶体管的饱和源漏电流，从而可以同时提高SRAM存储单元的读取裕度和写入裕度，从而可以提高SRAM存储单元的读写稳定性。
附图说明
图1是现有技术的SRAM存储器的存储单元的电路结构示意图；
图2是本发明实施例的MOS晶体管的形成方法的流程示意图；
图3至图6是本发明实施例的MOS晶体管的形成过程的剖面结构示意图；
图7是本发明实施例的MOS晶体管的剖面结构示意图；
图8是本发明实施例的一种SRAM存储单元电路的结构示意图；
图9是本发明实施例的另一种SRAM存储单元电路的结构示意图。
具体实施方式
SRAM存储器的读写稳定性主要通过读取裕度和写入裕度这两个参数来衡量，读取裕度和写入裕度越高，SRAM存储器的读写稳定性越好。其中，读取裕度与下拉NMOS晶体管的饱和源漏电流值与传输NMOS晶体管的饱和源漏电流值之间的比值相关；写入裕度与传输NMOS晶体管的饱和源漏电流值与上拉PMOS晶体管的饱和源漏电流值之间的比值相关。
为了提高读取裕度，当所述上拉PMOS晶体管和下拉NMOS晶体管的结构不发生变化时，需要降低传输NMOS晶体管从漏极到源极的饱和源漏电流值；为了提高写入裕度，当所述上拉PMOS晶体管和下拉NMOS晶体管的结构不发生变化时，需要提高传输NMOS晶体管从源极到漏极的饱和源漏电流值。在现有技术中，由于所述传输NMOS晶体管（第三NMOS晶体管N3和第四NMOS晶体管N4）的源极和漏极是对称的，因此，传输NMOS晶体管从源极到漏极的饱和源漏电流值与从漏极到源极的饱和源漏电流值是一致的，因此利用传输NMOS晶体管来提高写入裕度和读取裕度是矛盾的，当提高传输NMOS晶体管的读取裕度时必然会降低写入裕度，反之亦然。
为此，发明人经过研究，提出了一种源/漏区应力不对称的MOS晶体管及形成方法，利用所述MOS晶体管作为传输晶体管的SRAM存储单元电路，所述MOS晶体管包括：半导体衬底，位于所述半导体衬底表面的栅极结构，位于所述栅极结构一侧的半导体衬底内的源区和位于所述栅极结构另一侧的半导体衬底内的漏区，其中，从靠近源区的一端到靠近漏区的一端，位于所述源区和漏区之间的沟道区受到的应力从压缩应力逐渐变为拉伸应力，或者从拉伸应力逐渐变为压缩应力。当MOS晶体管处于饱和区，源漏电压大于或等于饱和源漏电压时，沟道区被夹断，所述沟道区只存在于沟道夹断点与施加有低电平的源区或漏区之间，因此MOS晶体管的载流子的饱和迁移速率取决于靠近施加有低电平的源区或漏区的沟道区中的载流子的饱和迁移速率。由于从靠近源区的一端到靠近漏区的一端，位于所述源/漏区之间的沟道区受到的应力的类型从压缩应力逐渐变为拉伸应力或从拉伸应力逐渐变为压缩应力，因此当沟道区靠近源区或靠近漏区时，载流子在不同耗尽区内的饱和迁移速率各不相同，使得MOS晶体管的不同电流方向的饱和源漏电流不同。而利用所述不同电流方向的饱和源漏电流的大小不同的MOS晶体管作为传输晶体管的SRAM存储单元电路，可以同时提高SRAM存储单元的读取裕度和写入裕度。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
本发明实施例首先提供了一种MOS晶体管的形成方法，请参考图2，为本发明实施例的MOS晶体管的形成方法的流程示意图，具体包括：
步骤S101，提供半导体衬底，在所述半导体衬底表面形成栅极结构；
步骤S102，在所述栅极结构一侧的半导体衬底内形成第一沟槽，在所述栅极结构另一侧的半导体衬底内形成第二沟槽；
步骤S103，在所述第一沟槽内填充满碳化硅层；
步骤S104，在所述第二沟槽内填充满锗硅层。
图3至图6为本发明实施例的MOS晶体管的形成过程的剖面结构示意图。
具体的，请参考图3，提供半导体衬底300，在所述半导体衬底300表面形成栅极结构310。
所述MOS晶体管可以为NMOS晶体管，也可以为PMOS晶体管。所述MOS晶体管在SRAM存储单元电路中作为传输晶体管。
所述半导体衬底300的材料为单晶硅衬底、单晶锗衬底、锗硅衬底、绝缘体上硅衬底其中的一种。所述半导体衬底300内还形成有浅沟槽隔离结构（未标示），所述浅沟槽隔离结构位于相邻的器件之间，使得相邻的器件电隔离。
所述栅极结构310包括位于所述半导体衬底300表面的栅介质层（未图示）、位于所述栅介质层表面的栅电极（未图示）、位于所述栅介质层和栅电极侧壁表面的侧墙（未图示）。所述栅介质层的材料为氧化硅或高K栅介质材料，例如氧化铪、氧化锆等。所述栅电极为多晶硅栅电极或金属栅电极。形成栅极结构的工艺为本领域技术人员的公知技术，在此不作详述。
请参考图4，在所述栅极结构310一侧的半导体衬底300内形成第一沟槽321，在所述栅极结构310另一侧的半导体衬底300内形成第二沟槽322。
形成所述第一沟槽321和第二沟槽322的工艺为湿法刻蚀工艺、干法刻蚀工艺、或者湿法刻蚀与干法刻蚀工艺相结合。在本发明实施例中，形成所述第一沟槽321和第二沟槽322的工艺具体为：在所述半导体衬底300表面形成第一光刻胶层351，以所述第一光刻胶层351和栅极结构310为掩膜对栅极结构310两侧的半导体衬底300进行干法刻蚀，形成矩形的沟槽（未图示）；对所述矩形的沟槽进行湿法刻蚀，在所述栅极结构310一侧的半导体衬底300内形成第一沟槽321，在所述栅极结构310另一侧的半导体衬底300内形成第二沟槽322，所述第一沟槽321和第二沟槽322的侧壁形状为“∑”形状。由于所述湿法刻蚀是各向同性的，使得所述第一沟槽321和第二沟槽322会向沟道区一侧突出，后续在第一沟槽321和第二沟槽322内形成锗硅层或碳化硅层时，向沟道区突出的锗硅层或碳化硅层能进一步提高沟道区的应力。
形成第一沟槽321和第二沟槽322后，采用灰化工艺除去第一光刻胶层351。
请参考图5，在所述半导体衬底300和栅极结构310表面形成第一阻挡层352，所述第一阻挡层352暴露出第一沟槽321（请参考图4），在所述第一沟槽321内填充满碳化硅层331。
形成所述碳化硅层331的工艺为选择性外延工艺，例如气相外延生长或固相外延生长等。在本发明实施例中，形成所述碳化硅层331的具体工艺为：在所述半导体衬底300和栅极结构310表面形成阻挡材料（未图示），在所述阻挡层表面形成图形化的第二光刻胶层（未图示），以所述图形化的第二光刻胶层为掩膜，对所述阻挡材料进行刻蚀，形成第一阻挡层352，所述第一阻挡层352暴露出第一沟槽321，并除去所述第二光刻胶层。所述第一阻挡层352为氧化硅层或底部抗反射层等。然后，在所述第一沟槽321内采用气相外延生长工艺填充满碳化硅，形成碳化硅层331，且在所述气相外延生长工艺中，反应气体内掺杂有N型杂质离子或P型杂质离子，使得碳化硅层331原位掺杂有N型或P型杂质离子，所述碳化硅层331作为MOS晶体管的源区或漏区。其中，所述碳化硅层331中不同位置的碳元素的含量可以相同，也可以不同。在本实施例中，所述碳化硅层331中碳元素的摩尔百分比含量范围为0%~50％，通过改变所述碳化硅层331中碳元素的摩尔百分比，可以控制沟道区中的拉伸应力的大小。
形成碳化硅层331后，除去所述第一阻挡层352。
请参考图6，在所述半导体衬底300和栅极结构310表面形成第二阻挡层353，所述第二阻挡层353暴露出第二沟槽322（请参考图4），在所述第二沟槽322内填充满锗硅层332。
形成所述锗硅层332的工艺为选择性外延工艺，例如气相外延生长或固相外延生长等。在本发明实施例中，形成所述锗硅层332的具体工艺为：在所述半导体衬底300和栅极结构310表面形成阻挡材料（未图示），在所述阻挡层表面形成图形化的第三光刻胶层（未图示），以所述图形化的第三光刻胶层为掩膜，对所述阻挡材料进行刻蚀，形成第二阻挡层353，所述第二阻挡层353暴露出第二沟槽322，并除去所述第三光刻胶层。所述第二阻挡层353为氧化硅层或底部抗反射层等。然后，在所述第二沟槽322采用气相外延生长工艺填充满锗硅，形成锗硅层332，且在所述气相外延生长工艺中，反应气体内掺杂有N型杂质离子或P型杂质离子，使得锗硅层332原位掺杂有杂质离子，所述锗硅层332作为MOS晶体管的漏区或源区，所述锗硅层332中掺杂的杂质离子与碳化硅层331中掺杂的杂质离子的类型相同。其中，所述锗硅层332中不同位置的锗元素的含量可以相同，也可以不同。在本实施例中，所述锗硅层332中锗元素的摩尔百分比含量范围为0%~70%，通过改变所述锗硅层332中锗元素的摩尔百分比含量，可以控制沟道区中的压缩应力的大小。
形成锗硅层332后，除去所述第二阻挡层353。
在其他实施例中，也可以先形成锗硅层，再形成碳化硅层。
在其他实施例中，在形成栅极结构后，形成锗硅层和碳化硅层的工艺还可以采用离子注入工艺，具体包括：以光刻胶为掩膜，将锗离子注入到栅极结构的一侧的硅衬底中，将碳离子注入到栅极结构的另一侧的硅衬底中，使得在栅极结构的一侧的半导体衬底内形成碳化硅层，在栅极结构的另一侧的半导体衬底内形成锗硅层。
在形成了锗硅层和碳化硅层后，还可以对所述锗硅层和碳化硅层进行N型或P型离子注入，所述锗硅层和碳化硅层作为MOS晶体管的源区或漏区。
根据上述MOS晶体管形成方法，本发明实施例还提供了一种MOS晶体管，请参考图7，为本发明实施例的MOS晶体管的剖面结构示意图，具体包括：半导体衬底300，位于半导体衬底300表面的栅极结构310，位于所述栅极结构310一侧的半导体衬底300内的碳化硅层331和位于所述栅极结构310另一侧的半导体衬底300内的锗硅层332，所述碳化硅层331和锗硅层332内掺杂有杂质离子，所述碳化硅层331和锗硅层332作为MOS晶体管的源/漏区。
所述MOS晶体管可以为NMOS晶体管，对应的，所述源/漏区内掺杂的杂质离子为N型杂质离子。所述MOS晶体管还可以为PMOS晶体管，对应的，所述源/漏区内掺杂的杂质离子为P型杂质离子。
所述碳化硅层331和锗硅层332其中一个作为MOS晶体管的源区，另一个作为MOS晶体管的漏区，且所述碳化硅层331和锗硅层332向沟道区一侧突出，可以提高靠近碳化硅层331的沟道区的拉伸应力，可以提高靠近锗硅层332的压缩应力。
在本实施例中，所述锗硅层332在沟道区的中间位置产生的压缩应力的大小与碳化硅层331在沟道区的中间位置产生的拉伸应力的大小相同。在其他实施例中，所述锗硅层在沟道区的中间位置产生的压缩应力的大小与碳化硅层在沟槽区中产生的拉伸应力的大小也可以不同。通过调整锗硅层产生的压缩应力的大小和碳化硅层产生的拉伸应力的大小，可以控制不同电流方向的饱和源漏电流，从而可以控制SRAM存储单元的读取裕度和写入裕度的大小。
由于所述MOS晶体管的源/漏区其中一个为锗硅层，另一个为碳化硅层，靠近锗硅层332的沟道区受到压缩应力，靠近碳化硅层331的沟道区受到拉伸应力，使得从靠近碳化硅层331的一端到靠近锗硅层332的一端，位于碳化硅层311和锗硅层332之间的沟道区的应力类型从拉伸应力逐渐变为压缩应力，且最靠近锗硅层332的沟道区受到压缩应力最大，距离锗硅层332越远，沟道区受到压缩应力越小，在沟道区的中间区域受到的压缩应力变为零，且最靠近碳化硅层331的沟道区受到拉伸应力最大，距离碳化硅层331越远，沟道区受到拉伸应力越小，在沟道区的中间区域受到的拉伸应力变为零。由于沟道区不同应力类型、大小对沟道区载流子的饱和迁移速率的影响各不相同，在本发明实施例中，由于靠近锗硅层332的沟道区受到压缩应力，且最靠近锗硅层332的沟道区受到压缩应力最大，最靠近锗硅层332的沟道区中空穴的饱和迁移速率最大、电子的饱和迁移速率最小，而最靠近碳化硅层331的沟道区受到拉伸应力最大，最靠近碳化硅层331的沟道区中电子的饱和迁移速率最大、空穴的饱和迁移速率最小。
当MOS晶体管处于饱和区，源漏电压大于或等于饱和源漏电压时，沟道区被夹断，所述沟道区只存在于沟道夹断点与施加有低电平的源区或漏区之间，因此MOS晶体管的载流子的饱和迁移速率取决于靠近施加有低电平的源区或漏区的沟道区中的载流子的饱和迁移速率。由于所述沟道区位于靠近源区或漏区的沟道区中，本发明实施例的靠近源区或漏区的沟道区具有不同的应力类型和大小，使得不同电流方向上载流子在耗尽区内的饱和迁移速率各不相同，从而使得不同电流方向上MOS晶体管的饱和源漏电流各不相同。
当所述MOS晶体管为NMOS晶体管，电流从碳化硅层331流向锗硅层332，饱和源漏电流比现有技术的MOS晶体管的饱和源漏电流小。
当所述MOS晶体管为NMOS晶体管，电流从锗硅层332流向碳化硅层331，饱和源漏电流比现有技术的MOS晶体管的饱和源漏电流大。
当所述MOS晶体管为PMOS晶体管，电流从锗硅层332流向碳化硅层331，饱和源漏电流比现有技术的MOS晶体管的饱和源漏电流小。
当所述MOS晶体管为PMOS晶体管，电流从碳化硅层331流向锗硅层332，饱和源漏电流比现有技术的MOS晶体管的饱和源漏电流大。
将本发明实施例的MOS晶体管作为SRAM存储单元的传输晶体管，在其中一个电流方向上，通过所述传输晶体管的饱和源漏电流变大，在另一个电流方向上，通过所述传输晶体管的饱和源漏电流变小，就可以同时提高SRAM存储单元的读取裕度和写入裕度。
本发明实施例还提供了一种利用所述MOS晶体管作为传输晶体管的SRAM存储单元电路，请参考图8，为本发明实施例的一种SRAM存储单元电路的结构示意图，具体包括：
第一PMOS晶体管111、第二PM OS晶体管112、第一NMOS晶体管121、第二NMOS晶体管122、第三NMOS晶体管123以及第四NMOS晶体管124；
第一PMOS晶体管111的栅极、第一NMOS晶体管121的栅极、第二PMOS晶体管112的漏极、第二NMOS晶体管122的漏极、第四NMOS晶体管124的源极电连接，形成第二存储节点142；第二PMOS晶体管112的栅极、第二NMOS晶体管122的栅极、第一PMOS晶体管111的漏极、第一NMOS晶体管121的漏极、第三NMOS晶体管123的源极电连接，形成第一存储节点141，所述第一PMOS晶体管111、第二PMOS晶体管112、第一NMOS晶体管121、第二NMOS晶体管122形成双稳态电路，所述第一PMOS晶体管111、第二PMOS晶体管112为上拉晶体管，所述第一NMOS晶体管121、第二NMOS晶体管122为下拉晶体管；
第三NMOS晶体管123和第四NMOS晶体管124作为传输晶体管，将第一位线BL、第二位线BLB与双稳态电路相连接；所述第三NMOS晶体管123和第四NMOS晶体管124的栅极与字线WL电连接，第三NMOS晶体管123的漏极与第一位线BL电连接，第四NMOS晶体管124的漏极与第二位线（互补位线）BLB电连接；第一PMOS晶体管111的源极和第二PMOS晶体管112的源极与电源端151电连接；第一NMOS晶体管121的源极和第二NMOS晶体管122的源极与接地端152电连接；
所述第三NMOS晶体管123和第四NMOS晶体管124的源极对应的源区为锗硅层，所述第三NMOS晶体管123和第四NMOS晶体管124的漏极对应的漏区为碳化硅层。
具体的，所述第一PMOS晶体管111、第二PMOS晶体管112的器件结构相同，所述第一NMOS晶体管121、第二NMOS晶体管122的器件结构相同，所述第三NMOS晶体管123和第四NMOS晶体管124的器件结构相同。
所述第三NMOS晶体管123和第四NMOS晶体管124的锗硅层和碳化硅层中都掺杂有N型杂质离子，且所述锗硅层和碳化硅的侧壁向沟道区一侧突出，可以提高靠近碳化硅层的沟道区的拉伸应力，可以提高靠近锗硅层的压缩应力。
因为所述第三NMOS晶体管123和第四NMOS晶体管124中的源极对应的源区为锗硅层，所述第三NMOS晶体管123和第四NMOS晶体管124的漏极对应的漏区为碳化硅层，从靠近源区的一端到靠近漏区的一端，所述第三NMOS晶体管123和第四NMOS晶体管124中受到的应力从压缩应力逐渐变为拉伸应力，且最靠近源区的沟道区的压缩应力最大，越远离源区沟道区所受到的压缩应力越小，当压缩应力变为零后，越靠近漏区沟道区所受到的拉伸应力越大，直到最靠近漏区的沟道区受到的拉伸应力最大。
由于SRAM存储器在进行读操作时，高电平施加在第一位线BL、第二位线BLB上，使得有电流从第一位线BL、第二位线BLB流向低电平的第一存储节点141或第二存储节点142。当所述第三NMOS晶体管123和第四NMOS晶体管124沟道区的电流为饱和源漏电流，即所述第三NMOS晶体管123和第四NMOS晶体管124处于饱和区时，沟道区被夹断，沟道夹断点与施加有低电平的源区之间形成有一段沟道区，读操作时的第三NMOS晶体管123和第四NMOS晶体管124饱和源漏电流取决于载流子在沟道区内的饱和迁移速率。由于沟道区靠近源区，靠近源区的应力类型为压缩应力，而所述传输晶体管为NMOS晶体管，因此，所述读操作时的第三NMOS晶体管123和第四NMOS晶体管124饱和源漏电流小于现有技术中的MOS晶体管的饱和源漏电流。而SRAM存储单元的读取裕度与下拉NMOS晶体管（即第一NMOS晶体管121和第二NMOS晶体管122）的饱和源漏电流值与传输NMOS晶体管（即第三NMOS晶体管123和第四NMOS晶体管124）的饱和源漏电流值之间的比值相关，由于本发明实施例的传输NMOS晶体管的饱和源漏电流值变小，SRAM存储单元的读取裕度变大，使得SRAM存储单元读取时的稳定性变高。
当SRAM存储器在进行写操作时，有电流从高电平的第一存储节点141或第二存储节点142流向低电平的第一位线BL或第二位线BLB。由于写操作时的沟道区靠近漏区，靠近漏区的应力类型为拉伸应力，而所述传输晶体管为NMOS晶体管，因此，所述写操作时的第三NMOS晶体管123和第四NMOS晶体管124饱和源漏电流大于现有技术中的MOS晶体管的饱和源漏电流。而SRAM存储单元的写入裕度与传输NMOS晶体管（即第三NMOS晶体管123和第四NMOS晶体管124）的饱和源漏电流值与上拉PMOS晶体管（即第一PMOS晶体管111和第二PMOS晶体管112）的饱和源漏电流值之间的比值相关，由于本发明实施例的传输NMOS晶体管的饱和源漏电流值变大，SRAM存储单元的写入裕度变大，使得SRAM存储单元读取时的稳定性变高。
因此，利用本发明实施例的MOS晶体管作为SRAM存储单元电路的传输晶体管，可以同时提高SRAM存储单元的读取裕度和写入裕度，使得SRAM存储单元的稳定性得到提高。
本发明实施例还提供了另一种利用所述MOS晶体管作为传输晶体管的SRAM存储单元电路，请参考图9，为本发明实施例的另一种SRAM存储单元电路的结构示意图，具体包括：
第一PMOS晶体管211、第二PM OS晶体管212、第三PMOS晶体管213、第四PMOS晶体管214、第一NMOS晶体管221以及第二NMOS晶体管222；
第一PMOS晶体管211的栅极、第一NMOS晶体管221的栅极、第二PMOS晶体管212的漏极、第二NMOS晶体管222的漏极、第四PMOS晶体管214的源极电连接，形成第二存储节点242；第二PMOS晶体管212的栅极、第二NMOS晶体管222的栅极、第一PMOS晶体管211的漏极、第一NMOS晶体管221的漏极、第三PMOS晶体管213的源极电连接，形成第一存储节点241，所述第一PMOS晶体管211、第二PMOS晶体管212、第一NMOS晶体管221、第二NMOS晶体管222形成双稳态电路，所述第一PMOS晶体管211、第二PMOS晶体管212为上拉晶体管，所述第一NMOS晶体管221、第二NMOS晶体管222为下拉晶体管；
第三PMOS晶体管213和第四PMOS晶体管214作为传输晶体管，将第一位线BL、第二位线BLB与双稳态电路相连接；所述第三PMOS晶体管213和第四PMOS晶体管214的栅极与字线WL电连接，第三PMOS晶体管213的漏极与第一位线BL电连接，第四PMOS晶体管214的漏极与第二位线（互补位线）BLB电连接；第一PMOS晶体管211的源极和第二PMOS晶体管212的源极与电源端251电连接；第一NMOS晶体管221的源极和第二NMOS晶体管122的源极与接地端252电连接；
所述第三PMOS晶体管213和第四PMOS晶体管214的源极对应的源区为碳化硅层，所述第三PMOS晶体管213和第四PMOS晶体管214的漏极对应的漏区为锗硅层。
具体的，所述第一PMOS晶体管211、第二PMOS晶体管212的器件结构相同，所述第一NMOS晶体管221、第二NMOS晶体管222的器件结构相同，所述第三PMOS晶体管213和第四PMOS晶体管214的器件结构相同。
所述第三PMOS晶体管213和第四PMOS晶体管214的锗硅层和碳化硅层中都掺杂有P型杂质离子，且所述锗硅层和碳化硅的侧壁向沟道区一侧突出，可以提高靠近碳化硅层的沟道区的拉伸应力，可以提高靠近锗硅层的压缩应力。
因为所述第三PMOS晶体管213和第四PMOS晶体管214中的源极对应的源区为碳化硅层，所述第三PMOS晶体管213和第四PMOS晶体管214的漏极对应的漏区为锗硅层，从靠近源区的一端到靠近漏区的一端，所述第三PMOS晶体管213和第四PMOS晶体管214中受到的应力从拉伸应力逐渐变为压缩应力，且最靠近源区的沟道区的拉伸应力最大，越远离源区沟道区所受到的拉伸应力越小，当拉伸应力变为零后，越靠近漏区沟道区所受到的压缩应力越大，直到最靠近漏区的沟道区受到的压缩应力最大。
由于SRAM存储器在进行读操作时，高电平施加在第一位线BL、第二位线BLB上，使得有电流从第一位线BL、第二位线BLB流向低电平的第一存储节点241或第二存储节点242。当所述第三PMOS晶体管213和第四PMOS晶体管214沟道区的电流为饱和源漏电流，即所述第三PMOS晶体管213和第四PMOS晶体管214处于饱和区时，沟道区被夹断，沟道夹断点与施加有低电平的源区之间形成有一段沟道区，读操作时的第三PMOS晶体管213和第四PMOS晶体管214饱和源漏电流取决于载流子在沟道区内的饱和迁移速率。由于沟道区靠近源区，靠近源区的应力类型为拉伸应力，而所述传输晶体管为PMOS晶体管，因此，所述读操作时的第三PMOS晶体管213和第四PMOS晶体管214的饱和源漏电流小于现有技术中的MOS晶体管的饱和源漏电流。而SRAM存储单元的读取裕度与下拉NMOS晶体管（即第一NMOS晶体管221和第二NMOS晶体管222）的饱和源漏电流值与传输NMOS晶体管（即第三PMOS晶体管213和第四PMOS晶体管214）的饱和源漏电流值之间的比值相关，由于本发明实施例的传输NMOS晶体管的饱和源漏电流值变小，SRAM存储单元的读取裕度变大，使得SRAM存储单元读取时的稳定性变高。
当SRAM存储器在进行写操作时，有电流从高电平的第一存储节点241或第二存储节点242流向低电平的第一位线BL或第二位线BLB。由于写操作时的沟道区靠近漏区，靠近漏区的应力类型为压缩应力，而所述传输晶体管为PMOS晶体管，因此，所述写操作时的第三PMOS晶体管213和第四PMOS晶体管214饱和源漏电流大于现有技术中的MOS晶体管的饱和源漏电流。而SRAM存储单元的写入裕度与传输NMOS晶体管（即第三PMOS晶体管213和第四PMOS晶体管214）的饱和源漏电流值与上拉PMOS晶体管（即第一PMOS晶体管211和第二PMOS晶体管212）的饱和源漏电流值之间的比值相关，由于本发明实施例的传输NMOS晶体管的饱和源漏电流值变大，SRAM存储单元的写入裕度变大，使得SRAM存储单元写入时的稳定性变高。
因此，利用本发明实施例的MOS晶体管作为SRAM存储单元电路的传输晶体管，可以同时提高SRAM存储单元的读取裕度和写入裕度，使得SRAM存储单元的稳定性得到提高。
综上，本发明实施例的MOS晶体管包括：半导体衬底，位于所述半导体衬底表面的栅极结构，位于所述栅极结构一侧的半导体衬底内的源区和位于所述栅极结构另一侧的半导体衬底内的漏区，从靠近源区的一端到靠近漏区的一端，位于所述源区和漏区之间的沟道区受到的应力从压缩应力逐渐变为拉伸应力，或者从拉伸应力逐渐变为压缩应力。由于所述MOS晶体管的沟道区受到的应力不对称，使得所述MOS晶体管的不同电流方向的饱和源漏电流不同。
在本发明实施例的SRAM存储单元电路中，传输晶体管沟道区受到的应力不对称，可以在提高写操作时传输晶体管的饱和源漏电流的同时，降低读操作时传输晶体管的饱和源漏电流，从而可以同时提高SRAM存储单元的读取裕度和写入裕度，从而可以提高SRAM存储单元的读写稳定性。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (21)

1.一种MOS晶体管，其特征在于，包括：
半导体衬底，位于所述半导体衬底表面的栅极结构，位于所述栅极结构一侧的半导体衬底内的源区和位于所述栅极结构另一侧的半导体衬底内的漏区，
其中，从靠近源区的一端到靠近漏区的一端，位于所述源区和漏区之间的沟道区受到的应力从压缩应力逐渐变为拉伸应力，或者从拉伸应力逐渐变为压缩应力。
2.如权利要求1所述的MOS晶体管，其特征在于，所述源区为锗硅层，所述漏区为碳化硅层。
3.如权利要求1所述的MOS晶体管，其特征在于，所述源区为碳化硅层，所述漏区为锗硅层。
4.如权利要求2或3所述的MOS晶体管，其特征在于，所述锗硅层或碳化硅层中掺杂有P型或N型杂质离子，所述锗硅层中掺杂的杂质离子的类型与碳化硅层中掺杂的杂质离子的类型相同。
5.如权利要求2或3所述的MOS晶体管，其特征在于，所述锗硅层和碳化硅层的侧壁向沟道区一侧突出。
6.如权利要求2或3所述的MOS晶体管，其特征在于，所述碳化硅层中碳元素的摩尔百分比含量范围为0%~50%。
7.如权利要求2或3所述的MOS晶体管，其特征在于，所述锗硅层中锗元素的摩尔百分比含量范围为0%~70%。
8.一种MOS晶体管的形成方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底表面形成栅极结构；
在所述栅极结构一侧的半导体衬底内形成碳化硅层，在所述栅极结构另一侧的半导体衬底内形成锗硅层。
9.如权利要求8所述的MOS晶体管的形成方法，其特征在于，形成所述碳化硅层和锗硅层的具体工艺包括：
在所述栅极结构一侧的半导体衬底内形成第一沟槽，在所述栅极结构另一侧的半导体衬底内形成第二沟槽；
在所述第一沟槽内填充满碳化硅层；
在所述第二沟槽内填充满锗硅层。
10.如权利要求9所述的MOS晶体管的形成方法，其特征在于，在所述第一沟槽内形成碳化硅层的工艺为选择性外延工艺，在所述第二沟槽内形成锗硅层的工艺为选择性外延工艺。
11.如权利要求10所述的MOS晶体管的形成方法，其特征在于，在所述选择性外延工艺形成碳化硅层或锗硅层时原位掺杂有P型或N型杂质离子。
12.如权利要求8所述的MOS晶体管的形成方法，其特征在于，在所述栅极结构一侧的半导体衬底内进行碳离子注入，形成碳化硅层，在所述栅极结构另一侧的半导体衬底内进行锗离子注入，形成锗硅层。
13.如权利要求8所述的MOS晶体管的形成方法，其特征在于，在形成碳化硅层和锗硅层后，对所述碳化硅层和锗硅层进行P型或N型杂质离子注入。
14.一种SRAM存储单元电路，其特征在于，包括：
第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管以及第四NMOS晶体管；
第一PMOS晶体管的栅极、第一NMOS晶体管的栅极、第二PMOS晶体管的漏极、第二NMOS晶体管的漏极、第四NMOS晶体管的源极电连接，形成第二存储节点；第二PMOS晶体管的栅极、第二NMOS晶体管的栅极、第一PMOS晶体管的漏极、第一NMOS晶体管的漏极、第三NMOS晶体管的源极电连接，形成第一存储节点；
第三NMOS晶体管和第四NMOS晶体管的栅极与字线电连接；第三NMOS晶体管的漏极与第一位线电连接，第四NMOS晶体管的漏极与第二位线电连接；第一PMOS晶体管的源极和第二PMOS晶体管的源极与电源端电连接；第一NMOS晶体管的源极和第二NMOS晶体管的源极与接地端电连接；
其中，从靠近源区的一端到靠近漏区的一端，第三NMOS晶体管和第四NMOS晶体管的沟道区受到的应力从压缩应力逐渐变为拉伸应力。
15.如权利要求14所述的SRAM存储单元电路，其特征在于，所述第一传输晶体管和第二传输晶体管的源极对应的源区为锗硅层，所述第一传输晶体管和第二传输晶体管的漏极对应的漏区为碳化硅层。
16.如权利要求15所述的SRAM存储单元电路，其特征在于，所述锗硅层或碳化硅层中掺杂有N型杂质离子。
17.如权利要求15所述的SRAM存储单元电路，其特征在于，所述锗硅层和碳化硅的侧壁向沟道区一侧突出。
18.一种SRAM存储单元电路，其特征在于，包括：
第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一NMOS晶体管以及第二NMOS晶体管；
第一PMOS晶体管的栅极、第一NMOS晶体管的栅极、第二PMOS晶体管的漏极、第二NMOS晶体管的漏极、第四PMOS晶体管的源极电连接，形成第二存储节点；第二PMOS晶体管的栅极、第二NMOS晶体管的栅极、第一PMOS晶体管的漏极、第一NMOS晶体管的漏极、第三PMOS晶体管的源极电连接，形成第一存储节点；
第三PMOS晶体管和第四PMOS晶体管的栅极与字线电连接；第三PMOS晶体管的漏极与第一位线电连接，第四PMOS晶体管的漏极与第二位线电连接；第一PMOS晶体管的源极和第二PMOS晶体管的源极与电源端电连接；第一NMOS晶体管的源极和第二NMOS晶体管的源极与接地端电连接；
其中，从靠近源区的一端到靠近漏区的一端，第三PMOS晶体管和第四PMOS晶体管的沟道区受到的应力从拉伸应力逐渐变为压缩应力。
19.如权利要求18所述的SRAM存储单元电路，其特征在于，所述第三PMOS晶体管和第四PMOS晶体管的源极对应的源区为碳化硅层，所述第三PMOS晶体管和第四PMOS晶体管的漏极对应的漏区为锗硅层。
20.如权利要求19所述的SRAM存储单元电路，其特征在于，所述锗硅层或碳化硅层中掺杂有P型杂质离子。
21.如权利要求19所述的SRAM存储单元电路，其特征在于，所述锗硅层和碳化硅的侧壁向沟道区一侧突出。
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