CN103311250A

CN103311250A - 一种六晶体管静态随机存储器单元

Info

Publication number: CN103311250A
Application number: CN2013101966170A
Authority: CN
Inventors: 陈静; 伍青青; 罗杰馨; 柴展; 吕凯; 王曦
Original assignee: Shanghai Institute of Microsystem and Information Technology of CAS
Current assignee: Shanghai Institute of Microsystem and Information Technology of CAS
Priority date: 2013-05-23
Filing date: 2013-05-23
Publication date: 2013-09-18

Abstract

本发明提供一种六晶体管静态随机存储器单元，所述存储器单元至少包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；传输门，由第三NMOS晶体管及第四NMOS晶体管组成；其中，所述第一PMOS晶体管、第一NMOS晶体管、第二PMOS晶体管及第二NMOS晶体管均采用源体欧姆接触体引出结构。本发明在晶体管的源区进行与体区掺杂相同极性的重掺杂，实现源区与体区的欧姆接触，消除部分耗尽SOI晶体管的浮体效应，不需要额外增加工艺和版图，并保证了单元的高集成度。本发明与常规CMOS工艺兼容，适用于工业生产。

Description

一种六晶体管静态随机存储器单元

技术领域

本发明属于存储器设计及制造技术领域，特别是涉及一种六晶体管静态随机存储器单元。

背景技术

存储器分为闪存（Flash）、动态随机存储器（DRAM）和静态随机存储器（SRAM），其中静态随机存储器（SRAM）以其快速读写及不需要周期性刷新，成为关键性系统存储模块的首选，如CPU与主存之间的高速缓存等。在一些高性能的CPU中，静态随机存储器构成的三级缓存已经占到总芯片面积的一半左右。目前常用的静态随机存储器单元主要采用六晶体管类型，由一对反相器及两个传输门晶体管组成。字线控制两个传输门晶体管的开关，通过位线写入或读出存储数据。在设计六晶体管静态随机存储器单元时，需要同时考虑存储器单元的面积、单元漏电、存储信号强弱（即读电流的大小）和读写稳定性四个方面。

绝缘体上硅（SOI）技术实现了器件全介质隔离，具有速度快、功耗低、集成度高、串扰小等显著特色。基于绝缘体上硅技术的逻辑电路要比基于体硅技术的逻辑电路的整体性能要高。但是在制作静态随机存储器单元时，会面临软错误率高、功耗大等缺点。造成这些弊端的主要原因是部分耗尽SOI器件存在明显的浮体效应和寄生三极管效应。

目前常采用T栅体引出结构或H栅体引出结构来抑制浮体效应和寄生三极管效应，这些方案均会显著地增大单元的面积，如采用T栅体引出结构，静态随机存储器单元的面积至少增大2倍以上。这将大大降低整个芯片的集成度。鉴于此，本发明为了提高单元的综合性能，同时又保证单元较小的面积，提出了一种改良结构的新型存储器单元结构，这种结构的不改变现有工艺，不增加存储器的制作成本。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种六晶体管静态随机存储器单元，以有效的改良基于绝缘体上硅技术的静态随机存储器的综合电学性能，同时尽可能的保证单元具有较小的面积。

为实现上述目的及其他相关目的，本发明提供一种六晶体管静态随机存储器单元，所述存储器单元至少包括：

第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；

第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；

传输门，由第三NMOS晶体管及第四NMOS晶体管组成；

其中，所述第一PMOS晶体管、第一NMOS晶体管、第二PMOS晶体管及第二NMOS晶体管均采用源体欧姆接触体引出结构。

作为本发明的六晶体管静态随机存储器单元的一种优选方案，所述第三NMOS晶体管的源极同时连接所述第一反相器的输出端及所述第二反相器的输入端，栅极连接存储器的字线，漏极连接存储器的位线；所述第四NMOS晶体管的源极同时连接所述第一反相器的输入端及所述第二反相器的输出端，栅极连接存储器的字线，漏极连接存储器的位线。

作为本发明的六晶体管静态随机存储器单元的一种优选方案，所述第一PMOS晶体管及第二PMOS晶体管的源区具有N型重掺杂区域、所述第一NMOS晶体管及第二NMOS晶体管的源区具有P型重掺杂区域，以实现各晶体管的源体欧姆接触体引出结构。

作为本发明的六晶体管静态随机存储器单元的一种优选方案，各所述N型重掺杂区域边界与其对应在的PMOS晶体管的栅极的距离大于或等于栅极侧墙的宽度，各所述P型重掺杂区域边界与其所在的NMOS晶体管的栅极的距离大于或等于栅极侧墙的宽度。

作为本发明的六晶体管静态随机存储器单元的一种优选方案，所述第一PMOS晶体管及第二PMOS晶体管的源区顶部均形成有硅化物，且所述硅化物与所对应的N型重掺杂区域接触；所述第一NMOS晶体管及第二NMOS晶体管的源区顶部均形成有硅化物，且所述硅化物与所对应的P型重掺杂区域接触。

作为本发明的六晶体管静态随机存储器单元的一种优选方案，所述第三NMOS晶体管及第四NMOS晶体管采用普通浮体结构、T栅体引出结构或H栅体引出结构。

作为本发明的六晶体管静态随机存储器单元的一种优选方案，所述六晶体管静态随机存储器单元的制作衬底为绝缘体上硅衬底SOI。

如上所述，本发明提供一种六晶体管静态随机存储器单元，所述存储器单元至少包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；传输门，由第三NMOS晶体管及第四NMOS晶体管组成；其中，所述第一PMOS晶体管、第一NMOS晶体管、第二PMOS晶体管及第二NMOS晶体管均采用源体欧姆接触体引出结构。本发明在晶体管的源区进行与体区掺杂相同极性的重掺杂，实现源区与体区的欧姆接触，消除部分耗尽SOI晶体管的浮体效应，不需要额外增加工艺和版图，并保证了单元的高集成度。本发明与常规CMOS工艺兼容，适用于工业生产。

附图说明

图1显示为本发明的六晶体管静态随机存储器单元的电路原理示意图。

图2显示为本发明的六晶体管静态随机存储器单元的版图示意图。

图3显示为本发明的源体欧姆接触体引出结构和其他结构的对比图。

图4显示为本发明的源体欧姆接触体引出结构的晶体管与普通浮体结构的晶体管的输出特性对比图。

图5显示为本发明的源体欧姆接触体引出结构的晶体管与普通浮体结构的晶体管的转移特性对比图。

图6显示为本发明的六晶体管静态随机存储器单元与普通浮体结构的六晶体管静态随机存储器单元的蝶形对比图。

图7显示为本发明的六晶体管静态随机存储器单元的制作方法示意图。

元件标号说明

10 第一反相器

101 第一PMOS晶体管

102 第一NMOS晶体管

11 第二反相器

111 第二PMOS晶体管

112 第二NMOS晶体管

12 第三NMOS晶体管

13 第四NMOS晶体管

20 有源区

21 多晶硅栅

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1～图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1～图6所示，本实施例提供一种六晶体管静态随机存储器单元，所述存储器单元至少包括：

第一反相器10，由第一PMOS晶体管101及第一NMOS晶体管102组成；

第二反相器11，由第二PMOS晶体管111及第二NMOS晶体管112组成；

传输门，由第三NMOS晶体管12及第四NMOS晶体管13组成；

其中，所述第一PMOS晶体管101、第一NMOS晶体管102、第二PMOS晶体管111及第二NMOS晶体管112均采用源体欧姆接触体引出结构。

作为示例，所述第三NMOS晶体管12的源极同时连接所述第一反相器10的输出端及所述第二反相器11的输入端，栅极连接存储器的字线，漏极连接存储器的位线；所述第四NMOS晶体管13的源极同时连接所述第一反相器10的输入端及所述第二反相器11的输出端，栅极连接存储器的字线，漏极连接存储器的位线。

图2为本实施例的六晶体管静态随机存储器单元对应版图，其中，图中仅给出了多晶硅栅21和有源区20。所述第一PMOS晶体管101与所述第二PMOS晶体管111为上拉晶体管，其具有完全一致的几何尺寸，所述第一NMOS晶体管102及第二NMOS晶体管112为下拉晶体管，其具有完全一致的几何尺寸，所述第三NMOS晶体管12及第四NMOS晶体管13具有完全一致的几何尺寸，整个版图呈中心对称分布。

如图3所示，所述第一PMOS晶体管101与所述第二PMOS晶体管111，以及所述第一NMOS晶体管102及第二NMOS晶体管112均采用源体欧姆接触体引出结构。所述第三NMOS晶体管12及第四NMOS晶体管13采用普通浮体结构、T栅体引出结构或H栅体引出结构或BTS栅体引出结构。其中，图3（a）为本实施例中的反相器中的MOS晶体管所采用的源体欧姆接触体引出结构的版图示意图，图3（b）～（e）依次为普通浮体结构T栅体引出结构、H栅体引出结构以及BTS体引出结构的版图示意图。基于0.13um工艺时，采用普通浮体结构制作的静态随机存储器单元面积为2.1um²，本发明采用源体欧姆接触体引出结构的静态随机存储器单元面积为2.29um²，仅增大9%，而采用T栅体引结构出或H栅体引出结构制作的静态随机存储单元面积达到4.5um²或者更大。可以看出，本发明的源体欧姆接触体引出结构具有与普通浮体结构基本相同的面积，这就意味着采用本发明源体欧姆接触体引出结构的晶体管制备的静态随机存储器单元具有较大的集成度。

作为示例，所述第一PMOS晶体管101及第二PMOS晶体管111的源区具有N型重掺杂区域、所述第一NMOS晶体管102及第二NMOS晶体管112的源区具有P型重掺杂区域，以实现各晶体管的源体欧姆接触体引出结构。进一步地，各所述N型重掺杂区域边界与其对应在的PMOS晶体管的栅极的距离大于或等于栅极侧墙的宽度，各所述P型重掺杂区域边界与其所在的NMOS晶体管的栅极的距离大于或等于栅极侧墙的宽度。其中，所述第一PMOS晶体管101及第二PMOS晶体管111的源区顶部均形成有硅化物，且所述硅化物与所对应的N型重掺杂区域接触；所述第一NMOS晶体管102及第二NMOS晶体管112的源区顶部均形成有硅化物，且所述硅化物与所对应的P型重掺杂区域接触。在本实施例中，所述N型重掺杂区域与P型重掺杂区域分别与对应的体区接触。

通过上述的源体欧姆接触体引出结构，多余电荷的导出将消除部分耗尽SOI晶体管的浮体效应，增大了晶体管的饱和阈值电压、降低了晶体管的关态漏电，从而改善了静态随机存储器单元的综合电学性能。

作为示例，所述六晶体管静态随机存储器单元的制作衬底为绝缘体上硅衬底SOI。

图4显示为晶体管的输出特性，源体欧姆接触体引出结构消除了部分耗尽SOI晶体管的浮体效应，其输出特性401没有出现翘曲现象，而普通浮体结构的输出特性402则出现了明显的翘曲现象。

图5显示为晶体管的转移特性，源体欧姆接触体引出结构的转移特性501对应较大的饱和阈值电压和较小的关态漏电，而普通浮体结构的输出特性502则对应较小的饱和阈值电压和较大的关态漏电，意味着采用源体欧姆接触体引出结构可以有效的减小单元的漏电，降低单元的待机功耗。

图6显示为六晶体管静态随机存储器单元的蝶形图，源体欧姆接触体引出结构的蝶形图601面积较大，而普通浮体结构的蝶形图602面积较小。蝶形图的面积越大，则说明单元越稳定，不易发生软错误。

如图7所示，本实施例还提供一种六晶体管静态随机存储器单元的制作方法，包括以下步骤：

步骤一，在硅衬底上定义有源区，于有源区外制作浅沟道，于浅沟道内填充氧化物，形成浅沟道隔离槽（STI）；

步骤二，进行阱注入，依次为对第一区域31进行P型离子注入形成P阱，用于制作第一NMOS晶体管102及第三NMOS晶体管12、对第二区域32进行N型离子注入形成N阱，用于制作第一PMOS晶体管101及第二PMOS晶体管111、对第三区域33进行P型离子注入形成P阱，用于制作第二NMOS晶体管112及第四NMOS晶体管13。

步骤三，在有源区上方形成栅氧化层和多晶硅栅，定义并制作出六个晶体管101、102、111、112、12、及13，六个晶体管成中心对称分布，其中，所述第一NMOS晶体管102及所述第一PMOS晶体管101共用第一栅极，所述第二NMOS晶体管112及所述第二PMOS晶体管111共用第二栅极；所述第一NMOS晶体管102的漏极与所述第三NMOS晶体管12的源极共用，所述第二NMOS晶体管112的漏极与所述第四NMOS晶体管13的源极共用。

步骤四，进行源漏LDD和口袋区的注入；

步骤五，制作栅极侧墙；

步骤六，分别在区域41和区域42进行P型重掺杂和N型重掺杂；其中，各所述N型重掺杂区域边界与其对应在的PMOS晶体管的栅极的距离d大于或等于栅极侧墙的宽度，各所述P型重掺杂区域边界与其所在的NMOS晶体管的栅极的距离d大于或等于栅极侧墙的宽度。

步骤七，对各晶体管表层进行硅化反应，使得硅化物能够穿过源区表面的LDD层，接触到下方的重掺杂区域。

步骤八，形成接触孔，并制作金属连线。

上述的所有工艺步骤与现有工艺完全相同，也没有额外的版图支出，用最经济的方式达到了既改善了单元综合电学性能，又维持了单元高集成度的目的。

综上所述，本发明提供一种六晶体管静态随机存储器单元，所述存储器单元至少包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；传输门，由第三NMOS晶体管及第四NMOS晶体管组成；其中，所述第一PMOS晶体管、第一NMOS晶体管、第二PMOS晶体管及第二NMOS晶体管均采用源体欧姆接触体引出结构。本发明在晶体管的源区进行与体区掺杂相同极性的重掺杂，实现源区与体区的欧姆接触，消除部分耗尽SOI晶体管的浮体效应，不需要额外增加工艺和版图，并保证了单元的高集成度。本发明与常规CMOS工艺兼容，适用于工业生产。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims

1.一种六晶体管静态随机存储器单元，其特征在于，所述存储器单元至少包括：

第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；

第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；

传输门，由第三NMOS晶体管及第四NMOS晶体管组成；

2.根据权利要求1所述的六晶体管静态随机存储器单元，其特征在于：

所述第三NMOS晶体管的源极同时连接所述第一反相器的输出端及所述第二反相器的输入端，栅极连接存储器的字线，漏极连接存储器的位线；

所述第四NMOS晶体管的源极同时连接所述第一反相器的输入端及所述第二反相器的输出端，栅极连接存储器的字线，漏极连接存储器的位线。

3.根据权利要求1所述的六晶体管静态随机存储器单元，其特征在于：所述第一PMOS晶体管及第二PMOS晶体管的源区具有N型重掺杂区域、所述第一NMOS晶体管及第二NMOS晶体管的源区具有P型重掺杂区域，以实现各晶体管的源体欧姆接触体引出结构。

4.根据权利要求3所述的六晶体管静态随机存储器单元，其特征在于：各所述N型重掺杂区域边界与其对应在的PMOS晶体管的栅极的距离大于或等于栅极侧墙的宽度，各所述P型重掺杂区域边界与其所在的NMOS晶体管的栅极的距离大于或等于栅极侧墙的宽度。

5.根据权利要求4所述的六晶体管静态随机存储器单元，其特征在于：

所述第一PMOS晶体管及第二PMOS晶体管的源区顶部均形成有硅化物，且所述硅化物与所对应的N型重掺杂区域接触；

所述第一NMOS晶体管及第二NMOS晶体管的源区顶部均形成有硅化物，且所述硅化物与所对应的P型重掺杂区域接触。

6.根据权利要求1所述的六晶体管静态随机存储器单元，其特征在于：所述第三NMOS晶体管及第四NMOS晶体管采用普通浮体结构、T栅体引出结构或H栅体引出结构。

7.根据权利要求1所述的六晶体管静态随机存储器单元，其特征在于：所述六晶体管静态随机存储器单元的制作衬底为绝缘体上硅衬底SOI。