JP7222180B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、１００ｎｍ以下の微細なメサ部を有する半導体装置が知られている（例えば、非特許文献１参照）。
非特許文献１ Ｍａｓａｈｉｒｏ Ｔａｎａｋａ ａｎｄ Ａｋｉｏ Ｎａｋａｇａｗａ、"Ｃｏｎｄｕｃｔｉｖｉｔｙ ｍｏｄｕｌａｔｉｏｎ ｉｎ ｔｈｅ ｃｈａｎｎｅｌ ｉｎｖｅｒｓｉｏｎ ｌａｙｅｒ ｏｆ ｖｅｒｙ ｎａｒｒｏｗ ｍｅｓａ ＩＧＢＴ"、 Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣ'ｓ （ＩＳＰＳＤ）、 ２０１７ ２９ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ、ＩＥＥＥ、２４ Ｊｕｌｙ ２０１７
半導体装置のＩＶ特性を向上することが望ましい。
本発明の第１の態様においては、半導体基板に設けられた第１導電型のドリフト領域と、半導体基板の上面側において、ドリフト領域の上方に設けられた複数のトレンチ部と、半導体基板において、複数のトレンチ部に挟まれたメサ部に設けられた第２導電型のベース領域と、メサ部の上面において、ベース領域の上方に設けられた第１導電型のエミッタ領域と、メサ部の上面において、エミッタ領域と隣接して設けられ、ベース領域よりも高ドーピング濃度である第２導電型のコンタクト領域とを備え、メサ部のメサ幅が１００ｎｍ以下であり、コンタクト領域の下端は、エミッタ領域の下端よりも浅い半導体装置を提供する。
複数のトレンチ部は、ゲート導電部を有してよい。コンタクト領域の下端は、ゲート導電部の上端よりも深くてよい。
半導体装置は、メサ部の上面に配列された複数のエミッタ領域と、隣接するエミッタ領域の間においてメサ部の上面から半導体基板の深さ方向に延伸し、ベース領域よりも高ドーピング濃度である第２導電型のキャリアパス層とを備えてよい。
キャリアパス層は、コンタクト領域と同一のドーピング濃度を有してよい。
キャリアパス層の下端の深さは、メサ部の上面におけるキャリアパス層とエミッタ領域との間隔以上であってよい。
キャリアパス層は、メサ部の上面において、隣接するエミッタ領域の中心を少なくとも含む位置に設けられてよい。
キャリアパス層は、メサ部の上面における、隣接するエミッタ領域の間の領域において、２５％以上、７５％以下の領域を占めてよい。
本発明の第２の態様においては、半導体基板に設けられた第１導電型のドリフト領域と、半導体基板の上面側において、ドリフト領域の上方に設けられた複数のトレンチ部と、半導体基板において、複数のトレンチ部に挟まれたメサ部に設けられた第２導電型のベース領域と、メサ部の上面において、メサ部の上面に配列された第１導電型の複数のエミッタ領域と、隣接する複数のエミッタ領域の間においてメサ部の上面からドリフト領域まで延伸し、ベース領域よりも高ドーピング濃度である第２導電型のキャリアパス層とを備える半導体装置を提供する。メサ部のメサ幅が１００ｎｍ以下であってよい。キャリアパス層は、メサ部の上面における、隣接する複数のエミッタ領域の間の全領域を占めてよい。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例１に係る半導体装置１００の上面図の一例を示す。 図１Ａにおけるａ－ａ'断面の一例を示す図である。 図１Ａにおけるｂ－ｂ'断面の一例を示す図である。 実施例１に係るメサ部９１の拡大図の一例を示す。 比較例に係る半導体装置５００の構成を示す。 実施例２に係る半導体装置１００の構成の一例を示す。 図４Ａにおけるｃ－ｃ'断面の一例を示す図である。 図４Ａにおけるｄ－ｄ'断面の一例を示す図である。 半導体装置のターンオフ波形の一例を示す。 図５Ａのコレクタ電流Ｉｃの正孔電流および電子電流を示す。 図５Ａのコレクタ電流Ｉｃの正孔電流および電子電流の内訳を示す。 電子電流比率の－Ｖｇｅ依存性を示す。 実施例３に係る半導体装置１００の構成の一例を示す。 実施例４に係る半導体装置１００の構成の一例を示す。 隣接するエミッタ領域１２同士の間の領域を占めるキャリアパス層１９の占有率を示す。 実施例５に係る半導体装置１００の構成の一例を示す。 実施例５に係る半導体装置１００の構成の一例を示す。 実施例５に係るメサ部９１の拡大図の一例を示す。 実施例６に係る半導体装置１００の構成の一例を示す。 実施例７に係る半導体装置１００の構成の一例を示す。 実施例８に係る半導体装置１００の構成の一例を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」、「おもて」、「裏」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の深さ方向をＺ軸とする。なお、本明細書において、Ｚ軸方向に半導体基板を視た場合について平面視と称する。
各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化した不純物の濃度を指す。本明細書においてドナーおよびアクセプタの濃度差をドーピング濃度とする場合がある。また、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度とする場合がある。
本明細書では、ＮまたはＰを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮやＰに付す＋および－は、それぞれ、それが付されていない層や領域よりも高ドーピング濃度および低ドーピング濃度であることを意味する。また、ＮやＰに付す＋＋および－－は、それぞれ、ＮやＰに付す＋および－の層や領域よりも高ドーピング濃度および低ドーピング濃度であることを意味する。
図１Ａは、実施例１に係る半導体装置１００の上面図の一例を示す。本例の半導体装置１００は、トランジスタ部７０を備えるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である。
トランジスタ部７０は、エミッタ領域１２およびゲートトレンチ部４０を有する領域である。本例のトランジスタ部７０は、半導体基板１０の下面側に設けられたコレクタ領域を半導体基板１０の上面に投影した領域であるがこれに限られない。コレクタ領域は、第２導電型を有する。本例のコレクタ領域は、一例としてＰ＋型である。
図１Ａにおいては、半導体装置１００のエッジ側であるチップ端部周辺の領域を示しており、他の領域を省略している。なお、本例では、便宜上、Ｘ軸方向の負側のエッジについて説明するものの、半導体装置１００の他のエッジについても同様である。なお、半導体装置１００は、還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含むＲＣ－ＩＧＢＴであってもよい。
半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０は、シリコン基板である。
本例の半導体装置１００は、半導体基板１０の上面において、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。また、本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。
エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、エミッタ電極５２の少なくとも一部の領域は、アルミニウムまたはアルミニウム‐シリコン合金で形成されてよい。ゲート金属層５０の少なくとも一部の領域は、アルミニウムまたはアルミニウム‐シリコン合金で形成されてよい。エミッタ電極５２およびゲート金属層５０は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。
エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられる。ゲート金属層５０は、ウェル領域１１の上方に設けられる。
エミッタ電極５２およびゲート金属層５０は、層間絶縁膜を挟んで、半導体基板１０の上方に設けられる。層間絶縁膜は、図１Ａでは省略されている。層間絶縁膜には、コンタクトホール４９、コンタクトホール５４およびコンタクトホール５６が貫通して設けられている。
コンタクトホール４９は、ゲート金属層５０とゲートランナー４８とを接続する。コンタクトホール４９の内部には、タングステン等で形成されたプラグが形成されてもよい。
ゲートランナー４８は、ゲート金属層５０とゲートトレンチ部４０とを電気的に接続する。ゲートランナー４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。例えば、ゲートランナー４８は、不純物がドープされたポリシリコン等で形成される。
本例のゲートランナー４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部まで設けられる。ゲートランナー４８と半導体基板１０の上面との間には、酸化膜等の層間絶縁膜が設けられる。ゲートトレンチ部４０の先端部において、ゲート導電部は半導体基板１０の上面に露出している。ゲートトレンチ部４０は、ゲート導電部の当該露出した部分にて、ゲートランナー４８と接触する。
コンタクトホール５６は、エミッタ電極５２とダミートレンチ部３０内のダミー導電部とを接続する。コンタクトホール５６の内部には、タングステン等で形成されたプラグが設けられてもよい。
接続部２５は、エミッタ電極５２とダミー導電部との間に設けられる。接続部２５は、不純物がドープされたポリシリコン等の、導電性を有する材料である。接続部２５は、酸化膜等の層間絶縁膜等を介して、半導体基板１０の上面の上方に設けられる。
ゲートトレンチ部４０は、予め定められた配列方向（本例ではＹ軸方向）に沿って予め定められた間隔で配列される。本例のゲートトレンチ部４０は、半導体基板１０の上面に平行であって配列方向と垂直な延伸方向（本例ではＸ軸方向）に沿って延伸する２つの延伸部分４１と、２つの延伸部分４１を接続する接続部分４３を有してよい。本例のゲートトレンチ部４０は、ゲート金属層５０と電気的に接続されている。また、ゲートトレンチ部４０は、エミッタ領域１２と接している。
接続部分４３は、少なくとも一部が曲線状に設けられることが好ましい。ゲートトレンチ部４０の２つの延伸部分４１の端部を接続することで、延伸部分４１の端部における電界集中を緩和することができる。ゲートトレンチ部４０の接続部分４３において、ゲートランナー４８がゲート導電部と接続されてよい。
ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、予め定められた配列方向（本例ではＹ軸方向）に沿って予め定められた間隔で配列される。本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０の上面においてＵ字形状を有してよい。即ち、ダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分３１と、２つの延伸部分３１を接続する接続部分３３を有してよい。ダミートレンチ部３０は、エミッタ電極５２と電気的に接続されている。
ウェル領域１１は、後述するドリフト領域１８よりも半導体基板１０の上面側に設けられた第２導電型の領域である。ウェル領域１１は、一例としてＰ＋型である。ウェル領域１１は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲で設けられる。ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１１に設けられる。ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端の底は、ウェル領域１１に覆われてよい。
コンタクトホール５４は、トランジスタ部７０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に設けられる。このように、層間絶縁膜には、１又は複数のコンタクトホール５４が設けられている。１又は複数のコンタクトホール５４は、延伸方向に延伸して設けられてよい。
メサ部９１は、半導体基板１０の上面と平行な面内において、Ｙ軸方向には各トレンチ部に隣接して設けられた領域である。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板１０の部分であって、半導体基板１０の上面から、各トレンチ部の最も深い底部の深さまでの部分であってよい。各トレンチ部の延伸部分を１つのトレンチ部としてよい。即ち、２つの延伸部分に挟まれる領域をメサ部としてよい。
本例のメサ部９１は、トランジスタ部７０において、ゲートトレンチ部４０およびダミートレンチ部３０の少なくとも１つに隣接して設けられる。メサ部９１は、半導体基板１０の上面において、ウェル領域１１と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５とを有する。メサ部９１では、エミッタ領域１２およびコンタクト領域１５が延伸方向において交互に設けられている。
ベース領域１４は、半導体基板１０の上面側に設けられた第２導電型の領域である。ベース領域１４は、一例としてＰ－型である。例えば、ベース領域１４のドーピング濃度は、２×１０１７ｃｍ－３以上、８×１０１７ｃｍ－３以下である。本例のベース領域１４のドーピング濃度は、６×１０１７ｃｍ－３である。ベース領域１４は、半導体基板１０の上面において、メサ部９１のＸ軸方向における両端部に設けられてよい。なお、図１Ａは、当該ベース領域１４のＸ軸方向の一方の端部のみを示している。
エミッタ領域１２は、ベース領域１４の上方において、メサ部９１の上面に設けられる。本例では、複数のエミッタ領域１２がＸ軸方向に配列されている。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、メサ部９１を挟んでＸ軸方向に延伸する２本のトレンチ部の一方から他方まで、Ｙ軸方向に設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。本例のエミッタ領域１２は第１導電型である。エミッタ領域１２は、一例としてＮ＋型である。
コンタクト領域１５は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のコンタクト領域１５は、一例としてＰ＋＋型である。コンタクト領域１５は、メサ部９１の上面に設けられる。コンタクト領域１５は、エミッタ領域１２と接して設けられている。コンタクト領域１５は、メサ部９１を挟んでＸ軸方向に延伸する２本のトレンチ部の一方から他方まで、Ｙ軸方向に設けられてよい。コンタクト領域１５は、ゲートトレンチ部４０と接してよく、接しなくてもよい。本例のコンタクト領域１５は、ダミートレンチ部３０およびゲートトレンチ部４０と接している。コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。
図１Ｂは、図１Ａにおけるａ－ａ'断面の一例を示す図である。ａ－ａ'断面は、トランジスタ部７０において、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を通過するＹＺ面である。本例の半導体装置１００は、ａ－ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０の上面２１および層間絶縁膜３８の上面に設けられる。
ドリフト領域１８は、半導体基板１０に設けられた第１導電型の領域である。本例のドリフト領域１８は、一例としてＮ－型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域１８のドーピング濃度は半導体基板１０のドーピング濃度であってよい。
バッファ領域２０は、ドリフト領域１８の下方に設けられた第１導電型の領域である。本例のバッファ領域２０は、一例としてＮ＋型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、第２導電型のコレクタ領域２２および第１導電型のカソード領域に到達することを防ぐフィールドストップ層として機能してよい。
コレクタ領域２２は、トランジスタ部７０において、半導体基板１０の下面側に設けられる第２導電型の領域である。コレクタ領域２２は、一例としてＰ＋型である。本例のコレクタ領域２２は、バッファ領域２０の下方に設けられる。
コレクタ電極２４は、半導体基板１０の下面２３に形成される。コレクタ電極２４は、金属等の導電材料で形成される。
蓄積領域１６は、メサ部９１において、ドリフト領域１８の上方に設けられる第１導電型の領域である。本例の蓄積領域１６は、一例としてＮ＋型である。本例の蓄積領域１６は、ゲートトレンチ部４０およびダミートレンチ部３０に接して設けられる。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、トランジスタ部７０のオン電圧を低減することができる。
ベース領域１４は、メサ部９１において、蓄積領域１６の上方に設けられる第２導電型の領域である。ベース領域１４は、ゲートトレンチ部４０に接して設けられる。
エミッタ領域１２は、メサ部９１において、ベース領域１４と上面２１との間に設けられる。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、ダミートレンチ部３０に接してよく、接さなくてもよい。エミッタ領域１２のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。エミッタ領域１２のドーパントの一例はヒ素（Ａｓ）である。
１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、上面２１に設けられる。各トレンチ部は、上面２１からドリフト領域１８まで設けられる。エミッタ領域１２、ベース領域１４、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられる領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
ゲートトレンチ部４０は、ドリフト領域１８の上方に設けられる。ゲートトレンチ部４０は、半導体基板１０の上面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。
ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。
ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部４０は、上面２１において層間絶縁膜３８により覆われる。
ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んでメサ部９１側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に予め定められた電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層であるチャネルが形成される。
ダミートレンチ部３０は、ドリフト領域１８の上方に設けられる。ダミートレンチ部３０は、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、上面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。
ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー絶縁膜３２は、ダミートレンチの内壁の半導体を酸化または窒化して形成してよい。
ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、上面２１において層間絶縁膜３８に覆われる。
層間絶縁膜３８は、半導体基板１０の上面の上方に設けられている。層間絶縁膜３８は、エミッタ電極５２と半導体基板１０とを電気的に接続するための１又は複数のコンタクトホール５４が設けられている。他のコンタクトホール４９およびコンタクトホール５４も同様に、層間絶縁膜３８を貫通して設けられてよい。層間絶縁膜３８の上方には、エミッタ電極５２が設けられている。
図１Ｃは、図１Ａにおけるｂ－ｂ'断面の一例を示す図である。ｂ－ｂ'断面は、トランジスタ部７０において、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を通過するＸＺ面である。
コンタクト領域１５は、半導体基板１０の上面２１において、エミッタ領域１２と交互に配列されている。コンタクト領域１５は、エミッタ領域１２よりも浅く設けられる。言い換えると、本例のコンタクト領域１５の下端は、エミッタ領域１２の下端よりも浅い。
ここで、コンタクト領域１５がエミッタ領域１２よりも浅く設けられる場合とは、深さ方向におけるコンタクト領域１５のドーピング濃度分布において、エミッタ領域１２の下端に対応する深さのドーピング濃度が、ベース領域１４のドーピング濃度となる場合を指す。この場合、コンタクト領域１５の下端が、エミッタ領域１２の下端よりも浅いといえる。半導体装置１００は、コンタクト領域１５を浅く設けることにより、電流経路を確保しやすくなるので、ＩＶ特性を向上させることができる。例えば、エミッタ領域１２の深さは、０．１μｍ以上、０．２μｍ以下である。
図２は、実施例１に係るメサ部９１の拡大図の一例を示す。同図は、ダミートレンチ部３０とゲートトレンチ部４０との間のメサ部９１を示している。
メサ幅Ｗｍは、メサ部９１のＹ軸方向の幅を示す。メサ部９１は、ＩＥ効果を高めるために微細化されることが好ましい。本例のメサ幅Ｗｍは、１００ｎｍ以下である。本例の半導体装置１００は、メサ幅Ｗｍを狭くすることにより、ベース領域１４全体が電導度変調し、チャネル領域以外のベース領域１４を含むベース領域１４全体で電流が流れる。また、半導体装置１００が１００ｎｍ以下のメサ幅を有する場合、電導度変調によりベース領域１４の抵抗が低減され、半導体装置１００のＩＶ特性が向上する。
深さＤ１は、半導体基板１０の上面２１からのゲート導電部４４の上端の深さを示す。このように、実際の半導体装置１００では、半導体プロセスに起因して、ゲート導電部４４の上端が上面２１よりも深く形成される場合がある。
深さＤ２は、上面２１からのコンタクト領域１５の下端の深さを示す。深さＤ２は、深さＤ１よりも深いことが好ましい。即ち、コンタクト領域１５は、少なくともゲート導電部４４と対向して設けられることが好ましい。これにより、ゲート導電部４４にマイナスゲートバイアスを与えた場合に、ゲート導電部４４と対向するゲートトレンチ部４０の周辺にホールの反転層が形成され、ベース領域１４内のホールが引き抜かれやすくなる。これにより、半導体装置１００のラッチアップが抑制される。
コンタクト領域１５が浅くなるほど電流が流れやすくなり、ＩＶ特性が改善する。一方、コンタクト領域１５を浅くし過ぎると、ゲート導電部４４と対向するコンタクト領域１５の領域が少なくなり、ベース領域１４のホールが引き抜かれにくくなる場合がある。
本例の半導体装置１００では、コンタクト領域１５の下端は、ゲート導電部４４の上端よりも深い。これにより、ゲート導電部４４の上端の深さＤ１が深い場合であっても、半導体基板１０の上面側において、コンタクト領域１５と対向する領域を有するので、ゲート導電部４４にマイナスゲートバイアスを与えた場合に、ベース領域１４内のホールを引抜きしやすくなる。これにより、半導体装置１００のラッチアップを抑制することができる。
以上の通り、本例の半導体装置１００は、１００ｎｍ以下のメサ幅Ｗｍを有し、エミッタ領域１２よりも浅く設けられたコンタクト領域１５を有する。このように、メサ幅Ｗｍとコンタクト領域１５の深さを調整することにより、ＩＶ特性を改善し、且つ、ラッチアップを抑制することができる。
例えば、オン時において、半導体装置１００は、１００ｎｍ以下のメサ幅ＷｍによるＩＥ効果によって、ベース領域１４を電導度変調することができる。これにより、半導体装置１００のＩＶ特性が向上する。特に、コンタクト領域１５を浅く設けることにより、ＩＶ特性を向上する効果が得られやすくなる。
一方、オフ時において、半導体装置１００は、１００ｎｍ以下のメサ幅Ｗｍを有するので、マイナスゲートバイアスを与えることにより、チャネル領域の全体をＰ型化することができる。これにより、半導体装置１００は、オフ時に電流を遮断してラッチアップを抑制することができる。したがって、半導体装置１００は、ゲート電圧駆動により、低オン抵抗で大電流を遮断することができる。
図３は、比較例に係る半導体装置５００の構成を示す。半導体装置５００は、１００ｎｍ以下のメサ幅を有する場合、ホールの引抜きを改善し、ラッチアップを抑制するために、コンタクト領域５１５がエミッタ領域５１２よりも深く形成されている。しかしながら、エミッタ領域１２よりも深いコンタクト領域５１５を有する場合、ベース領域１４内に高濃度のＰ型領域が形成され、ベース領域１４全体を伝導度変調することができない。そのため、半導体装置５００は、ベース領域１４の電導度変調が阻害され、電流経路が狭くなる。これにより、ベース領域１４における電圧降下が大きくなり、ＩＶ特性が悪化する。
一方、半導体装置１００は、１００ｎｍ以下のメサ幅を有し、エミッタ領域１２よりも浅いコンタクト領域１５を有することにより、ベース領域１４を電導度変調させ、ベース領域１４の抵抗を低減してＩＶ特性を向上することができる。また、半導体装置１００は、マイナスゲートバイアスを与えることにより、ラッチアップ耐量の低下を抑制することができる。
図４Ａは、実施例２に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、キャリアパス層１９を備える点で実施例１に係る半導体装置１００と相違する。
キャリアパス層１９は、メサ部９１において、隣接するエミッタ領域１２の間に設けられる。本例のキャリアパス層１９は、コンタクト領域１５と接続されている。キャリアパス層１９は、隣接するエミッタ領域１２の間の領域において、コンタクト領域１５に挟まれた領域に設けられている。キャリアパス層１９は、ベース領域１４よりも高ドーピング濃度の第２導電型を有する。キャリアパス層１９は、一例としてＰ＋＋型である。キャリアパス層１９は、コンタクト領域１５と同一のドーピング濃度を有してよい。
本例のキャリアパス層１９は、ベース領域１４内において、コンタクト領域１５とドリフト領域１８とを接続する。よって、キャリアパス層１９は、ベース領域１４内の正孔をコンタクト領域１５に引き抜くことができる。これにより、キャリアパス層１９は、半導体装置１００のラッチアップを抑制することができる。
図４Ｂは、図４Ａにおけるｃ－ｃ'断面の一例を示す図である。ｃ－ｃ'断面は、トランジスタ部７０において、エミッタ領域１２、ベース領域１４およびキャリアパス層１９を通過するＹＺ面である。
キャリアパス層１９は、メサ部９１の上面２１から半導体基板１０の深さ方向に延伸する。本例のキャリアパス層１９は、蓄積領域１６が設けられる深さと同一の深さまで延伸して設けられる。本例のキャリアパス層１９は、メサ部９１において、ダミートレンチ部３０からゲートトレンチ部４０まで延伸して設けられている。
図４Ｃは、図４Ａにおけるｄ－ｄ'断面の一例を示す図である。ｄ－ｄ'断面は、トランジスタ部７０において、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびキャリアパス層１９を通過するＸＺ面である。
間隔Ｐ１２は、エミッタ領域１２の上面２１におけるＸ軸方向の間隔である。間隔Ｐ１２は、エミッタ領域１２のＸ軸方向の幅Ｌ１２よりも大きいことが好ましい。一例において、間隔Ｐ１２は、１．４μｍ以上、１．８μｍ以下である。本例の間隔Ｐ１２は１．６μｍである。また、幅Ｌ１２は、０．２μｍ以上、０．６μｍ以下である。本例の幅Ｌ１２は、０．４μｍである。
幅Ｗ１９は、キャリアパス層１９の上面２１におけるＸ軸方向の幅である。幅Ｗ１９は、半導体装置１００のＩＶ特性と、ラッチアップ耐性とのトレードオフを考慮して設定される。具体的には、幅Ｗ１９を小さくすることにより、半導体装置１００のＩＶ特性が向上しやすくなり、幅Ｗ１９を大きくすることにより、半導体装置１００のラッチアップ耐性が向上しやすくなる。一例において、幅Ｗ１９は、０．４μｍ以上、１．２μｍ以下である。
キャリアパス層１９は、メサ部９１の上面２１における、隣接するエミッタ領域１２の間の領域において、予め定められた占有率を有する。本例のキャリアパス層１９の占有率は、約３３％である。キャリアパス層１９の占有率は、隣接するエミッタ領域１２の間の領域の面積に対する、キャリアパス層１９の面積の比率で示される。エミッタ領域１２およびキャリアパス層１９がトレンチ部の間でＹ軸方向に延伸して設けられる場合、キャリアパス層１９の占有率は、Ｘ軸方向の長さを用いてＷ１９／Ｐ１２で示される。例えば、キャリアパス層１９の占有率は、２５％以上、７５％以下である。
深さＤ１９は、半導体基板１０の上面２１を基準としたキャリアパス層１９の下端の深さである。深さＤ１９は、メサ部９１の上面２１における、キャリアパス層１９とエミッタ領域１２との間隔以上であることが好ましい。本例の深さＤ１９は、０．８μｍである。本例では、キャリアパス層１９とエミッタ領域１２との間隔は、（Ｐ１２－Ｗ１９）／２で示される。
キャリアパス層１９は、メサ部９１の上面において、隣接するエミッタ領域１２の中心を少なくとも含む位置に設けられる。即ち、キャリアパス層１９は、エミッタ領域１２からＰ１２／２離れた位置に少なくとも設けられる。この場合、キャリアパス層１９は、隣接するエミッタ領域１２の間の領域において、隣接するエミッタ領域１２の中心に対して均等に設けられることが好ましい。
図５Ａは、半導体装置のターンオフ波形の一例を示す。縦軸はコレクタエミッタ間電圧Ｖｃｅ（Ｖ）およびコレクタ電流Ｉｃの電流密度（Ａ／ｃｍ２）を示し、横軸は時間（ｓｅｃ）を示す。波形Ｗ１は実施例に対応し、波形Ｗ１'および波形Ｗ２'は比較例に対応する。
波形Ｗ１'は、キャリアパス層１９を有さない半導体装置のターンオフ波形を示す。波形Ｗ１'では、ゲートエミッタ間電圧－Ｖｇｅ＝０Ｖとしている。キャリアパス層１９を有さない半導体装置において、－Ｖｇｅ＝０Ｖの場合、ゲートトレンチ部４０の周囲にホールの反転層が形成されないので、ベース領域１４のホールを引き抜くことができない。そのため、ベース領域１４の伝導度変調が解消されず、ベース領域１４内にキャリアが残り、ラッチアップを抑制することができない。これにより、キャリアパス層１９を有さない半導体装置では、－Ｖｇｅ＝０Ｖにおいて、大電流を遮断することが出来ない。
波形Ｗ２'は、キャリアパス層１９を有さない半導体装置のターンオフ波形を示す。波形Ｗ２'では、ゲートエミッタ間電圧－Ｖｇｅ＝１５Ｖとしている。キャリアパス層１９を有さない場合であっても、ゲートエミッタ間電圧－Ｖｇｅ＝１５Ｖとすることにより、ラッチアップを抑制することができる。
波形Ｗ１は、キャリアパス層１９を有する半導体装置１００のターンオフ波形を示す。波形Ｗ１では、ゲートエミッタ間電圧－Ｖｇｅ＝０Ｖとしている。半導体装置１００は、キャリアパス層１９を有することにより、ゲートエミッタ間電圧に依存することなく、ベース領域１４のホールをキャリアパス層１９から引き抜くことができる。これにより、半導体装置１００は、－Ｖｇｅ＝０Ｖの場合であってもラッチアップを抑制することができる。よって、半導体装置１００は、１００ｎｍ以下のメサ幅Ｗｍを有する場合であっても、ＩＶ特性を改善しつつ、ラッチアップを抑制することができる。
図５Ｂは、図５Ａのコレクタ電流Ｉｃの正孔電流および電子電流を示す。波形Ｗ１'、波形Ｗ２'、波形Ｗ１の各条件は、図５Ａの場合と同じである。同図の波形は、コレクタ電流Ｉｃに加えて、コレクタ電流Ｉｃに含まれる電子電流および正孔電流について示している。コレクタ電流Ｉｃの波形は、図５Ａの場合と同一である。
波形Ｗ１'では、半導体装置がキャリアパス層１９を有さないので、ベース領域１４のキャリアが引き抜かれておらず電導度変調したままである。したがって、波形Ｗ１'では、正孔電流に加えて電子電流が流れ続けている。このように、波形Ｗ１'では、ベース領域１４の電導度変調が解消できず、電子のパスが残っていることにより、コレクタ電流Ｉｃ中の電子電流の割合が多くなる。
図５Ｃは、図５Ａのコレクタ電流Ｉｃの正孔電流および電子電流の内訳を示す。同図は、コレクタ電流Ｉｃのピーク時の正孔電流および電子電流の内訳を示している。棒グラフは、波形Ｗ１'、波形Ｗ２'および波形Ｗ１に対応する電子電流密度（Ａ／ｃｍ２）を示している。棒グラフのうちハッチングされた領域は電子電流の割合を示し、ハッチングされていない領域は正孔電流の割合を示している。折れ線グラフは、波形Ｗ１'、波形Ｗ２'および波形Ｗ１に対応する電子電流の割合（％）を示している。
波形Ｗ１'を示すグラフでは、他の波形Ｗ２'および波形Ｗ１よりも電子電流の割合が大きい。例えば、波形Ｗ１'のように、キャリアパス層１９を有さない場合、－Ｖｇｅ＝０Ｖでは、電子電流がコレクタ電流Ｉｃの全電流の３７％を占める。
一方、波形Ｗ１のように、キャリアパス層１９を形成することにより、コレクタ電流Ｉｃの全電流に対する電子電流の割合をおよそ９％にまで低減することができる。これは、波形Ｗ２'のように、キャリアパス層１９を有さない半導体装置において、－Ｖｇｅ＝１５Ｖでターンオフした場合と同等の水準となる。
このように、本例の半導体装置１００は、キャリアパス層１９を設けることにより、電子電流の流れを抑制することができる。したがって、半導体装置１００は、－Ｖｇｅ＝１５Ｖでターンオフした場合と同等に、コレクタ電流Ｉｃに占める電子電流の割合を低減できる。
図６は、電子電流比率の－Ｖｇｅ依存性を示す。縦軸は電子電流比率（電子電流／全電流）（％）を示し、横軸は－Ｖｇｅ（Ｖ）を示す。－Ｖｇｅを大きくすることにより、コレクタ電流Ｉｃの全電流に占める電子電流の割合が大きくなる傾向にある。
キャリアパス層１９を有する実施例では、キャリアパス層１９を有さない比較例よりも、電子電流比率を小さくすることができる。特に、実施例に係る半導体装置１００では、－Ｖｇｅによらず、電子電流比率を小さくすることができる。例えば、本例の半導体装置１００は、－Ｖｇｅ＞１０Ｖとすることにより、ベース領域１４内のキャリアを除去して電子電流を遮断することができる。
図７は、実施例３に係る半導体装置１００の構成の一例を示す。同図は、図４Ａにおけるｄ－ｄ'断面の一例を示す図である。本例の半導体装置１００は、キャリアパス層１９を多段のイオン注入により形成している。本例では、４段のイオン注入により、キャリアパス層１９を形成しているものの、イオン注入の回数は本例に限られない。
図８は、実施例４に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、隣接するエミッタ領域１２同士の間の全面にキャリアパス層１９を設けている点で実施例２に係る半導体装置１００と相違する。
キャリアパス層１９の幅Ｗ１９は、隣接するエミッタ領域１２の間の全領域を占める。即ち、幅Ｗ１９は、隣接するエミッタ領域１２の間隔Ｐ１２と等しい。この場合、キャリアパス層１９の占有率が１００％となる。本例の半導体装置１００は、キャリアパス層１９の占有率を高めることにより、コレクタ電流Ｉｃに占める電子電流の割合を更に低減することができる。これにより、ラッチアップが抑制される。
図９は、隣接するエミッタ領域１２同士の間の領域を占めるキャリアパス層１９の占有率を示す。キャリアパス層１９の占有率が高くなると、電子の経路が制限されるので、半導体装置のＩＶ特性が悪化する場合がある。半導体装置１００は、ＩＶ特性が悪化しない程度に、キャリアパス層１９の占有率を高めることが好ましい。例えば、キャリアパス層１９の占有率は、２５％以上であって、７５％以下であってよい。
よって、キャリアパス層１９の占有率を小さくすることにより、半導体装置１００のＩＶ特性が向上する。即ち、半導体装置１００のＩＶ特性の向上の観点からは、キャリアパス層１９の占有率を小さくすることが好ましい。
一方、半導体装置１００は、キャリアパス層１９の占有率を増加させることにより、－Ｖｇｅに依存せずに、ベース領域１４内のホールをキャリアパス層１９により引き抜きやすくなる。キャリアパス層１９の占有率を増加させることにより、－Ｖｇｅ＝０の場合であっても、ラッチアップを抑制できる。即ち、半導体装置１００のラッチアップ抑制の観点からは、キャリアパス層１９の占有率を増加させることが好ましい。
このように、キャリアパス層１９の占有率の設定において、ラッチアップの抑制とＩＶ特性の改善にトレードオフの関係がある。したがって、半導体装置１００の要求される特性に応じて、適宜キャリアパス層１９の占有率を決定すればよい。
図１０Ａ、図１０Ｂは、実施例５に係る半導体装置１００の構成の一例を示す。図１０Ａは、図１Ａにおけるａ－ａ'断面の一例を示す図である。図１０Ｂは、図１Ａにおけるｂ－ｂ'断面の一例を示す図である。
本例の半導体装置１００は、蓄積領域１６を設けていない点で実施例１に係る半導体装置１００と相違する。
図１０Ｃは、実施例５に係るメサ部９１の拡大図の一例を示す。図１０Ｃは、ダミートレンチ部３０とゲートトレンチ部４０との間のメサ部９１を示している。
本例の半導体装置１００のメサ部９１のメサ幅Ｗｍは１００ｎｍ以下である。これにより、ＩＥ効果によってベース領域１４を電導度変調することができ、半導体装置１００のＩＶ特性が向上する。
図１１は、実施例６に係る半導体装置１００の構成の一例を示す。図１１は、図４Ａにおけるｄ－ｄ'断面の一例を示す図である。
本例の半導体装置１００は、蓄積領域１６を設けていない点で実施例２に係る半導体装置１００と相違する。
キャリアパス層１９は、メサ部９１の上面２１から半導体基板１０の深さ方向に延伸する。本例のキャリアパス層１９は、ベース領域１４の深さと同一の深さまで延伸して設けられる。本例のキャリアパス層１９は、メサ部９１において、ダミートレンチ部３０からゲートトレンチ部４０まで延伸して設けられている。
なお、半導体基板１０の上面２１を基準としたキャリアパス層１９の下端の深さＤ１９は、メサ部９１の上面２１における、キャリアパス層１９とエミッタ領域１２との間隔以上であることが好ましい。本例では、キャリアパス層１９とエミッタ領域１２との間隔は、（Ｐ１２－Ｗ１９）／２で示される。
本例のキャリアパス層１９は、ベース領域１４内において、コンタクト領域１５とドリフト領域１８とを接続する。よって、キャリアパス層１９は、ベース領域１４内の正孔をコンタクト領域１５に引き抜くことができる。これにより、キャリアパス層１９は、半導体装置１００のラッチアップを抑制することができる。
図１２は、実施例７に係る半導体装置１００の構成の一例を示す。図１２は、図４Ａにおけるｄ－ｄ'断面の一例を示す図である。
本例の半導体装置１００は、蓄積領域１６を設けていない点で実施例３に係る半導体装置１００と相違する。本例の半導体装置１００は、キャリアパス層１９を多段のイオン注入により形成している。本例では、４段のイオン注入により、キャリアパス層１９を形成しているものの、イオン注入の回数は本例に限られない。
図１３は、実施例８に係る半導体装置１００の構成の一例を示す。図１３には、図４Ａにおけるｄ－ｄ'断面の一例を示す図である。
本例の半導体装置１００は、蓄積領域１６を設けていない点で実施例４に係る半導体装置１００と相違する。
キャリアパス層１９の幅Ｗ１９は、隣接するエミッタ領域１２の間の全領域を占める。即ち、幅Ｗ１９は、隣接するエミッタ領域１２の間隔Ｐ１２と等しい。この場合、キャリアパス層１９の占有率が１００％となる。本例の半導体装置１００は、キャリアパス層１９の占有率を高めることにより、コレクタ電流Ｉｃに占める電子電流の割合を更に低減することができる。これにより、ラッチアップが抑制される。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、１９・・・キャリアパス層、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、３０・・・ダミートレンチ部、３１・・・延伸部分、３２・・・ダミー絶縁膜、３３・・・接続部分、３４・・・ダミー導電部、３８・・・層間絶縁膜、４０・・・ゲートトレンチ部、４１・・・延伸部分、４２・・・ゲート絶縁膜、４３・・・接続部分、４４・・・ゲート導電部、４８・・・ゲートランナー、４９・・・コンタクトホール、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、７０・・・トランジスタ部、９１・・・メサ部、１００・・・半導体装置、５００・・・半導体装置、５１５・・・コンタクト領域、５１２・・・エミッタ領域

Claims (8)

  1. 半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面側において、前記ドリフト領域の上方に設けられた複数のトレンチ部と、
    前記半導体基板において、前記複数のトレンチ部に挟まれたメサ部に設けられた第２導電型のベース領域と、
    前記メサ部の上面において、前記ベース領域の上方に設けられた第１導電型のエミッタ領域と、
    前記メサ部の上面において、前記エミッタ領域と隣接して設けられ、前記ベース領域よりも高ドーピング濃度である第２導電型のコンタクト領域と
    前記メサ部の上面に配列された複数の前記エミッタ領域と、
    隣接する前記エミッタ領域の間において前記メサ部の上面から前記半導体基板の深さ方向に延伸し、前記ベース領域よりも高ドーピング濃度である第２導電型のキャリアパス層と
    を備え、
    前記メサ部のメサ幅が１００ｎｍ以下であり、
    前記コンタクト領域の下端は、前記エミッタ領域の下端よりも浅く、
    前記半導体基板の上面において、前記コンタクト領域と前記キャリアパス層とが直接接触し、
    前記キャリアパス層は、前記コンタクト領域と同一のドーピング濃度を有する
    半導体装置。
  2. 半導体基板に設けられた第１導電型のドリフト領域と、
    前記半導体基板の上面側において、前記ドリフト領域の上方に設けられた複数のトレンチ部と、
    前記半導体基板において、前記複数のトレンチ部に挟まれたメサ部に設けられた第２導電型のベース領域と、
    前記メサ部の上面において、前記ベース領域の上方に設けられた第１導電型のエミッタ領域と、
    前記メサ部の上面において、前記エミッタ領域と隣接して設けられ、前記ベース領域よりも高ドーピング濃度である第２導電型のコンタクト領域と
    前記メサ部の上面に配列された複数の前記エミッタ領域と、
    隣接する前記エミッタ領域の間において前記メサ部の上面から前記半導体基板の深さ方向に延伸し、前記ベース領域よりも高ドーピング濃度である第２導電型のキャリアパス層と
    を備え、
    前記メサ部のメサ幅が１００ｎｍ以下であり、
    前記コンタクト領域の下端は、前記エミッタ領域の下端よりも浅く、
    前記キャリアパス層は、前記メサ部の上面における、隣接する前記エミッタ領域の間の領域において、２５％以上、７５％以下の領域を占める
    半導体装置。
  3. 前記複数のトレンチ部は、ゲート導電部を有し、
    前記コンタクト領域の下端は、前記ゲート導電部の上端よりも深い
    請求項１又は２に記載の半導体装置。
  4. 前記キャリアパス層は、前記コンタクト領域と同一のドーピング濃度を有する
    請求項２に記載の半導体装置。
  5. 前記キャリアパス層の下端の深さは、前記メサ部の上面における前記キャリアパス層と前記エミッタ領域との間隔以上である
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記キャリアパス層は、前記メサ部の上面において、隣接する前記エミッタ領域の中心を少なくとも含む位置に設けられる
    請求項１から５のいずれか一項に記載の半導体装置。
  7. 前記キャリアパス層は、前記メサ部の上面における、隣接する前記エミッタ領域の間の領域において、２５％以上、７５％以下の領域を占める
    請求項１に記載の半導体装置。
  8. 前記ドリフト領域の上方に設けられ、前記ドリフト領域よりも高ドーピング濃度である第１導電型の蓄積領域をさらに備え、
    前記キャリアパス層は、前記蓄積領域を貫通し、前記ドリフト領域に直接接触している
    請求項１から７のいずれか一項に記載の半導体装置。
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