JP7222180B2 - semiconductor equipment - Google Patents

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Description

本発明は、半導体装置に関する。 The present invention relates to semiconductor devices.

従来、１００ｎｍ以下の微細なメサ部を有する半導体装置が知られている（例えば、非特許文献１参照）。
非特許文献１ Ｍａｓａｈｉｒｏ Ｔａｎａｋａ ａｎｄ Ａｋｉｏ Ｎａｋａｇａｗａ、"Ｃｏｎｄｕｃｔｉｖｉｔｙ ｍｏｄｕｌａｔｉｏｎ ｉｎ ｔｈｅ ｃｈａｎｎｅｌ ｉｎｖｅｒｓｉｏｎ ｌａｙｅｒ ｏｆ ｖｅｒｙ ｎａｒｒｏｗ ｍｅｓａ ＩＧＢＴ"、 Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣ'ｓ （ＩＳＰＳＤ）、 ２０１７ ２９ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ、ＩＥＥＥ、２４ Ｊｕｌｙ ２０１７ Conventionally, a semiconductor device having a fine mesa portion of 100 nm or less is known (see, for example, Non-Patent Document 1).
非特許文献１ Ｍａｓａｈｉｒｏ Ｔａｎａｋａ ａｎｄ Ａｋｉｏ Ｎａｋａｇａｗａ、"Ｃｏｎｄｕｃｔｉｖｉｔｙ ｍｏｄｕｌａｔｉｏｎ ｉｎ ｔｈｅ ｃｈａｎｎｅｌ ｉｎｖｅｒｓｉｏｎ ｌａｙｅｒ ｏｆ ｖｅｒｙ ｎａｒｒｏｗ ｍｅｓａ ＩＧＢＴ"、 Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣ'ｓ （ＩＳＰＳＤ）、 ２０１７ ２９ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ、ＩＥＥＥ、２４ Ｊｕｌｙ ２０１７

半導体装置のＩＶ特性を向上することが望ましい。 It is desirable to improve the IV characteristics of semiconductor devices.

本発明の第１の態様においては、半導体基板に設けられた第１導電型のドリフト領域と、半導体基板の上面側において、ドリフト領域の上方に設けられた複数のトレンチ部と、半導体基板において、複数のトレンチ部に挟まれたメサ部に設けられた第２導電型のベース領域と、メサ部の上面において、ベース領域の上方に設けられた第１導電型のエミッタ領域と、メサ部の上面において、エミッタ領域と隣接して設けられ、ベース領域よりも高ドーピング濃度である第２導電型のコンタクト領域とを備え、メサ部のメサ幅が１００ｎｍ以下であり、コンタクト領域の下端は、エミッタ領域の下端よりも浅い半導体装置を提供する。 In a first aspect of the present invention, a drift region of a first conductivity type provided in a semiconductor substrate, a plurality of trench portions provided above the drift region on the upper surface side of the semiconductor substrate, and a semiconductor substrate, a second conductivity type base region provided in a mesa portion sandwiched between a plurality of trench portions; a first conductivity type emitter region provided above the base region on an upper surface of the mesa portion; and an upper surface of the mesa portion a contact region of the second conductivity type provided adjacent to the emitter region and having a higher doping concentration than the base region, the mesa width of the mesa portion being 100 nm or less, and the lower end of the contact region being the emitter region To provide a semiconductor device shallower than the lower end of a

複数のトレンチ部は、ゲート導電部を有してよい。コンタクト領域の下端は、ゲート導電部の上端よりも深くてよい。 The plurality of trench portions may have gate conductive portions. The bottom end of the contact region may be deeper than the top end of the gate conductor.

半導体装置は、メサ部の上面に配列された複数のエミッタ領域と、隣接するエミッタ領域の間においてメサ部の上面から半導体基板の深さ方向に延伸し、ベース領域よりも高ドーピング濃度である第２導電型のキャリアパス層とを備えてよい。 The semiconductor device includes a plurality of emitter regions arranged on the upper surface of the mesa portion, and a first emitter region extending from the upper surface of the mesa portion in the depth direction of the semiconductor substrate between adjacent emitter regions and having a higher doping concentration than the base region. A two-conductivity type carrier path layer may be provided.

キャリアパス層は、コンタクト領域と同一のドーピング濃度を有してよい。 The carrier path layer may have the same doping concentration as the contact regions.

キャリアパス層の下端の深さは、メサ部の上面におけるキャリアパス層とエミッタ領域との間隔以上であってよい。 The depth of the lower end of the carrier path layer may be greater than or equal to the distance between the carrier path layer and the emitter region on the upper surface of the mesa portion.

キャリアパス層は、メサ部の上面において、隣接するエミッタ領域の中心を少なくとも含む位置に設けられてよい。 The carrier path layer may be provided on the upper surface of the mesa portion at a position including at least the center of the adjacent emitter region.

キャリアパス層は、メサ部の上面における、隣接するエミッタ領域の間の領域において、２５％以上、７５％以下の領域を占めてよい。 The carrier path layer may occupy 25% or more and 75% or less of the area between adjacent emitter areas on the upper surface of the mesa portion.

本発明の第２の態様においては、半導体基板に設けられた第１導電型のドリフト領域と、半導体基板の上面側において、ドリフト領域の上方に設けられた複数のトレンチ部と、半導体基板において、複数のトレンチ部に挟まれたメサ部に設けられた第２導電型のベース領域と、メサ部の上面において、メサ部の上面に配列された第１導電型の複数のエミッタ領域と、隣接する複数のエミッタ領域の間においてメサ部の上面からドリフト領域まで延伸し、ベース領域よりも高ドーピング濃度である第２導電型のキャリアパス層とを備える半導体装置を提供する。メサ部のメサ幅が１００ｎｍ以下であってよい。キャリアパス層は、メサ部の上面における、隣接する複数のエミッタ領域の間の全領域を占めてよい。 In a second aspect of the present invention, a drift region of a first conductivity type provided in a semiconductor substrate, a plurality of trench portions provided above the drift region on the upper surface side of the semiconductor substrate, and the semiconductor substrate, A base region of the second conductivity type provided in the mesa portion sandwiched between the plurality of trench portions and a plurality of emitter regions of the first conductivity type arranged on the upper surface of the mesa portion are adjacent to each other on the upper surface of the mesa portion. A second conductivity type carrier path layer extending from the upper surface of the mesa portion to the drift region between a plurality of emitter regions and having a higher doping concentration than the base region. The mesa width of the mesa portion may be 100 nm or less. The carrier path layer may occupy the entire area between adjacent emitter regions on the top surface of the mesa.

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 It should be noted that the above summary of the invention does not list all the features of the invention. Subcombinations of these feature groups can also be inventions.

実施例１に係る半導体装置１００の上面図の一例を示す。1 shows an example of a top view of a semiconductor device 100 according to Example 1. FIG. 図１Ａにおけるａ－ａ'断面の一例を示す図である。FIG. 1B is a diagram showing an example of the aa′ cross section in FIG. 1A. 図１Ａにおけるｂ－ｂ'断面の一例を示す図である。FIG. 1B is a diagram showing an example of a bb' cross section in FIG. 1A. 実施例１に係るメサ部９１の拡大図の一例を示す。4 shows an example of an enlarged view of a mesa portion 91 according to Example 1. FIG. 比較例に係る半導体装置５００の構成を示す。1 shows a configuration of a semiconductor device 500 according to a comparative example; 実施例２に係る半導体装置１００の構成の一例を示す。1 shows an example of a configuration of a semiconductor device 100 according to a second embodiment; 図４Ａにおけるｃ－ｃ'断面の一例を示す図である。FIG. 4B is a diagram showing an example of a cc' cross section in FIG. 4A. 図４Ａにおけるｄ－ｄ'断面の一例を示す図である。FIG. 4B is a diagram showing an example of a dd' section in FIG. 4A. 半導体装置のターンオフ波形の一例を示す。An example of a turn-off waveform of a semiconductor device is shown. 図５Ａのコレクタ電流Ｉｃの正孔電流および電子電流を示す。Figure 5B shows the hole current and electron current of the collector current Ic of Figure 5A. 図５Ａのコレクタ電流Ｉｃの正孔電流および電子電流の内訳を示す。5B shows the breakdown of the hole current and electron current of the collector current Ic of FIG. 5A. 電子電流比率の－Ｖｇｅ依存性を示す。-Vge dependence of the electron current ratio is shown. 実施例３に係る半導体装置１００の構成の一例を示す。An example of a configuration of a semiconductor device 100 according to Example 3 is shown. 実施例４に係る半導体装置１００の構成の一例を示す。An example of a configuration of a semiconductor device 100 according to a fourth embodiment is shown. 隣接するエミッタ領域１２同士の間の領域を占めるキャリアパス層１９の占有率を示す。The occupancy rate of the carrier path layer 19 that occupies the area between the adjacent emitter regions 12 is shown. 実施例５に係る半導体装置１００の構成の一例を示す。An example of the configuration of a semiconductor device 100 according to Example 5 is shown. 実施例５に係る半導体装置１００の構成の一例を示す。An example of the configuration of a semiconductor device 100 according to Example 5 is shown. 実施例５に係るメサ部９１の拡大図の一例を示す。An example of an enlarged view of a mesa portion 91 according to Example 5 is shown. 実施例６に係る半導体装置１００の構成の一例を示す。An example of a configuration of a semiconductor device 100 according to a sixth embodiment is shown. 実施例７に係る半導体装置１００の構成の一例を示す。An example of a configuration of a semiconductor device 100 according to a seventh embodiment is shown. 実施例８に係る半導体装置１００の構成の一例を示す。An example of a configuration of a semiconductor device 100 according to an eighth embodiment is shown.

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. Also, not all combinations of features described in the embodiments are essential for the solution of the invention.

本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」、「おもて」、「裏」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。 In this specification, one side in a direction parallel to the depth direction of the semiconductor substrate is called "upper", and the other side is called "lower". One of the two main surfaces of a substrate, layer or other member is called the upper surface and the other surface is called the lower surface. The directions of "top", "bottom", "front", and "back" are not limited to the direction of gravity or the mounting direction to a substrate or the like when the semiconductor device is mounted.

本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の深さ方向をＺ軸とする。なお、本明細書において、Ｚ軸方向に半導体基板を視た場合について平面視と称する。 In this specification, technical matters may be described using X-, Y-, and Z-axis orthogonal coordinate axes. In this specification, the plane parallel to the upper surface of the semiconductor substrate is the XY plane, and the depth direction of the semiconductor substrate is the Z axis. In this specification, the case of viewing the semiconductor substrate in the Z-axis direction is referred to as planar view.

各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。 In each embodiment, an example in which the first conductivity type is the N type and the second conductivity type is the P type is shown, but the first conductivity type may be the P type and the second conductivity type may be the N type. In this case, the conductivity types of substrates, layers, regions, etc. in each embodiment have opposite polarities.

本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化した不純物の濃度を指す。本明細書においてドナーおよびアクセプタの濃度差をドーピング濃度とする場合がある。また、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度とする場合がある。 As used herein, doping concentration refers to the concentration of impurities that have become donors or acceptors. In this specification, the concentration difference between the donor and the acceptor may be referred to as the doping concentration. Also, the peak value of the doping concentration distribution in the doping region may be used as the doping concentration in the doping region.

本明細書では、ＮまたはＰを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮやＰに付す＋および－は、それぞれ、それが付されていない層や領域よりも高ドーピング濃度および低ドーピング濃度であることを意味する。また、ＮやＰに付す＋＋および－－は、それぞれ、ＮやＰに付す＋および－の層や領域よりも高ドーピング濃度および低ドーピング濃度であることを意味する。 In this specification, layers and regions prefixed with N or P mean that electrons or holes are majority carriers, respectively. Also, + and - attached to N and P mean higher doping concentration and lower doping concentration, respectively, than layers or regions without the attached + and -. Also, ++ and -- attached to N and P mean higher doping concentrations and lower doping concentrations than the + and - layers and regions attached to N and P, respectively.

図１Ａは、実施例１に係る半導体装置１００の上面図の一例を示す。本例の半導体装置１００は、トランジスタ部７０を備えるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）である。 FIG. 1A shows an example of a top view of a semiconductor device 100 according to Example 1. FIG. The semiconductor device 100 of this example is an IGBT (Insulated Gate Bipolar Transistor) including a transistor section 70 .

トランジスタ部７０は、エミッタ領域１２およびゲートトレンチ部４０を有する領域である。本例のトランジスタ部７０は、半導体基板１０の下面側に設けられたコレクタ領域を半導体基板１０の上面に投影した領域であるがこれに限られない。コレクタ領域は、第２導電型を有する。本例のコレクタ領域は、一例としてＰ＋型である。 The transistor portion 70 is the region having the emitter region 12 and the gate trench portion 40 . The transistor portion 70 of this example is a region obtained by projecting the collector region provided on the lower surface side of the semiconductor substrate 10 onto the upper surface of the semiconductor substrate 10, but is not limited thereto. The collector region has a second conductivity type. The collector region in this example is of P+ type as an example.

図１Ａにおいては、半導体装置１００のエッジ側であるチップ端部周辺の領域を示しており、他の領域を省略している。なお、本例では、便宜上、Ｘ軸方向の負側のエッジについて説明するものの、半導体装置１００の他のエッジについても同様である。なお、半導体装置１００は、還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含むＲＣ－ＩＧＢＴであってもよい。 FIG. 1A shows the region around the chip end, which is the edge side of the semiconductor device 100, and omits other regions. In this example, for the sake of convenience, the edge on the negative side in the X-axis direction will be described, but the same applies to other edges of the semiconductor device 100 . Note that the semiconductor device 100 may be an RC-IGBT including a diode such as a free wheel diode (FWD).

半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０は、シリコン基板である。 The semiconductor substrate 10 may be a silicon substrate, a silicon carbide substrate, a nitride semiconductor substrate such as gallium nitride, or the like. The semiconductor substrate 10 of this example is a silicon substrate.

本例の半導体装置１００は、半導体基板１０の上面において、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。また、本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。 A semiconductor device 100 of this example includes a gate trench portion 40 , a dummy trench portion 30 , a well region 11 , an emitter region 12 , a base region 14 and a contact region 15 on the upper surface of a semiconductor substrate 10 . The semiconductor device 100 of this example also includes an emitter electrode 52 and a gate metal layer 50 provided above the upper surface of the semiconductor substrate 10 .

エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、エミッタ電極５２の少なくとも一部の領域は、アルミニウムまたはアルミニウム‐シリコン合金で形成されてよい。ゲート金属層５０の少なくとも一部の領域は、アルミニウムまたはアルミニウム‐シリコン合金で形成されてよい。エミッタ電極５２およびゲート金属層５０は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。 Emitter electrode 52 and gate metal layer 50 are formed of a material containing metal. For example, at least a partial region of emitter electrode 52 may be formed of aluminum or an aluminum-silicon alloy. At least some regions of the gate metal layer 50 may be formed of aluminum or an aluminum-silicon alloy. The emitter electrode 52 and the gate metal layer 50 may have a barrier metal made of titanium, a titanium compound or the like under the region made of aluminum or the like. Emitter electrode 52 and gate metal layer 50 are provided separately from each other.

エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられる。ゲート金属層５０は、ウェル領域１１の上方に設けられる。 Emitter electrode 52 is provided above gate trench portion 40 , dummy trench portion 30 , well region 11 , emitter region 12 , base region 14 and contact region 15 . A gate metal layer 50 is provided above the well region 11 .

エミッタ電極５２およびゲート金属層５０は、層間絶縁膜を挟んで、半導体基板１０の上方に設けられる。層間絶縁膜は、図１Ａでは省略されている。層間絶縁膜には、コンタクトホール４９、コンタクトホール５４およびコンタクトホール５６が貫通して設けられている。 Emitter electrode 52 and gate metal layer 50 are provided above semiconductor substrate 10 with an interlayer insulating film interposed therebetween. The interlayer insulating film is omitted in FIG. 1A. A contact hole 49, a contact hole 54 and a contact hole 56 are provided through the interlayer insulating film.

コンタクトホール４９は、ゲート金属層５０とゲートランナー４８とを接続する。コンタクトホール４９の内部には、タングステン等で形成されたプラグが形成されてもよい。 A contact hole 49 connects the gate metal layer 50 and the gate runner 48 . A plug made of tungsten or the like may be formed inside the contact hole 49 .

ゲートランナー４８は、ゲート金属層５０とゲートトレンチ部４０とを電気的に接続する。ゲートランナー４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。例えば、ゲートランナー４８は、不純物がドープされたポリシリコン等で形成される。 Gate runner 48 electrically connects gate metal layer 50 and gate trench portion 40 . Gate runners 48 are not connected to dummy conductive portions in dummy trench portions 30 . For example, the gate runners 48 are made of impurity-doped polysilicon or the like.

本例のゲートランナー４８は、コンタクトホール４９の下方から、ゲートトレンチ部４０の先端部まで設けられる。ゲートランナー４８と半導体基板１０の上面との間には、酸化膜等の層間絶縁膜が設けられる。ゲートトレンチ部４０の先端部において、ゲート導電部は半導体基板１０の上面に露出している。ゲートトレンチ部４０は、ゲート導電部の当該露出した部分にて、ゲートランナー４８と接触する。 The gate runner 48 of this example is provided from below the contact hole 49 to the tip of the gate trench portion 40 . An interlayer insulating film such as an oxide film is provided between the gate runner 48 and the upper surface of the semiconductor substrate 10 . The gate conductive portion is exposed to the upper surface of the semiconductor substrate 10 at the tip of the gate trench portion 40 . Gate trench portion 40 contacts gate runner 48 at the exposed portion of the gate conductor.

コンタクトホール５６は、エミッタ電極５２とダミートレンチ部３０内のダミー導電部とを接続する。コンタクトホール５６の内部には、タングステン等で形成されたプラグが設けられてもよい。 The contact hole 56 connects the emitter electrode 52 and the dummy conductive portion within the dummy trench portion 30 . A plug made of tungsten or the like may be provided inside the contact hole 56 .

接続部２５は、エミッタ電極５２とダミー導電部との間に設けられる。接続部２５は、不純物がドープされたポリシリコン等の、導電性を有する材料である。接続部２５は、酸化膜等の層間絶縁膜等を介して、半導体基板１０の上面の上方に設けられる。 The connection portion 25 is provided between the emitter electrode 52 and the dummy conductive portion. The connection portion 25 is a conductive material such as polysilicon doped with impurities. The connection portion 25 is provided above the upper surface of the semiconductor substrate 10 via an interlayer insulating film such as an oxide film.

ゲートトレンチ部４０は、予め定められた配列方向（本例ではＹ軸方向）に沿って予め定められた間隔で配列される。本例のゲートトレンチ部４０は、半導体基板１０の上面に平行であって配列方向と垂直な延伸方向（本例ではＸ軸方向）に沿って延伸する２つの延伸部分４１と、２つの延伸部分４１を接続する接続部分４３を有してよい。本例のゲートトレンチ部４０は、ゲート金属層５０と電気的に接続されている。また、ゲートトレンチ部４０は、エミッタ領域１２と接している。 The gate trench portions 40 are arranged at predetermined intervals along a predetermined arrangement direction (the Y-axis direction in this example). The gate trench portion 40 of this example includes two extending portions 41 extending along an extending direction (in this example, the X-axis direction) parallel to the upper surface of the semiconductor substrate 10 and perpendicular to the arrangement direction, and two extending portions. It may have a connection portion 43 that connects 41 . The gate trench portion 40 of this example is electrically connected to the gate metal layer 50 . Also, the gate trench portion 40 is in contact with the emitter region 12 .

接続部分４３は、少なくとも一部が曲線状に設けられることが好ましい。ゲートトレンチ部４０の２つの延伸部分４１の端部を接続することで、延伸部分４１の端部における電界集中を緩和することができる。ゲートトレンチ部４０の接続部分４３において、ゲートランナー４８がゲート導電部と接続されてよい。 At least a portion of the connecting portion 43 is preferably curved. By connecting the ends of the two extended portions 41 of the gate trench portion 40, electric field concentration at the ends of the extended portions 41 can be relaxed. At the connecting portion 43 of the gate trench portion 40, the gate runner 48 may be connected with the gate conductive portion.

ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、予め定められた配列方向（本例ではＹ軸方向）に沿って予め定められた間隔で配列される。本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０の上面においてＵ字形状を有してよい。即ち、ダミートレンチ部３０は、延伸方向に沿って延伸する２つの延伸部分３１と、２つの延伸部分３１を接続する接続部分３３を有してよい。ダミートレンチ部３０は、エミッタ電極５２と電気的に接続されている。 Like the gate trench portions 40, the dummy trench portions 30 are arranged at predetermined intervals along a predetermined arrangement direction (Y-axis direction in this example). The dummy trench portion 30 of the present example may have a U-shape on the upper surface of the semiconductor substrate 10 like the gate trench portion 40 . That is, the dummy trench portion 30 may have two extending portions 31 extending along the extending direction and a connection portion 33 connecting the two extending portions 31 . Dummy trench portion 30 is electrically connected to emitter electrode 52 .

ウェル領域１１は、後述するドリフト領域１８よりも半導体基板１０の上面側に設けられた第２導電型の領域である。ウェル領域１１は、一例としてＰ＋型である。ウェル領域１１は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲で設けられる。ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１１に設けられる。ゲートトレンチ部４０およびダミートレンチ部３０の延伸方向の端の底は、ウェル領域１１に覆われてよい。 The well region 11 is a region of the second conductivity type provided closer to the upper surface of the semiconductor substrate 10 than the drift region 18, which will be described later. Well region 11 is of P+ type, for example. Well region 11 is provided within a predetermined range from the end of the active region on the side where gate metal layer 50 is provided. The diffusion depth of well region 11 may be deeper than the depths of gate trench portion 40 and dummy trench portion 30 . Part of gate trench portion 40 and dummy trench portion 30 on the side of gate metal layer 50 is provided in well region 11 . The bottoms of the ends of the gate trench portion 40 and the dummy trench portion 30 in the extending direction may be covered with the well region 11 .

コンタクトホール５４は、トランジスタ部７０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に設けられる。このように、層間絶縁膜には、１又は複数のコンタクトホール５４が設けられている。１又は複数のコンタクトホール５４は、延伸方向に延伸して設けられてよい。 Contact hole 54 is provided above emitter region 12 and contact region 15 in transistor portion 70 . Thus, one or more contact holes 54 are provided in the interlayer insulating film. One or more contact holes 54 may be provided extending in the extension direction.

メサ部９１は、半導体基板１０の上面と平行な面内において、Ｙ軸方向には各トレンチ部に隣接して設けられた領域である。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板１０の部分であって、半導体基板１０の上面から、各トレンチ部の最も深い底部の深さまでの部分であってよい。各トレンチ部の延伸部分を１つのトレンチ部としてよい。即ち、２つの延伸部分に挟まれる領域をメサ部としてよい。 The mesa portion 91 is a region provided adjacent to each trench portion in the Y-axis direction within a plane parallel to the upper surface of the semiconductor substrate 10 . The mesa portion is a portion of the semiconductor substrate 10 sandwiched between two adjacent trench portions, and may be a portion from the top surface of the semiconductor substrate 10 to the deepest bottom of each trench portion. The extending portion of each trench portion may be one trench portion. That is, the mesa portion may be a region sandwiched between the two extending portions.

本例のメサ部９１は、トランジスタ部７０において、ゲートトレンチ部４０およびダミートレンチ部３０の少なくとも１つに隣接して設けられる。メサ部９１は、半導体基板１０の上面において、ウェル領域１１と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５とを有する。メサ部９１では、エミッタ領域１２およびコンタクト領域１５が延伸方向において交互に設けられている。 The mesa portion 91 of this example is provided adjacent to at least one of the gate trench portion 40 and the dummy trench portion 30 in the transistor portion 70 . Mesa portion 91 has well region 11 , emitter region 12 , base region 14 and contact region 15 on the upper surface of semiconductor substrate 10 . In the mesa portion 91, the emitter regions 12 and the contact regions 15 are alternately provided in the extending direction.

ベース領域１４は、半導体基板１０の上面側に設けられた第２導電型の領域である。ベース領域１４は、一例としてＰ－型である。例えば、ベース領域１４のドーピング濃度は、２×１０１７ｃｍ－３以上、８×１０１７ｃｍ－３以下である。本例のベース領域１４のドーピング濃度は、６×１０１７ｃｍ－３である。ベース領域１４は、半導体基板１０の上面において、メサ部９１のＸ軸方向における両端部に設けられてよい。なお、図１Ａは、当該ベース領域１４のＸ軸方向の一方の端部のみを示している。 The base region 14 is a region of the second conductivity type provided on the upper surface side of the semiconductor substrate 10 . Base region 14 is, for example, P-type. For example, the doping concentration of the base region 14 is 2×10 17 cm −3 or more and 8×10 17 cm −3 or less. The doping concentration of the base region 14 in this example is 6×10 17 cm −3 . The base regions 14 may be provided at both ends of the mesa portion 91 in the X-axis direction on the upper surface of the semiconductor substrate 10 . Note that FIG. 1A shows only one end of the base region 14 in the X-axis direction.

エミッタ領域１２は、ベース領域１４の上方において、メサ部９１の上面に設けられる。本例では、複数のエミッタ領域１２がＸ軸方向に配列されている。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、メサ部９１を挟んでＸ軸方向に延伸する２本のトレンチ部の一方から他方まで、Ｙ軸方向に設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。本例のエミッタ領域１２は第１導電型である。エミッタ領域１２は、一例としてＮ＋型である。 Emitter region 12 is provided on the upper surface of mesa portion 91 above base region 14 . In this example, a plurality of emitter regions 12 are arranged in the X-axis direction. Emitter region 12 is provided in contact with gate trench portion 40 . The emitter region 12 may be provided in the Y-axis direction from one to the other of two trench portions extending in the X-axis direction with the mesa portion 91 interposed therebetween. The emitter region 12 is also provided below the contact hole 54 . The emitter region 12 in this example is of the first conductivity type. Emitter region 12 is, for example, of N+ type.

コンタクト領域１５は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のコンタクト領域１５は、一例としてＰ＋＋型である。コンタクト領域１５は、メサ部９１の上面に設けられる。コンタクト領域１５は、エミッタ領域１２と接して設けられている。コンタクト領域１５は、メサ部９１を挟んでＸ軸方向に延伸する２本のトレンチ部の一方から他方まで、Ｙ軸方向に設けられてよい。コンタクト領域１５は、ゲートトレンチ部４０と接してよく、接しなくてもよい。本例のコンタクト領域１５は、ダミートレンチ部３０およびゲートトレンチ部４０と接している。コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。 Contact region 15 is a region of the second conductivity type having a higher doping concentration than base region 14 . The contact region 15 of this example is of P++ type as an example. Contact region 15 is provided on the upper surface of mesa portion 91 . Contact region 15 is provided in contact with emitter region 12 . The contact region 15 may be provided in the Y-axis direction from one to the other of two trench portions extending in the X-axis direction with the mesa portion 91 interposed therebetween. The contact region 15 may or may not be in contact with the gate trench portion 40 . The contact region 15 of this example is in contact with the dummy trench portion 30 and the gate trench portion 40 . The contact region 15 is also provided below the contact hole 54 .

図１Ｂは、図１Ａにおけるａ－ａ'断面の一例を示す図である。ａ－ａ'断面は、トランジスタ部７０において、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を通過するＹＺ面である。本例の半導体装置１００は、ａ－ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０の上面２１および層間絶縁膜３８の上面に設けられる。 FIG. 1B is a diagram showing an example of an aa' cross section in FIG. 1A. The aa' cross section is the YZ plane passing through the emitter region 12, the base region 14 and the contact region 15 in the transistor section 70. FIG. A semiconductor device 100 of this example has a semiconductor substrate 10, an interlayer insulating film 38, an emitter electrode 52 and a collector electrode 24 in the aa' section. Emitter electrode 52 is provided on top surface 21 of semiconductor substrate 10 and on the top surface of interlayer insulating film 38 .

ドリフト領域１８は、半導体基板１０に設けられた第１導電型の領域である。本例のドリフト領域１８は、一例としてＮ－型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域１８のドーピング濃度は半導体基板１０のドーピング濃度であってよい。 The drift region 18 is a first conductivity type region provided in the semiconductor substrate 10 . The drift region 18 in this example is of the N− type as an example. Drift region 18 may be a remaining region of semiconductor substrate 10 where no other doping regions are formed. That is, the doping concentration of drift region 18 may be the doping concentration of semiconductor substrate 10 .

バッファ領域２０は、ドリフト領域１８の下方に設けられた第１導電型の領域である。本例のバッファ領域２０は、一例としてＮ＋型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、第２導電型のコレクタ領域２２および第１導電型のカソード領域に到達することを防ぐフィールドストップ層として機能してよい。 The buffer region 20 is a first conductivity type region provided below the drift region 18 . The buffer region 20 of this example is of the N+ type as an example. The doping concentration of buffer region 20 is higher than the doping concentration of drift region 18 . The buffer region 20 may function as a field stop layer that prevents the depletion layer spreading from the lower surface side of the base region 14 from reaching the collector region 22 of the second conductivity type and the cathode region of the first conductivity type.

コレクタ領域２２は、トランジスタ部７０において、半導体基板１０の下面側に設けられる第２導電型の領域である。コレクタ領域２２は、一例としてＰ＋型である。本例のコレクタ領域２２は、バッファ領域２０の下方に設けられる。 The collector region 22 is a region of the second conductivity type provided on the lower surface side of the semiconductor substrate 10 in the transistor section 70 . Collector region 22 is of P+ type, for example. The collector region 22 of this example is provided below the buffer region 20 .

コレクタ電極２４は、半導体基板１０の下面２３に形成される。コレクタ電極２４は、金属等の導電材料で形成される。 A collector electrode 24 is formed on the lower surface 23 of the semiconductor substrate 10 . The collector electrode 24 is made of a conductive material such as metal.

蓄積領域１６は、メサ部９１において、ドリフト領域１８の上方に設けられる第１導電型の領域である。本例の蓄積領域１６は、一例としてＮ＋型である。本例の蓄積領域１６は、ゲートトレンチ部４０およびダミートレンチ部３０に接して設けられる。蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、トランジスタ部７０のオン電圧を低減することができる。 The accumulation region 16 is a region of the first conductivity type provided above the drift region 18 in the mesa portion 91 . The accumulation region 16 of this example is of the N+ type as an example. The accumulation region 16 of this example is provided in contact with the gate trench portion 40 and the dummy trench portion 30 . The doping concentration of accumulation region 16 is higher than the doping concentration of drift region 18 . By providing the accumulation region 16, the effect of promoting carrier injection (IE effect) can be enhanced and the ON voltage of the transistor section 70 can be reduced.

ベース領域１４は、メサ部９１において、蓄積領域１６の上方に設けられる第２導電型の領域である。ベース領域１４は、ゲートトレンチ部４０に接して設けられる。 The base region 14 is a region of the second conductivity type provided above the accumulation region 16 in the mesa portion 91 . The base region 14 is provided in contact with the gate trench portion 40 .

エミッタ領域１２は、メサ部９１において、ベース領域１４と上面２１との間に設けられる。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、ダミートレンチ部３０に接してよく、接さなくてもよい。エミッタ領域１２のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。エミッタ領域１２のドーパントの一例はヒ素（Ａｓ）である。 Emitter region 12 is provided between base region 14 and upper surface 21 in mesa portion 91 . Emitter region 12 is provided in contact with gate trench portion 40 . The emitter region 12 may or may not be in contact with the dummy trench portion 30 . The doping concentration of emitter region 12 is higher than the doping concentration of drift region 18 . An example dopant for emitter region 12 is arsenic (As).

１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、上面２１に設けられる。各トレンチ部は、上面２１からドリフト領域１８まで設けられる。エミッタ領域１２、ベース領域１４、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられる領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。 One or more gate trench portions 40 and one or more dummy trench portions 30 are provided on the upper surface 21 . Each trench portion extends from top surface 21 to drift region 18 . In regions where at least one of emitter region 12 , base region 14 , contact region 15 and accumulation region 16 is provided, each trench portion also penetrates these regions and reaches drift region 18 . The fact that the trench penetrates the doping region is not limited to the order of forming the doping region and then forming the trench. A structure in which a doping region is formed between the trench portions after the trench portions are formed is also included in the structure in which the trench portion penetrates the doping regions.

ゲートトレンチ部４０は、ドリフト領域１８の上方に設けられる。ゲートトレンチ部４０は、半導体基板１０の上面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。 The gate trench portion 40 is provided above the drift region 18 . The gate trench portion 40 has a gate trench, a gate insulating film 42 and a gate conductive portion 44 formed in the upper surface 21 of the semiconductor substrate 10 .

ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。 A gate insulating film 42 is formed to cover the inner wall of the gate trench. The gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench.

ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部４０は、上面２１において層間絶縁膜３８により覆われる。 The gate conductive portion 44 is formed inside the gate insulating film 42 inside the gate trench. The gate insulating film 42 insulates the gate conductive portion 44 from the semiconductor substrate 10 . The gate conductive portion 44 is formed of a conductive material such as polysilicon. Gate trench portion 40 is covered with interlayer insulating film 38 on upper surface 21 .

ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んでメサ部９１側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に予め定められた電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層であるチャネルが形成される。 The gate conductive portion 44 includes a region facing the adjacent base region 14 on the mesa portion 91 side with the gate insulating film 42 interposed therebetween in the depth direction of the semiconductor substrate 10 . When a predetermined voltage is applied to the gate conductive portion 44, a channel, which is an electron inversion layer, is formed in the surface layer of the interface of the base region 14 in contact with the gate trench.

ダミートレンチ部３０は、ドリフト領域１８の上方に設けられる。ダミートレンチ部３０は、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、上面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。 Dummy trench portion 30 is provided above drift region 18 . The dummy trench portion 30 may have the same structure as the gate trench portion 40 . The dummy trench portion 30 has a dummy trench, a dummy insulating film 32 and a dummy conductive portion 34 formed on the upper surface 21 side.

ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー絶縁膜３２は、ダミートレンチの内壁の半導体を酸化または窒化して形成してよい。 The dummy insulating film 32 is formed covering the inner wall of the dummy trench. The dummy insulating film 32 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the dummy trench.

ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、上面２１において層間絶縁膜３８に覆われる。 The dummy conductive portion 34 is formed inside the dummy trench and inside the dummy insulating film 32 . The dummy insulating film 32 insulates the dummy conductive portion 34 from the semiconductor substrate 10 . The upper surface 21 of the dummy trench portion 30 is covered with an interlayer insulating film 38 .

層間絶縁膜３８は、半導体基板１０の上面の上方に設けられている。層間絶縁膜３８は、エミッタ電極５２と半導体基板１０とを電気的に接続するための１又は複数のコンタクトホール５４が設けられている。他のコンタクトホール４９およびコンタクトホール５４も同様に、層間絶縁膜３８を貫通して設けられてよい。層間絶縁膜３８の上方には、エミッタ電極５２が設けられている。 The interlayer insulating film 38 is provided above the upper surface of the semiconductor substrate 10 . The interlayer insulating film 38 is provided with one or a plurality of contact holes 54 for electrically connecting the emitter electrode 52 and the semiconductor substrate 10 . Other contact holes 49 and contact holes 54 may be similarly provided through the interlayer insulating film 38 . An emitter electrode 52 is provided above the interlayer insulating film 38 .

図１Ｃは、図１Ａにおけるｂ－ｂ'断面の一例を示す図である。ｂ－ｂ'断面は、トランジスタ部７０において、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を通過するＸＺ面である。 FIG. 1C is a diagram showing an example of a bb' section in FIG. 1A. The bb' cross section is the XZ plane passing through the emitter region 12, the base region 14 and the contact region 15 in the transistor section 70. FIG.

コンタクト領域１５は、半導体基板１０の上面２１において、エミッタ領域１２と交互に配列されている。コンタクト領域１５は、エミッタ領域１２よりも浅く設けられる。言い換えると、本例のコンタクト領域１５の下端は、エミッタ領域１２の下端よりも浅い。 The contact regions 15 are alternately arranged with the emitter regions 12 on the upper surface 21 of the semiconductor substrate 10 . Contact region 15 is provided shallower than emitter region 12 . In other words, the bottom end of the contact region 15 in this example is shallower than the bottom end of the emitter region 12 .

ここで、コンタクト領域１５がエミッタ領域１２よりも浅く設けられる場合とは、深さ方向におけるコンタクト領域１５のドーピング濃度分布において、エミッタ領域１２の下端に対応する深さのドーピング濃度が、ベース領域１４のドーピング濃度となる場合を指す。この場合、コンタクト領域１５の下端が、エミッタ領域１２の下端よりも浅いといえる。半導体装置１００は、コンタクト領域１５を浅く設けることにより、電流経路を確保しやすくなるので、ＩＶ特性を向上させることができる。例えば、エミッタ領域１２の深さは、０．１μｍ以上、０．２μｍ以下である。 Here, when the contact region 15 is provided shallower than the emitter region 12 , in the doping concentration distribution of the contact region 15 in the depth direction, the doping concentration at the depth corresponding to the lower end of the emitter region 12 is lower than that of the base region 14 . It refers to the case where the doping concentration is In this case, it can be said that the bottom end of the contact region 15 is shallower than the bottom end of the emitter region 12 . In the semiconductor device 100, by providing the contact region 15 shallowly, it becomes easier to secure a current path, so that IV characteristics can be improved. For example, the depth of the emitter region 12 is 0.1 μm or more and 0.2 μm or less.

図２は、実施例１に係るメサ部９１の拡大図の一例を示す。同図は、ダミートレンチ部３０とゲートトレンチ部４０との間のメサ部９１を示している。 FIG. 2 shows an example of an enlarged view of the mesa portion 91 according to the first embodiment. The figure shows a mesa portion 91 between the dummy trench portion 30 and the gate trench portion 40 .

メサ幅Ｗｍは、メサ部９１のＹ軸方向の幅を示す。メサ部９１は、ＩＥ効果を高めるために微細化されることが好ましい。本例のメサ幅Ｗｍは、１００ｎｍ以下である。本例の半導体装置１００は、メサ幅Ｗｍを狭くすることにより、ベース領域１４全体が電導度変調し、チャネル領域以外のベース領域１４を含むベース領域１４全体で電流が流れる。また、半導体装置１００が１００ｎｍ以下のメサ幅を有する場合、電導度変調によりベース領域１４の抵抗が低減され、半導体装置１００のＩＶ特性が向上する。 The mesa width Wm indicates the width of the mesa portion 91 in the Y-axis direction. It is preferable that the mesa portion 91 be miniaturized in order to enhance the IE effect. The mesa width Wm in this example is 100 nm or less. In the semiconductor device 100 of this example, by narrowing the mesa width Wm, the conductivity of the entire base region 14 is modulated, and current flows through the entire base region 14 including the base region 14 other than the channel region. Further, when the semiconductor device 100 has a mesa width of 100 nm or less, the conductivity modulation reduces the resistance of the base region 14 and improves the IV characteristics of the semiconductor device 100 .

深さＤ１は、半導体基板１０の上面２１からのゲート導電部４４の上端の深さを示す。このように、実際の半導体装置１００では、半導体プロセスに起因して、ゲート導電部４４の上端が上面２１よりも深く形成される場合がある。 Depth D1 indicates the depth of the upper end of gate conductive portion 44 from upper surface 21 of semiconductor substrate 10 . As described above, in the actual semiconductor device 100, the upper end of the gate conductive portion 44 may be formed deeper than the upper surface 21 due to the semiconductor process.

深さＤ２は、上面２１からのコンタクト領域１５の下端の深さを示す。深さＤ２は、深さＤ１よりも深いことが好ましい。即ち、コンタクト領域１５は、少なくともゲート導電部４４と対向して設けられることが好ましい。これにより、ゲート導電部４４にマイナスゲートバイアスを与えた場合に、ゲート導電部４４と対向するゲートトレンチ部４０の周辺にホールの反転層が形成され、ベース領域１４内のホールが引き抜かれやすくなる。これにより、半導体装置１００のラッチアップが抑制される。 Depth D2 indicates the depth of the lower end of contact region 15 from upper surface 21 . Depth D2 is preferably deeper than depth D1. That is, it is preferable that the contact region 15 is provided facing at least the gate conductive portion 44 . As a result, when a negative gate bias is applied to the gate conductive portion 44, a hole inversion layer is formed around the gate trench portion 40 facing the gate conductive portion 44, and holes in the base region 14 are easily extracted. . Thereby, latch-up of the semiconductor device 100 is suppressed.

コンタクト領域１５が浅くなるほど電流が流れやすくなり、ＩＶ特性が改善する。一方、コンタクト領域１５を浅くし過ぎると、ゲート導電部４４と対向するコンタクト領域１５の領域が少なくなり、ベース領域１４のホールが引き抜かれにくくなる場合がある。 As the contact region 15 becomes shallower, the current flows more easily and the IV characteristics are improved. On the other hand, if the contact region 15 is made too shallow, the area of the contact region 15 facing the gate conductive portion 44 is reduced, which may make it difficult for holes in the base region 14 to be pulled out.

本例の半導体装置１００では、コンタクト領域１５の下端は、ゲート導電部４４の上端よりも深い。これにより、ゲート導電部４４の上端の深さＤ１が深い場合であっても、半導体基板１０の上面側において、コンタクト領域１５と対向する領域を有するので、ゲート導電部４４にマイナスゲートバイアスを与えた場合に、ベース領域１４内のホールを引抜きしやすくなる。これにより、半導体装置１００のラッチアップを抑制することができる。 In the semiconductor device 100 of this example, the bottom end of the contact region 15 is deeper than the top end of the gate conductive portion 44 . As a result, even when the depth D1 of the upper end of the gate conductive portion 44 is deep, the semiconductor substrate 10 has a region facing the contact region 15 on the upper surface side, so that a negative gate bias is applied to the gate conductive portion 44. In this case, the holes in the base region 14 are easily pulled out. Thereby, latch-up of the semiconductor device 100 can be suppressed.

以上の通り、本例の半導体装置１００は、１００ｎｍ以下のメサ幅Ｗｍを有し、エミッタ領域１２よりも浅く設けられたコンタクト領域１５を有する。このように、メサ幅Ｗｍとコンタクト領域１５の深さを調整することにより、ＩＶ特性を改善し、且つ、ラッチアップを抑制することができる。 As described above, the semiconductor device 100 of this example has the contact region 15 which has a mesa width Wm of 100 nm or less and is shallower than the emitter region 12 . By adjusting the mesa width Wm and the depth of the contact region 15 in this manner, the IV characteristics can be improved and latch-up can be suppressed.

例えば、オン時において、半導体装置１００は、１００ｎｍ以下のメサ幅ＷｍによるＩＥ効果によって、ベース領域１４を電導度変調することができる。これにより、半導体装置１００のＩＶ特性が向上する。特に、コンタクト領域１５を浅く設けることにより、ＩＶ特性を向上する効果が得られやすくなる。 For example, when turned on, the semiconductor device 100 can modulate the conductivity of the base region 14 by the IE effect due to the mesa width Wm of 100 nm or less. This improves the IV characteristics of the semiconductor device 100 . In particular, by providing the contact region 15 shallowly, the effect of improving the IV characteristics can be easily obtained.

一方、オフ時において、半導体装置１００は、１００ｎｍ以下のメサ幅Ｗｍを有するので、マイナスゲートバイアスを与えることにより、チャネル領域の全体をＰ型化することができる。これにより、半導体装置１００は、オフ時に電流を遮断してラッチアップを抑制することができる。したがって、半導体装置１００は、ゲート電圧駆動により、低オン抵抗で大電流を遮断することができる。 On the other hand, since the semiconductor device 100 has a mesa width Wm of 100 nm or less when off, the entire channel region can be made P-type by applying a negative gate bias. As a result, the semiconductor device 100 can cut off the current when turned off to suppress latch-up. Therefore, the semiconductor device 100 can cut off a large current with a low on-resistance by driving the gate voltage.

図３は、比較例に係る半導体装置５００の構成を示す。半導体装置５００は、１００ｎｍ以下のメサ幅を有する場合、ホールの引抜きを改善し、ラッチアップを抑制するために、コンタクト領域５１５がエミッタ領域５１２よりも深く形成されている。しかしながら、エミッタ領域１２よりも深いコンタクト領域５１５を有する場合、ベース領域１４内に高濃度のＰ型領域が形成され、ベース領域１４全体を伝導度変調することができない。そのため、半導体装置５００は、ベース領域１４の電導度変調が阻害され、電流経路が狭くなる。これにより、ベース領域１４における電圧降下が大きくなり、ＩＶ特性が悪化する。 FIG. 3 shows the configuration of a semiconductor device 500 according to a comparative example. When the semiconductor device 500 has a mesa width of 100 nm or less, the contact region 515 is formed deeper than the emitter region 512 in order to improve hole extraction and suppress latch-up. However, if the contact region 515 is deeper than the emitter region 12, a highly doped P-type region is formed in the base region 14 and the entire base region 14 cannot be conductivity modulated. Therefore, in the semiconductor device 500, the conductivity modulation of the base region 14 is inhibited and the current path is narrowed. This increases the voltage drop in the base region 14 and degrades the IV characteristics.

一方、半導体装置１００は、１００ｎｍ以下のメサ幅を有し、エミッタ領域１２よりも浅いコンタクト領域１５を有することにより、ベース領域１４を電導度変調させ、ベース領域１４の抵抗を低減してＩＶ特性を向上することができる。また、半導体装置１００は、マイナスゲートバイアスを与えることにより、ラッチアップ耐量の低下を抑制することができる。 On the other hand, the semiconductor device 100 has a mesa width of 100 nm or less and has the contact region 15 shallower than the emitter region 12, thereby modulating the conductivity of the base region 14, reducing the resistance of the base region 14, and improving the IV characteristics. can be improved. In addition, the semiconductor device 100 can suppress a decrease in latch-up resistance by applying a negative gate bias.

図４Ａは、実施例２に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、キャリアパス層１９を備える点で実施例１に係る半導体装置１００と相違する。 FIG. 4A shows an example of the configuration of a semiconductor device 100 according to the second embodiment. The semiconductor device 100 of this example differs from the semiconductor device 100 of Example 1 in that it includes a carrier path layer 19 .

キャリアパス層１９は、メサ部９１において、隣接するエミッタ領域１２の間に設けられる。本例のキャリアパス層１９は、コンタクト領域１５と接続されている。キャリアパス層１９は、隣接するエミッタ領域１２の間の領域において、コンタクト領域１５に挟まれた領域に設けられている。キャリアパス層１９は、ベース領域１４よりも高ドーピング濃度の第２導電型を有する。キャリアパス層１９は、一例としてＰ＋＋型である。キャリアパス層１９は、コンタクト領域１５と同一のドーピング濃度を有してよい。 Carrier path layer 19 is provided between adjacent emitter regions 12 at mesa portion 91 . The carrier path layer 19 of this example is connected to the contact region 15 . A carrier path layer 19 is provided in a region sandwiched between contact regions 15 in a region between adjacent emitter regions 12 . Carrier path layer 19 has a higher doping concentration of the second conductivity type than base region 14 . The carrier path layer 19 is of P++ type, for example. Carrier path layer 19 may have the same doping concentration as contact region 15 .

本例のキャリアパス層１９は、ベース領域１４内において、コンタクト領域１５とドリフト領域１８とを接続する。よって、キャリアパス層１９は、ベース領域１４内の正孔をコンタクト領域１５に引き抜くことができる。これにより、キャリアパス層１９は、半導体装置１００のラッチアップを抑制することができる。 The carrier path layer 19 of this example connects the contact region 15 and the drift region 18 in the base region 14 . Therefore, the carrier path layer 19 can extract holes in the base region 14 to the contact region 15 . Thereby, the carrier path layer 19 can suppress latch-up of the semiconductor device 100 .

図４Ｂは、図４Ａにおけるｃ－ｃ'断面の一例を示す図である。ｃ－ｃ'断面は、トランジスタ部７０において、エミッタ領域１２、ベース領域１４およびキャリアパス層１９を通過するＹＺ面である。 FIG. 4B is a diagram showing an example of a cc' section in FIG. 4A. The cc' section is the YZ plane passing through the emitter region 12, the base region 14 and the carrier path layer 19 in the transistor section 70. FIG.

キャリアパス層１９は、メサ部９１の上面２１から半導体基板１０の深さ方向に延伸する。本例のキャリアパス層１９は、蓄積領域１６が設けられる深さと同一の深さまで延伸して設けられる。本例のキャリアパス層１９は、メサ部９１において、ダミートレンチ部３０からゲートトレンチ部４０まで延伸して設けられている。 Carrier path layer 19 extends in the depth direction of semiconductor substrate 10 from upper surface 21 of mesa portion 91 . The carrier path layer 19 of this example is provided extending to the same depth as the depth at which the accumulation region 16 is provided. The carrier path layer 19 of this example extends from the dummy trench portion 30 to the gate trench portion 40 in the mesa portion 91 .

図４Ｃは、図４Ａにおけるｄ－ｄ'断面の一例を示す図である。ｄ－ｄ'断面は、トランジスタ部７０において、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびキャリアパス層１９を通過するＸＺ面である。 FIG. 4C is a diagram showing an example of a dd' section in FIG. 4A. The dd' cross section is the XZ plane passing through the emitter region 12, the base region 14, the contact region 15 and the carrier path layer 19 in the transistor section 70. FIG.

間隔Ｐ１２は、エミッタ領域１２の上面２１におけるＸ軸方向の間隔である。間隔Ｐ１２は、エミッタ領域１２のＸ軸方向の幅Ｌ１２よりも大きいことが好ましい。一例において、間隔Ｐ１２は、１．４μｍ以上、１．８μｍ以下である。本例の間隔Ｐ１２は１．６μｍである。また、幅Ｌ１２は、０．２μｍ以上、０．６μｍ以下である。本例の幅Ｌ１２は、０．４μｍである。 The interval P12 is the interval in the X-axis direction on the upper surface 21 of the emitter region 12 . The interval P12 is preferably larger than the width L12 of the emitter region 12 in the X-axis direction. In one example, the interval P12 is 1.4 μm or more and 1.8 μm or less. The interval P12 in this example is 1.6 μm. Further, the width L12 is 0.2 μm or more and 0.6 μm or less. The width L12 in this example is 0.4 μm.

幅Ｗ１９は、キャリアパス層１９の上面２１におけるＸ軸方向の幅である。幅Ｗ１９は、半導体装置１００のＩＶ特性と、ラッチアップ耐性とのトレードオフを考慮して設定される。具体的には、幅Ｗ１９を小さくすることにより、半導体装置１００のＩＶ特性が向上しやすくなり、幅Ｗ１９を大きくすることにより、半導体装置１００のラッチアップ耐性が向上しやすくなる。一例において、幅Ｗ１９は、０．４μｍ以上、１．２μｍ以下である。 The width W19 is the width of the upper surface 21 of the carrier path layer 19 in the X-axis direction. The width W19 is set in consideration of the trade-off between the IV characteristics of the semiconductor device 100 and the latch-up resistance. Specifically, by reducing the width W19, the IV characteristics of the semiconductor device 100 tend to improve, and by increasing the width W19, the latch-up resistance of the semiconductor device 100 tends to improve. In one example, the width W19 is 0.4 μm or more and 1.2 μm or less.

キャリアパス層１９は、メサ部９１の上面２１における、隣接するエミッタ領域１２の間の領域において、予め定められた占有率を有する。本例のキャリアパス層１９の占有率は、約３３％である。キャリアパス層１９の占有率は、隣接するエミッタ領域１２の間の領域の面積に対する、キャリアパス層１９の面積の比率で示される。エミッタ領域１２およびキャリアパス層１９がトレンチ部の間でＹ軸方向に延伸して設けられる場合、キャリアパス層１９の占有率は、Ｘ軸方向の長さを用いてＷ１９／Ｐ１２で示される。例えば、キャリアパス層１９の占有率は、２５％以上、７５％以下である。 Carrier path layer 19 has a predetermined occupation rate in the region between adjacent emitter regions 12 on upper surface 21 of mesa portion 91 . The occupation ratio of the carrier path layer 19 in this example is about 33%. The occupation ratio of the carrier path layer 19 is indicated by the ratio of the area of the carrier path layer 19 to the area of the region between the adjacent emitter regions 12 . When the emitter region 12 and the carrier path layer 19 are provided extending in the Y-axis direction between the trench portions, the occupation ratio of the carrier path layer 19 is indicated by W19/P12 using the length in the X-axis direction. For example, the occupation rate of the carrier path layer 19 is 25% or more and 75% or less.

深さＤ１９は、半導体基板１０の上面２１を基準としたキャリアパス層１９の下端の深さである。深さＤ１９は、メサ部９１の上面２１における、キャリアパス層１９とエミッタ領域１２との間隔以上であることが好ましい。本例の深さＤ１９は、０．８μｍである。本例では、キャリアパス層１９とエミッタ領域１２との間隔は、（Ｐ１２－Ｗ１９）／２で示される。 The depth D19 is the depth of the lower end of the carrier path layer 19 with the upper surface 21 of the semiconductor substrate 10 as a reference. Depth D19 is preferably equal to or greater than the distance between carrier path layer 19 and emitter region 12 on upper surface 21 of mesa portion 91 . The depth D19 in this example is 0.8 μm. In this example, the distance between the carrier path layer 19 and the emitter region 12 is given by (P12-W19)/2.

キャリアパス層１９は、メサ部９１の上面において、隣接するエミッタ領域１２の中心を少なくとも含む位置に設けられる。即ち、キャリアパス層１９は、エミッタ領域１２からＰ１２／２離れた位置に少なくとも設けられる。この場合、キャリアパス層１９は、隣接するエミッタ領域１２の間の領域において、隣接するエミッタ領域１２の中心に対して均等に設けられることが好ましい。 The carrier path layer 19 is provided on the upper surface of the mesa portion 91 at a position including at least the center of the adjacent emitter region 12 . That is, the carrier path layer 19 is provided at least at a position separated from the emitter region 12 by P12/2. In this case, the carrier path layer 19 is preferably provided evenly with respect to the center of the adjacent emitter regions 12 in the region between the adjacent emitter regions 12 .

図５Ａは、半導体装置のターンオフ波形の一例を示す。縦軸はコレクタエミッタ間電圧Ｖｃｅ（Ｖ）およびコレクタ電流Ｉｃの電流密度（Ａ／ｃｍ２）を示し、横軸は時間（ｓｅｃ）を示す。波形Ｗ１は実施例に対応し、波形Ｗ１'および波形Ｗ２'は比較例に対応する。 FIG. 5A shows an example of turn-off waveforms of a semiconductor device. The vertical axis indicates collector-emitter voltage Vce (V) and current density (A/cm 2 ) of collector current Ic, and the horizontal axis indicates time (sec). Waveform W1 corresponds to the example, and waveforms W1' and W2' correspond to the comparative example.

波形Ｗ１'は、キャリアパス層１９を有さない半導体装置のターンオフ波形を示す。波形Ｗ１'では、ゲートエミッタ間電圧－Ｖｇｅ＝０Ｖとしている。キャリアパス層１９を有さない半導体装置において、－Ｖｇｅ＝０Ｖの場合、ゲートトレンチ部４０の周囲にホールの反転層が形成されないので、ベース領域１４のホールを引き抜くことができない。そのため、ベース領域１４の伝導度変調が解消されず、ベース領域１４内にキャリアが残り、ラッチアップを抑制することができない。これにより、キャリアパス層１９を有さない半導体装置では、－Ｖｇｅ＝０Ｖにおいて、大電流を遮断することが出来ない。 A waveform W1′ represents a turn-off waveform of a semiconductor device that does not have the carrier path layer 19. FIG. In the waveform W1′, the gate-emitter voltage −Vge=0V. In a semiconductor device having no carrier path layer 19, if −Vge=0 V, no hole inversion layer is formed around the gate trench portion 40, so holes in the base region 14 cannot be extracted. Therefore, the conductivity modulation of the base region 14 is not eliminated, carriers remain in the base region 14, and latch-up cannot be suppressed. As a result, a semiconductor device without the carrier path layer 19 cannot cut off a large current at -Vge=0V.

波形Ｗ２'は、キャリアパス層１９を有さない半導体装置のターンオフ波形を示す。波形Ｗ２'では、ゲートエミッタ間電圧－Ｖｇｅ＝１５Ｖとしている。キャリアパス層１９を有さない場合であっても、ゲートエミッタ間電圧－Ｖｇｅ＝１５Ｖとすることにより、ラッチアップを抑制することができる。 A waveform W2′ represents a turn-off waveform of a semiconductor device without the carrier path layer 19. FIG. In the waveform W2', the gate-emitter voltage -Vge=15V. Even if the carrier path layer 19 is not provided, latch-up can be suppressed by setting the gate-emitter voltage -Vge=15V.

波形Ｗ１は、キャリアパス層１９を有する半導体装置１００のターンオフ波形を示す。波形Ｗ１では、ゲートエミッタ間電圧－Ｖｇｅ＝０Ｖとしている。半導体装置１００は、キャリアパス層１９を有することにより、ゲートエミッタ間電圧に依存することなく、ベース領域１４のホールをキャリアパス層１９から引き抜くことができる。これにより、半導体装置１００は、－Ｖｇｅ＝０Ｖの場合であってもラッチアップを抑制することができる。よって、半導体装置１００は、１００ｎｍ以下のメサ幅Ｗｍを有する場合であっても、ＩＶ特性を改善しつつ、ラッチアップを抑制することができる。 A waveform W1 represents a turn-off waveform of the semiconductor device 100 having the carrier path layer 19. FIG. In the waveform W1, the gate-emitter voltage -Vge=0V. Since the semiconductor device 100 has the carrier path layer 19, the holes in the base region 14 can be extracted from the carrier path layer 19 without depending on the gate-emitter voltage. Thereby, the semiconductor device 100 can suppress latch-up even when -Vge=0V. Therefore, even if the semiconductor device 100 has a mesa width Wm of 100 nm or less, it is possible to suppress latch-up while improving IV characteristics.

図５Ｂは、図５Ａのコレクタ電流Ｉｃの正孔電流および電子電流を示す。波形Ｗ１'、波形Ｗ２'、波形Ｗ１の各条件は、図５Ａの場合と同じである。同図の波形は、コレクタ電流Ｉｃに加えて、コレクタ電流Ｉｃに含まれる電子電流および正孔電流について示している。コレクタ電流Ｉｃの波形は、図５Ａの場合と同一である。 FIG. 5B shows the hole current and electron current of the collector current Ic of FIG. 5A. Conditions for waveform W1', waveform W2', and waveform W1 are the same as in FIG. 5A. The waveforms in FIG. 4 show not only the collector current Ic, but also the electron current and the hole current included in the collector current Ic. The waveform of the collector current Ic is the same as in FIG. 5A.

波形Ｗ１'では、半導体装置がキャリアパス層１９を有さないので、ベース領域１４のキャリアが引き抜かれておらず電導度変調したままである。したがって、波形Ｗ１'では、正孔電流に加えて電子電流が流れ続けている。このように、波形Ｗ１'では、ベース領域１４の電導度変調が解消できず、電子のパスが残っていることにより、コレクタ電流Ｉｃ中の電子電流の割合が多くなる。 In the waveform W1′, since the semiconductor device does not have the carrier pass layer 19, the carriers in the base region 14 are not pulled out and the conductivity remains modulated. Therefore, in waveform W1', electron current continues to flow in addition to hole current. In this way, in the waveform W1', the conductivity modulation of the base region 14 cannot be eliminated, and electron paths remain, so that the proportion of the electron current in the collector current Ic increases.

図５Ｃは、図５Ａのコレクタ電流Ｉｃの正孔電流および電子電流の内訳を示す。同図は、コレクタ電流Ｉｃのピーク時の正孔電流および電子電流の内訳を示している。棒グラフは、波形Ｗ１'、波形Ｗ２'および波形Ｗ１に対応する電子電流密度（Ａ／ｃｍ２）を示している。棒グラフのうちハッチングされた領域は電子電流の割合を示し、ハッチングされていない領域は正孔電流の割合を示している。折れ線グラフは、波形Ｗ１'、波形Ｗ２'および波形Ｗ１に対応する電子電流の割合（％）を示している。 FIG. 5C shows the breakdown of hole current and electron current of the collector current Ic of FIG. 5A. The figure shows the breakdown of the hole current and the electron current at the peak of the collector current Ic. The bar graph shows the electron current density (A/cm 2 ) corresponding to waveform W1′, waveform W2′ and waveform W1. The hatched area in the bar graph indicates the proportion of electron current, and the non-hatched area indicates the proportion of hole current. The line graph indicates the ratio (%) of the electron current corresponding to waveform W1', waveform W2', and waveform W1.

波形Ｗ１'を示すグラフでは、他の波形Ｗ２'および波形Ｗ１よりも電子電流の割合が大きい。例えば、波形Ｗ１'のように、キャリアパス層１９を有さない場合、－Ｖｇｅ＝０Ｖでは、電子電流がコレクタ電流Ｉｃの全電流の３７％を占める。 In the graph showing waveform W1', the percentage of electron current is larger than that of other waveforms W2' and W1. For example, when there is no carrier path layer 19, as in the waveform W1', the electron current accounts for 37% of the total collector current Ic at -Vge=0V.

一方、波形Ｗ１のように、キャリアパス層１９を形成することにより、コレクタ電流Ｉｃの全電流に対する電子電流の割合をおよそ９％にまで低減することができる。これは、波形Ｗ２'のように、キャリアパス層１９を有さない半導体装置において、－Ｖｇｅ＝１５Ｖでターンオフした場合と同等の水準となる。 On the other hand, by forming the carrier path layer 19 as shown by the waveform W1, the ratio of the electron current to the total current of the collector current Ic can be reduced to approximately 9%. This is the same level as the case of turning off at -Vge=15V in a semiconductor device having no carrier path layer 19, like the waveform W2'.

このように、本例の半導体装置１００は、キャリアパス層１９を設けることにより、電子電流の流れを抑制することができる。したがって、半導体装置１００は、－Ｖｇｅ＝１５Ｖでターンオフした場合と同等に、コレクタ電流Ｉｃに占める電子電流の割合を低減できる。 Thus, the semiconductor device 100 of this example can suppress the flow of electron current by providing the carrier path layer 19 . Therefore, the semiconductor device 100 can reduce the proportion of the electron current in the collector current Ic in the same manner as when turned off at -Vge=15V.

図６は、電子電流比率の－Ｖｇｅ依存性を示す。縦軸は電子電流比率（電子電流／全電流）（％）を示し、横軸は－Ｖｇｅ（Ｖ）を示す。－Ｖｇｅを大きくすることにより、コレクタ電流Ｉｃの全電流に占める電子電流の割合が大きくなる傾向にある。 FIG. 6 shows the -Vge dependence of the electron current ratio. The vertical axis indicates the electron current ratio (electron current/total current) (%), and the horizontal axis indicates -Vge (V). Increasing -Vge tends to increase the ratio of the electron current to the total collector current Ic.

キャリアパス層１９を有する実施例では、キャリアパス層１９を有さない比較例よりも、電子電流比率を小さくすることができる。特に、実施例に係る半導体装置１００では、－Ｖｇｅによらず、電子電流比率を小さくすることができる。例えば、本例の半導体装置１００は、－Ｖｇｅ＞１０Ｖとすることにより、ベース領域１４内のキャリアを除去して電子電流を遮断することができる。 In the example having the carrier path layer 19, the electron current ratio can be made smaller than in the comparative example having no carrier path layer 19. FIG. In particular, in the semiconductor device 100 according to the embodiment, the electron current ratio can be reduced regardless of -Vge. For example, in the semiconductor device 100 of this example, by setting −Vge>10V, carriers in the base region 14 can be removed and electron current can be cut off.

図７は、実施例３に係る半導体装置１００の構成の一例を示す。同図は、図４Ａにおけるｄ－ｄ'断面の一例を示す図である。本例の半導体装置１００は、キャリアパス層１９を多段のイオン注入により形成している。本例では、４段のイオン注入により、キャリアパス層１９を形成しているものの、イオン注入の回数は本例に限られない。 FIG. 7 shows an example of the configuration of a semiconductor device 100 according to the third embodiment. This figure is a diagram showing an example of a dd' section in FIG. 4A. In the semiconductor device 100 of this example, the carrier path layer 19 is formed by multistage ion implantation. In this example, the carrier path layer 19 is formed by four stages of ion implantation, but the number of ion implantations is not limited to this example.

図８は、実施例４に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、隣接するエミッタ領域１２同士の間の全面にキャリアパス層１９を設けている点で実施例２に係る半導体装置１００と相違する。 FIG. 8 shows an example of the configuration of a semiconductor device 100 according to the fourth embodiment. The semiconductor device 100 of this example differs from the semiconductor device 100 of Example 2 in that a carrier path layer 19 is provided over the entire surface between the adjacent emitter regions 12 .

キャリアパス層１９の幅Ｗ１９は、隣接するエミッタ領域１２の間の全領域を占める。即ち、幅Ｗ１９は、隣接するエミッタ領域１２の間隔Ｐ１２と等しい。この場合、キャリアパス層１９の占有率が１００％となる。本例の半導体装置１００は、キャリアパス層１９の占有率を高めることにより、コレクタ電流Ｉｃに占める電子電流の割合を更に低減することができる。これにより、ラッチアップが抑制される。 Width W19 of carrier path layer 19 occupies the entire area between adjacent emitter regions 12 . That is, the width W19 is equal to the interval P12 between the adjacent emitter regions 12. As shown in FIG. In this case, the occupation rate of the carrier path layer 19 is 100%. The semiconductor device 100 of this example can further reduce the proportion of the electron current in the collector current Ic by increasing the occupation ratio of the carrier path layer 19 . This suppresses latch-up.

図９は、隣接するエミッタ領域１２同士の間の領域を占めるキャリアパス層１９の占有率を示す。キャリアパス層１９の占有率が高くなると、電子の経路が制限されるので、半導体装置のＩＶ特性が悪化する場合がある。半導体装置１００は、ＩＶ特性が悪化しない程度に、キャリアパス層１９の占有率を高めることが好ましい。例えば、キャリアパス層１９の占有率は、２５％以上であって、７５％以下であってよい。 FIG. 9 shows the occupation rate of the carrier path layer 19 occupying the area between adjacent emitter regions 12 . If the occupancy of the carrier path layer 19 increases, the path of electrons is restricted, which may deteriorate the IV characteristics of the semiconductor device. In the semiconductor device 100, it is preferable to increase the occupancy of the carrier path layer 19 to the extent that the IV characteristics are not deteriorated. For example, the occupation rate of the carrier path layer 19 may be 25% or more and 75% or less.

よって、キャリアパス層１９の占有率を小さくすることにより、半導体装置１００のＩＶ特性が向上する。即ち、半導体装置１００のＩＶ特性の向上の観点からは、キャリアパス層１９の占有率を小さくすることが好ましい。 Therefore, by reducing the occupation ratio of the carrier path layer 19, the IV characteristics of the semiconductor device 100 are improved. That is, from the viewpoint of improving the IV characteristics of the semiconductor device 100, it is preferable to reduce the occupation ratio of the carrier path layer 19. FIG.

一方、半導体装置１００は、キャリアパス層１９の占有率を増加させることにより、－Ｖｇｅに依存せずに、ベース領域１４内のホールをキャリアパス層１９により引き抜きやすくなる。キャリアパス層１９の占有率を増加させることにより、－Ｖｇｅ＝０の場合であっても、ラッチアップを抑制できる。即ち、半導体装置１００のラッチアップ抑制の観点からは、キャリアパス層１９の占有率を増加させることが好ましい。 On the other hand, in the semiconductor device 100, by increasing the occupation ratio of the carrier path layer 19, holes in the base region 14 can be easily extracted by the carrier path layer 19 without depending on -Vge. By increasing the occupation ratio of the carrier path layer 19, latch-up can be suppressed even when -Vge=0. That is, from the viewpoint of suppressing latch-up of the semiconductor device 100, it is preferable to increase the occupation ratio of the carrier path layer 19. FIG.

このように、キャリアパス層１９の占有率の設定において、ラッチアップの抑制とＩＶ特性の改善にトレードオフの関係がある。したがって、半導体装置１００の要求される特性に応じて、適宜キャリアパス層１９の占有率を決定すればよい。 Thus, in setting the occupation rate of the carrier path layer 19, there is a trade-off relationship between the suppression of latch-up and the improvement of the IV characteristic. Therefore, the occupation ratio of the carrier path layer 19 may be appropriately determined according to the required characteristics of the semiconductor device 100 .

図１０Ａ、図１０Ｂは、実施例５に係る半導体装置１００の構成の一例を示す。図１０Ａは、図１Ａにおけるａ－ａ'断面の一例を示す図である。図１０Ｂは、図１Ａにおけるｂ－ｂ'断面の一例を示す図である。 10A and 10B show an example of the configuration of a semiconductor device 100 according to the fifth embodiment. FIG. 10A is a diagram showing an example of the aa' cross section in FIG. 1A. FIG. 10B is a diagram showing an example of a bb' section in FIG. 1A.

本例の半導体装置１００は、蓄積領域１６を設けていない点で実施例１に係る半導体装置１００と相違する。 The semiconductor device 100 of this example differs from the semiconductor device 100 of Example 1 in that the accumulation region 16 is not provided.

図１０Ｃは、実施例５に係るメサ部９１の拡大図の一例を示す。図１０Ｃは、ダミートレンチ部３０とゲートトレンチ部４０との間のメサ部９１を示している。 FIG. 10C shows an example of an enlarged view of the mesa portion 91 according to the fifth embodiment. 10C shows the mesa portion 91 between the dummy trench portion 30 and the gate trench portion 40. FIG.

本例の半導体装置１００のメサ部９１のメサ幅Ｗｍは１００ｎｍ以下である。これにより、ＩＥ効果によってベース領域１４を電導度変調することができ、半導体装置１００のＩＶ特性が向上する。 The mesa width Wm of the mesa portion 91 of the semiconductor device 100 of this example is 100 nm or less. Thereby, the conductivity of the base region 14 can be modulated by the IE effect, and the IV characteristics of the semiconductor device 100 are improved.

図１１は、実施例６に係る半導体装置１００の構成の一例を示す。図１１は、図４Ａにおけるｄ－ｄ'断面の一例を示す図である。 FIG. 11 shows an example of the configuration of a semiconductor device 100 according to the sixth embodiment. FIG. 11 is a diagram showing an example of a dd' section in FIG. 4A.

本例の半導体装置１００は、蓄積領域１６を設けていない点で実施例２に係る半導体装置１００と相違する。 The semiconductor device 100 of this example differs from the semiconductor device 100 of Example 2 in that the accumulation region 16 is not provided.

キャリアパス層１９は、メサ部９１の上面２１から半導体基板１０の深さ方向に延伸する。本例のキャリアパス層１９は、ベース領域１４の深さと同一の深さまで延伸して設けられる。本例のキャリアパス層１９は、メサ部９１において、ダミートレンチ部３０からゲートトレンチ部４０まで延伸して設けられている。 Carrier path layer 19 extends in the depth direction of semiconductor substrate 10 from upper surface 21 of mesa portion 91 . The carrier path layer 19 of this example is provided extending to the same depth as the depth of the base region 14 . The carrier path layer 19 of this example extends from the dummy trench portion 30 to the gate trench portion 40 in the mesa portion 91 .

なお、半導体基板１０の上面２１を基準としたキャリアパス層１９の下端の深さＤ１９は、メサ部９１の上面２１における、キャリアパス層１９とエミッタ領域１２との間隔以上であることが好ましい。本例では、キャリアパス層１９とエミッタ領域１２との間隔は、（Ｐ１２－Ｗ１９）／２で示される。 The depth D19 of the lower end of the carrier path layer 19 with respect to the upper surface 21 of the semiconductor substrate 10 is preferably equal to or greater than the distance between the carrier path layer 19 and the emitter region 12 on the upper surface 21 of the mesa portion 91. In this example, the distance between the carrier path layer 19 and the emitter region 12 is given by (P12-W19)/2.

本例のキャリアパス層１９は、ベース領域１４内において、コンタクト領域１５とドリフト領域１８とを接続する。よって、キャリアパス層１９は、ベース領域１４内の正孔をコンタクト領域１５に引き抜くことができる。これにより、キャリアパス層１９は、半導体装置１００のラッチアップを抑制することができる。 The carrier path layer 19 of this example connects the contact region 15 and the drift region 18 in the base region 14 . Therefore, the carrier path layer 19 can extract holes in the base region 14 to the contact region 15 . Thereby, the carrier path layer 19 can suppress latch-up of the semiconductor device 100 .

図１２は、実施例７に係る半導体装置１００の構成の一例を示す。図１２は、図４Ａにおけるｄ－ｄ'断面の一例を示す図である。 FIG. 12 shows an example of the configuration of a semiconductor device 100 according to the seventh embodiment. FIG. 12 is a diagram showing an example of a dd' section in FIG. 4A.

本例の半導体装置１００は、蓄積領域１６を設けていない点で実施例３に係る半導体装置１００と相違する。本例の半導体装置１００は、キャリアパス層１９を多段のイオン注入により形成している。本例では、４段のイオン注入により、キャリアパス層１９を形成しているものの、イオン注入の回数は本例に限られない。 The semiconductor device 100 of this example differs from the semiconductor device 100 of Example 3 in that the accumulation region 16 is not provided. In the semiconductor device 100 of this example, the carrier path layer 19 is formed by multistage ion implantation. In this example, the carrier path layer 19 is formed by four stages of ion implantation, but the number of ion implantations is not limited to this example.

図１３は、実施例８に係る半導体装置１００の構成の一例を示す。図１３には、図４Ａにおけるｄ－ｄ'断面の一例を示す図である。 FIG. 13 shows an example of the configuration of a semiconductor device 100 according to the eighth embodiment. FIG. 13 is a diagram showing an example of a dd' section in FIG. 4A.

本例の半導体装置１００は、蓄積領域１６を設けていない点で実施例４に係る半導体装置１００と相違する。 The semiconductor device 100 of this example differs from the semiconductor device 100 of Example 4 in that the accumulation region 16 is not provided.

キャリアパス層１９の幅Ｗ１９は、隣接するエミッタ領域１２の間の全領域を占める。即ち、幅Ｗ１９は、隣接するエミッタ領域１２の間隔Ｐ１２と等しい。この場合、キャリアパス層１９の占有率が１００％となる。本例の半導体装置１００は、キャリアパス層１９の占有率を高めることにより、コレクタ電流Ｉｃに占める電子電流の割合を更に低減することができる。これにより、ラッチアップが抑制される。 Width W19 of carrier path layer 19 occupies the entire area between adjacent emitter regions 12 . That is, the width W19 is equal to the interval P12 between the adjacent emitter regions 12. As shown in FIG. In this case, the occupation rate of the carrier path layer 19 is 100%. The semiconductor device 100 of this example can further reduce the proportion of the electron current in the collector current Ic by increasing the occupation ratio of the carrier path layer 19 . This suppresses latch-up.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 Although the present invention has been described above using the embodiments, the technical scope of the present invention is not limited to the scope described in the above embodiments. It is obvious to those skilled in the art that various modifications and improvements can be made to the above embodiments. It is clear from the description of the scope of claims that forms with such modifications or improvements can also be included in the technical scope of the present invention.

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 The execution order of each process such as actions, procedures, steps, and stages in the devices, systems, programs, and methods shown in the claims, the specification, and the drawings is particularly "before", "before etc., and it should be noted that they can be implemented in any order unless the output of the previous process is used in the subsequent process. Regarding the operation flow in the claims, the specification, and the drawings, even if the description is made using "first," "next," etc. for the sake of convenience, it means that it is essential to carry out in this order. not a thing

１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、１９・・・キャリアパス層、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、３０・・・ダミートレンチ部、３１・・・延伸部分、３２・・・ダミー絶縁膜、３３・・・接続部分、３４・・・ダミー導電部、３８・・・層間絶縁膜、４０・・・ゲートトレンチ部、４１・・・延伸部分、４２・・・ゲート絶縁膜、４３・・・接続部分、４４・・・ゲート導電部、４８・・・ゲートランナー、４９・・・コンタクトホール、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、７０・・・トランジスタ部、９１・・・メサ部、１００・・・半導体装置、５００・・・半導体装置、５１５・・・コンタクト領域、５１２・・・エミッタ領域 REFERENCE SIGNS LIST 10 semiconductor substrate 11 well region 12 emitter region 14 base region 15 contact region 16 accumulation region 18 drift region 19 Carrier path layer 20 Buffer region 21 Top surface 22 Collector region 23 Bottom surface 24 Collector electrode 25 Connection portion 30 Dummy trench portion 31 Extension portion 32 Dummy insulating film 33 Connection portion 34 Dummy conductive portion 38 Interlayer insulating film 40 Gate trench portion , 41 . Metal layer 52 Emitter electrode 54 Contact hole 56 Contact hole 70 Transistor portion 91 Mesa portion 100 Semiconductor device 500 Semiconductor Device, 515...Contact area, 512...Emitter area

Claims (8)

半導体基板に設けられた第１導電型のドリフト領域と、
前記半導体基板の上面側において、前記ドリフト領域の上方に設けられた複数のトレンチ部と、
前記半導体基板において、前記複数のトレンチ部に挟まれたメサ部に設けられた第２導電型のベース領域と、
前記メサ部の上面において、前記ベース領域の上方に設けられた第１導電型のエミッタ領域と、
前記メサ部の上面において、前記エミッタ領域と隣接して設けられ、前記ベース領域よりも高ドーピング濃度である第２導電型のコンタクト領域と
前記メサ部の上面に配列された複数の前記エミッタ領域と、
隣接する前記エミッタ領域の間において前記メサ部の上面から前記半導体基板の深さ方向に延伸し、前記ベース領域よりも高ドーピング濃度である第２導電型のキャリアパス層と
を備え、
前記メサ部のメサ幅が１００ｎｍ以下であり、
前記コンタクト領域の下端は、前記エミッタ領域の下端よりも浅く、
前記半導体基板の上面において、前記コンタクト領域と前記キャリアパス層とが直接接触し、
前記キャリアパス層は、前記コンタクト領域と同一のドーピング濃度を有する
半導体装置。 a first conductivity type drift region provided in a semiconductor substrate;
a plurality of trench portions provided above the drift region on the upper surface side of the semiconductor substrate;
a base region of a second conductivity type provided in a mesa portion sandwiched between the plurality of trench portions in the semiconductor substrate;
a first conductivity type emitter region provided above the base region on the upper surface of the mesa;
a contact region of a second conductivity type provided adjacent to the emitter region on the upper surface of the mesa portion and having a doping concentration higher than that of the base region; and a plurality of the emitter regions arranged on the upper surface of the mesa portion. ,
a carrier path layer of a second conductivity type extending in the depth direction of the semiconductor substrate from the upper surface of the mesa portion between the adjacent emitter regions and having a doping concentration higher than that of the base region;
The mesa width of the mesa portion is 100 nm or less,
the lower end of the contact region is shallower than the lower end of the emitter region;
direct contact between the contact region and the carrier path layer on the upper surface of the semiconductor substrate ;
The carrier path layer has the same doping concentration as the contact region.
semiconductor equipment. 半導体基板に設けられた第１導電型のドリフト領域と、
前記半導体基板の上面側において、前記ドリフト領域の上方に設けられた複数のトレンチ部と、
前記半導体基板において、前記複数のトレンチ部に挟まれたメサ部に設けられた第２導電型のベース領域と、
前記メサ部の上面において、前記ベース領域の上方に設けられた第１導電型のエミッタ領域と、
前記メサ部の上面において、前記エミッタ領域と隣接して設けられ、前記ベース領域よりも高ドーピング濃度である第２導電型のコンタクト領域と
前記メサ部の上面に配列された複数の前記エミッタ領域と、
隣接する前記エミッタ領域の間において前記メサ部の上面から前記半導体基板の深さ方向に延伸し、前記ベース領域よりも高ドーピング濃度である第２導電型のキャリアパス層と
を備え、
前記メサ部のメサ幅が１００ｎｍ以下であり、
前記コンタクト領域の下端は、前記エミッタ領域の下端よりも浅く、
前記キャリアパス層は、前記メサ部の上面における、隣接する前記エミッタ領域の間の領域において、２５％以上、７５％以下の領域を占める
半導体装置。 a first conductivity type drift region provided in a semiconductor substrate;
a plurality of trench portions provided above the drift region on the upper surface side of the semiconductor substrate;
a base region of a second conductivity type provided in a mesa portion sandwiched between the plurality of trench portions in the semiconductor substrate;
a first conductivity type emitter region provided above the base region on the upper surface of the mesa;
a contact region of a second conductivity type provided adjacent to the emitter region on the upper surface of the mesa portion and having a doping concentration higher than that of the base region; and a plurality of the emitter regions arranged on the upper surface of the mesa portion. ,
a carrier path layer of a second conductivity type extending in the depth direction of the semiconductor substrate from the upper surface of the mesa portion between the adjacent emitter regions and having a doping concentration higher than that of the base region;
The mesa width of the mesa portion is 100 nm or less,
the lower end of the contact region is shallower than the lower end of the emitter region;
The carrier path layer occupies 25% or more and 75% or less of a region between the adjacent emitter regions on the upper surface of the mesa portion. 前記複数のトレンチ部は、ゲート導電部を有し、
前記コンタクト領域の下端は、前記ゲート導電部の上端よりも深い
請求項１又は２に記載の半導体装置。 the plurality of trench portions having a gate conductive portion;
3. The semiconductor device according to claim 1, wherein a lower end of said contact region is deeper than an upper end of said gate conductive portion. 前記キャリアパス層は、前記コンタクト領域と同一のドーピング濃度を有する
請求項２に記載の半導体装置。 3. The semiconductor device according to claim 2 , wherein said carrier path layer has the same doping concentration as said contact region. 前記キャリアパス層の下端の深さは、前記メサ部の上面における前記キャリアパス層と前記エミッタ領域との間隔以上である
請求項１から４のいずれか一項に記載の半導体装置。 5. The semiconductor device according to claim 1, wherein the depth of the lower end of said carrier path layer is greater than or equal to the distance between said carrier path layer and said emitter region on the upper surface of said mesa portion. 前記キャリアパス層は、前記メサ部の上面において、隣接する前記エミッタ領域の中心を少なくとも含む位置に設けられる
請求項１から５のいずれか一項に記載の半導体装置。 6. The semiconductor device according to claim 1, wherein the carrier path layer is provided on the upper surface of the mesa portion at a position including at least the centers of the adjacent emitter regions. 前記キャリアパス層は、前記メサ部の上面における、隣接する前記エミッタ領域の間の領域において、２５％以上、７５％以下の領域を占める
請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein the carrier path layer occupies 25% or more and 75% or less of a region between the adjacent emitter regions on the upper surface of the mesa portion. 前記ドリフト領域の上方に設けられ、前記ドリフト領域よりも高ドーピング濃度である第１導電型の蓄積領域をさらに備え、
前記キャリアパス層は、前記蓄積領域を貫通し、前記ドリフト領域に直接接触している
請求項１から７のいずれか一項に記載の半導体装置。 further comprising a first conductivity type accumulation region provided above the drift region and having a higher doping concentration than the drift region;
The semiconductor device according to any one of claims 1 to 7, wherein the carrier path layer penetrates the accumulation region and is in direct contact with the drift region.
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