JP4899290B2 - 逆阻止型半導体装置 - Google Patents
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しかし、最近、半導体電力変換装置において、AC(交流)/AC変換、AC/DC(直流)変換、DC/AC変換を行うために、直接リンク形変換回路等のマトリクスコンバータが適用されるようになってきた。そして、このマトリクスコンバータに双方向スイッチング素子を使用することによる、回路の小型化、軽量化、高効率化、高速応答化および低コスト化を図る研究がなされるようになった。このため、逆耐圧IGBTを逆並列接続して前記双方向スイッチング素子とするために、逆耐圧を持ったIGBTが要望されるようになった。
特にフリーホイリングダイオード(FWD)動作時の逆回復時には、コレクタ側から伸びる空乏層によって蓄積過剰キャリアが掃き出されるため、コレクタ側のキャリア量が多いと逆回復ピーク電流が大きくなり、ハードリカバリーになる。逆阻止型IGBTをFWDとして使用するには、逆回復特性の改善が必須である。この逆回復改善を目的に、裏面コレクタ層を低濃度かつ低温活性にて形成する方法が知られている。(下記特許文献4参照)
図26は、IGBTの周辺耐圧構造を示した断面図である。(下記特許文献5参照)図26において、n−ドリフト層23の一方の面にMOSゲート構造となるp+ベース層24、耐圧構造部分のp型のフィールドリミット層25、n型のチャネルストッパ層22が設けられている。p+ベース層24にはエミッタ電極28が接触しており、フィールドリミット層25にはフィールドリミット電極27が接触しており、このフィールドリミット電極27はフィールドリミット層25間上の酸化膜26上に延在している。チャネルストッパ層22にはエミッタ電極側へ延在するチャネルストッパ電極21が接触している。そして、n−ドリフト層23の他方の面にp+コレクタ層29が設けられている。
一方、図24(a)のように逆バイアス(エミッタ側を正、コレクタ側を負)を印加したときの逆漏れ電流は、PNPトランジスタのオープンベーストランジスタ増幅率を決定する要素の1つであるエミッタ側のエミッタ注入効率に依存する。このエミッタ注入効率は、n+エミッタ領域5とn+エミッタ領域5との間でp+ベース層4がエミッタ電極と接触する表面層部分に形成されるp+層(図示せず)でほぼ決まる。このp+層(図示せず)は、n+エミッタ領域5より深くp+ベース層4より浅くかつp+ベース層4より高濃度とする。このp+層は、ラッチアップの防止を目的として、1×1019cm−3以上の極めて高い濃度にて形成されるため、エミッタ注入効率は0.9以上と高い値を示す。従って、特に高温ではこの漏れ電流が10mA/cm2以上となり、通常の100倍以上の漏れ電流となってしまう。また、p+ベース層4の下部にn+層(プレーナ型の場合:p+ベース層4を覆う深さのn+層、トレンチ型の場合:p+ベース層4とn−ドリフト層3との間で、n−ドリフト層3よりも濃度の高いn+層)を形成すると、上記エミッタ注入効率を低下できるが、プレーナ型の場合このn+層のためにオフ時の電界強度減少分が大きく、耐圧が低くなってしまう。よって、より容易な手段で上記逆もれ電流を低減する必要がある。また、p+分離領域の形成においては、従来の場合、分離領域形成時の拡散マスクとしての酸化膜厚さが十分でなく、1250℃での高温拡散のとき、ボロンが酸化膜を突き抜け、酸化膜形成領域の下側にもp+層が形成されてしまうことがあった。このため、正常なMOS構造が形成できずに、IGBTとしてオンしないチップができてしまうことがあった。 更にまた、逆阻止耐圧を有するIGBTでは、電圧が順方向だけでなく、エミッタ電極を正、コレクタ電極を負とする逆方向バイアス時にも、高い耐圧を維持する必要があるので、この素子端部を取り囲み、表面と裏面をつなぐようにP+分離領域を形成して、逆方向耐圧をもたせている。しかしながら、前述のフィールドリミット層とフィールドリミット電極を組み合わせた構造をそのまま逆阻止IGBTに適用しても、順耐圧と同等の逆耐圧を得ることができないことが判明した。例えば、定格電圧1200Vの逆阻止IGBTに順バイアスと逆バイアスを印加して耐圧を測定したところ、順方向耐圧は 1480Vで十分な耐圧であったのに対して、逆方向耐圧は1220Vで、定格電圧に対して余裕が少なかった。これは、逆バイアスでは空乏層が1200V程度で主接合にリーチスルーして、ホールが空乏層に侵入し、バイアスに従い耐圧構造直下を通り漏れ電流が流れているためである。このように、逆バイアスでは、順耐圧よりも小さい値で、空乏層が耐圧構造部分で主接合とリーチスルーする。このため、逆耐圧が順耐圧より低いことが判った。この逆バイアスの空乏層のリーチスルーの理由は2点ある。一つは、順バイアスでの空乏層の拡がりと異なり、逆バイアスでは、裏面のコレクタ層のPN接合から表面に向かって縦方向に拡がる空乏層と、側面の分離領域から主接合に向かって横方向に拡がる空乏層の2種類があるためである。つまり、逆印加電圧が高くなると、双方の空乏層がピンチオフして、ドリフト層の空乏化に必要な電子の個数が電圧とともに少なくなる。そのために空乏層が拡がりやすくなり、結果として順耐圧よりも小さい電圧で上述のリーチスルーが生じる。この状態を示したのが、図27である。もう一つは、ゼロバイアスでの空乏層がつながっていることである。主接合側から複数本のフィールドリミット層迄は、ゼロバイアスで既に空乏層がつながっている。そのため逆バイアスで裏面と分離層から空乏層が拡がる際、このゼロバイアスで既に空乏層がつながっているフィールドリミット層まで到達すれば、主接合まで空乏層がリーチスルーしてしまう。
本発明は、上記課題を克服し、逆バイアスでも空乏層がエミッタ側主接合にリーチスルーしないようにし、しかも安定した長期信頼性をもつ逆阻止IGBTの耐圧構造の実現を目的とする。本発明は、これらの問題点に鑑みてなされたものであり、その目的は、分離領域の逆回復ピーク電流への影響をなくし、十分ソフトなリカバリーを示す耐圧構造にすることができ、逆阻止型IGBTの本質的である、逆漏れ電流の増加を抑え、しかもオン電圧も十分小さい値に抑えることが可能な逆阻止型半導体装置を提供することである。
ここで、IGBTの構造は、次の通りである。厚さ525μmで不純物濃度が1.5×1014cm-3のFZウェハのn−ドリフト層3の表面に、厚さ1.6μmの初期酸化膜を形成し、デバイス周辺部の幅100μmの領域を選択的にエッチングし、表面にボロンソースを塗布して熱処理することで、ボロンのデポジションを行う。ボロンガラスエッチングを行い酸化膜中のボロンを除去した後、1200℃以上の温度において酸素雰囲気中で深さ120μmまでボロンを拡散してp+分離領域11を形成する。 p+ベース層4、n+エミッタ領域5、ゲート酸化膜6、ゲート電極7およびエミッタ電極8等通常のIGBTにおけるMOSゲート構造を表面側に形成する。その後裏面を削り、耐圧が600V程度の場合はウェハ厚を100μmに減厚する(IGBTの耐圧が1200V程度の場合はウェハの裏面を削り180μm程度の厚さに減厚する)。その後裏面に1×1013cm-2のボロンをイオン注入して350oCで1時間のアニールを行い、ピーク濃度が1×1017cm-3で厚さが1μm程度のp+コレクタ層9を形成する。最後にコレクタ電極を形成して逆阻止型IGBTが製造される。また裏面ボロンイオン注入後に、500mJ〜4J/cm2の全固体(YAG2ω)レーザを照射して裏面コレクタ層を活性化することも可能である。本実施例の構造では、Wは80μm〜400μmとした。
図3の横軸は、電子線照射量(Mrad、1Mrad=10kGy)、縦軸は逆漏れ電流RICESである。裏面p+コレクタ層を熱活性(350℃で1時間)させた場合の、ゲートが無バイアス(G-Eショート)(RICES)、ゲートGE間に+15V印加時(RICE+)、さらに裏面p+コレクタ層をレーザ活性化した時のゲート+15V印加時(RICE+(Laser))について、プロットしている。この図から、逆漏れ電流は、ゲートをエミッタとショートするほうが、+15V印加する場合よりも高いことがわかる。これは、GE間に+15V(閾値7.5V)印加して反転層を形成し、n+エミッタ層とn-ドリフト層をショートすることで、PiNダイオード構造を並列に構成することになり、表面のホール注入効率が減るからである。しかしながら、実機コンバータ動作上、ゲートを無バイアスの状態でも逆漏れ電流を小さくすることが望ましい。図3より、電子線照射をすると、GE間無バイアスでの逆漏れ電流が減少し、10Mrad(=100kGy)でGE間+15Vの場合とほぼ同じ(ばらつきがオーバラップするようになる)となることが分かる。これは、上述のPNPトランジスタ部の増幅率を低減した効果を示すものである。さらに、レーザ照射により裏面p+コレクタ層近傍を完全再結晶化させると、さらに1/3以下に逆漏れ電流を抑えることができている。これも、上述の、p+層による発生電流を抑えた効果である。一方、IGBTのオン電圧は、EI未照射が2.0Vであり、10Mradで2.2Vであり、20Mradで2.8Vとなり、10Mradまではオン電圧の増加を10%以下で抑えている。
これまでの解析は拡散源存在下における拡散を考えてきたが、デポジション後に拡散源を取り除いた場合、すなわちドライブインの場合はどうであろうか。この場合の酸化膜中ボロン濃度分布は次式のようになる。
図6は、本発明での逆阻止型IGBTの逆回復の動作を示す特性図である。
図7において、横軸は電子線照射量(Mrad、1Mrad=10kGy)、縦軸は逆漏れ電流RIcesである。FZウェハの裏面を削る前に,素子の高速化を図るために電子線照射やヘリウム照射を行うが、電子線照射により逆漏れ電流の低減も図られる。即ち電子線は、ドリフト層の方向に一様に欠陥を生成するため逆バイアス時の輸送効率を大幅に下げることができ、それにより電流増幅率が下がる。図7は、印加電圧600V(耐圧600V素子)、125℃での逆漏れ電流の電子線照射量依存性であるが、電子線照射量を高くすればするほど、逆漏れ電流が低くなっていることが判る。2Mradを照射すると急激に逆漏れ電流が低減しているので、電子線照射量は2Mrad以上とするのがよい。しかしながら、電子線を照射すると、バルクに欠陥が生成され、オン電圧が高くなる。オン電圧はデバイスの重要な特性の1つであり、出来る限り低い方がよい。図8は、横軸が電子線照射量(Mrad、1Mrad=10kGy)、縦軸がオン電圧である。電子線照射量を高くするとオン電圧は高くなっている。電子線照射量を6Mrad以上にすると、急激にオン電圧が上昇している。オン電圧を低くするには、電子線照射量を6Mrad以下にするのがよい。
図13は、図12のフィールドリミット層間のゼロバイアスでの中性領域(ビルトイン空乏層のつながらない)の幅 LNi (ただしLNi=WGi−(1.6Xj + 2Wbi)、i : i番目のフィールドリミット層、WGi: i-1からi番目のフィールドリミット層間の酸化膜(絶縁膜)の幅)の合計値と、逆耐圧との関係を示す特性図である。合計値がN-ドリフト層厚Wdriftよりも薄くなると、平面接合の理想逆耐圧値よりも急激に減少することがわかった。前述のように、フィールドリミット層間はビルトイン空乏層がつながってないこと。すなわち中性領域LNiが残っていることが重要である。印加電圧が増加すると、この中性領域が空乏化していくが、同時に活性部でも縦方向に裏面PN接合から表面に向かって垂直に空乏層が伸びていく。よって、耐圧構造でのゼロバイアスでの中性領域の幅の合計が、縦方向のN-ドリフト層厚よりも小さいと、縦方向の空乏層がエミッタ層に達するより低い印加電圧で、耐圧構造での空乏層はエミッタ電極に達する、すなわちリーチスルーしてしまう。このため、耐圧が減少する。よって、
2a,2b ダイオード
3,23,34 n−ドリフト層
4,24 p+ベース層
5 n+エミッタ領域
6 ゲート酸化膜
7 ゲート電極
8,28 エミッタ電極
9,29 p+コレクタ層
10 切断部
11,31 p+分離領域
21 チャネルストッパ電極
22 チャネルストッパ層
25 フィールドリミット層
26 酸化膜
27,27a,27b,27c フィールドリミット電極
38a,38b,38c 高濃度層
33 中間電界緩和領域
Claims (8)
- 第1導電型ドリフト層の表面に選択的に形成された第2導電型ベース層と、該第2導電型ベース層の表面に選択的に形成された第1導電型エミッタ領域と、前記第1導電型ドリフト層と第1導電型エミッタ領域とに挟まれる前記第2導電型ベース層の表面に被覆されるゲート絶縁膜と該ゲート絶縁膜を介して被覆されるゲート電極とからなるMOSゲート構造と、前記第1導電型エミッタ領域と第2導電型ベース層とに接触するエミッタ電極と、前記MOSゲート構造を前記第1導電型ドリフト層を介して取り囲み、半導体基板の側面を覆うように形成される第2導電型分離領域と、前記第1導電型ドリフト層の裏面に形成され、該裏面に露出する前記第2導電型分離領域に連結される第2導電型コレクタ層と、該第2導電型コレクタ層に接触するコレクタ電極を備えた逆阻止型半導体装置において、前記エミッタ電極と前記第2導電型分離領域の間の前記第1導電型ドリフト層に、第2導電型フィールドリミット層と該第2導電型フィールドリミット層に接触する浮遊電位のフィールドリミット電極を複数環状に設け、エミッタ電極側のフィールドリミット電極は外側への延在部分が大きく、第2導電型分離領域側のフィールドリミット電極は内側への延在部分が大きく、かつエミッタ電極側のフィールドリミット電極及び第2導電型分離領域側のフィールドリミット電極がそれぞれ複数あることを特徴とする逆阻止型半導体装置。
- エミッタ電極側のフィールドリミット層及び第2導電型分離領域側のフィールドリミット層がそれぞれ複数あり、エミッタ電極側のフィールドリミット層間又は第2導電型分離領域側のフィールドリミット層間の少なくとも一部に第1導電型ドリフト層より高不純物濃度の第1導電型高濃度層を形成することを特徴とする請求項1に記載の逆阻止型半導体装置。
- 前記第1導電型高濃度層の表面濃度が、1017cm−3以下であることを特徴とする請求項2に記載の逆阻止型半導体装置。
- エミッタ電極とコレクタ電極の電位が等しいときに前記フィールドリミット層から前記第1導電型ドリフト層に拡がるビルトイン空乏層幅をWbiとし、隣り合うフィールドリミット層の間の距離Wgが、2Wbiよりも大きいことを特徴とする請求項1に記載の逆阻止型半導体装置。
- 第2導電型フィールドリミット層の拡散深さをXjとし、エミッタ電極とコレクタ電極の電位が等しいときに前記フィールト゛リミット層から前記第1導電型ドリフト層に拡がるビルトイン空乏層幅をWbiとし、隣り合うフィールドリミット層の間の絶縁膜の幅WGが、1.6Xj + 2Wbiよりも大きいことを特徴とする請求項1に記載の逆阻止型半導体装置。
- 隣り合うフィールドリミット電極とフィールドリミット層との間の距離LOPの総和ΣLOP1と前記LNiの総和ΣLNiとの関係が、ΣLOPi/ΣLNi<0.7であることを特徴とする請求項6に記載の逆阻止型半導体装置。
- エミッタ電極側のフィールドリミット層と第2導電型分離領域側のフィールドリミット層との間に第2導電型の中間電界緩和領域を有することを特徴とする請求項1に記載の逆阻止型半導体装置。
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