CN104380441A - 集成电路设计 - Google Patents

Abstract

形成混合分裂栅半导体的方法。根据本发明的方法实施例，以第一深度在半导体衬底中形成多个第一沟槽。以第二深度在所述半导体衬底中形成多个第二沟槽。所述第一多个沟槽平行于第二多个沟槽。所述多个第一沟槽的沟槽与所述多个第二沟槽的沟槽相间且相邻。

Description

集成电路设计

相关案例

本申请是于2009年10月21日提交的、Gao等人的、题目为“Split GateSemiconductor Device with Curved Gate Oxide Profile”、共同待审(co-pending)共同拥有(commonly-owned)的美国专利申请12/603,028的部分继续申请，并要求其优先权。本申请是于2010年8月26日提交的、Terrill等人的、题目为“Structures and Methods of Fabricating Split Gate MIS Devices”、共同待审(co-pending)共同拥有(commonly-owned)的美国专利申请12/869,554的部分继续申请，以及要求其优先权。本申请和于2012年4月30日提交的美国专利申请号13/460,600相关并要求其优先权，该美国专利申请的公开通过引用并入本文。所有这些申请通过引用完全的并入本文。

技术领域

本发明的实施例与集成电路设计和制造领域相关。更具体地，本发明的实施例与用于混合分裂栅半导体(hybrid split gate semiconductor)的系统和方法相关。

背景技术

分裂栅(Split-gate)功率MOSFETs(金属氧化物半导体场效应管)与具有非分裂栅(non-Split gate)结构的功率MOSFETs相比具有公认的优点。然而，常规的分裂栅功率MOSFETs并不能从工艺尺寸(process geometry)的减小，例如，栅极之间的节距的减小，中大幅度受益。亚微米单元节距缩放对于增加沟道密度通常是有利的，其反过来减小单位面积的沟道电阻。然而，这种缩放同样可以导致不利的更窄的单位面积的台面宽度(mesawidth)，这有可能增加漂移区域电阻。另外，栅极和屏蔽电极(shieldelectrodes)的更高密度可能会导致有害的更高的栅极电荷和输出电容。

发明内容

因此，所需要的是用于混合分裂栅半导体器件的系统和方法。另外需要的是用于具有在更精细的，例如更小的，栅极间节距尺寸下改善性能的混合分裂栅半导体器件的系统和方法。更需要存在的是与集成电路设计、制造和测试的现有的系统和方法相兼容且互补的、用于混合分裂栅半导体器件的系统和方法。本发明的实施例是对这些需要做出响应的尝试。

根据本技术的实施例，半导体器件包括竖直沟道区、以第一深度位于所述竖直沟道区的第一侧的栅极、以第二深度位于所述竖直沟道区的所述第一侧的屏蔽结构、以及以第一深度位于所述竖直沟道区的第二侧的混合栅极。位于所述竖直沟道区的所述第二侧的混合栅极下方的区域中没有任何栅极或电极。

根据本技术的另外一实施例，一种结构包括设置于半导体衬底表面下方的第一延长(elongated)结构。所述第一延长结构包括以第二深度位于所述表面下方的栅极结构和位于所述表面下方的屏蔽结构。所述结构进一步包括以第一深度形成于所述表面下方的包括混合栅极结构的第二延长结构。所述第二延长结构没有另外的栅极或电极结构。所述第一和第二延长结构可以平行。

根据本技术的另一个实施例，一种结构包括以第一深度形成于半导体衬底内的第一多个第一沟槽和以第二深度形成于半导体衬底内的第二多个第二沟槽。所述第一沟槽与第二沟槽相平行以及所述第一沟槽与所述第二沟槽相间。所述第一沟槽可以填充包含第一多晶硅和位于所述第一多晶硅上方的第二多晶硅的第一材料。

根据本技术的一方法实施例，以第一深度在半导体衬底中形成多个第一沟槽。以第二深度在所述半导体衬底中形成多个第二沟槽。所述第一多个沟槽平行于第二多个沟槽。所述多个第一沟槽的沟槽与所述多个第二沟槽的沟槽相间并且相邻。

根据本技术的另外的方法实施例，以第一深度在半导体衬底中形成多个沟槽。所述多个沟槽中的沟槽相互平行。掩盖所述多个沟槽中的间隔的沟槽(alternate trenches)并增加所述多个沟槽中未被掩盖的沟槽的深度至第二深度。图案化的衬垫氧化物层(pad oxide)可以形成用于所述增加的掩膜。

根据本技术的又一方法实施例，形成包含多个平行的经填充的沟槽结构的竖直沟槽金属氧化物半导体场效应晶体管(MOSFET)器件。所述多个平行的经填充的沟槽结构以0.6微米或更小的节距距离隔开，以及每个所述平行的经填充的沟槽结构包括所述MOSFET的栅极结构。

附图说明

包含在本说明书中并且构成本说明书的一部分的附图示出了本发明的实施例，并与说明书一起用于解释本发明的原理。除非另有说明，附图不是按比例绘制的。

图1示出了混合分裂栅半导体器件的沟槽部分的截面图；

图2A、2B、2C、2D、2E和2F示出了根据制造混合分裂栅半导体的方法的示意图。

具体实施方式

现在将详细地参考本发明的各种实施例、形成混合分离栅半导体的方法，其示例示于附图中。虽然本发明将结合这些实施例来说明，可以理解，它们并非试图将本发明限制于这些实施例。与此相反，本发明旨在覆盖替换，修改和等同，其可以包括在如所附的权利要求所限定的本发明的精神和范围内。此外，在本发明的以下详细描述中，许多具体细节进行了阐述，以便彻底理解本发明。然而，本领域普通技术人员应该意识到本发明可以在没有这些具体细节的情况下实施。在其他的实施方案中，公知的方法、过程、部件和电路未被详细描述，以免不必要地混淆本发明的各方面。

符号和术语

下面详细的描述的一些部分以程序、步骤、逻辑块、处理、操作以及可在计算机存储器上执行的数据位的操作的其他符号表示的措词而呈现。这些描述和表示是数据处理领域的技术人员将他们工作的实质最有效地传达给本领域其他技术人员的手段。程序、计算机执行步骤、逻辑块、处理、操作等，这里以及通常被认为是通向预期结果的步骤和指令的前后一致的顺序。步骤是需要物理量的物理控制的那些。通常，尽管不是必须的，这些量表现为能够被存储、传送、组合、比较以及在计算机系统中以其它方式操纵的电或磁信号的形式。有时已经证明它是方便的，主要是为了通用的原因，把这些信号称作位，值，元素，符号，字符，术语，数字，或诸如此类。

然而，应当牢记的是，所有这些和类似的术语将与适当的物理量联系在一起以及仅仅是应用于这些量的方便的标签。除非特别声明，否则明显的从以下的讨论中，应当理解在本发明的至始至终，使用诸如“连接”或“处理”或“分割”或“形成”或“掺杂”或“填充”或“蚀刻”或“粗糙化”或“访问”或“履行”或“生成”或“调整”或“创建”或“执行”或“延续”或“索引”或“处理”或“计算”或“翻译”或“运算”或“测定”或“采集”或“运行”或类似的术语的论述指的是计算机系统或者类似的电子计算装置的动作和处理，所述计算机系统或者类似的电子计算装置将表述为计算机系统的寄存器和存储器中物理(电子)量的数据操纵和变换为表述为计算机系统存储器或寄存器或其他此类信息存储、传输或显示的设备中的物理量的其他类似数据。

附图是未按比例绘制的，而且仅仅是结构的部分，以及形成这些结构的不同层可以在图中示出。此外，制造工艺和操作可以随着本文所讨论的工艺和操作执行。即，在本文示出和描述的操作之前、之间和/或之后可能存在若干工艺操作。重要的是，根据本发明的实施例可以连同这些其他的(也许常规的)工艺和操作一起实施，而不显著的扰乱他们。一般来说，本发明的实施例可以替换和/或补充常规工艺的部分，不会不显著影响外围工艺和操作。

如本文所使用的，字母“n”指的是n型掺杂剂以及字母“p”指的是p型掺杂剂。加号“+”或减号“-”分别用来表示相对高或者相对低的掺杂剂的浓度。

在本文中术语“沟道”以普遍接受的形式使用。也就是说，电流在FET的沟道中从源极连接移动至漏极连接。沟道由n型或由p型半导体材料中制成，因此，FET被指定为或者n沟道或者P沟道器件。在n沟道器件，特别是n沟道功率MOSFET的上下文中论述一些图形；然而，根据本发明的实施例并不局限于此。也就是说，本文所讨论的特征可以应用于p沟道器件。n沟道器件的描述通过选用p型掺杂剂和材料取代相应的n型掺杂剂和材料可以容易的映射至p沟道器件，反之亦然。

在半导体领域，术语“沟槽”(trench)获得两个不同但相关的含义。通常，当涉及工艺，例如蚀刻，术语沟槽用于表示或涉及材料的空位(void)，例如一个孔或者槽。通常，这样的孔的长度远大于它的宽度或深度。然而，当涉及半导体结构或者器件时，术语沟槽用于表示或指的是设置于衬底表面的下方的、具有复杂的不同于所述衬底的组成的、并与场效应晶体管的沟道相邻的固体垂直结构。所述结构包含，例如，FET的栅极。因此，沟道半导体器件一般包含不是沟槽的台面结构，和两个相邻的结构“沟槽”(strutural“trenches”)的一部分，例如一半。

应当理解，虽然通常称为“沟槽”的半导体结构可以通过蚀刻沟槽、然后填充所述沟槽来形成，但是关于本发明实施例的该结构术语的使用在本文中并不是暗指，且并不限于这样的工艺。

形成混合分裂栅半导体的方法

根据本发明的实施例，图1示出了混合分裂栅半导体器件100的沟槽部分的截面图。混合分裂栅半导体器件100包含与例如硅的半导体材料的台面101接触的源电极110。台面101经掺杂以形成竖直沟槽金属氧化物半导体场效应晶体管的区域，例如源区170和171、体区180和漂移区150。示例性的导电类型被示出，例如，源区170和171可以为n+、体区180可以为p以及漂移区150可以为n或n+。在一些实施例中，台面101可以包含外延形成的材料。混合分裂栅半导体器件100进一步包含漏区(未示出)，其通常位于衬底的底部，例如图1中台面101的下方。

混合分裂栅半导体器件100还包含栅极130和屏蔽电极140，形成分裂栅。栅极130与栅极电极(未示出)电耦合。屏蔽电极140与源电极110电耦合。氧化物121，例如栅极氧化物，将栅极130和屏蔽电极140隔开。

根据本发明的实施例，混合分裂栅半导体器件100进一步包含混合栅极160。混合栅极160与栅极130电耦合。氧化物120，例如栅极氧化物，将混合栅极160从台面101隔开。

应该理解的是很多沟槽功率半导体包含多行沟槽，并且很多沟槽的栅极经常耦合在一起。根据本发明的实施例是非常适合于这样的布置。

根据本发明的实施例，混合分裂栅半导体器件100包含在台面一侧的一个栅极，例如，如图1所示的在台面101左侧的混合栅极160，以及在台面另一侧的分裂栅结构，例如，如图1所示的在台面101右侧的栅极130和屏蔽电极140。

应该理解常规分裂栅器件包含位于衬底台面的两侧的分裂栅，该分裂栅例如，包含栅极和屏蔽电极。根据本发明的实施例，与常规分裂栅器件相比，混合分裂栅半导体器件100在台面的两侧没有分裂栅结构。更确切地说，混合分裂栅半导体器件100在所述台面的一侧，例如如图1示出的台面101的左侧，没有第二、或者屏蔽电极。

根据常规技术，工艺缩小、或沟槽节距的减小，可能是经常没有益处的，或者对于分裂栅沟槽MOSFETs(金属氧化物半导体场效应晶体管)的性能可能甚至是不利的。例如，减小的沟槽节距可能允许给定的管芯面积中的更大的沟道宽度，有利地减小沟道电阻。但是，例如由于屏蔽电极密度的增加，这种减小的沟槽节距也可能有害地增加输出电容。

根据本发明的实施例，屏蔽电极节距是全部栅极节距的一半。例如，对于例如屏蔽电极140的每一个屏蔽电极，有例如栅极130和混合栅极160的两个栅极。在这种新颖的方式中，沟道电阻可能通过减小沟槽节距而减小，同时限制输出电容的增加。例如，与现有技术相比，因为每个器件仅含有一个屏蔽电极，沟道电阻的减小比栅极电容的增加更快，导致这种器件的整体的改善。消除每个相间的屏蔽电极的另外一个优点是用于电流传导的更宽台面的可用性。这种更宽的台面可以降低功率MOSFET的总电阻。

功率MOSFETs通常以它们的“优值系数(Figure of Merit)”为特征。优值系数是指器件的沟道电阻乘以栅极电荷的乘积。一般地，具有更低的优值系数的器件是更理想的。

下面的表1示出了表征本发明的一些优点的结果。

表1

表1中的各列对应竖直沟槽MOSFETs的3种典型的测试版本。标有“低密度分裂栅”的列是指为标称25伏操作设计的、节距为0.8μm的、具有常规分裂栅布置的器件。标有“高密度分裂栅”的列是指为标称25伏操作设计的、节距为0.6μm的、具有常规分裂栅的器件。值得注意的是，与用于“低密度分裂栅”器件0.8μm的节距相比，“高密度分裂栅”器件以更紧密的例如更近的0.6μm的节距被构造。根据本发明的实施例，标有“高密度混合分裂栅”的列是指为标称25伏操作设计的、节距为0.6μm的、具有新颖混合栅极布置的器件。

表1中术语“电阻”是指对于栅偏压为4.5伏、有效面积为1mm²的器件而言，MOSFET“导通”时的电阻。表1中“栅极电荷”是指用于为具有1mm²的有效面积的器件接通栅极的、驱动所述栅极端到4.5伏的所需的栅极电荷。

表1中术语“输出电荷”是指当所述MOSFET从导通状态切换到断开状态时，与漏到源的充电/放电的输出电容相关的电荷，所述电荷以1mm²有效面积的纳库仑测量。

表1中术语“优值系数”是指器件的沟道电阻乘以栅极电荷的乘积，同时是它的结合的通态损耗&开关损耗的指标。例如，对于“低密度分裂栅”器件，所述优值系数是：

RDS2A*QG4.5＝5.21*6.77＝35.27。

一般地，具有更低的优值系数的器件是更理想的。

应该理解，与更大的“低密度分裂栅”器件相比，所述“高密度分裂栅”器件通常不是那么理想的。例如，当两种器件之间的众多参数相似时，栅极电荷和输出电荷是实质上不同的。因此，更小节距的“高密度分裂栅”器件具有更大的、或者更不理想的优值系数。

与此相反，根据本发明的实施例，与“低密度分裂栅”和“高密度分裂栅”器件两者相比，所述“高密度混合分裂栅”器件显示了改进的电阻。应该理解，所述电阻的改进是显著的，例如，与常规“低密度分裂栅”器件相比大约为20％。

根据本发明的实施例，图2A-2F示出了制造混合分裂栅半导体的方法。根据本发明的实施例，图2A示出了置于衬垫氧化物230上的第一沟槽掩膜220，所述衬垫氧化物230置于衬底210上。衬底210可能包含体材料(bulk material)和/或一个或更多外延层。

根据本发明的实施例，图2B示出了例如基于第一沟槽掩膜220，通过反应离子蚀刻(RIE)工艺形成的穿过衬垫氧化物230并且进入至衬底210中的多个沟槽241-245。应该理解，沟槽241-245的形成可能包含单独的操作来蚀刻氧化物230以及蚀刻所述衬底210。在一些实施例中，衬底210可能包含外延生长的材料。应该理解根据本发明的实施例是非常适合于形成沟槽的任何合适的方法。沟槽241-245在衬底210表面以下形成至深度d1。

根据本发明的实施例，图2C示出了置于(applied over)间隔的沟槽例如沟槽241、243和245上的第二沟槽掩膜250。所述第二沟槽掩膜250可以选择的填充覆盖的沟槽，例如沟槽241、243和245。应该理解沟槽242和244不被沟槽掩膜250覆盖并保持暴露。

根据本发明的实施例，图2D示出了蚀刻沟槽242和244至半导体衬底210表面以下更深的深度d2，形成深沟槽252和254。例如，基于第二沟槽掩膜250和衬垫氧化物230的图案，通过反应离子蚀刻(RIE)工艺来蚀刻沟槽252和254。应该理解根据本发明的实施例是非常适合于形成这样沟槽的任何合适的方法。

根据本发明的实施例，沟槽掩膜250与未覆盖的沟槽242、244的边缘的对齐不一定是至关重要的，因为通过其来蚀刻所述沟槽242和244的衬垫氧化物230，可以形成自对准掩膜用来蚀刻沟槽253和254。例如，沟槽241-245的形成同时蚀刻氧化物230和衬底210。蚀刻沟槽242和244至更深的深度不需要蚀刻氧化物230，因此，氧化物230可以形成用于蚀刻沟槽252和254的掩膜。

根据本发明的实施例，图2E示出了在沟槽241、243、245以及更深沟槽252和254中沉积第一多晶硅261。如下面将进一步描述的，第一多晶硅261将形成混合分裂栅半导体器件的分裂或屏蔽电极。在回蚀刻(凹槽蚀刻)工艺中，多晶硅p1将从所有沟槽中被蚀刻去除至大约深度d1。应该理解这种凹槽蚀刻将从沟槽241、243和245中去除所有的多晶硅p1261，仅保留深沟槽252和254底部的多晶硅p1261。

根据本发明的实施例，图2F示出了在所有沟槽241、252、243、254和245中沉积第二多晶硅262。在用第二多晶硅262填充之前，至少在深沟槽252和254中形成一氧化物，以将第一多晶硅p1161和第二多晶硅p2262隔离。如下面将进一步的描述，第二多晶硅262将形成标准栅极，例如，分裂栅半导体的顶部栅极或“非屏蔽”电极，以及混合分裂栅半导体器件的混合栅极。

通过引用以其整体并入本文中的、于2009年10月21日提交的、Gao等人的、题目为“Split Gate Semiconductor Device with Curved Gate OxideProfile”的美国专利申请和于2010年8月26日提交的、Terrill等人的、题目为“Structures and Methods of Fabricating Split Gate MIS Devices”的美国专利申请，阐明了形成分裂栅半导体器件的额外细节。根据本发明的实施例与这些引用的申请中描述的工艺和材料相兼容。

参考图1和图2F，沟槽254中的p2多晶硅262形成栅极，例如，栅极130。沟槽254中的P1多晶硅261形成屏蔽电极，例如，屏蔽电极140。沟槽243中的P2多晶硅262形成混合栅极，例如，混合栅极160。可以包含体和/或外延材料的部分衬底210，在沟槽254和243之间形成台面，例如，台面101。

应该理解深沟槽254的以及其内的结构、沟槽245的以及其内的结构，同样形成混合分裂栅半导体器件。在这种布置中，分裂栅在左边，例如，包含在深沟槽254中由p1多晶硅261形成的屏蔽电极，以及在深沟槽254中由p2多晶硅262形成的栅极。混合栅极在右边，例如，在沟槽245中由p2多晶硅262形成。例如，由沟槽245的及其里面的结构和深沟槽254的及其里面的结构形成的混合分裂栅半导体器件可以视为如图1所示的混合分裂栅半导体器件100的镜像。

应该理解沟槽之间的区域可以被掺杂以形成竖直沟槽金属氧化物半导体场效应晶体管的区域，例如源区170和171、体区180和漂移区150，如图1所示。这样的掺杂可以在形成沟槽之前或者之后执行，以及也可以在工艺的不同的阶段进行。例如，体区180以及漂移区150可以在形成任何沟槽之前掺杂，而源区170和171可以在形成和填充所述沟槽之后掺杂。根据本发明的实施例是非常适合于用于掺杂混合分裂栅半导体器件的各种区域的任何顺序和/或工艺。

根据本发明的实施例提供用于混合分裂栅半导体器件的系统和方法。此外，根据本发明的实施例提供用于在更精细的栅极间节距尺寸具有改善的性能的混合分裂栅半导体器件的系统和方法。进一步，根据本发明的实施例提供与集成电路设计、制造和测试的现有的系统和方法相兼容且互补的用于混合分裂栅半导体器件的系统和方法。

本发明的各种实施例被如此描述。虽然已经在具体实施例中描述了本发明，应该理解本发明不应该解释为限制于这些实施例，而是根据下面的权利要求进行解释。

本文中所描述的所有元素、部件和步骤优选包括在内。应该理解任何的这些元素、部件和步骤中都可以被其他的元素、部件和步骤代替或被完全删除，这对于本领域技术人员来说将是显而易见的。

概念

本文公开了至少以下概念：

概念1.一种方法，包括：

以第一深度在半导体衬底中形成多个第一沟槽；

以第二深度在所述半导体衬底中形成多个第二沟槽；

其中，所述多个第一沟槽平行于所述多个第二沟槽，以及

其中，进一步所述多个第一沟槽的沟槽与所述第二沟槽的沟槽相间且相邻。

概念2.概念1的方法进一步包括：

用第一多晶硅填充所述多个第一沟槽。

概念3.概念2的方法进一步包括：

在所述填充之前掩盖所述多个第一沟槽。

概念4.概念2或3的方法进一步包括：

在所述第一多晶硅上用第二多晶硅填充所述多个第一沟槽。

概念5.概念4的方法进一步包括：

在所述多个第一沟槽中形成氧化物，所述氧化物将所述第一和第二多晶硅隔离。

概念6.概念3的方法进一步包括：

以和所述多个第一沟槽中的所述第二多晶硅大体上相同的深度、用所述第二多晶硅填充所述多个第二沟槽。

概念7.任一前述概念的方法进一步包括：

掺杂所述第一个多个和第二多个沟槽之间的区域以形成体区。

概念8.一种方法，包括：

在半导体衬底中形成多个第一沟槽至第一深度；

其中，所述多个第一沟槽的沟槽相互平行；

掩盖所述多个沟槽中的间隔的沟槽；

以及增加所述多个沟槽中未被掩盖的沟槽的深度至第二深度。

概念9.概念8的方法，其中图案化的衬垫氧化物层形成用于所述增加的掩膜。

概念10.概念8或9的方法进一步包括：

用第一多晶硅填充所述多个沟槽中未掩盖的沟槽。

概念11.概念8、9或10的方法进一步包括：

在所述未掩盖的沟槽中形成位于所述第一多晶硅上的氧化物。

概念12.概念11的方法进一步包括：

用第二多晶硅填充所述多个沟槽。

概念13.概念8-12的任一方法进一步包括：

在所述半导体衬底上形成衬垫氧化物。

概念14.概念8-13的任一方法进一步包括：

掺杂所述沟槽之间的区域以形成多个源区。

概念15.一种方法，包括：

形成包含多个平行的经填充的沟槽结构的竖直沟槽金属氧化物半导体场效应晶体管(MOSFET)器件；

其中，所述平行的经填充的沟槽结构以0.6μm或更小的节距距离隔开，以及

其中每个所述平行的经填充的沟槽结构包括所述MOSFET的栅极结构。

概念16.概念15的方法其中所述形成包括：

首先以第一深度在半导体衬底中形成第一多个第一沟槽；

然后以第二深度在所述半导体衬底中形成第二多个第二沟槽；以及

其中所述第一沟槽与所述第二沟槽相间。

概念17.概念16的方法其中所述然后形成包括：

掩盖所述第一沟槽；以及

增加所述第二沟槽的深度至所述第二深度。

概念18.概念16或17的方法其中所述形成进一步包括：

用第一多晶硅填充所述第一沟槽。

概念19.概念18的方法其中所述形成进一步包括：

用第二多晶硅填充所述第一和第二沟槽。

概念20.概念15-19的任一方法其中所述形成包括：

掺杂所述平行的经填充的沟槽结构之间的区域以形成体区。

Claims (20)

1.一种方法，包括：

以第一深度在半导体衬底中形成多个第一沟槽；

以第二深度在所述半导体衬底中形成多个第二沟槽；

其中，所述多个第一沟槽平行于所述多个第二沟槽，以及

其中，进一步所述多个第一沟槽的沟槽与所述第二沟槽的沟槽相间且相邻。

2.权利要求1所述的方法，进一步包括：

用第一多晶硅填充所述多个第一沟槽。

3.权利要求2所述的方法，进一步包括：

在所述填充之前掩盖所述多个第一沟槽。

4.权利要求2所述的方法，进一步包括：

在所述第一多晶硅上用第二多晶硅填充所述多个第一沟槽。

5.权利要求4所述的方法，进一步包括：

在所述多个第一沟槽中形成氧化物，所述氧化物将所述第一和第二多晶硅隔离。

6.权利要求3所述的方法，进一步包括：

以和所述多个第一沟槽中的所述第二多晶硅大体上相同的深度、用所述第二多晶硅填充所述多个第二沟槽。

7.权利要求1所述的方法，进一步包括：

掺杂所述第一个多个和第二多个沟槽之间的区域以形成体区。

8.一种方法，包括：

以第一深度在半导体衬底中形成多个第一沟槽，

其中，所述多个沟槽的沟槽相互平行；

掩盖所述多个沟槽中的间隔的沟槽；以及

增加所述多个沟槽中未被掩盖的沟槽的深度至第二深度。

9.根据权利要求8所述的方法，其中图案化的衬垫氧化物层形成用于所述增加的掩膜。

10.根据权利要求8所述的方法，进一步包括：

用第一多晶硅填充所述多个沟槽中未被掩盖的沟槽。

11.根据权利要求8所述的方法，进一步包括：

在所述未被掩盖的沟槽中形成位于所述第一多晶硅上的氧化物。

12.根据权利要求11所述的方法，进一步包括：

用第二多晶硅填充所述多个沟槽。

13.根据权利要求8所述的方法，进一步包括：

在所述半导体衬底上形成衬垫氧化物。

14.根据权利要求8所述的方法，进一步包括：

掺杂所述沟槽之间的区域以形成多个源区。

15.一种方法，包括：

形成包含多个平行的经填充的沟槽结构的竖直沟槽金属氧化物半导体场效应晶体管(MOSFET)器件，

其中，所述平行的经填充的沟槽结构以0.6μm或更小的节距距离隔开，以及

其中每个所述平行的经填充的沟槽结构包括所述MOSFET的栅极结构。

16.根据权利要求15所述的方法，其中所述形成包括：

首先以第一深度在半导体衬底中形成第一多个第一沟槽；

然后以第二深度在所述半导体衬底中形成第二多个第二沟槽；以及

其中所述第一沟槽与所述第二沟槽相间。

17.根据权利要求16所述的方法，其中所述然后形成包括：

掩盖所述第一沟槽；以及

增加所述第二沟槽的深度至所述第二深度。

18.根据权利要求16所述的方法，其中所述形成进一步包括：

用第一多晶硅填充所述第一沟槽。

19.根据权利要求18的方法，其中所述形成进一步包括：

用第二多晶硅填充所述第一和第二沟槽。

20.根据权利要求15的方法，其中所述形成包括：

掺杂所述平行的经填充的沟槽结构之间的区域以形成体区。