KR101775769B1 - 수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터 및 이의 제조 방법 - Google Patents
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Abstract
하이브리드 스플릿 게이트 반도체를 형성하는 방법이 제공된다. 본 발명의 방법 실시예에 따르면, 복수의 제 1 트렌치는 제 1 깊이까지 반도체 기판에 형성된다. 복수의 제 2 트렌치는 제 2 깊이까지 반도체 기판에 형성된다. 제 1 복수의 트렌치는 제 2 복수의 트렌치와 평행하다. 복수의 제 1 트렌치의 트렌치는 복수의 제 2 트렌치의 트렌치와 교번하고 인접해 있다.
Description
관련 출원
본 출원은 일부 계속 출원이고, Gao 등에 의해 2009년 10월 21일에 출원되고 발명의 명칭이 "곡선 게이트 산화물 프로파일을 가진 스플릿 게이트 반도체 장치"인 계류중인 공유 미국 특허 출원 제12/603,028호에 대한 우선권을 주장한다. 본 출원은 일부 계속 출원이고, Terrill 등에 의해 2010년 8월 26일에 출원되고 발명의 명칭이 "스플릿 게이트 MIS 장치를 제조하는 구조 및 방법"인 계류중인 공유 미국 특허 출원 제12/869,554호에 대한 우선권을 주장한다. 본 출원은 2012년 4월 30일에 출원된 미국 특허 출원 제13/460,600호에 관한 것이고 이에 대한 우선권을 주장하며, 이의 개시는 본 명세서에 참조로서 통합된다. 이러한 모든 출원은 전체적으로 참조로서 본 명세서에 통합된다.
기술 분야
본 발명의 실시예는 집적 회로 설계 및 제조 분야에 관한 것이다. 특히, 본 발명의 실시예는 하이브리드 스플릿 게이트 반도체를 위한 시스템 및 방법에 관한 것이다.
스플릿 게이트 전력 MOSFET(metal-oxide-semiconductor field-effect transistor(금속 산화물 반도체 전계 효과 트랜지스터))는 넌스플릿(non-split) 게이트 구조를 갖는 전력 MOSFET에 비해 장점을 인정해왔다. 그러나, 종래의 스플릿 게이트 전력 MOSFET는 프로세스 기하학적 형상(process geometry)의 감소, 예를 들어, 게이트 사이의 피치의 감소로부터 실질적으로 이득을 얻지 못한다. 서브미크론 셀 피치 스케일링은 일반적으로 채널 밀도를 증가시키는 데 바람직하며, 이는 결과적으로 단위 면적당 채널 저항을 감소시킨다. 그러나, 이러한 스케일링은 또한 단위 면적당 바람직하지 않은 좁은 메사 폭(mesa width)을 가져올 수 있으며, 이는 드리프트 영역 저항을 증가시킬 수 있다. 게다가, 게이트 및 차폐 전극의 고 밀도는 유해한 고 게이트 전하 및 출력 캐패시턴스를 가져올 수 있다.
따라서, 필요한 것은 하이브리드 스플릿 게이트 반도체 장치를 위한 시스템 및 방법이다. 추가로 필요한 것은 보다 미세한, 예를 들어 더 작은 게이트 간 피치 치수와 개선된 성능을 가진 하이브리드 스플릿 게이트 반도체 장치를 위한 시스템 및 방법이다. 집적 회로의 설계, 제조 및 테스트를 위한 기존의 시스템 및 방법과 호환 가능하고 상보적인 하이브리드 스플릿 게이트 반도체 장치를 위한 시스템 및 방법에 대한 추가적인 필요성이 존재한다. 본 발명의 실시예는 이러한 필요성에 응답하는 시도이다.
본 기술에 따른 실시예에서, 반도체 장치는 수직 채널 영역, 수직 채널 영역의 제 1 측면 상의 제 1 깊이에서의 게이트, 수직 채널 영역의 제 1 측면 상의 제 2 깊이에서의 차폐 구조, 및 수직 채널 영역의 제 2 측면 상의 제 1 깊이에서의 하이브리드 게이트를 포함한다. 수직 채널 영역의 제 2 측면 상의 하이브리드 게이트 아래의 영역에는 어떠한 게이트 또는 전극이 없다.
본 기술의 다른 실시예에 따르면, 구조는 반도체 기판의 표면 아래에 배치된 제 1 연장(elongated) 구조를 포함한다. 제 1 연장 구조는 표면 아래의 제 1 깊이에서의 게이트 구조 및 표면 아래의 제 2 깊이에서의 차폐 구조를 포함한다. 구조는 제 1 깊이에서의 하이브리드 게이트 구조를 포함하는 표면 아래에 형성된 제 2 연장 구조를 더 포함한다. 제 2 연장 구조에는 다른 게이트 또는 전극 구조가 없다. 제 1 및 제 2 연장 구조는 평행할 수 있다.
본 기술의 또 다른 실시예에 따르면, 구조는 제 1 깊이까지 반도체 기판에 형성된 제 1 복수의 제 1 트렌치 및 제 2 깊이까지 반도체 기판에 형성된 제 2 복수의 제 2 트렌치를 포함한다. 제 1 트렌치는 제 2 트렌치와 평행하고, 제 1 트렌치는 제 2 트렌치와 교번한다. 제 1 트렌치는 제 1 폴리실리콘 및 제 1 폴리실리콘 위의 제 2 폴리실리콘을 포함하는 제 1 물질로 충질될 수 있다.
본 기술의 방법 실시예에 따르면, 복수의 제 1 트렌치는 제 1 깊이까지 반도체 기판에 형성된다. 복수의 제 2 트렌치는 제 2 깊이까지 반도체 기판에 형성된다. 제 1 복수의 트렌치는 제 2 복수의 트렌치와 평행하다. 복수의 제 1 트렌치의 트렌치는 복수의 제 2 트렌치의 트렌치와 교번하고 이러한 트렌치에 인접해 있다.
본 기술의 다른 방법 실시예에 따르면, 복수의 트렌치는 제 1 깊이까지 반도체 기판에 형성된다. 복수의 트렌치의 트렌치는 서로 평행하다. 복수의 트렌치의 교번 트렌치는 마스킹되고, 복수의 트렌치의 마스킹되지 않은 트렌치의 깊이는 제 2 깊이까지 증가된다. 패드 산화물의 패턴화된 층은 증가시키기 위한 마스크를 형성할 수 있다.
본 기술의 또 다른 방법 실시예에 따르면, 복수의 평행하게 충진된 트렌치 구조를 포함하는 수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 장치가 형성된다. 평행하게 충진된 트렌치 구조는 0.6 미크론 이하의 피치 간격으로 이격되고, 평행하게 충진된 트렌치 구조의 각각은 MOSFET의 게이트 구조를 포함한다.
본 명세서에 통합되고 본 명세서의 일부를 형성하는 첨부 도면은 본 발명의 실시예를 예시하고 본 설명과 함께 본 발명의 원리를 설명하는 역할을 한다. 달리 언급이 없으면, 도면은 축척에 따라 도시되지 않는다.
도 1은 하이브리드 스플릿 게이트 반도체 장치의 트렌치 부분의 단면도를 도시한다.
도 2a, 2b, 2c, 2d, 2e 및 2f는 하이브리드 스플릿 게이트 반도체를 제조하는 방법에 따른 다이어그램을 도시한다.
도 1은 하이브리드 스플릿 게이트 반도체 장치의 트렌치 부분의 단면도를 도시한다.
도 2a, 2b, 2c, 2d, 2e 및 2f는 하이브리드 스플릿 게이트 반도체를 제조하는 방법에 따른 다이어그램을 도시한다.
이제 본 발명, 하이브리드 스플릿 게이트 반도체를 형성하는 방법의 다양한 실시예에 대한 참조가 상세하게 이루어지며, 이의 예는 첨부 도면에 도시된다. 본 발명은 이러한 실시예와 관련하여 설명되지만, 이는 본 발명을 이러한 실시예로 제한하도록 의도되지 않는다는 것이 이해된다. 그와 달리, 본 발명은 대안, 수정 및 균등물을 포괄하도록 의도되며, 이들은 첨부된 청구 범위에 의해 정의된 바와 같이 본 발명의 사상 및 범위 내에 포함될 수 있다. 더욱이, 본 발명의 다음의 상세한 설명에서, 다수의 특정한 상세 사항은 본 발명의 완전한 이해를 제공하기 위해 설명된다. 그러나, 당업자는 본 발명이 이러한 특정한 상세 사항 없이 실시될 수 있다는 것을 인식할 것이다. 다른 경우에, 공지된 방법, 절차, 구성 요소 및 회로는 본 발명의 양태를 불필요할 정도로 불명확하게 하지 않도록 상세하게 기술되지 않았다.
표기법 및 명명법
다음의 상세한 설명의 일부는 절차, 단계, 논리 블록, 프로세싱, 연산, 및 컴퓨터 메모리에서 수행될 수 있는 데이터 비트에 대한 연산에 대한 기타 부호적 표현(symbolic representations)으로 제공된다. 이러한 설명 및 표현은 자신의 작업의 본질을 다른 당업자에게 가장 효과적으로 전달하기 위해 데이터 처리 분야의 당업자에 의해 사용되는 수단이다. 절차, 컴퓨터 실행 단계, 논리 블록, 프로세스, 연산 등은 여기에서 일반적으로 원하는 결과에 이르는 단계 또는 명령어의 일관성 있는 시퀀스로 생각된다. 단계는 물리량의 물리적 조작을 필요로 하는 것이다. 보통, 반드시 필요한 것은 아니지만, 이러한 양은 컴퓨터 시스템에 저장되고, 전송되고, 조합되고, 그렇지 않으면 컴퓨터 시스템에서 조작될 수 있는 전기적 또는 자기적 신호의 형태를 취한다. 때로는 주로 통상적인 사용의 이유 때문에 이러한 신호를 비트, 값, 요소, 기호, 문자, 용어, 숫자 등으로 지칭하는 것이 편리한 것으로 입증되었다.
그러나, 이러한 유사한 용어 모두는 적절한 물리량과 연관될 수 있고 단지 이러한 양에 적용되는 편리한 표식임을 명심해야 한다. 특히, 다음의 논의에서 명백하듯이, 달리 언급되지 않으면, "부착" 또는 "처리" 또는 "싱귤레이팅(singulating)" 또는 "형성" 또는 "도핑" 또는 "충진" 또는 "에칭" 또는 "거칠기 부여(roughening)" 또는 "액세싱" 또는 "수행" 또는 "발생" 또는 "조절" 또는 "생성" 또는 "실행" 또는 "계속" 또는 "인덱싱" 또는 "처리" 또는 "컴퓨팅" 또는 "변환" 또는 "계산" 또는 "결정" 또는 "측정" 또는 "수집" 또는 "구동" 등과 같은 용어를 활용한 논의는 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 장치의 동작 및 프로세스를 지칭하며, 이러한 장치는 컴퓨터 시스템의 레지스터와 메모리 내의 물리(전자)량으로 표현되는 데이터를 조작하여, 컴퓨터 시스템 메모리 또는 레지스터 또는 다른 그러한 정보 저장, 전송 또는 디스플레이 장치 내에서 물리량으로 유사하게 표현되는 다른 데이터로 변환한다.
도면은 축척에 따라 도시되지 않으며, 구조뿐만 아니라 이러한 구조를 형성하는 다양한 층의 일부만이 도면에 도시될 수 있다. 더욱이, 제조 프로세스 및 동작은 본 명세서에서 논의된 프로세스 및 동작과 함께 수행될 수 있으며; 즉, 본 명세서에 도시되고 설명된 동작 전, 사이 및/또는 후에 다수의 처리 동작이 있을 수 있다. 중요하게는, 본 발명에 따른 실시예는 심각한 교란 없이 이러한 다른 (아마 종래의) 프로세스 및 동작과 함께 구현될 수 있다. 일반적으로, 본 발명에 따른 실시예는 주변 프로세스 및 동작에 심각하게 영향을 미치지 않으면서 종래의 프로세스의 부분을 대체 및/또는 보완할 수 있다.
본 명세서에서 사용되는 바와 같이, 문자 "n"는 n 형 도펀트를 나타내고, 문자 "p"는 p 형 도펀트를 나타낸다. 플러스 기호 "+" 또는 마이너스 기호 "-"는 각각 도펀트의 비교적 높은 또는 비교적 낮은 농도를 나타내는 데 사용된다.
용어 "채널"은 일반적으로 인정되는 방식으로 본 명세서에서 사용된다. 즉, 전류는 채널에서 FET 내에서 소스 접속에서 드레인 접속으로 이동한다. 채널은 n 형 또는 p 형 반도체 재료 중 하나로 제조될 수 있으며; 따라서, FET는 n-채널 또는 p-채널 장치 중 하나로 지정된다. 도면 중 일부는 n 채널 장치, 특히 n-채널 전력 MOSFET와 관련하여 논의되지만; 본 발명에 따른 실시예는 이에 제한되지 않는다. 즉, 본 명세서에 설명된 특징은 p 채널 장치에 이용될 수 있다. n 채널 장치에 대한 논의는 p 형 도펀트 및 재료를 대응하는 n 형 도펀트 및 재료 대신에 사용하거나 그 반대로 사용함으로써 p 채널 장치에 쉽게 매핑될 수 있다.
용어 "트렌치(trench)"는 반도체 기술 분야에서 2개의 서로 다르지만 관련된 의미를 갖는다. 일반적으로, 프로세스, 예를 들어 에칭을 참조할 때, 용어 트렌치는 재료의 공극, 예를 들어 홀 또는 디치(ditch)를 의미하거나 나타내는 데 사용된다. 일반적으로, 이러한 홀의 길이는 이의 폭 또는 깊이보다 훨씬 더 크다. 그러나, 반도체 구조 또는 장치를 참조할 때, 용어 트렌치는 기판의 표면 아래에 배치되고, 복합 조성을 가지고, 기판의 구조와 서로 다르고, 전계 효과 트랜지스터(FET)의 채널에 인접한 고체 수직 구조를 의미하거나 지칭하는 데 사용된다. 이 구조는 예를 들어 FET의 게이트를 포함한다. 따라서, 트렌치 반도체 장치는 일반적으로 메사(mesa) 구조를 포함하며, 이는 하나의 트렌치 및 2개의 인접한 구조적 "트렌치"의 부분, 예를 들어 절반이 아니다.
일반적으로 "트렌치"로 지칭되는 반도체 구조는 트렌치를 에칭하여 트렌치를 충진함으로써 형성될 수 있지만, 본 발명의 실시예에 관한 본 명세서에서의 그 구조적 용어의 사용은 이러한 프로세스를 의미하거나 이러한 프로세스로 제한되지 않는다.
하이브리드 스플릿 게이트 반도체를 형성하는 방법
도 1은 본 발명의 실시예에 따른 하이브리드 스플릿 게이트 반도체 장치(100)의 트렌치 부분의 단면도를 도시한다. 하이브리드 스플릿 게이트 반도체 장치(100)는 반도체 재료, 예를 들어 실리콘의 메사(101)와 접촉하는 소스 전극(110)을 포함한다. 메사(101)는 수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터의 영역, 예를 들어 소스 영역(170 및 171), 바디 영역(180) 및 드리프트 영역(150)을 형성하도록 도핑된다. 예시적인 도전형이 도시되며, 예를 들어, 소스 영역(170 및 171)은 n+일 수 있고, 바디 영역(180)은 p일 수 있으며, 드리프트 영역(150)은 n 또는 n+일 수 있다. 메사(101)는 일부 실시예에서 에피택셜 형성된 재료를 포함할 수 있다. 하이브리드 스플릿 게이트 반도체 장치(100)는 전형적으로 기판의 하부에, 예를 들어 도 1에서 메사(101) 아래에 (도시되지 않은) 드레인 영역을 더 포함한다.
하이브리드 스플릿 게이트 반도체 장치(100)는 또한 스플릿 게이트를 형성하는 게이트(130) 및 차폐 전극(140)을 포함한다. 게이트(130)는 (도시되지 않은) 게이트 전극에 전기적으로 결합된다. 차폐 전극(140)은 소스 전극(110)에 전기적으로 결합된다. 산화물(121), 예를 들면, 게이트 산화물은 게이트(130)와 차폐 전극(140)을 분리한다.
본 발명의 실시예에 따르면, 하이브리드 스플릿 게이트 반도체 장치(100)는 하이브리드 게이트(160)를 더 포함한다. 하이브리드 게이트(160)는 게이트(130)에 전기적으로 결합된다. 산화물(120), 예를 들어 게이트 산화물은 메사(101)로부터 하이브리드 게이트(160)를 분리한다.
많은 트렌치 파워 반도체는 트렌치의 다수의 행(row)을 포함하고, 많은 트렌치의 게이트가 종종 서로 결합된다는 것이 이해되어야 한다. 본 발명에 따른 실시예는 이러한 배치에 적합하다.
본 발명의 실시예에 따르면, 하이브리드 스플릿 게이트 반도체 장치(100)는 도 1에 도시된 바와 같이 메사의 하나의 측면 상의 하나의 게이트, 예를 들어 메사(101)의 좌측 상의 하이브리드 게이트(160), 및 도 1에 도시된 바와 같이 메사의 다른 측면 상의 스플릿 게이트 구조, 예를 들어 메사(101)의 우측 상의 게이트(130) 및 차폐 전극(140)을 포함한다.
종래의 스플릿 게이트 장치는 기판 메사의 양측에서 예를 들어 게이트 및 차폐 전극을 포함하는 스플릿 게이트를 포함하는 것으로 이해되어야 한다. 본 발명의 실시예에 따르면, 하이브리드 스플릿 게이트 반도체 장치(100)는 종래의 스플릿 게이트 장치와 달리 메사의 양쪽에 스플릿 게이트 구조가 없다. 오히려, 하이브리드 스플릿 게이트 반도체 장치(100)는 도 1에 도시된 바와 같이 메사의 한 측면, 예를 들어 메사(101)의 좌측에 제 2 차폐 전극이 없다.
종래의 기술에 따르면, 프로세스 수축(process shrink) 또는 트렌치 피치의 감소는 종종 이득이 되지 않을 수 있거나, 심지어 스플릿 게이트 트렌치 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터)의 성능에 해로울 수 있다. 예를 들면, 감소된 트렌치 피치는 주어진 다이 영역에서 더 큰 채널 폭을 가능하게 할 수 있고, 이점으로 채널 저항을 감소시킨다. 그러나, 이러한 감소된 트렌치 피치는 또한 해롭게도 예를 들어 차폐 전극의 밀도의 증가로 인해 출력 캐패시턴스를 증가시킬 수 있다.
본 발명의 실시예에 따르면, 차폐 전극 피치는 전체 게이트 피치의 절반이다. 예를 들면, 모든 차폐 전극, 예를 들어 차폐 전극(140)에 대해 2개의 게이트, 예를 들어, 게이트(130) 및 하이브리드 게이트(160)가 있다. 이러한 신규한 방식으로, 채널 저항은 출력 캐패시턴스의 증가를 제한하면서 트렌치 피치를 감소시킴으로써 감소될 수 있다. 예를 들면, 각각의 장치만이 하나의 차폐 전극을 갖기 때문에, 채널 저항은 게이트 캐패시턴스 증가보다 더 빠르게 감소하여, 종래 기술에 비해 이러한 장치를 전반적으로 개선시킨다. 모든 교번 차폐 전극을 제거하는 다른 이점은 전류 전도를 위한 넓은 메사의 가용성이다. 이러한 넓은 메사는 전력 MOSFET의 전체 저항을 낮출 수 있다.
전력 MOSFET는 종종 자신의 "성능 지수(Figure of Merit)"를 특징으로 한다. 성능 지수는 게이트 전하와 장치의 채널 저항의 곱의 결과를 나타낸다. 일반적으로, 낮은 성능 지수를 가진 장치가 더 바람직하다.
아래의 표 1은 본 발명의 몇몇 이점을 보여주는 결과를 예시한다.
표 1의 열(column)은 수직 트렌치 MOSFET의 3개의 예시적인 테스트 버전에 대응한다. "저밀도 스플릿 게이트" 열은 0.8 ㎛의 피치에서 공칭 25 볼트 동작을 위해 설계된 종래의 스플릿 게이트 배치를 가진 장치를 나타낸다. "고밀도 스플릿 게이트" 열은 0.6 ㎛의 피치에서 공칭 25 볼트 동작을 위해 설계된 종래의 스플릿 게이트를 가진 장치를 나타낸다. 특히, "고밀도 스플릿 게이트" 장치는 "저밀도 스플릿 게이트" 장치에 대한 0.8 ㎛ 피치에 비해 엄격한, 예를 들어, 더욱 근접한 피치 0.6 ㎛로 구성된다. "고밀도 스플릿 게이트" 열은 본 발명의 실시예에 따라 0.6 ㎛의 피치에서 공칭 25 볼트 동작을 위해 설계된 신규의 하이브리드 게이트 배치를 가진 장치를 나타낸다.
표 1에서 용어 "저항"은 4.5 볼트의 게이트 바이어스에 대해 1㎟의 활성 영역을 가진 장치에 대한 MOSFET "ON" 저항을 나타낸다. 표 1에서 용어 "게이트 전하"는 1㎟의 활성 영역을 가진 장치에 대해 게이트를 턴온하기 위해 게이트 단자를 4.5 볼트로 구동하는 데 필요한 게이트 전하를 나타낸다.
표 1에서 용어 "출력 전하"는 MOSFET가 ON 상태에서 OFF 상태로 전환될 때 드레인 대 소스 출력 캐패시턴스를 충전/방전하는 것과 관련된 전하를 나타내며, 이는 1㎟의 활성 영역에 대해 나노 쿨롱으로 측정된다.
표 1에서 용어 "성능 지수"는 게이트 전하와 곱한 장치의 채널 저항의 곱을 나타내고. 조합된 전도 손실 및 스위칭 손실의 지표이다. 예를 들면, "저밀도 스플릿 게이트" 장치에 대해 성능 지수는 다음과 같다:
일반적으로, 낮은 성능 지수를 가진 장치가 더 바람직하다.
"고밀도 스플릿 게이트" 장치는 일반적으로 큰 "저밀도 스플릿 게이트" 장치보다 덜 바람직한 것으로 이해되어야 한다. 예를 들면, 많은 파라미터가 두 장치 사이에서 유사하지만, 게이트 전하 및 출력 전하는 실질적으로 차이가 있다. 결과적으로, 작은 피치 "고밀도 스플릿 게이트" 장치는 크거나 덜 바람직한 성능 지수를 갖는다.
이에 반해, 본 발명의 실시예에 따르면, "고밀도 하이브리드 스플릿 게이트" 장치는 "저밀도 스플릿 게이트" 및 "고밀도 스플릿 게이트" 장치의 둘 다에 비해 개선된 저항을 보여준다. 저항 개선은 통상적인 "저밀도 스플릿 게이트" 장치에 비해 예를 들어 약 20 % 중요하다는 것으로 이해되어야 한다.
도 2a-2f는 본 발명의 실시예에 따라 하이브리드 스플릿 게이트 반도체의 제조 방법을 도시한다. 본 발명의 실시예에 따르면, 도 2a는 기판(210)에 도포되는 패드 산화물(230)에 도포된 제 1 트렌치 마스크(220)를 도시한다. 기판(210)은 벌크 재료 및/또는 하나 이상의 에피택셜 층을 포함할 수 있다.
본 발명의 실시예에 따르면, 도 2b는 제 1 트렌치 마스크(220)에 기초하여 예를 들어 반응성 이온 에칭(RIE) 프로세스를 경유하여 패드 산화물(230)을 통해 기판(210)에 형성된 복수의 트렌치(241-245)를 도시한다. 트렌치(241-245)의 형성은 산화물(230)을 에칭하고, 기판(210)을 에칭하기 위해 별도의 동작을 포함할 수 있는 것으로 이해된다. 일부 실시예에서, 기판(210)은 에피택셜 성장된 재료를 포함할 수 있다. 본 발명에 따른 실시예는 트렌치를 형성하는 임의의 적합한 방법에 적절한 것으로 이해된다. 트렌치(241-245)는 기판(210)의 표면 아래의 깊이 d1에 형성된다.
본 발명의 실시예에 따르면, 도 2c는 교번 트렌치, 예를 들어 트렌치(241, 243 및 245) 위에 도포된 제 2 트렌치 마스크(250)를 도시한다. 제 2 트렌치 마스크(250)는 덮여진 트렌치, 예를 들어 트렌치(241, 243 및 245)를 선택적으로 충진시킬 수 있다. 트렌치(242 및 244)는 제 2 트렌치 마스크(250)에 의해 덮여지지 않고, 노출된 상태로 유지되는 것으로 이해된다.
본 발명의 실시예에 따르면, 도 2d는 기판(210)의 표면 아래에서 깊은 트렌치(252 및 254)를 형성하는 더 깊은 깊이 d2로의 트렌치(242 및 244)의 에칭을 도시한다. 트렌치(252 및 254)는 제 2 트렌치 마스크(250) 및 패드 산화물(230)의 패턴에 기초하여 예를 들어 반응성 이온 에칭(RIE) 프로세스를 통해 에칭된다. 본 발명에 따른 실시예는 이러한 트렌치를 형성하는 임의의 적합한 방법에 적절한 것으로 이해된다.
본 발명의 실시예에 따르면, 덮여지지 않은 트렌치(242, 244)의 가장자리와 트렌치 마스크(250)의 정렬은 트렌치(242 및 244)가 에칭된 패드 산화물(230)이 트렌치(253 및 254)의 에칭을 위해 자기 정렬된 마스크를 형성할 수 있을 때에는 반드시 중요한 것은 아니다. 예를 들면, 트렌치(241-245)의 형성은 산화물(230) 및 기판(210) 둘다를 에칭한다. 더 깊은 깊이까지 트렌치(242 및 244)를 에칭하는 것은 산화물(230)의 에칭을 필요로 하지 않으며, 따라서 산화물(230)은 트렌치(252 및 254)를 에칭하기 위한 마스크를 형성할 수 있다.
본 발명의 실시예에 따르면, 도 2e는 제 1 폴리실리콘(261)의 트렌치(241, 243, 245) 및 깊은 트렌치(252 및 254)의 증착을 도시한 것이다. 아래에 더 설명되는 바와 같이, 제 1 폴리실리콘(261)은 하이브리드 스플릿 게이트 반도체 장치의 스플릿 또는 차폐 전극을 형성할 것이다. 폴리 p1는 에치 백(etch back)(리세스 에칭) 프로세스 동안 모든 트렌치에서 약 깊이 d1까지 에칭될 것이다. 이러한 리세스 에칭은 트렌치(241, 243 및 245)로부터 모든 폴리 p1(261)를 제거하고, 깊은 트렌치(252 및 254)의 하부에만 폴리 p1(261)를 남긴다.
본 발명의 실시예에 따르면, 도 2f는 모든 트렌치(241, 252, 243, 254 및 245) 내의 제 2 폴리실리콘(262)의 증착을 도시한다. 제 2 폴리실리콘(262)으로 충진하기 전에, 산화물은 제 2 폴리실리콘 p2(262)으로부터 제 1 폴리실리콘 p1(161)을 분리하기 위해 적어도 깊은 트렌치(252 및 254)에 형성될 수 있다. 아래에 추가로 설명되는 바와 같이, 제 2 폴리실리콘(262)은 표준 게이트, 예를 들어 스플릿 게이트 반도체의 상부 게이트 또는 "비차폐" 전극 및 하이브리드 스플릿 게이트 반도체 장치의 하이브리드 게이트를 형성할 것이다.
전체적으로 참조로서 본 명세서에 통합된 Gao 등에 의해 2009년 10월 21일에 출원되고 발명의 명칭이 "곡선 게이트 산화물 프로파일을 가진 스플릿 게이트 반도체 장치"인 미국 특허 출원 제12/603,028호, 및 Terrill 등에 의해 2010년 8월 26일에 출원되고 발명의 명칭이 "스플릿 게이트 MIS 장치를 제조하는 구조 및 방법"인 미국 특허 출원 제12/869,554호는 스플릿 게이트 반도체 장치의 형성에 대한 추가적인 상세 사항을 예시한다. 본 발명에 따른 실시예는 이러한 참조된 출원에 설명된 프로세스 및 재료와 호환 가능하다.
도 1 및 도 2f를 참조하면, 트렌치(254) 내의 p2 폴리실리콘(262)은 게이트, 예를 들어 게이트(130)를 형성한다. 트렌치(254) 내의 P1 폴리실리콘(261)은 차폐 전극, 예를 들어 차폐 전극(140)을 형성한다. 트렌치(243) 내의 P2 폴리실리콘(262)은 하이브리드 게이트, 예를 들어 하이브리드 게이트(160)를 형성한다. 트렌치(254 및 243) 사이에서 벌크 및/또는 에피택셜 재료를 포함할 수 있는 기판(210)의 부분은 메사, 예를 들어 메사(101)를 형성한다.
깊은 트렌치(254)에서의 그리고 깊은 트렌치(254)의 구조 및 트렌치(245)에서의 그리고 트렌치(345)의 구조는 또한 하이브리드 스플릿 게이트 반도체 장치를 형성하는 것으로 이해되어야 한다. 이러한 배치에서, 스플릿 게이트는 좌측에 예를 들어 깊은 트렌치(254)에서 p1 폴리실리콘(261)에 의해 형성된 차폐 전극 및 깊은 트렌치(254)에서 p2 폴리실리콘(262)에 의해 형성된 게이트를 포함한다. 하이브리드 게이트는 우측에 예를 들어 트렌치(245)에서 p2 폴리실리콘(262)에 의해 형성된다. 예를 들면, 트렌치(245) 및 깊은 트렌치(254)에서의 그리고 트렌치(245) 및 깊은 트렌치(254)의 구조에 의해 형성된 하이브리드 스플릿 게이트 반도체 장치는 도 1에 도시된 바와 같이 하이브리드 스플릿 게이트 반도체 장치(100)의 미러 이미지로 보여질 수 있다.
도 1에 도시된 바와 같이, 트렌치 사이의 영역은 수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터의 영역, 예를 들어, 소스 영역(170 및 171), 바디 영역(180) 및 드리프트 영역(150)을 형성하도록 도핑될 수 있다는 것이 이해되어야 한다. 이러한 도핑은 트렌치의 형성 전이나 후에 수행될 수 있고, 또한 처리의 서로 다른 단계에서 일어날 수도 있다. 예를 들면, 바디 영역(180) 및 드리프트 영역(150)은 임의의 트렌치의 형성 전에 도핑될 수 있지만, 소스 영역(170 및 171)은 트렌치의 형성 및 충진 후에 도핑될 수 있다. 본 발명에 따른 실시예는 하이브리드 스플릿 게이트 반도체 장치의 다양한 영역을 도핑하기 위한 임의의 시퀀스 및/또는 프로세스에 적합하다.
본 발명에 따른 실시예는 하이브리드 스플릿 게이트 반도체 장치를 위한 시스템 및 방법을 제공한다. 게다가, 본 발명에 따른 실시예는 파이너의 게이트 간 피치 치수에서 성능을 개선한 하이브리드 스플릿 게이트 반도체 장치를 위한 시스템 및 방법을 제공한다. 더욱이, 본 발명에 따른 실시예는 집적 회로의 설계, 제조 및 테스트를 위한 기존의 시스템 및 방법과 호환 가능하고 상보적인 하이브리드 스플릿 게이트 반도체 장치를 위한 시스템 및 방법을 제공한다.
따라서, 본 발명의 다양한 실시예가 설명되었다. 본 발명이 특정 실시예에서 설명되었지만, 본 발명은 이러한 실시예에 의해 제한되는 것으로 해석되지 않고 오히려 아래의 청구 범위에 따라 해석되는 것으로 이해되어야 한다.
본 명세서에 설명된 모든 요소, 부분 및 단계가 포함되는 것이 바람직하다. 당업자에게 명백하듯이, 이러한 요소, 부분 및 단계 중 어느 것은 다른 요소, 부분 및 단계에 의해 대체되거나 완전히 삭제될 수 있다는 것이 이해되어야 한다.
개념
본 문서는 적어도 다음의 개념을 개시한다.
개념 1. 방법으로서,
반도체 기판에 복수의 제 1 트렌치를 제 1 깊이까지 형성하는 단계와,
반도체 기판에 복수의 제 2 트렌치를 제 2 깊이까지 형성하는 단계
를 포함하고,
복수의 제 1 트렌치는 복수의 제 2 트렌치와 평행하고,
복수의 제 1 트렌치의 추가의 트렌치는 복수의 제 2 트렌치의 트렌치와 교번하고 인접한
방법.
개념 2. 개념 1에 있어서,
제 1 폴리실리콘으로 복수의 제 1 트렌치를 충진하는 단계를 더 포함하는
방법.
개념 3. 개념 2에 있어서,
충진하는 단계 전에 복수의 제 1 트렌치를 마스킹하는 단계를 더 포함하는
방법.
개념 4. 개념 2 또는 3에 있어서,
제 1 폴리실리콘 위에서 제 2 폴리실리콘으로 복수의 제 1 트렌치를 충진하는 단계를 더 포함하는
방법.
개념 5. 개념 4에 있어서,
복수의 제 1 트렌치에 산화물을 형성하는 단계를 더 포함하고, 산화물은 제 1 및 제 2 폴리실리콘을 분리하는
방법.
개념 6. 개념 3에 있어서,
복수의 제 1 트렌치에서의 제 2 폴리실리콘과 실질적으로 동일한 깊이에 제 2 폴리실리콘으로 복수의 제 2 트렌치를 충진하는 단계를 더 포함하는
방법.
개념 7. 선행하는 개념 중 어느 하나에 있어서,
바디 영역을 형성하도록 제 1 복수의 트렌치 및 제 2 복수의 트렌치 사이의 영역을 도핑하는 단계를 더 포함하는
방법.
개념 8. 방법으로서,
반도체 기판에 복수의 트렌치를 제 1 깊이까지 형성하는 단계와 - 복수의 트렌치의 트렌치는 서로 평행함 -,
복수의 트렌치의 교번 트렌치를 마스킹하는 단계와,
복수의 트렌치의 마스킹되지 않은 트렌치의 깊이를 제 2 깊이까지 증가시키는 단계
를 포함하는 방법.
개념 9. 개념 8에 있어서,
패드 산화물의 패턴화된 층은 증가를 위한 마스크를 형성하는
방법.
개념 10. 개념 8 또는 9에 있어서,
제 1 폴리실리콘으로 복수의 트렌치의 마스킹되지 않은 트렌치를 충진하는 단계를 더 포함하는
방법.
개념 11. 개념 8 내지 10 중 어느 하나에 있어서,
제 1 폴리실리콘 위의 마스킹되지 않은 트렌치 내에 산화물을 형성하는 단계를 더 포함하는
방법.
개념 12. 개념 11에 있어서,
제 2 폴리실리콘으로 복수의 트렌치를 충진하는 단계를 더 포함하는
방법.
개념 13. 개념 8 내지 12 중 어느 하나에 있어서,
반도체 기판 상에 패드 산화물을 형성하는 단계를 더 포함하는
방법.
개념 14. 개념 8 내지 13 중 어느 하나에 있어서,
복수의 소스 영역을 형성하도록 트렌치 사이의 영역을 도핑하는 단계를 더 포함하는
방법.
개념 15. 방법으로서,
복수의 평행하게 충진된 트렌치 구조를 포함하는 수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 장치를 형성하는 단계를 포함하고,
평행하게 충진된 트렌치 구조는 0.6 미크론 이하의 피치 간격으로 이격되고,
평행하게 충진된 트렌치 구조의 각각은 MOSFET의 게이트 구조를 포함하는
방법.
개념 16. 개념 15에 있어서,
형성하는 단계는
반도체 기판에 제 1 복수의 제 1 트렌치를 제 1 깊이까지 형성하는 제 1 단계와,
반도체 기판에 제 2 복수의 제 2 트렌치를 제 2 깊이까지 형성하는 제 2 단계
를 포함하고,
제 1 트렌치는 제 2 트렌치와 교번하는
방법.
개념 17. 개념 16에 있어서,
형성하는 제 2 단계는
제 1 트렌치를 마스킹하는 단계와,
제 2 트렌치의 깊이를 제 2 깊이까지 증가시키는 단계
를 포함하는 방법.
개념 18. 개념 16 또는 17에 있어서,
형성하는 단계는 제 1 폴리실리콘으로 제 1 트렌치를 충진하는 단계를 더 포함하는
방법.
개념 19. 개념 18에 있어서,
형성하는 단계는 제 2 폴리실리콘으로 제 1 및 2 트렌치를 충진하는 단계를 더 포함하는
방법.
개념 20. 개념 15 내지 19 중 어느 하나에 있어서,
형성하는 단계는 바디 영역을 형성하도록 평행하게 충진된 트렌치 구조 사이의 영역을 도핑하는 단계를 포함하는
방법.
Claims (20)
- 반도체 기판에 복수의 제 1 트렌치를 제 1 깊이까지 형성하는 단계와,
상기 복수의 제 1 트렌치의 하위세트(subset)의 깊이를 상기 제 1 깊이로부터 제 2 깊이까지 증가시킴으로써 상기 반도체 기판에 복수의 제 2 트렌치를 상기 제 2 깊이까지 형성하는 단계를 포함하되,
상기 복수의 제 1 트렌치는 상기 복수의 제 2 트렌치와 평행하고,
상기 복수의 제 1 트렌치의 추가적인 트렌치는 상기 복수의 제 2 트렌치의 트렌치와 교번하고 인접하며,
상기 복수의 제 1 트렌치 및 상기 복수의 제 2 트렌치의 각각은 수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 게이트를 포함하는
수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법.
- 제 1 항에 있어서,
제 1 폴리실리콘으로 상기 복수의 제 1 트렌치를 충진하는 단계를 더 포함하는
수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법.
- 제 2 항에 있어서,
상기 충진하는 단계 전에 상기 복수의 제 2 트렌치를 마스킹하는 단계를 더 포함하는
수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법.
- 제 2 항에 있어서,
상기 제 1 폴리실리콘 위에서 제 2 폴리실리콘으로 상기 복수의 제 1 트렌치를 충진하는 단계를 더 포함하는
수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법.
- 제 4 항에 있어서,
상기 복수의 제 1 트렌치에 산화물을 형성하는 단계를 더 포함하되, 상기 산화물은 상기 제 1 폴리실리콘 및 상기 제 2 폴리실리콘을 분리하는
수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법.
- 제 4 항에 있어서,
상기 복수의 제 1 트렌치에서의 상기 제 2 폴리실리콘과 실질적으로 동일한 깊이에 상기 제 2 폴리실리콘으로 상기 복수의 제 2 트렌치를 충진하는 단계를 더 포함하는
수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법.
- 제 1 항에 있어서,
바디 영역을 형성하도록 상기 복수의 제 1 트렌치와 상기 복수의 제 2 트렌치 사이의 영역을 도핑하는 단계를 더 포함하는
수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법.
- 반도체 기판에 복수의 트렌치를 제 1 깊이까지 형성하는 단계 - 상기 복수의 트렌치의 트렌치들은 서로 평행함 - 와,
상기 복수의 트렌치의 교번 트렌치를 마스킹하는 단계와,
상기 복수의 트렌치의 마스킹되지 않은 트렌치의 깊이를 제 2 깊이까지 증가시키는 단계를 포함하되,
상기 복수의 트렌치의 각각은 트렌치 MOSFET의 게이트 구조를 포함하는
수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법.
- 제 8 항에 있어서,
패드 산화물의 패턴화된 층이 상기 증가를 위한 마스크를 형성하는
수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법.
- 제 8 항에 있어서,
제 1 폴리실리콘으로 상기 복수의 트렌치의 마스킹되지 않은 트렌치를 충진하는 단계를 더 포함하는
수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법.
- 제 10 항에 있어서,
상기 제 1 폴리실리콘 위에서 상기 마스킹되지 않은 트렌치 내에 산화물을 형성하는 단계를 더 포함하는
수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법.
- 제 11 항에 있어서,
제 2 폴리실리콘으로 상기 복수의 트렌치를 충진하는 단계를 더 포함하는
수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법.
- 제 8 항에 있어서,
상기 반도체 기판 상에 패드 산화물을 형성하는 단계를 더 포함하는
수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법.
- 제 1 항에 있어서,
복수의 소스 영역을 형성하도록 상기 트렌치들 사이의 영역을 도핑하는 단계를 더 포함하는
수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터 제조 방법.
- 수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 제조하는 방법으로서,
반도체 기판에 복수의 제 1 트렌치를 제 1 깊이까지 형성하는 단계와,
상기 복수의 제 1 트렌치의 하위세트의 깊이를 상기 제 1 깊이로부터 제 2 깊이까지 증가시킴으로써 상기 반도체 기판에 복수의 제 2 트렌치를 상기 제 2 깊이까지 형성하는 단계를 포함하되,
상기 트렌치들은 0.6 미크론 이하의 피치 간격으로 이격되고,
각각의 트렌치는 상기 MOSFET의 게이트 구조를 포함하는
MOSFET 제조 방법.
- 삭제
- 제 15 항에 있어서,
상기 복수의 제 1 트렌치를 마스킹하는 단계와,
상기 복수의 제 2 트렌치의 깊이를 상기 제 2 깊이까지 증가시키는 단계를 더 포함하는
MOSFET 제조 방법.
- 제 15 항에 있어서,
제 1 폴리실리콘으로 상기 복수의 제 1 트렌치를 충진하는 단계를 더 포함하는
MOSFET 제조 방법.
- 제 18 항에 있어서,
제 2 폴리실리콘으로 상기 복수의 제 1 트렌치 및 상기 복수의 제 2 트렌치를 충진하는 단계를 더 포함하는
MOSFET 제조 방법.
- 제 15 항에 있어서,
바디 영역을 형성하도록 상기 트렌치들 사이의 영역을 도핑하는 단계를 더 포함하는
MOSFET 제조 방법.
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