KR102257070B1 - 스페이서와 자기 정렬된 바디 콘택을 갖는 트렌치 mosfet - Google Patents

스페이서와 자기 정렬된 바디 콘택을 갖는 트렌치 mosfet Download PDF

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Abstract

본원은 스페이서와 자동 정렬된 바디 콘택을 가진 트렌치 MOSFET에 관한 것이다. 본 발명의 일 실시예에 따르면, 반도체 장치는 반도체 기판과, 반도체 기판 내에 형성된 적어도 2개의 게이트 트렌치를 포함한다. 트렌치들 각각은 게이트 전극을 포함한다. 반도체 장치는 또한 게이트 트렌치들 사이의 반도체 기판 내에 형성된 바디 콘택 트렌치를 포함한다. 바디 콘택 트렌치는 바디 콘택 트렌치의 바닥에서 보다 작은 폭을 가지며, 바디 콘택 트렌치 아래에 오믹 바디 콘택 주입물(ohmic body contact implant)를 포함한다. 오믹 바디 콘택 주입물의 수평 길이는 적어도 바디 콘택 트렌치의 상기 보다 작은 폭이다.

Description

스페이서와 자기 정렬된 바디 콘택을 갖는 트렌치 MOSFET
관련 출원
본 출원은 2015년 10월 19일자로 출원된 미국 가출원 제62/243,502호의 우선권을 주장하며, 그 전체가 본 명세서에 참고로 포함된다.
본 출원은 공동 출원인 Bobde 등에 의해 2012년 4월 20일 출원되어 계류 중인 "Hybrid Split Gate Semiconductor"라는 명칭의 미국 특허출원 제13/460,567호와 관련되며, 이 출원은 전체가 본 명세서에 참고로 포함된다.
본 출원은 공동 출원인 Terrill and Guan에 의해 2013년 10월 21일 출원되어 계류중인 "Semiconductor Structure with High Energy Dopant Implantation"라는 명칭의 미국 특허출원 제14/058,933호와 관련되며, 이 출원은 그 전체가 본 명세서에 참고로 포함된다.
본 발명의 실시예는 집적 회로 설계 및 제조 분야에 관한 것이다. 보다 구체적으로는, 본 발명의 실시예는 스페이서와 자기 정렬된 바디 콘택을 갖는 트렌치 MOSFET을 위한 시스템 및 방법에 관한 것이다.
종래의 트렌치 MOSFET은 프로세스 지오메트리의 감소, 예컨대 트렌치들 사이의 피치의 감소로 실질적인 이득이 없다. 채널 밀도를 높이기 위해 일반적으로 서브 마이크론 셀 피치 스케일링(submicron cell pitch scaling)이 바람직한데, 이는 단위 면적당 채널 저항을 감소시킨다. 그러나, 이러한 스케일링은 또한 단위 면적당 메사 폭을 더 좁게 만들어 버릴 수 있는데, 이는 드리프트 영역 저항을 증가시킬 수 있다. 또한, 메사 폭의 감소로 인해, 채널 영역과 바디 콘택 사이의 거리가 감소되어 임계 전압의 증가를 초래할 수 있는데, 이는 바람직하지 않다.
따라서, 자기 정렬된 바디 콘택을 갖는 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 위한 시스템 및 방법이 요구된다. 또한 바디 콘택 주입물(body contact implant)과 게이트 트렌치 사이가 더 많이 분리된 자기 정렬된 바디 콘택을 갖는 트렌치 MOSFET을 위한 시스템 및 방법이 요구된다. 보다 미세한, 예컨대 보다 작은 게이트 피치 치수에서 개선된 성능을 갖는 자기 정렬된 바디 콘택을 갖는 트렌치 MOSFET을 위한 시스템 및 방법이 또한 요구된다. 기존의 집적 회로 설계, 제조 및 테스트 시스템 및 방법과 호환 가능하고 보완적인 자기 정렬된 바디 콘택을 갖는 트렌치 MOSFET을 위한 시스템 및 방법에 대한 요구가 또한 여전히 존재한다. 본 발명의 실시예들은 이러한 이점을 제공한다.
본 발명의 일 실시예에 따르면, 반도체 장치는 반도체 기판과, 반도체 기판 내에 형성된 적어도 2개의 게이트 트렌치를 포함한다. 각각의 트렌치는 게이트 전극을 포함한다. 반도체 장치는 또한 게이트 트렌치들 사이의 반도체 기판 내에 형성된 바디 콘택 트렌치를 포함한다. 바디 콘택 트렌치는 바디 콘택 트렌치의 바닥에서 보다 작은 폭을 가지며 바디 콘택 트렌치 아래에서 오믹 바디 콘택 주입물(ohmic body contact implant)을 갖는다. 오믹 바디 콘택 주입물의 수평 길이는 적어도 바디 콘택 트렌치의 보다 작은 폭이다.
본 발명의 다른 실시예에 따르면, 반도체 장치는 반도체 기판과, 반도체 기판 내에 형성된 적어도 2개의 게이트 트렌치를 포함한다. 각각의 트렌치는 게이트 전극을 포함한다. 반도체 장치는 또한 게이트 트렌치들 사이의 반도체 기판 내에 형성된 바디 콘택 트렌치를 포함한다. 바디 콘택 트렌치는 제1 깊이까지 실질적으로 일정한 측벽 경사를 갖는 것을 특징으로 한다. 반도체 장치는 바디 콘택 트렌치의 바닥으로부터 연장되는 반도체 기판 내에 형성된 바디 콘택 트렌치 연장부를 더 포함한다. 바디 콘택 트렌치 연장부의 측벽은 바디 콘택 트렌치의 측벽 경사와 분리되어 있다. 반도체 장치는 바디 콘택 트렌치 연장부 아래에 오믹 바디 콘택 주입물을 포함한다. 오믹 바디 콘택 주입물의 수평 길이는 적어도 제1 깊이에서의 바디 콘택 트렌치의 폭이다.
본 발명의 제1 방법 실시예에 따르면, 복수의 게이트 트렌치가 반도체 기판 내에 형성된다. 게이트 트렌치들 사이의 메사(mesa)에서 반도체 기판 내로 바디 콘택 트렌치가 형성된다. 바디 콘택 트렌치의 측벽에 스페이서가 증착된다. 스페이서를 이용하여 바디 콘택 트렌치를 통해 반도체 기판 내로 오믹 바디 콘택이 주입되어 이 주입물이 자기 정렬된다. 스페이서를 이용하여 바디 콘택 트렌치를 통해 반도체 기판 내로 바디 콘택 트렌치 연장부가 에칭되어, 주입 전에 에칭을 자기 정렬할 수 있다.
첨부 도면은 본 명세서에 통합되어 본 명세서의 일부를 형성하고, 본 발명의 실시예를 도시하며, 발명을 실시하기 위한 구체적인 내용과 함께 본 발명의 원리를 설명하는 역할을 한다. 달리 언급되지 않는 한, 도면은 일정한 비율로 도시되지 않는다.
도 1a는 본 발명의 실시예에 따른, 중간 제조 상태의 반도체 웨이퍼를 도시한 것이다.
도 1b는 본 발명의 실시예에 따른, 오믹 바디 콘택의 자기 정렬 주입을 도시한 것이다.
도 1c는 본 발명의 실시예에 따른, 바디 콘택 트렌치 연장부의 자기 정렬된 에칭부를 도시한 것이다.
도 1d는 본 발명의 실시예에 따른, 오믹 바디 콘택의 자기 정렬 주입을 도시한 것이다.
도 2는 본 발명의 실시예에 따른 예시적인 방법을 도시한 것이다.
이제 본 발명의 다양한 실시예들을 자세하게 참고하는데, 이들 예는 첨부된 도면에 도시되어 있다. 본 발명은 이들 실시예와 함께 설명하겠지만, 본 발명을 이들 실시예로 제한하려는 것은 아니다. 반대로, 본 발명은 첨부된 청구범위에 의해 정의된 본 발명의 사상 및 범위 내에 포함될 수 있는 대안, 변형 및 균등물을 포함하고자 한다. 또한, 이하의 본 발명의 상세한 설명에서, 본 발명의 완전한 이해를 제공하기 위해 다수의 특정 세부 사항을 설명한다. 그러나, 당업자는 본 발명이 이러한 특정 세부 사항들 없이 실시될 수도 있음을 인식할 것이다. 다른 예에서, 공지된 방법, 절차, 구성 요소 및 회로는 본 발명의 양태들을 불필요하게 모호하게 하지 않기 위해 상세히 설명되지 않았다.
표기 및 용어
예컨대, 프로세스(200)를 따르는 상세한 설명의 일부분은 절차, 단계, 논리 블록, 프로세싱, 동작 및 컴퓨터 메모리 상에서 수행될 수 있는 데이터 비트에 대한 동작의 다른 기호 표현과 관련하여 제공된다. 이들 설명 및 표현은 데이터 처리 기술 분야의 당업자가 자신들의 작업 내용을 다른 당업자에게 가장 효과적으로 전달하기 위해 사용하는 수단이다. 절차, 컴퓨터 실행 단계, 논리 블록, 프로세스, 동작 등은, 본원에서 그리고 일반적으로, 원하는 결과에 이르는 단계들 또는 명령들의 일관성있는 시퀀스로 이해하면 된다. 이 단계는 물리적 양을 물리적으로 조작해야 하는 단계이다. 이들 단계는 물리적 양의 물리적 조작을 요구하는 것들이다. 일반적으로, 반드시 그런 것은 아니지만, 이러한 양은 컴퓨터 시스템에서 저장, 전송, 결합, 비교 및 기타 조작될 수 있는 전기 또는 자기 신호의 형태를 취한다. 이들 신호는 주로 일반적으로 비트, 값, 요소, 기호, 문자, 용어, 숫자 등으로 사용되기 때문에, 때론 그렇게 지칭하는 것이 편리한 것으로 판명되었다.
그러나, 이들 용어들 및 유사한 용어들 모두는 적절한 물리량과 연관되며 이들 양에 적용되는 편리한 호칭일 뿐이라는 점을 염두에 두어야 한다. 다음의 논의에서 명백한 바와 같이 특별히 다르게 언급되지 않는 한, 본 발명 전반에 걸쳐 "형성", "증착(depositing)" 또는 "주입(implating)" 또는 "에칭" 또는 "처리(processing)" 또는 "개별화(singulating)" 또는 "채움(filling)" 또는 "조면화(roughening)" 또는 액세싱" 또는 "수행" 또는 "발생" 또는 "조정" 또는 "생성" 또는 "실행(executing)" 또는 "계속" 또는 "색인" 또는 "컴퓨팅" 또는 "번역" 또는 "계산" 또는 "결정" 또는 "측정" 또는 "수집" 또는 "운영" 등과 같은 용어를 사용하여 하는 논의는, 컴퓨터 시스템의 레지스터 및 메모리 내의 물리적(전자) 양으로 표현된 데이터를 컴퓨터 시스템 메모리 또는 레지스터 또는 다른 정보 저장, 전송 또는 디스플레이 장치 내의 물리적 양으로 유사하게 표현된 다른 데이터로 조작하고 변환하는 컴퓨터 시스템 또는 이와 유사한 전자 컴퓨팅 장치의 동작 및 프로세스를 나타낸다.
도면은 일정한 비율로 도시된 것이 아니며, 구조의 일부뿐만 아니라 이들 구조를 형성하는 다양한 층이 도면에 보여질 수 있다. 또한, 제조 프로세스 및 동작은 본 명세서에서 논의되는 프로세스 및 동작과 함께 수행될 수 있는데, 즉, 본 명세서에 도시되고 기술된 동작들 이전, 그 사이 및/또는 그 후에 다수의 프로세스 동작들이 존재할 수 있다. 중요한 것은 본 발명에 따른 실시예들은 이들을 크게 혼란시키지 않으면서 이들 다른(아마도 종래의) 프로세스 및 동작과 함께 구현될 수 있다는 것이다. 일반적으로, 본 발명에 따른 실시예들은 주변 프로세스들 및 동작들에 현저하게 영향을 주지 않으면서 종래 프로세스의 일부를 대체 및/또는 보충할 수 있다.
본 명세서에서 사용되는 문자 "n"은 n형 도펀트를 나타내고, 문자 "p"는 p형 도펀트를 나타낸다. 플러스 부호 "+" 또는 마이너스 기호 "-"는 각각 이러한 도펀트의 상대적으로 높거나 또는 상대적으로 낮은 농도를 나타내는 데 사용된다.
"채널"이라는 용어는 본 명세서에서 허용된 방식으로 사용된다. 즉, 전류는 채널의 FET 내에서 소스로부터 드레인으로 이동한다. 채널은 n형 또는 p형 반도체 재료로 형성될 수 있는데, 이에 따라 FET는 n 채널 또는 p 채널 디바이스로 분류된다. 일부 수치는 n 채널 디바이스, 구체적으로는 n 채널 수직 MOSFET의 맥락에서 논의하지만, 본 발명에 따른 실시예는 이에 한정되지 않는다. 즉, 본 명세서에 기술된 특징들은 p 채널 디바이스에 이용될 수도 있다. n 채널 디바이스에 대한 논의는 n 타입 도펀트 및 재료를 대응하는 p 타입 도펀트 및 재료로 대체함으로써 p 채널 디바이스에 쉽게 매핑될 수 있고, 그 반대도 가능하다.
"트렌치(trench)"라는 용어는 반도체 분야에서 2가지의 상이하지만 관련이 있는 의미를 갖는다. 일반적으로, 에칭과 같은 프로세스를 언급할 때, 트렌치라는 용어는 재료가 없는 부분, 예컨대 홀(hole) 또는 디치(ditch)를 의미하거나 지칭하는데 사용된다. 일반적으로 이러한 홀의 길이는 너비 또는 깊이보다 훨씬 크다. 그러나, 반도체 구조 또는 장치를 언급할 때 트렌치라는 용어는, 기판의 표면 아래에 배치되며, 기판과 상이한 복잡한 구성을 갖고 일반적으로 전계 효과 트랜지스터(FET)의 채널에 인접한, 고체의 수직 정렬 구조를 의미하거나 지칭하는데 사용된다. 이 구조는, 예컨대, FET의 게이트를 포함한다. 따라서, 트렌치 반도체 장치는, 일반적으로 트렌치가 아닌 메사 구조와 2개의 인접한 구조적 "트렌치"의 일부분, 예컨대 절반을 포함한다.
일반적으로 "트렌치"로 지칭되는 반도체 구조는 트렌치를 에칭한 다음 트렌치를 채움으로써 형성될 수 있지만, 본 발명의 실시예에 관하여 본 명세서에서 사용하는 구조적 용어는 그러한 프로세스를 의미하지 않고 그러한 프로세스에 한정되지 않는다.
도 1a 및 도 1b는 본 발명의 실시예에 따른, 자기 정렬된 바디 콘택을 갖는 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)(100)를 형성하는 예시적인 방법을 도시한 것이다. 도 1a는 예시적인 반도체 장치(100)의 일부분을 예시한다. 도 1a에서, 반도체 웨이퍼는 잘 알려진 방법에 의해 중간 상태가 된다. 예컨대, 에피택셜층(110)과 같은 n형 에피택셜층이 고농도로 도핑된 N+ 실리콘 기판, 예컨대 기판(101) 위에 성장한다. 하드 마스크 산화물이 성장하고 포토리소그래픽 프로세스를 사용하여 트렌치 영역 밖의 모든 영역에서 포토레지스트를 패터닝한다. 플라즈마 에칭 단계를 사용하여 산화물을 제거한다. 예컨대 깊이가 약 1.5 내지 2㎛인, 트렌치(120)와 같은 다수의 트렌치가 실리콘 내로 에칭된다. 드리프트 영역, 예컨대 드리프트(drift)(125)가 트렌치들 사이에 남겨진다. 포토레지스트 및 하드 마스크를 제거한 후, 화학 기상 증착(CVD)에 의해 두꺼운 바닥 산화물이 트렌치 내에 성장하거나 증착된다. 도핑된 제1 폴리실리콘, 예컨대 폴리실리콘(155)이 증착되고, 예컨대 화학적 기계적 연마(CMP) 및/또는 폴리실리콘 에치 백이 수행되어 폴리실리콘의 상부면을 주 표면(105)에 정렬시킨다.
포토리소그래픽 프로세스를 이용하여 바닥 소스 픽업 영역 위에 포토레지스트를 배치하고, 플라즈마 에칭 단계를 이용하여, 예컨대 이 영역 외부의 폴리실리콘 재료를 약 0.9㎛ 에칭한다. 웨이퍼를 세정한 후, 포토리소그래픽 프로세스를 이용하여 제거될 필요가 있는 두꺼운 측벽 산화물 영역 외의 모든 영역에 포토레지스트를 남기고, 습식 에칭을 이용하여 산화물을 에칭한다. 웨이퍼를 세정한 후, 게이트 산화물이 성장하고, 이어서 폴리실리콘(150)과 같은 제2 도핑된 폴리실리콘을 성장 또는 증착한다. CMP(chemical mechanical polishing) 및/또는 폴리실리콘 에치 백을 수행하여 폴리실리콘의 상부면을 주 표면(105)에 정렬한다. 포토리소그래픽 프로세스를 이용하여 게이트 픽업 영역 위에 포토레지스트를 남기고, 플라즈마 에칭 단계를 이용하여, 예컨대 이 영역 외부의 폴리실리콘 재료를 약 0.2㎛ 에칭하여 예컨대, 바디 콘택 트렌치(190)를 형성한다.
이어서, N+ 소스 주입물을 이용하여 소스 영역을 형성하는데, 예컨대 이온 주입 및 어닐링에 의해 소스 영역(130)을 형성한다. 산화물 표면을 증착하고 화학적 기계적 연마(CMP) 및/또는 산화물 에치백을 수행하여 산화물 표면을 주 표면(105)에 정렬시킨다. 바디 P 주입물을 이용하여 바디 영역, 예컨대 바디 영역(140)을 형성한다. 저온 산화물(low temperature oxide)(LTO) 및 BPSG(borophosphosilicate)를 증착한다. 포토리소그래픽 프로세스를 이용하여 소스 접촉 영역 외부의 영역에 포토레지스트를 도포하고, 플라즈마 에칭을 이용하여 이 영역 외부의 산화물을 에칭한다. 이어서 실리콘 에칭을 이용하여, 자기 정렬된 하드 마스크로서 게이트 폴리(150) 위의 게이트 트렌치(120)의 산화물을 사용하여 자기 정렬된 바디 콘택 트렌치(190)를 형성한다.
트렌치(120)는 웨이퍼의 주 표면(105)으로부터 적절한 깊이까지 연장된다. 일부 실시예에서, 트렌치는 선택적인 에피택셜층(110)에서 종료될 수 있다. 에피택셜 층(110)은 기판(101) 상에 형성될 수 있다. 각각의 트렌치(120)는 일반적으로 게이트로 알려진 하나 이상의 폴리실리콘 영역을 가질 수 있다. 폴리(150)는 전형적으로 예컨대 MOSFET의 게이트 단자에 결합된다. 선택적인 폴리(155)는 존재한다면, 예컨대 MOSFET의 소스 단자와 같은 DC 전압에 결합될 수 있다. 이러한 구성에서, 폴리(155)는 일반적으로 "차폐 게이트(shield gate)"로 알려져 있거나 또는 그렇게 지칭된다. 도시된 바와 같이 액티브 게이트 및 차폐 게이트를 포함하는 MOSFET은 일반적으로 "스플릿 게이트(split gate)" MOSFET으로 알려져 있거나 또는 그렇게 지칭된다. 본 발명에 따른 실시예는 단일 게이트 MOSFET 및 스플릿 게이트 MOSFET뿐만 아니라 다른 게이트 구성을 갖는 트렌치 MOSFET에도 매우 적합하다는 것을 이해해야 한다. 예컨대, 본 발명에 따른 실시예들은, 예컨대, 전체가 본 명세서에 참고로 포함된, 공동 출원인 Bobde 등에 의해 2012년 4월 20일 출원되어 계류 중인 "Hybrid Split Gate Semiconductor"라는 명칭의 미국 특허출원 제13/460,567호에 개시된 하이브리드 스플릿 게이트에 매우 적합하다.
종래 기술에 따르면, 바디 콘택 트렌치(190)는 오믹 바디 콘택의 주입물을 안내하도록 사용되고 나중에 소스 메탈로 채워지며, 따라서 MOSFET의 바디 및 소스가 동일한 전위에 있게 된다. 그러나, 이러한 종래의 프로세스는, 너무 크고 채널 영역에 너무 가까운 바디 콘택을 생성하는 경향이 있어, 바람직하지 않게 채널 저항 및 임계 전압을 증가시킨다.
(바디 영역(140)에서의 전류는 균일하지 않고, 채널의 주된 부분이 트렌치(120) 근처, 예컨대, 게이트(150)의 전기장이 가장 강한 곳에 형성되는 것을 알 수 있다. 따라서, 트렌치(120)에 더 가까운 바디 콘택 부분은 FET 동작에 더 큰 영향을 미친다.)
도 1b는 본 발명의 실시예에 따른, 오믹 바디 콘택(170)의 자기 정렬 주입을 도시한 것이다. 도 1b는 예시적인 반도체 장치(100)의 일부분을 나타낸다. 스페이서(160)가 바디 콘택 트렌치(190)의 측벽에 형성된다. 스페이서(160)는 후속하는 바디 콘택(170)의 주입을 위한 마스크로서 적합한 임의의 재료 및 두께를 가질 수 있다. 적절한 재료는 예컨대 약 300Å 내지 600Å(0.03㎛ 내지 0.06㎛) 두께의 CVD 산화물 및/또는 질화물을 포함할 수 있다. 스페이서(160)는, 오믹 콘택(170)를 형성하기 위해, 예컨대 이플루오르화 붕소(BF2)의 P+ 주입을 위한 마스크로서 이용된다.
이러한 새로운 방식으로, 옴 접촉 바디 콘택 주입물(170)은 종래 기술과 비교하여 수평 길이가 감소되고, 채널 영역으로부터 더 멀리 떨어져 있다. 예컨대, 종래 기술에서는, 오믹 바디 콘택 주입물은 트렌치(120)로부터 거리 d1이었을 것이다. 본 발명의 실시예에 따르면, 오믹 콘택 주입물(170)은 트렌치로부터 더 먼 거리 d1+d2이다. 바람직하게, 바디 콘택의 해로운 영향이 종래 기술에 비해 감소된다.
또한, 본 발명의 실시예에 따르면 종래 기술에 비해 오믹 바디 콘택 주입물이 트렌치로부터 더 멀리 분리되므로, 주입물이 종래 기술에 비해 보다 높은 도펀트 농도 및/또는 보다 높은 주입 에너지로 형성될 수 있다. 예컨대, 본 발명에 따른 실시예들은, 그 전체가 본 명세서에 참고로 포함된, 공동 출원인 Terrill 및 Guan에 의해 2013년 10월 21일 출원되어 계류중인 "Semiconductor Structure with High Energy Dopant Implantation"라는 명칭의 미국 특허출원 제14/058,933호에 개시된 시스템 및 방법에 매우 적합하다. 예컨대, 종래의 이플루오르화 붕소(BF2)는 약 20keV의 에너지에서 약 2e14cm-2의 도즈량으로 수행될 수 있다. 반면에, 본 발명에 따른 실시예는 약 20 내지 60 keV의 에너지로 약 2e14 내지 6e14cm-2의 도즈량까지 이플루오르화 붕소(BF2)를 주입할 수 있다.
도 1c 및 1d는 본 발명의 실시예에 따른, 스페이서와 자기 정렬된 바디 콘택을 갖는 트렌치 MOSFET(100)을 형성하는 예시적인 방법을 도시한 것이다. 도 1c 및 1d에서, 프라임 기호(')를 갖는 참조 번호로 표시된 구조는 이러한 기호가 없는 참조 번호로 표시된 도 1a 및 1b의 구조와 유사하다. 전술한 바와 같이, 도 1a는 중간 상태의 반도체 웨이퍼(100)를 도시한 것이다. 도 1c는 예시적인 반도체 장치(100)의 일부를 도시한 것이다. 도 1c는 바디 콘택 트렌치(190')의 자기 정렬 연장부(195)를 나타낸다. 스페이서(160')는 바디 콘택 트렌치(190')의 측벽에 형성된다. 스페이서(160')는 에피택셜 층(110)의 에칭 및 후속하는 바디 콘택(170')의 주입을 위한 마스크로서 적합한 임의의 재료 및 두께일 수 있다. 적절한 재료는, 예컨대 약 300Å 내지 600Å(0.03㎛ 내지 0.06㎛) 두께의 CVD 산화물 및/또는 질화물을 포함한다.
도 1c는 본 발명의 실시예에 따른 바디 콘택 트렌치 연장부(195)의 자기 정렬 에칭을 나타낸다. 도 1c에 도시된 바와 같이, 스페이서(160')는 바디 콘택 트렌치(190')를 통해 바디 콘택 트렌치 연장부(195)를 자기 정렬하는데 이용된다. 바디 콘택 트렌치 연장부(195)를 형성하기 위해 임의의 적절한 프로세스, 예컨대 플라즈마 에칭이 사용될 수 있다. 바디 콘택 트렌치 연장부(195)는 바디 다이오드의 항복 전압에 부정적인 영향을 미치지 않을 임의의 적절한 깊이, 예컨대 약 0.3㎛까지의 깊이를 가질 수 있다.
도 1d는 본 발명의 실시예에 따른, 오믹 바디 콘택(170')의 자기 정렬 주입을 도시한 것이다. 도 1d는 예시적인 반도체 장치(100)의 일부분을 나타낸다. 오믹 바디 콘택(170')은 바디 콘택 트렌치(190')를 통해 그리고 바디 콘택 트렌치 연장부(190)를 통해 바디 콘택 트렌치 연장부(190)의 바닥에 있는 에피택셜 층(110)으로 주입된다. 스페이서(160')는 오믹 콘택(170')을 형성하기 위해, 예컨대 이플루오르화 붕소(BF2)의 P+ 주입을 위한 마스크로서 이용된다.
이러한 새로운 방식으로, 오믹 바디 콘택 주입물(170')은 종래 기술에 비해 수평 길이가 감소되고 채널 영역으로부터 더 멀어진다. 예컨대, 종래 기술에서는, 오믹 바디 콘택 주입물은 트렌치(120)로부터 거리(d1)(도 1b 참고)만큼 떨어져 있을 것이다. 본 발명의 실시예에 따르면, 오믹 바디 콘택 주입물(170')은 트렌치로부터 더 먼 거리, 즉, d1+d3 만큼 떨어진다. 트렌치(120)의 측벽의 경사진 성질로 인해, 오믹 바디 콘택 주입물(170')의 깊이가 증가하면 트렌치(120)로부터의 분리가 더욱 증가한다. 따라서, 치수 d3이 d1(도 1b 참고)보다 더 크다. 바람직하게는, 바디 콘택의 유해한 영향이 종래 기술에 비해 감소되고, 도 1b의 실시예에 비해 향상될 수 있다.
또한, 본 발명의 실시예들에 따르면, 바디 콘택 트렌치(190')는, 바디 콘택 트렌치 연장부(195)로부터 이용 가능한 여분의 깊이로 인해, 예컨대, 종래 기술의 비교 가능한 바디 콘택 트렌치보다 덜 깊게 만들어 질 수 있다. 예컨대, 바디 콘택 트렌치(190')의 깊이와 연장부(195)의 깊이의 합은 종래 기술의 비교 가능한 바디 콘택 트렌치와 거의 동일할 수 있다. 예컨대, 종래 기술에서, 바디 콘택 트렌치는 주 표면(105) 아래 약 0.5㎛일 수 있다. 본 발명의 실시예에 따르면, 바디 콘택 트렌치(190') 깊이와 연장부(195)의 깊이의 합이 주 표면(105)보다 약 0.5㎛ 아래이고, 바디 콘택 트렌치(190')가 주 표면(105)보다 약 0.25㎛ 아래에 있을 수 있는데, 예컨대, 종래 기술의 바디 콘택 트렌치보다 더 낮은 깊이를 가질 수 있다.
예를 들어, 바디 콘택 트렌치(190)는 깊이가 약 0.5㎛ 일 수 있다. 바디 콘택 트렌치(190')에 대한 예시적인 깊이는 약 0.25㎛이다. 바디 콘택 트렌치 연장부(195)는 예컨대 약 0.25㎛ 깊이일 수 있다.
덜 깊은 바디 콘택 트렌치를 형성하는 것은, 예컨대, 트렌치를 형성하는데 있어서 처리 시간을 감소시키는 것, 더 큰 소스 주입 영역(130'), 개선된 소스 주입 효과 및 낮은 "on" 저항을 포함한 트렌치 MOSFET의 구조 및 처리에 엄청난 이점을 가질 수 있다.
오믹 바디 콘택(170 또는 170')를 형성한 후, 질화물 스페이서에 대해서는 고온 인산(H3PO4)을 그리고/또는 산화물 스페이서에 대해서는 BOE(Buffered Oxide Etch) 또는 묽은 불화 수소산(HF)을 사용하는 습식 에칭에 의해 스페이서가 제거된다. 트렌치 MOSFET을 제조하기 위한 나머지 동작들은 잘 알려져 있다. 예컨대, 포토리소그래픽 프로세스를 이용하여 게이트 픽업 영역의 외부 영역에 포토레지스트의 패턴을 증착시키고, 플라즈마 에칭을 이용하여 이 영역 외부의 산화물을 에칭할 수 있다. 웨이퍼를 세정한 후에, 예컨대 묽은 불화 수소(HF) 전처리를 사용하여, 티타늄 층 및 티타늄-질화물 층을 증착할 수 있다. 급속 열 어닐링을 이용하여 티타늄-실리사이드 접촉을 형성할 수 있다. CVD를 통해 콘택을 완전히 채우기에 충분한 두께의 텅스텐 층을 증착할 수 있다. 그 후 텅스텐을 평면화하여 텅스텐이 콘택 내에 남아있도록 텅스텐을 다시 에칭한다. 티타늄 층 및 두꺼운 알루미늄 층을 증착할 수 있다. 포토리소그래픽 프로세스를 이용하여 금속화 영역 위에 포토레지스트를 남기고, 플라즈마 및/또는 습식 에칭을 이용하여 이 영역의 외부의 알루미늄 및 티타늄 층을 제거할 수 있다.
도 2는 본 발명의 실시예에 따른 예시적인 방법(200)을 도시한 것이다. 단계(210)에서, 도 1a에 도시된 바와 같은 복수의 게이트 트렌치, 예컨대 게이트 트렌치(120)가 반도체 기판 내에 형성된다. 트렌치는, 일부 실시예에서, 예컨대, 깊이가 약 1.5㎛ 내지 2㎛일 수 있다. 220에서, 바디 콘택 트렌치, 예컨대 도 1a에 도시된 바디 콘택 트렌치(190) 또는 도 1c에 도시된 바디 콘택 트렌치(190')가 반도체 기판 내 게이트 트렌치들 사이의 메사에 형성된다.
230에서, 스페이서, 예컨대 도 1b에 도시된 스페이서(160)가 바디 콘택 트렌치, 예컨대 도 1a에 도시된 바디 콘택 트렌치(190)의 측벽 상에 증착된다. 스페이서는 일부 실시예에서, 예컨대 0.03㎛ 내지 0.06㎛ 범위의 두께를 가질 수 있다. 몇몇 실시예에서, 바디 콘택 트렌치는, 예컨대 웨이퍼의 주 표면으로부터 약 0.2㎛ 내지 0.6㎛까지 연장될 수 있다.
선택적인 240에서, 바디 콘택 트렌치 연장부, 예컨대 도 1c에 도시된 바디 콘택 트렌치 연장부(195)가 바디 콘택 트렌치, 예컨대, 도 1c에 도시된 바디 콘택 트렌치(190')를 통해 반도체 기판 내로 에칭되며, 이들 스페이스를 이용하여 에칭을 자기 정렬한다. 바디 콘택 트렌치 연장부는, 일부 실시예들에서 바디 콘택 트렌치의 바닥 아래로 예컨대 약 0.1㎛ 내지 0.2㎛ 연장될 수 있다.
250에서, 오믹 바디 콘택, 예컨대 도 1b에 도시된 오믹 바디 콘택(170)이 바디 콘택 트렌치를 통해 반도체 기판 내로 주입되며, 스페이서를 이용하여 주입물을 자기 정렬한다. 선택적인 260에서, 스페이서는, 예컨대, 질화물 스페이서에 대해서는 고온 인산(H3PO4) 및/또는 산화물 스페이서에 대해서는 BOE(Buffered Oxide Etch) 또는 묽은 불화 수소산(HF)을 사용하는 습식 에칭을 통해 제거된다.
본 발명에 따른 실시예는 자기 정렬 바디 콘택을 갖는 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 위한 시스템 및 방법을 제공한다. 또한, 본 발명에 따른 실시예들은 바디 콘택 주입물 및 게이트 트렌치 사이가 더 많이 분리된 자기 정렬된 바디 콘택을 갖는 트렌치 MOSFET을 위한 시스템 및 방법을 제공한다. 또한, 본 발명에 따른 실시예들은 보다 미세한, 예컨대 더 작은 게이트간 피치 치수에서 개선된 성능을 갖는 자기 정렬된 바디 콘택을 갖는 트렌치 MOSFET 을 위한 시스템 및 방법을 제공한다. 또한, 본 발명에 따른 실시예는 집적 회로 설계, 제조 및 테스트의 기존 시스템 및 방법과 호환 가능하고 보완적인 자기 정렬 바디 콘택을 갖는 트렌치 MOSFET을 위한 시스템 및 방법을 제공한다.
이상, 본 발명의 다양한 실시예를 설명하였다. 본 발명은 특정 실시예로 설명되었지만, 본 발명은 이러한 실시예에 의해 한정되는 것으로 해석되어서는 안 되며, 오히려 이하의 청구 범위에 따라 해석되어야 한다.

Claims (22)

  1. 반도체 장치로서,
    반도체 기판과,
    상기 반도체 기판 내에 형성된 적어도 2개의 게이트 트렌치들 - 상기 적어도 2개의 게이트 트렌치들의 개별 트렌치는 제각기의 게이트 전극을 포함함 - 과,
    상기 게이트 트렌치들 사이의 상기 반도체 기판 내에 형성된 바디 콘택 트렌치 - 상기 바디 콘택 트렌치는 상기 바디 콘택 트렌치의 바닥에서 더 작은 폭을 가짐 - 와,
    상기 바디 콘택 트렌치 아래의 오믹 바디 콘택 주입물(ohmic body contact implant)을 포함하고,
    상기 오믹 바디 콘택 주입물의 수평 크기는 상기 바디 콘택 트렌치의 바닥에서의 상기 더 작은 폭보다 크지 않고,
    상기 오믹 바디 콘택 주입물은 상기 바디 콘택 트렌치의 측벽 상의 복수의 스페이서를 이용하여 상기 바디 콘택 트렌치 아래에 형성되고, 상기 복수의 스페이서는 상기 오믹 바디 콘택 주입물이 형성된 후에 완전히 제거되고,
    상기 오믹 바디 콘택 주입물의 수평 크기는 상기 바디 콘택 트렌치의 상기 더 작은 폭과 상기 스페이서의 양측 두께만큼 차이나는
    반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 스페이서는 0.03㎛ 내지 0.06㎛ 범위의 두께를 갖는
    반도체 장치.
  4. 제3항에 있어서,
    상기 반도체 장치는 상기 오믹 바디 콘택 주입물의 바닥 아래의 깊이에서 상기 게이트 트렌치들 사이에서 연장하는 바디 영역을 더 구비하고,
    상기 게이트 전극은 상기 오믹 바디 콘택 주입물의 깊이보다 더 깊은 깊이까지 연장되는
    반도체 장치.
  5. 제1항에 있어서,
    상기 스페이서는 질화물을 포함하는
    반도체 장치.
  6. 제1항에 있어서,
    상기 스페이서는 화학 기상 증착(CVD) 산화물을 포함하는
    반도체 장치.
  7. 제1항에 있어서,
    상기 게이트 트렌치들 중 적어도 하나에서, 상기 게이트 전극 아래에 배치되고 상기 게이트 전극과 전기적으로 절연되는 차폐 전극(shield electrode)을 더 포함하는
    반도체 장치.
  8. 반도체 장치로서,
    반도체 기판과,
    상기 반도체 기판 내에 형성된 적어도 2개의 게이트 트렌치들 - 상기 적어도 2개의 게이트 트렌치들의 개별 트렌치는 제각기의 게이트 전극을 포함함 - 과,
    상기 게이트 트렌치들 사이의 상기 반도체 기판 내에 형성되고, 제1 깊이까지 실질적으로 일정한 측벽 경사를 갖는 바디 콘택 트렌치와,
    상기 반도체 기판 내에 형성되며 상기 바디 콘택 트렌치의 바닥으로부터 연장되는 바디 콘택 트렌치 연장부 - 상기 바디 콘택 트렌치 연장부의 측벽은 상기 바디 콘택 트렌치의 상기 측벽 경사와 분리되어 있음 - 와,
    상기 바디 콘택 트렌치 연장부 아래의 오믹 바디 콘택 주입물을 포함하되,
    상기 오믹 바디 콘택 주입물의 수평 크기는 상기 제1 깊이에서의 상기 바디 콘택 트렌치의 폭 이하인
    상기 오믹 바디 콘택 주입물은 상기 바디 콘택 트렌치의 측벽 상의 복수의 스페이서를 이용하여 상기 바디 콘택 트렌치 연장부 아래에 형성되고, 상기 복수의 스페이서는 상기 오믹 바디 콘택 주입물이 형성된 후에 완전히 제거되고,
    상기 오믹 바디 콘택 주입물의 수평 크기는 상기 제1 깊이에서의 상기 바디 콘택 트렌치의 폭과 상기 스페이서의 양측 두께만큼 차이나는
    반도체 장치.
  9. 삭제
  10. 제8항에 있어서,
    상기 바디 콘택 트렌치 연장부의 상기 측벽은 상기 바디 콘택 트렌치의 대응하는 측벽으로부터 상기 스페이서의 두께만큼 오프셋되는
    반도체 장치.
  11. 제8항에 있어서,
    상기 바디 콘택 트렌치 연장부의 상기 측벽의 경사는 상기 바디 콘택 트렌치의 상기 측벽 경사와 상이한
    반도체 장치.
  12. 제8항에 있어서,
    상기 바디 콘택 트렌치 연장부의 상기 측벽의 경사는 실질적으로 수직인
    반도체 장치.
  13. 제8항에 있어서,
    상기 바디 콘택 트렌치 연장부는 상기 제1 깊이 아래로 0.1㎛ 내지 0.3㎛만큼 연장되는
    반도체 장치.
  14. 제8항에 있어서,
    상기 게이트 트렌치들 중 적어도 하나에서, 상기 게이트 전극 아래에 배치되고 상기 게이트 전극과 전기적으로 절연되는 차폐 전극을 더 포함하는
    반도체 장치.
  15. 방법으로서,
    반도체 기판 내에 복수의 게이트 트렌치들을 형성하는 단계와,
    상기 게이트 트렌치들 사이의 메사에서 상기 반도체 기판 내로 바디 콘택 트렌치 - 상기 바디 콘택 트렌치는 상기 바디 콘택 트렌치의 바닥에서 더 작은 폭을 가짐 - 를 형성하는 단계와,
    상기 바디 콘택 트렌치의 측벽 상에 스페이서를 증착하는 단계와,
    상기 스페이서를 이용하여 상기 바디 콘택 트렌치를 통해 상기 반도체 기판 내로 오믹 바디 콘택을 주입하여 상기 주입을 자기 정렬(self-align)하는 단계와,
    상기 주입 후에 상기 스페이서를 완전히 제거하는 단계를 포함하고,
    상기 오믹 바디 콘택의 수평 크기는 상기 바디 콘택 트렌치의 상기 더 작은 폭과 상기 스페이서의 양측 두께만큼 차이나는
    방법.
  16. 제15항에 있어서,
    상기 스페이서를 이용하여 상기 바디 콘택 트렌치를 통해 상기 반도체 기판을 에칭하여 바디 콘택 트렌치 연장부를 형성하여 상기 에칭을 자기 정렬하는 단계를 더 포함하는
    방법.
  17. 제16항에 있어서,
    상기 바디 콘택 트렌치 연장부의 측벽은 상기 바디 콘택 트렌치의 상기 측벽보다 더 수직인
    방법.
  18. 제16항에 있어서,
    상기 바디 콘택 트렌치 연장부의 폭은 적어도 상기 바디 콘택 트렌치의 폭인
    방법.
  19. 삭제
  20. 제15항에 있어서,
    상기 제거하는 단계는 고온(hot) 인산(H3PO4)을 사용하는 습식 에칭을 포함하는
    방법.
  21. 제15항에 있어서,
    상기 제거하는 단계는 BOE 또는 희석된(dilute) HF를 사용하는 습식 에칭을 포함하는
    방법.
  22. 제16항에 있어서,
    상기 바디 콘택 트렌치의 깊이는 0.2 내지 0.6 ㎛ 인 방법.
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