CN109166926A - 一种屏蔽栅功率器件 - Google Patents
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Abstract
本发明属于功率半导体技术领域，本发明针对常规的屏蔽栅功率器件的元胞密度和电流能力受到限制的问题，提供了一种屏蔽栅功率器件，通过在常规的屏蔽栅元胞结构之间设置一个或多个TMOS元胞结构，在相同的芯片面积下提高沟道密度，使该结构在具有屏蔽栅MOS的较低的栅漏电容、较高的击穿电压、较低的导通电阻的同时，提高其元胞密度和电流能力。
Description
技术领域
本发明属于功率半导体技术领域，具体涉及一种屏蔽栅功率器件。
背景技术
功率半导体器件是进行功率处理的半导体器件，其结合微电子技术与电力电子技术，构成了电力电子技术的基础和核心。功率DMOS因其开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好等优点，在功率变换领域起到重要作用。其发展过程是在保持自身优点的基础上不断提高耐压降低损耗的过程。传统的VDMOS器件是一种采用双扩散工艺的平面结构，它是第一个成功商业应用的功率MOSFET，对功率MOSFET的发展起到了关键的推动作用，但是其内部JFET区的存在使器件的导通电阻较大，这为槽栅功率器件的发展提供了机会。Trench MOSFET(TMOS)采用U型沟槽结构，导电沟道为纵向沟道，因其结构中消除了JFET区而使器件导通损耗较低而发展起来，广泛应用于低压领域。由于该器件结构具有纵向沟道，使沟道长度不再成为制约元胞尺寸减小的因素，因此器件的台面宽度可以很小，可以尽可能地减小元胞尺寸来提高元胞密度，使其电流处理能力增大。但由于其栅电极和漏电极之间较强的耦合效应，导致栅漏电容较大，降低了器件的开关速度和开关损耗。
在低压和超低压方向，漏源通态电阻Rds(on)和栅电荷Qg是两个重要参数。减小Rds(on)有利于降低通态损耗，减小Qg则有利于降低开关损耗。但是，对于常规TMOS来说，其栅电极和漏电极之间较强的耦合效应导致栅漏电容较大，而Rds(on)的减小又依赖于元胞密度的增大，因此Rds(on)和Qg的优化存在一定的矛盾关系。为了提高TMOS的性能，国内外提出了屏蔽栅MOS(Split-gate MOSFET，SG-MOS)结构，利用其下层的多晶层(Shield)作为“体内场板”来调节漂移区的电场，使其分布更加均匀，所以Split-gate结构通常具有低的导通电阻和高的击穿电压。下层的多晶硅“体内场板”通常接源极电位，与普通TMOS结构相比，SG-MOS减小了栅极与漏极的覆盖区域，可以得到较小的栅漏电容，使开关速度以及开关损耗都能大幅度提升。但是，为了提高下层氧化层的可靠性以及降低输出电容，保证其具有一定的耐压能力，下层多晶“体内场板”周围的绝缘介质层一般较厚，由于刻蚀和填充高的深宽比沟槽会受到工艺条件的限制，下层多晶硅场板的宽度不可能很小，这就使元胞尺寸的进一步减小受到工艺条件以及器件介质层可靠性的限制，从而使器件的元胞密度和电流能力受到限制。
发明内容
鉴于上文所述，本发明结合TMOS和SG-MOS两者的优点，针对常规的屏蔽栅功率器件的元胞密度和电流能力受到限制的问题，提供了一种新型的屏蔽栅功率器件，通过在常规的SG-MOS元胞结构之间设置一个或多个TMOS元胞结构，使该结构在具有SG-MOS的较低的栅漏电容、较高的击穿电压、较低的导通电阻的同时，提高器件的元胞密度和电流能力。
为了实现上述目的，本发明采用如下技术方案：
一种屏蔽栅功率器件，包括自下而上依次层叠设置的金属化漏极1、第一导电类型半导体重掺杂衬底2、第一导电类型半导体漂移区3和金属化源极11；所述第一导电类型半导体漂移区3的上层具有第二导电类型半导体体区4；所述第二导电类型半导体体区4上层具有第二导电类型半导体重掺杂接触区5和与之接触的第一导电类型半导体重掺杂源区6，相邻第二导电类型半导体体区4之间具有第一槽栅结构或深度小于第一槽栅结构的第二槽栅结构，所述第一槽栅结构中自上而下具有第一介质层9、控制栅电极71、屏蔽栅电极8和第二介质层10，所述控制栅电极71位于第一介质层9中，所述屏蔽栅电极8位于第二介质层10中，且上表面与第一介质层9接触；所述控制栅电极71上表面的结深小于第一导电类型半导体重掺杂源区6下表面的结深，控制栅电极71下表面的结深大于第二导电类型半导体体区4下表面的结深；所述第二槽栅结构包括槽栅电极72和包围槽栅电极72的第一介质层9；所述栅电极72的上表面和下表面与控制栅电极71的上、下表面保持在同一水平线上，所述第一导电类型半导体重掺杂源区6与相邻的槽栅结构相接触；所述第二导电类型半导体重掺杂接触区5、第一导电类型半导体重掺杂源区6和槽栅结构的上表面均与金属化源极11接触；任意两个邻近的第一槽栅结构之间具有一个或多个第二槽栅结构。
进一步地，第一槽栅结构中的控制栅电极71的横向宽度大于槽栅电极72的横向宽度。
进一步地，第一介质层9和第二介质层10为不同的介质材料。
进一步地，本发明中第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体，使得所述终端结构用作N沟道超结器件的终端结构；或者第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体，使得所述终端结构用作P沟道超结器件的终端结构。
相比现有技术，本发明的有益效果是：
本发明通过在常规的SG-MOS元胞结构之间设置一个或多个TMOS元胞结构，使该结构在具备SG-MOS的较低的栅漏电容、较高的击穿电压、较低的导通电阻的同时，提高器件的元胞密度和电流能力。另外，该器件结构的制备工艺与传统屏蔽栅器件制作工艺兼容，不需要多余的工艺步骤，有利于实现工业化生产。
附图说明
图1是本发明实施例1提供的一种屏蔽栅功率器件结构示意图；
图2是本发明实施例1提供的屏蔽栅功率器件正向导通时的电流流向示意图；
图3是本发明实施例2提供的一种屏蔽栅功率器件结构示意图；
图中，1为金属化漏极，2为第一导电类型半导体重掺杂衬底，3为第一导电类型半导体漂移区，4为第二导电类型半导体体区，5为第二导电类型半导体重掺杂接触区，6为第一导电类型半导体重掺杂源区，71为控制栅电极，72为槽栅电极，8为屏蔽栅电极，9为第一介质层，10为第二介质层，11为金属化源极。
具体实施方式
为了使本发明的内容以及原理更加清楚，下面结合附图和具体实施例，对本发明的技术方案进行详细描述。
实施例1：
本实施例提供一种如图1所示的屏蔽栅功率器件，包括自下而上依次层叠设置的金属化漏极1、第一导电类型半导体重掺杂衬底2、第一导电类型半导体漂移区3和金属化源极11；所述第一导电类型半导体漂移区3的上层具有第二导电类型半导体体区4；所述第二导电类型半导体体区4上层具有第二导电类型半导体重掺杂接触区5和与之接触的第一导电类型半导体重掺杂源区6，相邻第二导电类型半导体体区4之间具有第一槽栅结构或深度小于第一槽栅结构的一个第二槽栅结构，第一槽栅结构和第二槽删结构在相邻第二导电类型半导体体区4之间交替排列，任意两个相邻的第一槽栅结构和第二槽栅结构之间均具有第二导电类型半导体体区4，所述第一槽栅结构中自上而下具有第一介质层9、控制栅电极71、屏蔽栅电极8和第二介质层10，所述控制栅电极71位于第一介质层9中，所述屏蔽栅电极8位于第二介质层10中，且上表面与第一介质层9接触；所述控制栅电极71上表面的结深小于第一导电类型半导体重掺杂源区6下表面的结深，控制栅电极71下表面的结深大于第二导电类型半导体体区4下表面的结深；所述第二槽栅结构包括槽栅电极72和包围槽栅电极72的第一介质层9；所述栅电极72的上表面和下表面与控制栅电极71的上、下表面保持在同一水平线上，所述第一导电类型半导体重掺杂源区6与相邻的槽栅结构相接触；所述第二导电类型半导体重掺杂接触区5、第一导电类型半导体重掺杂源区6和槽栅结构的上表面均与金属化源极11接触；第一槽栅结构中的控制栅电极71的横向宽度大于槽栅电极72的横向宽度。第一介质层9和第二介质层10为相同的介质材料。
本文以N沟道屏蔽栅功率器件结构为例结合实施例1进一步对原理进行说明，本领域技术人员可根据下文公开内容得到N沟道屏蔽栅功率器件结构的原理。
常规TMOS器件因其器件结构中消除了JFET区域电阻使导通电阻大大减小而在低压领域使用广泛。由于该器件结构具有纵向沟道，使沟道长度不再成为制约元胞尺寸减小的因素，因此器件的台面宽度可以很小，元胞密度和电流能力较大。但由于其栅电极和漏电极之间较强的耦合效应，导致栅漏电容较大，降低了器件的开关速度和开关损耗。另外，槽栅电极底部尖端出现的电场集中也可能会导致器件击穿电压降低。
常规屏蔽栅功率器件因其屏蔽栅电极可作为“体内场板”来调节漂移区的电场分布均匀，所以通常也具有更低的导通电阻和更高的击穿电压。与普通TMOS器件相比，SG-MOS器件减小了栅极与漏极的覆盖区域，可以得到较小的栅漏电容，使开关速度以及开关损耗都能大幅度提升。但是，为了提高其屏蔽栅电极周围的绝缘介质层的可靠性以及降低输出电容，保证其具有一定的耐压能力，下层多晶“体内场板”周围的绝缘介质层一般较厚，由于刻蚀和填充高的深宽比沟槽会受到工艺条件的限制，下层多晶硅场板的宽度不可能很小，这就使元胞尺寸的进一步减小受到工艺条件以及器件介质层可靠性的限制，从而使器件的元胞密度和电流能力受到限制。
为此，本发明结合TMOS和SG-MOS两者的优点，针对常规的屏蔽栅功率器件的元胞密度和电流能力受到限制的问题，提供了一种新型的屏蔽栅功率器件，通过在常规的SG-MOS元胞之间设置一个或多个TMOS元胞结构，使该结构在具有SG-MOS的较低的栅漏电容、较高的击穿电压、较低的导通电阻的同时，提高其元胞密度和电流能力。器件正向导通时，第一槽栅结构和第二槽栅结构两侧的纵向沟道均开启，电流从器件漏极经N型漂移区、沟道、N+源区流向器件源极，如图2所示。由于控制栅电极71的横向宽度受限于周围介质层厚度以及工艺条件，而槽栅电极72的横向宽度可以很小，在同样的芯片面积下，器件的沟道密度得以增大，从而提高电流能力。另外，因为屏蔽栅电极8的存在使元胞的栅漏电容减小，则器件开启所需的栅电荷Qg减小，这使器件开关损耗降低、开关速度提高。器件关断承受反向偏压时，由于屏蔽栅电极8深入N型漂移区3的内部，使耗尽区边界进一步向体内扩展，改善了槽栅电极72底部尖端出现电场集中的现象，屏蔽栅电极8对于P型体区4下方的漂移区电场有很好调制作用，在减小P型体区4与N型漂移区3接触界面电场峰值的同时，使其下方电场也趋于均匀分布，使器件的耐压水平提高。
实施例2：
本发明实施例相比实施例1的不同在于，任意两个邻近的第一槽栅结构之间具有多个第二槽栅结构，如图3所示。同实施例1一样，所述控制栅电极71的横向宽度大于槽栅电极72的横向宽度。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (5)
1.一种屏蔽栅功率器件，其特征在于：包括自下而上依次层叠设置的金属化漏极(1)、第一导电类型半导体重掺杂衬底(2)、第一导电类型半导体漂移区(3)和金属化源极(11)；所述第一导电类型半导体漂移区(3)的上层具有第二导电类型半导体体区(4)；所述第二导电类型半导体体区(4)上层具有第二导电类型半导体重掺杂接触区(5)和与之接触的第一导电类型半导体重掺杂源区(6)，相邻第二导电类型半导体体区(4)之间具有第一槽栅结构或深度小于第一槽栅结构的第二槽栅结构，所述第一槽栅结构中自上而下具有第一介质层(9)、控制栅电极(71)、屏蔽栅电极(8)和第二介质层(10)，所述控制栅电极(71)位于第一介质层(9)中，所述屏蔽栅电极(8)位于第二介质层(10)中，且上表面与第一介质层(9)接触；所述控制栅电极(71)上表面的结深小于第一导电类型半导体重掺杂源区(6)下表面的结深，控制栅电极(71)下表面的结深大于第二导电类型半导体体区(4)下表面的结深；所述第二槽栅结构包括槽栅电极(72)和包围槽栅电极(72)的第一介质层(9)；所述栅电极(72)的上表面和下表面与控制栅电极(71)的上、下表面保持在同一水平线上，所述第一导电类型半导体重掺杂源区(6)与相邻的槽栅结构相接触；所述第二导电类型半导体重掺杂接触区(5)、第一导电类型半导体重掺杂源区(6)和槽栅结构的上表面均与金属化源极(11)接触；任意两个邻近的第一槽栅结构之间具有一个或多个第二槽栅结构。
2.根据权利要求1所述的一种屏蔽栅功率器件，其特征在于：第一槽栅结构中的控制栅电极(71)的横向宽度大于槽栅电极(72)的横向宽度。
3.根据权利要求1所述的一种屏蔽栅功率器件，其特征在于：第一介质层(9)和第二介质层(10)为不同的介质材料。
4.根据权利要求1所述的一种屏蔽栅功率器件，其特征在于：第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。
5.根据权利要求1所述的一种屏蔽栅功率器件，其特征在于：第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。
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