CN115132846A - 一种复合功率器件结构及其制备方法 - Google Patents

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Abstract

本发明提供一种复合功率器件结构及其制备方法，该复合功率器件结构包括半导体层、第一沟槽、介电层、屏蔽栅层、第二沟槽、第一栅极结构、第二栅极结构及源极接触孔，其中，第一沟槽位于半导体层中并沿X方向间隔排列；介电层位于第一沟槽内壁及底面；屏蔽栅层填充第一沟槽；第二沟槽位于相邻两第一沟槽之间；第一、二栅极结构分别位于第一沟槽与第二沟槽中，分别包括第一栅介质层与第一栅导电层及第二栅介质层与第二栅导电层；源极接触孔间隔排列于相邻两第一沟槽之间。本发明利用第一沟槽中的屏蔽栅层，平衡器件中漂移区的电荷，降低器件内阻，并于第二沟槽中形成第二栅导电层，避免了垂直型MOSFET中的JFET区，进一步降低器件内阻。

Description

一种复合功率器件结构及其制备方法
技术领域
本发明属于半导体集成电路制造领域，涉及一种复合功率器件结构及其制备方法。
背景技术
在功率MOSFET器件中，由于屏蔽栅沟槽MOSFET比传统沟槽MOSFET更低的导通电阻、更快的开关速度等优点，受到越来越多的重视。为了提高器件的耐压能力及降低器件的内阻，多种结构的屏蔽栅沟槽MOSFET相继出现，如图1及图2所示，分别为左右结构的屏蔽栅沟槽MOSFET的沟槽结构的剖面结构示意图及上下结构的屏蔽栅沟槽MOSFET的沟槽的剖面结构示意图，包括半导体层01、沟槽011、介电层012、屏蔽栅层013、栅导电层014、栅介质层015、层间介质层016及源极接触孔017。
为了降低器件的内阻，通常采用减小器件的元胞单元尺寸的方式，以在同等的芯片面积下获得更低的内阻，但是基于工艺制程的限制及器件性能稳定性的考虑，器件的元胞单元的尺寸不可能无限制的缩小，继而使器件的内阻难以继续降低。
因此，急需寻找一种在不改变芯片面积、器件的元胞单元尺寸及器件的耐压值的情况下，获得更低器件的内阻的复合功率器件结构。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种复合功率器件结构及其制备方法，用于解决现有技术中器件的元胞单元尺寸及耐压值的限制，器件的内阻难以降低的问题。
为实现上述目的及其他相关目的，本发明提供了一种复合功率器件结构的制备方法，包括以下步骤：
提供一半导体层，并于所述半导体层中形成多个沿X方向间隔排列的第一沟槽，且所述第一沟槽的开口向上且沿Y方向延伸，所述X方向与所述Y方向垂直；
依次形成介电材料层及导电材料层于所述第一沟槽内，所述介电材料层位于所述第一沟槽的内壁与底面，所述导电材料层位于所述介电材料层的表面，并刻蚀所述导电材料层以得到屏蔽栅层；
于相邻两个所述第一沟槽之间的所述半导体层中形成至少一个第二沟槽，所述第二沟槽开口向上，并形成位于所述第一沟槽的内壁与底面的介电层；
形成第一栅结构于所述第一沟槽中，形成第二栅结构于所述第二沟槽中，所述第一栅结构包括第一栅介质层及第一栅导电层，所述第二栅结构包括第二栅介质层及第二栅导电层；
于相邻两个所述第一沟槽之间形成多个间隔排列的源极接触孔。
可选地，所述第一沟槽的沟槽深度大于所述第二沟槽的沟槽深度。
可选地，相邻两个所述第一沟槽之间形成有多个沿Y方向间隔排列的所述第二沟槽，且所述第二沟槽的至少一端与所述第一沟槽连通。
可选地，至少一个所述源极接触孔位于相邻两个所述第二沟槽之间。
可选地，所述第二沟槽沿Y方向弯折延伸，且所述第二沟槽不与所述第一沟槽连通，所述源极接触孔分列于所述第二沟槽沿所述X方向的两侧。
可选地，沿X方向排列的相邻两个所述第二沟槽的位置相对于Y方向呈对称分布，沿X方向排列的相邻两个所述源极接触孔的位置相对于Y方向呈对称分布。
可选地，所述第一栅导电层位于所述屏蔽栅层两侧且所述第一栅导电层的底面低于所述屏蔽栅层的上表面，或者所述第一栅导电层位于所述屏蔽栅层的上方。
可选地，形成所述源极接触孔之后还包括形成栅极、源极及漏极的步骤，且所述栅极电连接所述第一栅导电层及所述第二栅导电层，所述源极填充所述源极接触孔。
可选地，与所述第一栅导电层电连接的所述栅极、所述源极、所述漏极构成屏蔽栅沟槽MOSFET结构，与所述第二栅导电层电连接的所述栅极、所述源极、所述漏极构成UMOSFET结构。
本发明还提供了一种复合功率器件结构，包括：
半导体层；
第一沟槽，位于所述半导体层中，所述第一沟槽沿X方向间隔排列，且所述第一沟槽的开口向上并沿Y方向延伸，所述X方向与所述Y方向垂直；
介电层，覆盖所述第一沟槽的内壁及底面；
屏蔽栅层，填充于所述第一沟槽中；
第二沟槽，位于相邻两个所述第一沟槽之间的所述半导体层中，且开口向上；
第一栅结构及第二栅结构，所述第一栅结构位于所述第三沟槽中，所述第二栅结构位于所述第二沟槽中，所述第一栅结构包括括第一栅介质层及第一栅导电层，所述第二栅结构包括第二栅介质层及第二栅导电层；
多个源极接触孔，间隔排列于相邻两个所述第一沟槽之间。
如上所述，本发明的复合功率器件结构及其制备方法在不改变器件元胞单元尺寸的情况下，通过于相邻两个所述第一沟槽之间形成至少一个所述第二沟槽，且所述第二沟槽的沟槽深度小于所述第一沟槽的沟槽深度，并于所述第一沟槽中形成所述屏蔽栅层及所述第一栅导电层，利用所述第一栅导电层与栅极电连接，继而与器件中的所述源极及所述漏极结合形成了屏蔽栅沟槽MOSFET结构，所述屏蔽栅层使器件中的漂移区的电荷得到平衡，降低了器件中的漂移区的阻值，进而降低了器件的内阻；于所述第二沟槽中形成所述第二栅导电层，所述第二栅导电层与所述栅极电连接，并与所述源极及所述漏极结合形成了UMOSFET结构，避免了垂直型MOSFET中寄生的JFET区，进一步降低了器件的内阻，同时对器件的耐压值没有影响，且无需增加复杂的工艺步骤，具有高度产业利用价值。
附图说明
图1显示为左右结构的屏蔽栅沟槽MOSFET的沟槽部分的剖面结构示意图。
图2显示为上下结构的屏蔽栅沟槽MOSFET的沟槽部分的剖面结构示意图。
图3显示为本发明的复合功率器件结构的制备方法的工艺流程图。
图4显示为本发明的复合功率器件结构的制备方法的形成掩膜层后的剖面结构示意图。
图5显示为本发明的复合功率器件结构的制备方法的形成第一沟槽后的剖面结构示意图。
图6显示为本发明的复合功率器件结构的制备方法的形成介电材料层后的剖面结构示意图。
图7显示为本发明的复合功率器件结构的制备方法的形成导电材料层后的剖面结构示意图。
图8显示为本发明的复合功率器件结构的制备方法的形成屏蔽栅层后的剖面结构示意图。
图9显示为本发明的复合功率器件结构的制备方法的形成第二沟槽后的剖面结构示意图。
图10显示为本发明的复合功率器件结构的制备方法的形成介电层后的第一沟槽部分的剖面结构示意图。
图11显示为本发明的复合功率器件结构的制备方法的形成介电层后的第二沟槽部分的剖面结构示意图。
图12显示为本发明的复合功率器件结构的制备方法的形成第一栅极结构后的剖面结构示意图。
图13显示为本发明的复合功率器件结构的制备方法的形成第二栅极结构后的剖面结构示意图。
图14显示为本发明的复合功率器件结构的制备方法的一种形成源极接触孔及栅极接触孔后的平面分布示意图。
图15显示为本发明的复合功率器件结构的制备方法的另一种形成源极接触孔及栅极接触孔后的剖面结构示意图。
附图标号说明
01 半导体层
011 沟槽
012 介电层
013 屏蔽栅层
014 栅导电层
015 栅介质层
016 层间介质层
017 源极接触孔
1 半导体层
11 第一沟槽
12 第二沟槽
2 介电材料层
21 介电层
3 导电材料层
31 屏蔽栅层
4 掩膜层
5 第一栅极结构
51 第一栅介质层
52 第一栅导电层
53 第二栅极结构
54 第二栅介质层
55 第二栅导电层
6 源极接触孔
61 栅极接触孔
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3至图15。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例提供一种复合功率器件结构的制备方法，如图3所示，为所述复合功率器件结构的制备方法的工艺流程图，包括以下步骤：
S1：提供一半导体层，并于所述半导体层中形成多个沿X方向间隔排列的第一沟槽，且所述第一沟槽的开口向上且沿Y方向延伸，所述X方向与所述Y方向垂直；
S2：依次形成介电材料层及导电材料层于所述第一沟槽内，所述介电材料层位于所述第一沟槽的内壁与底面，所述导电材料层位于所述介电材料层的表面，并刻蚀所述导电材料层以得到屏蔽栅层；
S3：于相邻两个所述第一沟槽之间的所述半导体层中形成至少一个第二沟槽，所述第二沟槽开口向上，并形成位于所述第一沟槽的内壁与底面的介电层；
S4：形成第一栅结构于所述第一沟槽中，形成第二栅结构于所述第二沟槽中，所述第一栅结构包括第一栅介质层及第一栅导电层，所述第二栅结构包括第二栅介质层及第二栅导电层；
S5：于相邻两个所述第一沟槽之间形成多个间隔排列的源极接触孔。
请参阅图4至图8，执行所述步骤S1及所述步骤S2：提供一半导体层1，并于所述半导体层1中形成多个沿X方向间隔排列的第一沟槽11，且所述第一沟槽11的开口向上且沿Y方向延伸，所述X方向与所述Y方向垂直；依次形成介电材料层2及导电材料层3于所述第一沟槽11内，所述介电材料层2位于所述第一沟槽11的内壁与底面，所述导电材料层3位于所述介电材料层2的表面，并刻蚀所述导电材料层3以得到屏蔽栅层31。
具体的，所述半导体层1包括至少一层第一导电类型的掺杂层，且所述半导体层1中的掺杂浓度范围可以根据实际情况进行选择，这里不再限制。
具体的，所述半导体层1的材质包括硅、硅锗、碳化硅或者其他适合的半导体材料。
作为示例，形成所述第一沟槽11之前还包括形成覆盖所述半导体层1上表面的掩膜层4的步骤。
具体的，如图4所示，为形成掩膜层4后的剖面结构示意图，形成所述掩膜层4的厚度可以根据实际情况进行选择，这里不再限制。
具体的，形成所述掩膜层4的方法包括物理气相沉积、化学气相沉积或者其他适合的方法。
具体的，如图5所示，为形成所述第一沟槽11后的剖面结构示意图，形成所述第一沟槽还包括以下步骤：于所述掩膜层4的上表面形成覆盖所述掩膜层4上表面的第一光刻胶层，并图案化所述第一光刻胶层；基于图案化的所述第一光刻胶层形成所述第一沟槽11。
具体的，所述掩膜层4用于增强所述第一光刻胶层的粘附性。
具体的，形成所述第一沟槽11的方法包括干法刻蚀或者其他适合的方法。
具体的，相邻两个所述第一沟槽11沿X方向的间隔距离可以根据实际情况进行选择，这里不再限制。
具体的，形成所述第一沟槽11后还包括去除所述第一光刻胶层及所述掩膜层4的步骤。
具体的，如图6及图7所示，分别为形成介电材料层2后的剖面结构示意图及形成导电材料层3后的剖面结构示意图，形成所述介电材料层2的方法包括化学气相沉积、物理气相沉积或者其他适合的方法；形成所述导电材料层3的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。
具体的，所述介电材料层2的材质包括氧化硅、氮化硅或者其他适合的介电材料；所述导电材料层3的材质包括多晶硅或者其他适合的导电材料。
具体的，在保证器件稳定性的情况下，所述介电材料层2的厚度可以根据实际情况进行选择，这里不再限制。
具体的，形成的所述屏蔽栅层31的上表面与所述半导体层1的上表面齐平或者低于所述半导体层1的上表面。本实施例中，所述屏蔽栅层31的上表面与所述半导体层1的上表面齐平，即沟槽部分为左右结构。
具体的，所述屏蔽栅层31的上表面低于所述半导体层1的上表面(即沟槽部分为上下结构)，形成所述屏蔽栅层31之后还包括形成隔离介质层的步骤。
具体的，如图8所示，为形成屏蔽栅层31后的剖面结构示意图，形成所述屏蔽栅层31的方法包括化学机械研磨、干法刻蚀、湿法刻蚀或者其他适合的方法。
请参阅图9至图13，执行所述步骤S3及所述步骤S4：于相邻两个所述第一沟槽之间的所述半导体层中形成至少一个第二沟槽，所述第二沟槽开口向上，并形成位于所述第一沟槽的内壁与底面的介电层；形成第一栅结构于所述第三沟槽中，形成第二栅结构于所述第二沟槽中，所述第一栅结构包括第一栅介质层及第一栅导电层，所述第二栅结构包括第二栅介质层及第二栅导电层。
具体的，如图9所示，为形成所述第二沟槽12后的剖面结构示意图，形成所述第二沟槽12包括以下步骤：于所述介电材料层2的上表面形成一层第二光刻胶层，并图案化所述第二光刻胶层；基于图案化的所述第二光刻胶层形成所述第二沟槽12。
具体的，形成所述第二沟槽12的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
作为示例，所述第一沟槽11的沟槽深度大于所述第二沟槽12的沟槽深度。
具体的，如图10及图11所示，分别为形成所述介电层21后所述第一沟槽11部分的剖面结构示意图及形成所述介电层21后所述第二沟槽12部分的剖面结构示意图，形成所述介电层21的方法包括以下步骤：去除所述半导体层1上表面的所述介电材料层2；去除位于所述第一沟槽11内壁的部分所述介电材料层2以得到所述介电层21。
具体的，去除所述半导体层1上表面的所述介电材料层2的方法包括化学机械研磨、干法刻蚀、湿法刻蚀或者其他适合的方法。
具体的，去除位于所述第一沟槽11内壁的部分所述介电材料层2的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
具体的，如图12及图13所示，分别为形成所述第一栅极结构5后的剖面结构示意图及形成所述第二栅极结构53后的剖面结构示意图，所述第一栅介质层51位于所述第一沟槽11的内壁及底面，所述第二栅介质层54位于所述第二沟槽12的内壁及底面。
具体的，形成所述第一栅介质层51的方法包括化学气相沉积、物理气相沉积、热氧化法或者其他适合的方法；形成所述第二栅介质层54的方法包括化学气相沉积、物理气相沉积、热氧化法或者其他适合的方法。本实施例中，采用热氧化的方法同步形成所述第一栅介质层51及所述第二栅介质层54，且所述半导体层1的上表面也覆盖有与所述第一栅介质层51及所述第二栅介质层54材质相同的介质层。
具体的，形成的所述第一栅介质层51的厚度可以根据实际情况进行选择，这里不再限制；形成的所述第二栅介质层54的厚度可以根据实际情况进行选择，这里不再限制。
具体的，所述第一栅导电层52与所述第二栅导电层同55步形成。
具体的，形成所述第一栅导电层52及所述第二栅导电层55包括以下步骤：于所述第一沟槽11及所述第二沟槽12中形成栅导电材料层(未图示)，且所述栅导电材料层覆盖所述半导体层1的上表面；去除所述栅导电材料层以得到所述第一栅导电层52及所述第二栅导电层55，且所述第一栅导电层52及所述第二栅导电层55的上表面与所述半导体层1的上表面齐平。
具体的，形成所述栅导电材料层的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。
具体的，去除所述栅导电材料层的方法包括化学机械研磨、干法刻蚀、湿法刻蚀或者其他适合的方法。
作为示例，所述第一栅导电层52位于所述屏蔽栅层31两侧且所述第一栅导电层52的底面低于所述屏蔽栅层31的上表面，或者所述第一栅导电层52位于所述屏蔽栅层31的上方，即所述第一沟槽11部分的结构可以是左右结构，也可以是上下结构。
具体的，形成所述第一栅导电层52及所述第二栅导电层55之后，形成所述源极接触孔6之前还包括于相邻两个所述第一沟槽之间的所述半导体层1中形成第二导电类型体区(未图示)及第一导电类型源区(未图示)的步骤。
具体的，所述第一导电类型包括N型或者P型中的一种，所述第二导电类型包括N型或者P型中的一种，且所述第一导电类型与所述第二导电类型的导电类型相反。
具体的，形成所述源区之后，形成所述源极接触孔6之前，还包括于所述半导体层1的上方形成层间介质层(未图示)的步骤。
请参阅图14及图15，执行所述步骤S5：于相邻两个所述第一沟槽11之间形成多个间隔排列的源极接触孔6。
具体的，形成的所述源极接触孔6贯穿所述层间介质层并延伸至所述半导体层1中。
具体的，形成所述源极接触孔6的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。
作为示例，形成所述源极接触孔6之后还包括形成栅极、源极及漏极的步骤，且所述栅极电连接所述第一栅导电层52及所述第一栅导电层55，所述源极填充所述源极接触孔6。
具体的，如图14及图15所示，分别为一种形成所述源极接触孔6及栅极接触孔61后的平面分布示意图及另一种形成源极接触孔6及栅极接触孔61后的平面分布示意图，形成所述栅极之前，还包括形成栅极接触孔的步骤。
具体的，形成所述栅极、所述源极及所述漏极为常用的技术，这里不再赘述。
具体的，所述栅极电连接所述第一栅导电层51及所述第一栅导电层52。
作为示例，与所述第一栅导电层51电连接的所述栅极、所述源极及所述漏极构成屏蔽栅沟槽MOSFET结构，与所述第一栅导电层52电连接的所述栅极、所述源极及所述漏极构成UMOSFET结构。
作为示例，相邻两个所述第一沟槽11之间形成有多个沿Y方向间隔排列的所述第二沟槽12，且所述第二沟槽12的至少一端与所述第一沟槽11连通。
具体的，沿Y方向间隔排列的所述第二沟槽12的数量可以根据实际情况进行选择，这里不再限制。
具体的，在沿X方向相邻的两个所述第一沟槽11之间距离允许的情况下，沿Y方向排列的所有所述第二沟槽12可以与所述第一沟槽11不连通，可以部分所述第二沟槽12的一端与所述第一沟槽11连通，可以部分所述第二沟槽12的两端与所述第一沟槽11连通，也可以所有所述第二沟槽12的两端与所述第一沟槽11连通。
作为示例，至少一个所述源极接触孔6位于相邻两个所述第二沟槽12之间。
具体的，所述屏蔽栅沟槽MOSFET中的所述屏蔽栅层31用于平衡器件中漂移区中电荷，降低漂移区的电阻率，继而降低器件的内阻。
具体的，所述UMOSFET结构中的所述第二沟槽12及所述第一栅导电层52的结合，避免了垂直型MOSFET结构中的JEFT区，继而进一步降低了器件的内阻。
具体的，所述第一沟槽11与所述第二沟槽12连通，以使所述第一栅导电层52与所述第一栅导电层55电连接，使所述UMOSFET与所述屏蔽栅沟槽MOSFET共享所述屏蔽栅层31的电荷平衡作用，利用屏蔽栅沟槽MOSFET结构中的所述屏蔽栅层31与UMOSFET结构中的所述第一栅导电层52的结合，极大地降低了器件的内阻，且对器件的耐压性能没有影响，减少了形成的栅极接触孔的数量。
具体的，所述第二沟槽12沿Y方向弯折延伸，且所述第二沟槽12中的至少一端与所述第一沟槽12连通，即所述第二沟槽12的一端与所述第一沟槽12连通，也可以是所述第二沟槽12的两端与所述第一沟槽12连通。
作为示例，所述第二沟槽12沿Y方向弯折延伸，且所述第二沟槽12不与所述第一沟槽11连通，所述源极接触孔6分列于所述第二沟槽12沿所述X方向的两侧。
具体的，所述源极接触孔6均匀地分列于所述第二沟槽12沿X方向的两侧。
具体的，在相邻两个所述第一沟槽11之间的距离允许的情况下，所述第二沟槽12也可以是其他适合的排布形状。
作为示例，沿X方向排列的相邻两个所述第二沟槽12的位置相对于Y方向呈对称分布，沿X方向排列的相邻两个所述源极接触孔6的位置相对于Y方向呈对称分布。
具体的，在不影响器件的耐压能力的情况下，沿Y方向的相邻两个所述源极接触孔6之间的距离可以根据实际情况进行选择，这里不再限制；所述源极接触孔6的尺寸可以根据实际情况进行选择，这里不再限制。
具体的，所述第一沟槽11与所述第二沟槽12之间未相互连通，即所述第一栅导电层51与所述第一栅导电层52未电连接，所述第二沟槽12中还形成有与所述第一栅导电层52电连接的栅极接触孔61。
具体的，所述第一沟槽11与所述第二沟槽12之间未相互连通，利用所述第一沟槽11中的所述屏蔽栅层31平衡器件漂移区的电荷，同时降低器件漂移区的内阻，继而降低器件的内阻，利用所述第二沟槽12中的所述第一栅导电层52，避免了垂直型MOSFET结构中JFET区，继而进一步降低器件的内阻。
具体的，相邻两个所述第一沟槽11之间的所述源极接触孔6的数量可以根据实际情况进行设置，这里不再限制。
本实施例的复合功率器件结构的制备方法通过于沿X方向相邻的两个所述第一沟槽11之间形成至少一个所述第二沟槽12，并于所述第一沟槽11中形成所述第一栅导电层51，于所述第二沟槽12中形成填充所述第二沟槽12的所述第一栅导电层52，且与所述第一栅导电层51电连接的所述栅极、所述源极及所述漏极组成屏蔽栅沟槽MOSFET结构，与所述第一栅导电层52电连接的所述栅极、所述源极及所述漏极组成UMOSFET，所述第一沟槽11中的所述屏蔽栅层31平衡器件中漂移区的电荷，降低了器件中漂移区内阻，继而降低器件的内阻，同时所述第二沟槽12中的所述第一栅导电层52与所述栅极电连接，避免了垂直型MOSFET结构中的JFET区，进一步降低了器件的内阻，且不影响器件的耐压值，也无需复杂的工艺步骤。
实施例二
本实施例提供一种复合功率器件结构，如图12及图13所示，分别为所述复合功率器件结构的第一沟槽中结构的剖面结构示意图及所述复合功率器件结构第二沟槽中结构的剖面结构示意图，包括半导体层1、第一沟槽11、介电层21、屏蔽栅层31、第二沟槽12、第一栅极结构5、第二栅极结构53及源极接触孔6，其中，所述第一沟槽11位于所述半导体层中，所述第一沟槽11沿X方向间隔排列，且所述第一沟槽11的开口向上并沿Y方向延伸，所述X方向与所述Y方向垂直；所述介电层21位于所述第一沟槽11的内壁及底面；所述屏蔽栅层31填充于所述第一沟槽11中；所述第二沟槽12位于相邻两个所述第一沟槽11之间的所述半导体层1中，且开口向上；所述第一栅结构5位于所述第一沟槽11中，所述第二栅结构53位于所述第二沟槽12中，所述第一栅结构5包括第一栅介质层51及第一栅导电层52，所述第二栅结构53包括第二栅介质层54及第二栅导电层55；所述源极接触孔6间隔排列于相邻两个所述第一沟槽11之间。
具体的，所述半导体层1的厚度可以根据实际情况进行选择，这里不再限制。
具体的，所述第一沟槽11的开口尺寸及沟槽深度可以根据实际情况进行选择，这里不再限制。
具体的，所述屏蔽栅层31的上表面低于所述半导体层1的上表面，或者所述屏蔽栅层31的上表面与所述半导体层1的上表面齐平。
具体的，所述第二沟槽12的沟槽深度小于所述第一沟槽11的沟槽深度，在保证所述第二沟槽12的沟槽深度小于所述第一沟槽11的沟槽深度的情况下，所述第二沟槽12的开口尺寸与沟槽深度可以根据实际情况进行选择，这里不再限制。
具体的，所述第一沟槽11与所述第二沟槽12之间相互连通，即所述第一栅导电层52与所述第一栅导电层55连接在一起，所述第一沟槽11与所述第二沟槽12也可以相互隔离开，即所述第一栅导电层52与所述第一栅导电层55相互隔离开。
具体的，所述第一栅导电层52的尺寸可以根据实际情况进行选择，这里不再限制。
具体的，如图14及图15所示，分别为一种源极接触孔6及栅极接触孔61的平面分布示意图及另一种源极接触孔6及栅极接触孔61的平面分布示意图，器件中还设有栅极接触孔61、栅极、源极及漏极，所述栅极填充所述栅极接触孔61，所述源极填充所述源极接触孔6。
具体的，所述第一栅导电层52与所述第一栅导电层55连接在一起时，所述栅极通过所述栅极接触孔61可以与所述第一栅导电层52电连接、可以与所述第一栅导电层55电连接，也可以分别与所述第一栅导电层52和所述第一栅导电层55电连接，所述第一栅导电层51与所述第一栅导电层52相互隔离开，所述栅极分别通过所述栅极接触孔61与所述第一栅导电层51及所述第一栅导电层52电连接。
具体的，与所述第一沟槽11中所述第一栅导电层51电连接的所述栅极、所述源极及所述漏极构成屏蔽栅沟槽MOSFET结构，与所述第二沟槽12中所述第一栅导电层52电连接的所述栅极、所述源极及所述漏极构成垂直型MOSFET结构中的UMOSFET结构。
具体的，所述屏蔽栅沟槽MOSFET结构中的所述屏蔽栅层31用于平衡器件中漂移区的电荷，并与所述UMOSFET共享电荷平衡的漂移区，降低器件的漂移区的电阻，通过所述UMOSFET结构中所述第一栅导电层52的设置，避免了垂直型MOSFET器件的JFET区，进一步降低了器件的内阻。
本实施例的复合功率器件结构，在不改变器件的元胞单元尺寸的情况下，通过屏蔽栅沟槽MOSFET中的沟槽结构与垂直型MOSFET结构中UMOSFET结构的栅极结构结合，利用屏蔽栅沟槽MOSFET中所述第一沟槽11中的所述屏蔽栅层31平衡漂移区的电荷，并与所述UMOSFET结构共享漂移区，降低了漂移区的电阻。
综上所述，本发明的复合功率器件结构及其制备方法通过于半导体层中形成多个沿X方向排列的第一沟槽，并于相邻两个第一沟槽之间形成至少一个第二沟槽，且与第一沟槽中的第一栅导电层电连接的栅极、源极及漏极构成屏蔽栅沟槽MOSFET结构，与第二沟槽中第二栅导电层电连接的栅极、源极及漏极构成垂直型MOSFET中的UMOSFET，在不改变器件的元胞单元尺寸的情况下，利用屏蔽栅沟槽MOSFET结构中的屏蔽栅层平衡器件中漂移区的电荷，并与UMOSFET结构共享电荷平衡作用，降低漂移区的电阻，继而降低器件的内阻，同时，利用UMOSFET中的第二栅导电层设置，避免了垂直型MOSFET结构中的JFET区，进一步降低了器件的内阻，且不影响器件的耐压性能，工艺步骤简单。所以，本发明有效克服了现有技术中的种种缺点而具有高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种复合功率器件结构的制备方法，其特征在于，包括以下步骤：
提供一半导体层，并于所述半导体层中形成多个沿X方向间隔排列的第一沟槽，且所述第一沟槽的开口向上且沿Y方向延伸，所述X方向与所述Y方向垂直；
依次形成介电材料层及导电材料层于所述第一沟槽内，所述介电材料层位于所述第一沟槽的内壁与底面，所述导电材料层位于所述介电材料层的表面，并刻蚀所述导电材料层以得到屏蔽栅层；
于相邻两个所述第一沟槽之间的所述半导体层中形成至少一个第二沟槽，所述第二沟槽开口向上，并形成位于所述第一沟槽的内壁与底面的介电层；
形成第一栅结构于所述第一沟槽中，形成第二栅结构于所述第二沟槽中，所述第一栅结构包括第一栅介质层及第一栅导电层，所述第二栅结构包括第二栅介质层及第二栅导电层；
于相邻两个所述第一沟槽之间形成多个间隔排列的源极接触孔。
2.根据权利要求1所述的复合功率器件结构的制备方法，其特征在于：所述第一沟槽的沟槽深度大于所述第二沟槽的沟槽深度。
3.根据权利要求1所述的复合功率器件结构的制备方法，其特征在于：相邻两个所述第一沟槽之间形成有多个沿Y方向间隔排列的所述第二沟槽，且所述第二沟槽的至少一端与所述第一沟槽连通。
4.根据权利要求3所述的复合功率器件结构的制备方法，其特征在于：至少一个所述源极接触孔位于相邻两个所述第二沟槽之间。
5.根据权利要求1所述的复合功率器件结构的制备方法，其特征在于：所述第二沟槽沿Y方向弯折延伸，且所述第二沟槽不与所述第一沟槽连通，所述源极接触孔分列于所述第二沟槽沿所述X方向的两侧。
6.根据权利要求5所述的复合功率器件结构的制备方法，其特征在于：沿X方向排列的相邻两个所述第二沟槽的位置相对于Y方向呈对称分布，沿X方向排列的相邻两个所述源极接触孔的位置相对于Y方向呈对称分布。
7.根据权利要求1所述的复合功率器件结构的制备方法，其特征在于：所述第一栅导电层位于所述屏蔽栅层两侧且所述第一栅导电层的底面低于所述屏蔽栅层的上表面，或者所述第一栅导电层位于所述屏蔽栅层的上方。
8.根据权利要求1所述的复合功率器件结构的制备方法，其特征在于：形成所述源极接触孔之后还包括形成栅极、源极及漏极的步骤，且所述栅极电连接所述第一栅导电层及所述第二栅导电层，所述源极填充所述源极接触孔。
9.根据权利要求8所述的复合功率器件结构的制备方法，其特征在于：与所述第一栅导电层电连接的所述栅极、所述源极、所述漏极构成屏蔽栅沟槽MOSFET结构，与所述第二栅导电层电连接的所述栅极、所述源极、所述漏极构成UMOSFET结构。
10.一种复合功率器件结构，其特征在于，包括：
半导体层；
第一沟槽，位于所述半导体层中，所述第一沟槽沿X方向间隔排列，且所述第一沟槽的开口向上并沿Y方向延伸，所述X方向与所述Y方向垂直；
介电层，位于所述第一沟槽的内壁及底面；
屏蔽栅层，填充于所述第一沟槽中；
第二沟槽，位于相邻两个所述第一沟槽之间的所述半导体层中，且开口向上；
第一栅结构及第二栅结构，所述第一栅结构位于所述第一沟槽中，所述第二栅结构位于所述第二沟槽中，所述第一栅结构包括第一栅介质层及第一栅导电层，所述第二栅结构包括第二栅介质层及第二栅导电层；
多个源极接触孔，间隔排列于相邻两个所述第一沟槽之间。
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Pledgor: Shanghai Gongcheng Semiconductor Technology Co.,Ltd.

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