WO2007043170A1 - Soiトレンチ横型igbt - Google Patents

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WO2007043170A1 PCT/JP2005/018798 JP2005018798W WO2007043170A1 WO 2007043170 A1 WO2007043170 A1 WO 2007043170A1 JP 2005018798 W JP2005018798 W JP 2005018798W WO 2007043170 A1 WO2007043170 A1 WO 2007043170A1
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Lu Hongfei
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Fuji Electric Holdings Co., Ltd.
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7394Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
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    • H01L29/402Field plates
    • H01L29/407Recessed field plates, e.g. trench field plates, buried field plates
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    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Definitions

  • the present invention is one of power devices having a low on-resistance per unit area and a high short-circuit tolerance, which is a composite of a lateral MOS (metal monoxide single semiconductor) transistor and a bipolar transistor. It relates to lateral IGBTs (insulated gate bipolar transistors).
  • a device in which a MOS transistor and a bipolar transistor are combined has a simple drive circuit configuration like a MOS element, and has a low on-resistance due to conductivity modulation of a withstand voltage portion like a non-polar transistor. Has the advantage. Therefore, it is regarded as important in fields that require high voltage resistance and large electric power levels! /
  • the device structure includes a planar gate type and a trench gate type.
  • the planar gate type has a structure in which a gate electrode is provided on a substrate surface via a gate insulating film.
  • the trench gate type has a structure in which a gate electrode is embedded in a trench formed in a substrate.
  • the trench gate type device structure has excellent features such as high channel density and difficult operation of the parasitic thyristor.
  • n or p in the name of a semiconductor layer or region means that the majority carriers in the layer or region are electrons or holes, respectively.
  • n attached to n or p represents that the impurity concentration is relatively higher than the impurity concentration of the semiconductor layer or region to which it is not attached.
  • n attached to n or P, such as n or p— indicates that the impurity concentration is relatively lower than the impurity concentration of the semiconductor layer or region to which it is not attached.
  • FIG. 49 is a diagram showing a cross-sectional configuration of an IGBT manufactured using a conventional thick film SOI substrate.
  • the SOI substrate has a structure in which an n drift region 103 having a high resistivity serving as an active layer is laminated on a support substrate 101 with an insulating layer 102 interposed therebetween.
  • nDrift region 1 A p base region 104 is provided in a part of the 03 surface layer.
  • a part of the surface layer of the p base region 104 is provided with an n emitter region 106 and a p + low resistance region 105 in contact therewith.
  • a part of the p + low resistance region 105 occupies a lower part of the n + emitter region 106.
  • an n buffer region 111 is formed on a part of the surface layer of the n-drift region 103, and the p base region 1
  • the resistivity of the n buffer region 111 is lower than the resistivity of the n-drift region 103.
  • a p + collector region 112 is provided in a part of the surface layer of the n buffer region 111.
  • the emitter electrode 107 is in contact with both the p + low resistance region 105 and the n + emitter region 106.
  • a gate electrode 108 is provided on the surface of the p base region 104 sandwiched between the n drift region 103 and the n emitter region 106.
  • a collector electrode 110 is in contact with the p + collector region 112.
  • a p + collector region 112 an n region composed of an n buffer region 111 and an n ⁇ drift region 103, and a P region composed of a p base region 104 and a p + low resistance region 105.
  • a PNP bipolar transistor is configured.
  • the n emitter region 106, the p base region 104, and the n-drift region 103 constitute an NPN bipolar transistor.
  • a parasitic thyristor is constituted by the PNP bipolar transistor and the NPN bipolar transistor. To avoid latch-up by this parasitic thyristor, an upper limit on on-current is set. To increase the upper limit of the on-current, the NPN bipolar transistor should not operate.
  • the channel end-side force also needs to suppress the resistance of the current path that passes under the n-emitter region 106 and reaches the p + low-resistance region 105.
  • a method of reducing the resistance of the current path by ion implantation is known.
  • the uncertainty is removed by mask matching, the length of the current path is minimized, and a trench emitter electrode capable of self-alignment with the gate electrode is formed.
  • a method is known [0012] Furthermore, when the device is in the ON state, it flows from the p + collector region 112 to the n drift region 103.
  • a structure is known in which a part of the carriers to be inserted reaches the p + low resistance region 105 without passing through the current path. 49, the electric field is concentrated at the interface between the n drift region 103 and the p base region 104 near the wafer surface, and at the interface between the n drift region 103 and the n buffer region 111 near the wafer surface. To do.
  • the emitter electrode 107 and the collector electrode 110 may be extended as field plates so as to cover the interface via the insulating film 109.
  • a capacitively coupled field plate is formed on the upper surface of the drift region on the wafer surface or inside the drift region. What provided is known.
  • the distance L from the boundary between the p-type region 204 and the n-type region 203 to the drain region 212 on the wafer surface is a length obtained by adding L. Therefore, L is a buried oxidation
  • the on-resistance RA is reduced as compared with a device having the same breakdown voltage.
  • R is the on-resistance per unit area and A is on on
  • a trench is formed in an n-type active layer, and a high-concentration n-type is partially formed under the trench.
  • SOI silicon 'on' insulator
  • Patent Document 1 Japanese Patent Application Laid-Open No. 8-97411
  • Patent Document 2 JP-A-8-88357 (FIGS. 1 to 8)
  • the IGBT having the configuration disclosed in Patent Document 2 has the following various problems. That is, for example, when an SOI structure is realized with a bonded wafer, it is necessary to bond the two wafers with a positioning accuracy of / zm order so that the bypass layer is located directly under the trench. It is not preferable. Further, in the layout shown in FIG. 2 or FIG. 3 of Patent Document 2, since the breakdown voltage is determined by the length of the n-type active layer on the wafer surface, the cell pitch of the device cannot be shortened. Therefore, the on-resistance per unit area cannot be reduced.
  • the breakdown voltage excludes the trench. It is determined by the length of the n-type active layer on the wafer surface. Therefore, the cell pitch of the device cannot be shortened, and the on-resistance per unit area cannot be lowered.
  • the hole passage is not formed under the trench 17, so There is no conductivity modulation on the side, and the advantage of IGBT is lost. If the layout shown in FIG. 2 of the publication is used to maintain the conductivity adjustment on the gate side, the pitch cannot be reduced because the device pitch is determined by the length of the surface drift region 3.
  • the present invention has a high breakdown voltage and a large current.
  • the purpose is to provide a lateral IGBT with a low V on-resistance per unit area that can be driven at a high level and has a high latch-up capability.
  • an SOI trench lateral IGBT is a first conductivity type semiconductor layer provided on a support substrate via an insulating layer. And a first conductivity type first semiconductor region having a higher resistivity than the semiconductor layer provided on the semiconductor layer, and a part of a surface layer of the first semiconductor region, A second semiconductor region of a first conductivity type having a lower resistivity than the first semiconductor region, and a surface layer of the first semiconductor region in contact with the first semiconductor region and the second semiconductor region; A third semiconductor region of a second conductivity type provided in part, a gate electrode provided on a surface of a part of the third semiconductor region via a gate insulating film, and the third semiconductor region Provided in a part of the first conductivity type emitter region and a part of the third semiconductor region.
  • a second conductivity type low resistance region provided below the emitter region and a second conductivity type high conductivity provided adjacent to the emitter region in a part of the third semiconductor region.
  • a lower resistivity than the first semiconductor region provided in a part of the surface layer of the first semiconductor region and the second semiconductor region and the third semiconductor region.
  • Trench filling embedded in A floating-potential-emitter-side conductive region embedded near the third semiconductor region in the trench embedded insulating film in the upper trench, and in the trench embedded insulating film in the upper trench A collector-side conductive region buried in the vicinity of the fourth semiconductor region, an emitter electrode in contact with the emitter region and the high conductivity region, and in contact with the collector region and electrically with the collector-side conductive region. And a collector electrode to be connected to each other.
  • the SOI trench lateral IGBT according to the invention of claim 2 is provided on the support substrate via an insulating layer.
  • a first conductive type semiconductor layer provided; a first conductive type first semiconductor region having a higher resistivity than the semiconductor layer provided on the semiconductor layer; and a table of the first semiconductor region.
  • a first conductivity type second semiconductor region having a lower resistivity than the first semiconductor region, in contact with the first semiconductor region and the second semiconductor region.
  • a third semiconductor region of a second conductivity type provided in a part of the surface layer of the first semiconductor region, and a gate insulating film provided on a part of the surface of the third semiconductor region;
  • the second conductivity type low resistance region provided and a part of the third semiconductor region are adjacent to the emitter region.
  • Provided in a part of the surface layer of the second conductivity type and the first semiconductor region provided apart from the second semiconductor region and the third semiconductor region.
  • the SOI trench lateral IGBT according to the invention of claim 3 includes a first conductivity type semiconductor layer provided on a support substrate via an insulating layer, and a resistance higher than that of the semiconductor layer provided on the semiconductor layer.
  • a first conductivity type emitter region provided in contact with the gate trench, and a front A second conductive type low resistance region provided adjacent to the emitter region in a part of the third semiconductor region, and a part of the surface layer of the first semiconductor region in the third semiconductor region
  • a narrower lower trench, a trench buried insulating film buried in the upper trench and the lower trench, and the third semiconductor region in the trench buried insulating film in the upper trench Floating embedded near An emitter-side conductive region of a ring potential, a collector-side conductive region buried near the fourth semiconductor region in the trench-embedded insulating film in the upper trench, the emitter region, and the low-resistance region An emitter electrode in contact with the collector region; and a collector electrode in contact with the collector region and electrically connected to the collector-side conductive region.
  • An SOI trench lateral IGBT according to the invention of claim 4 includes a first conductivity type semiconductor layer provided on a support substrate via an insulating layer, and a resistance higher than that of the semiconductor layer provided on the semiconductor layer.
  • a first conductivity type emitter region provided in contact with the gate trench, and a second conductivity type low resistance provided adjacent to the emitter region in a portion of the third semiconductor region.
  • a first conductivity type fourth semiconductor region having a lower resistivity than the first semiconductor region, and a second conductivity type collection provided in a part of the fourth semiconductor region.
  • a trench region provided between the third semiconductor region and the fourth semiconductor region, a trench buried insulating film buried in the trench, and an upper half of the trench buried insulating film Float embedded in the vicinity of the third semiconductor region
  • An emitter side conductive region having a high potential, a collector side conductive region embedded in the upper half of the trench-embedded insulating film and near the fourth semiconductor region, and an emitter in contact with the emitter region and the low resistance region
  • the SOI trench lateral IGBT according to the invention of claim 5 includes a first conductivity type semiconductor layer provided on a support substrate via an insulating layer, and the semiconductor layer provided on the semiconductor layer.
  • a first conductivity type first semiconductor region having a higher resistivity and a first resistivity lower than that of the first semiconductor region provided in a part of a surface layer of the first semiconductor region.
  • the emitter region is provided in a part of the third semiconductor region and is provided below the emitter region.
  • Buried trench buried insulating film A floating potential emitter-side conductive region embedded in the trench-filled insulating film in the upper trench in the vicinity of the third semiconductor region; an emitter electrode in contact with the emitter region and the high conductivity region; And a collector electrode in contact with the collector region.
  • the SOI trench lateral IGBT according to the invention of claim 6 is provided via an insulating layer on a support substrate.
  • a first conductive type semiconductor layer provided; a first conductive type first semiconductor region having a higher resistivity than the semiconductor layer provided on the semiconductor layer; and a table of the first semiconductor region.
  • a first conductivity type second semiconductor region having a lower resistivity than the first semiconductor region, in contact with the first semiconductor region and the second semiconductor region.
  • a third semiconductor region of a second conductivity type provided in a part of the surface layer of the first semiconductor region, and a gate insulating film provided on a part of the surface of the third semiconductor region;
  • the second conductivity type low resistance region provided and a part of the third semiconductor region are adjacent to the emitter region.
  • Provided in a part of the surface layer of the second conductivity type and the first semiconductor region provided apart from the second semiconductor region and the third semiconductor region.
  • An SOI trench lateral IGBT according to the invention of claim 7 includes a first conductivity type semiconductor layer provided on a support substrate via an insulating layer, and a resistance higher than that of the semiconductor layer provided on the semiconductor layer.
  • a first conductivity type emitter region provided in contact with the gate trench, and a second conductivity type low resistance provided adjacent to the emitter region in a portion of the third semiconductor region.
  • a first conductivity type fourth semiconductor region having a lower resistivity than the first semiconductor region and a second conductivity type provided in a part of the fourth semiconductor region.
  • An upper trench provided apart from the fourth semiconductor region between the collector region, the third semiconductor region, and the fourth semiconductor region, and a deeper position of the bottom trench of the upper trench.
  • a lower trench having a width smaller than that of the upper trench, a trench buried insulating film buried in the upper trench and the lower trench, and the trench buried insulating film in the upper trench.
  • a floating potential emitter-side conductive region buried near the third semiconductor region, an emitter electrode in contact with the emitter region and the low-resistance region, and the collector region Characterized in that it comprises a collector electrode to the.
  • the SOI trench lateral IGBT according to the invention of claim 8 includes a first conductivity type semiconductor layer provided on a support substrate via an insulating layer, and the semiconductor layer provided on the semiconductor layer.
  • 3 semiconductor regions, a gate electrode provided through a gate insulating film inside the gate trench that reaches the first semiconductor region through the third semiconductor region, and the third semiconductor region A first conductivity type emitter region provided in contact with the gate trench in a part of the region, and a second conductivity type provided in part of the third semiconductor region adjacent to the emitter region.
  • the third semiconductor is formed on a part of the surface layer of the low resistance region and the first semiconductor region.
  • a first conductivity type fourth semiconductor region provided at a distance from the region and having a lower resistivity than the first semiconductor region; and a second conductivity type provided in a part of the fourth semiconductor region.
  • a collector region, a trench provided apart from the fourth semiconductor region between the third semiconductor region and the fourth semiconductor region, and a trench filling embedded in the trench An embedded insulating film, an emitter-side conductive region with a floating potential embedded in the upper half of the trench-embedded insulating film near the third semiconductor region, an emitter electrode in contact with the emitter region and the low-resistance region, And a collector electrode in contact with the collector region.
  • the SOI trench lateral IGBT according to the invention of claim 9 is provided via an insulating layer on a support substrate.
  • a first conductive type semiconductor layer provided; a first conductive type first semiconductor region having a higher resistivity than the semiconductor layer provided on the semiconductor layer; and a table of the first semiconductor region.
  • a first conductivity type second semiconductor region having a lower resistivity than the first semiconductor region, in contact with the first semiconductor region and the second semiconductor region.
  • a third semiconductor region of a second conductivity type provided in a part of the surface layer of the first semiconductor region, and a gate insulating film provided on a part of the surface of the third semiconductor region;
  • the second conductivity type low resistance region provided and a part of the third semiconductor region are adjacent to the emitter region.
  • Provided in a part of the surface layer of the second conductivity type and the first semiconductor region provided apart from the second semiconductor region and the third semiconductor region.
  • a first conductivity type fourth semiconductor region having a resistivity lower than that of the first semiconductor region; a second conductivity type collector region provided in a part of the fourth semiconductor region; Between the semiconductor region and the third semiconductor region and the fourth semiconductor region, the upper trench provided away from the third semiconductor region, and the bottom force of the upper trench and a deeper position.
  • a lower trench having a width smaller than that of the upper trench; a trench embedded insulating film embedded in the upper trench and the lower trench; and the fourth trench in the trench embedded insulating film in the upper trench.
  • the SOI trench lateral IGBT according to the invention of claim 10 includes a first conductivity type semiconductor layer provided on a support substrate via an insulating layer, and a resistance higher than that of the semiconductor layer provided on the semiconductor layer.
  • a second conductivity type low-resistance region a second conductivity type high conductivity region provided adjacent to the emitter region in a portion of the third semiconductor region; and a surface of the first semiconductor region
  • a first conductivity type fourth semiconductor region having a resistivity lower than that of the first semiconductor region, which is provided apart from the second semiconductor region and the third semiconductor region
  • a second conductivity type collector region provided in a part of the fourth semiconductor region, and the second semiconductor region, the third semiconductor region, and the fourth semiconductor region between the second semiconductor region and the fourth semiconductor region; 3 trenches provided away from the semiconductor region, and embedded in the trenches
  • the SOI trench lateral IGBT according to the invention of claim 11 has a first conductivity type semiconductor layer provided on a support substrate via an insulating layer, and a resistance higher than that of the semiconductor layer provided on the semiconductor layer.
  • a conductive type low resistance region, a second conductivity type high conductivity region provided adjacent to the emitter region in a part of the third semiconductor region, and a surface layer of the first semiconductor region.
  • a third semiconductor region and a fourth semiconductor region force provided apart from each other, a trench buried insulating film buried in the trench, an emitter electrode in contact with the emitter region and the high conductivity region, and the collector And a collector electrode in contact with the region.
  • the SOI trench lateral IGBT according to the invention of claim 12 is the invention according to any one of claims 1, 2, 5, 6, 9, 10 and 11, wherein the gate insulating film, A plurality of gate electrodes, the third semiconductor region, the low resistance region, the emitter region, and the high conductivity region are provided on the same side with respect to the trench buried insulating film, and the adjacent emitter regions and The high conductivity region is electrically connected to each other by the emitter electrode.
  • An SOI trench lateral IGBT according to the invention of claim 13 is the invention according to any one of claims 3, 4, 7, and 8, wherein the gate trench, the gate insulating film, and the gate are provided.
  • the plurality of electrodes, the third semiconductor region, the low resistance region, and the emitter region are provided on the same side with respect to the trench buried insulating film, and the adjacent emitter region and the low resistance region are The emitter electrodes are electrically connected to each other.
  • the SOI trench lateral IGBT according to the invention of claim 14 is the invention according to any one of claims 1 to 13, wherein the insulating layer on the support substrate and the first semiconductor region are The semiconductor layer in between has a gettering effect against metal contamination.
  • the SOI trench lateral IGBT according to the invention of claim 15 includes a first conductivity type semiconductor layer provided on a support substrate via an insulating layer, and the semiconductor layer provided on the semiconductor layer.
  • Type second semiconductor region, and second conductive type third semiconductor provided in part of the surface layer of the first semiconductor region in contact with the first semiconductor region and the second semiconductor region On the surface of the third semiconductor region between the region, the first conductivity type emitter region provided in a part of the third semiconductor region, and the second semiconductor region and the emitter region.
  • a gate electrode provided through a gate insulating film, and a part of a surface layer of the first semiconductor region, the first semiconductor region being provided apart from the second semiconductor region and the third semiconductor region;
  • a first conductivity type fourth semiconductor region having a resistivity lower than that of the semiconductor region;
  • a second conductivity type collector region provided in a part of the fourth semiconductor region; and the second semiconductor
  • a trench provided between the region and the third semiconductor region and the fourth semiconductor region, a trench buried insulating film buried in the trench, and a trench buried insulating film in the trench
  • a floating potential emitter-side conductive region buried near a pn junction between the third semiconductor region and the first semiconductor region, and the fourth embedded region in the trench-embedded insulating film in the trench.
  • the SOI trench lateral IGBT according to the invention of claim 16 includes a first conductivity type semiconductor layer provided on a support substrate via an insulating layer, A first conductivity type first semiconductor region having a higher resistivity than the semiconductor layer provided on the semiconductor layer; and a surface layer of the first semiconductor region in contact with the first semiconductor region A third semiconductor region of a second conductivity type provided in part, and a gate insulating film provided inside a gate trench that penetrates the third semiconductor region and reaches the first semiconductor region; Before the gate electrode A first conductivity type emitter region provided in contact with the gate trench in a part of the third semiconductor region, and a part of a surface layer of the first semiconductor region in the third semiconductor region.
  • a first conductivity type fourth semiconductor region having a lower resistivity than the first semiconductor region and a second conductivity type provided in a part of the fourth semiconductor region;
  • An SOI trench lateral IGBT according to the invention of claim 17 includes a first conductivity type semiconductor layer provided on a support substrate via an insulating layer, and the semiconductor layer provided on the semiconductor layer.
  • a first conductivity type first semiconductor region having a higher resistivity and a first conductivity having a lower resistivity than the first semiconductor region provided in a part of a surface layer of the first semiconductor region.
  • Type second semiconductor region, and second conductive type third semiconductor provided in part of the surface layer of the first semiconductor region in contact with the first semiconductor region and the second semiconductor region On the surface of the third semiconductor region between the region, the first conductivity type emitter region provided in a part of the third semiconductor region, and the second semiconductor region and the emitter region.
  • a gate electrode provided via a gate insulating film and a part of the surface layer of the first semiconductor region
  • a fourth semiconductor region of the first conductivity type having a lower resistivity than the first semiconductor region, the fourth semiconductor region being provided apart from the second semiconductor region and the third semiconductor region;
  • a second-conductivity-type collector region provided in a part of the second semiconductor region, and the fourth semiconductor region between the second semiconductor region and the third semiconductor region and the fourth semiconductor region.
  • a trench provided at a distance, a trench buried insulating film buried in the trench, and a pn between the third semiconductor region and the first semiconductor region in the trench buried insulating film in the trench It is characterized by comprising an emitter-side conductive region of floating potential embedded near the junction, an emitter electrode in contact with the emitter region, and a collector electrode in contact with the collector region.
  • the SOI trench lateral IGBT according to the invention of claim 18 includes a first conductivity type semiconductor layer provided on a support substrate via an insulating layer, and the semiconductor layer provided on the semiconductor layer.
  • a gate electrode provided through a gate insulating film inside a gate trench that reaches the first semiconductor region through the third semiconductor region, and the third semiconductor region A first conductivity type emitter region provided in contact with the gate trench;
  • a fourth semiconductor region of the first conductivity type having a resistivity lower than that of the first semiconductor region, provided in a part of a surface layer of the first semiconductor region away from the force of the third semiconductor region
  • a second conductivity type collector region provided in a part of the fourth semiconductor region, and a distance between the third semiconductor region and the fourth semiconductor region from the fourth semiconductor region.
  • Tako It comprises a conductive region on the side of the collector, an emitter electrode in contact with the emitter region, and a collector electrode in contact with the collector region.
  • An SOI trench lateral IGBT according to the invention of claim 19 has a first conductivity type semiconductor layer provided on a support substrate via an insulating layer, and a resistance higher than that of the semiconductor layer provided on the semiconductor layer.
  • the gate electrode provided via A first conductivity type fourth semiconductor region having a resistivity lower than that of the first semiconductor region, provided apart from the second semiconductor region and the third semiconductor region; and the fourth semiconductor region A part of the second conductivity type collector region provided in part, the second semiconductor region, and the third semiconductor region between the third semiconductor region and the third semiconductor region are separated from the third semiconductor region.
  • a collector-side conductive region buried nearby, an emitter electrode in contact with the emitter region, and in contact with the collector region And a collector electrode electrically connected to the collector-side conductive region.
  • the SOI trench lateral IGBT according to the invention of claim 20 includes a first conductivity type semiconductor layer provided on a support substrate via an insulating layer, and the semiconductor layer provided on the semiconductor layer.
  • Type second semiconductor region, and second conductive type third semiconductor provided in part of the surface layer of the first semiconductor region in contact with the first semiconductor region and the second semiconductor region On the surface of the third semiconductor region between the region, the first conductivity type emitter region provided in a part of the third semiconductor region, and the second semiconductor region and the emitter region.
  • a gate electrode provided via a gate insulating film and a part of the surface layer of the first semiconductor region A fourth semiconductor region of the first conductivity type having a lower resistivity than the first semiconductor region, the fourth semiconductor region being provided apart from the second semiconductor region and the third semiconductor region; A second-conductivity-type collector region provided in a part of the first semiconductor region, the second semiconductor region, and the third semiconductor region and the fourth semiconductor region between the third semiconductor region and A trench provided apart from the fourth semiconductor region; a trench embedded insulating film embedded in the trench; an emitter electrode in contact with the emitter region; and a collector electrode in contact with the collector region. It is characterized by.
  • the portion for holding the withstand voltage is provided in a direction perpendicular to the wafer surface.
  • the drift region is bent in the wafer depth direction and pulled out to the wafer surface, so that the effective drift length increases.
  • the effective drift length is the same as the conventional length, the required surface area of the element is drastically reduced. Accordingly, the on-resistance per unit area is reduced.
  • the fourth semiconductor has a collector-side conductive region having the same potential as the collector electrode. Since the region, that is, the interface of the drift region on the collector side in contact with the trench buried insulating film is depleted, it can serve as a voltage carrier.
  • the potential difference between the emitter-side conductive region and the first semiconductor region is the capacitance between the collector-side conductive region and the emitter-side conductive region, the emitter-side conductive region, and the first semiconductor region. Determined by the capacitive coupling between.
  • the thickness of the insulating film between the emitter-side conductive region and the first semiconductor region is the thickness of the insulating film between the collector-side conductive region and the emitter-side conductive region (Fig. 1 (see Fig. 1, 2D2 + 2D3).
  • the potential of the emitter-side conductive region is close to the ground potential.
  • the semiconductor layer is formed on the support substrate via the insulating layer by ion implantation and thermal diffusion, so that the semiconductor layer is a getter layer against metal contamination. Therefore, a gettering effect against metal contamination can be obtained. Therefore, the reliability of the gate insulating film is improved.
  • the semiconductor layer provided on the support substrate via the insulating layer includes the interface with the first semiconductor region above and the insulating layer below the semiconductor layer.
  • the first semiconductor region functions as a Balta layer.
  • the dopant concentration of the semiconductor layer on this insulating layer is high, the carrier lifetime is short. Therefore, the lifetime of the injected carriers is controlled according to the distance between the bottom of the trench buried insulating film and the semiconductor layer on the insulating layer, and the balance between the reverse recovery time of the device and the on-resistance is maintained. It is. The invention's effect
  • an IGBT having a breakdown voltage and a current driving capability equal to or higher than those of a lateral semiconductor device using a conventional SOI substrate, a high latch-up resistance, and a low on-resistance per unit area.
  • the SOI substrate it can be easily integrated with a CMOS device.
  • FIG. 1 is a cross-sectional view showing a configuration of an IGBT according to the first embodiment.
  • FIG. 2 In the middle of manufacturing the device wafer of the SOI wafer used for manufacturing the IGBT of the first embodiment, a screen oxide film is formed on the surface of the semiconductor wafer which becomes the drift region, and arsenic ions are implanted. It is sectional drawing which shows the state which exists.
  • FIG. 3 is a cross-sectional view showing a state in which a minority carrier canceling layer is formed on the surface of a semiconductor wafer by arsenic ion implantation following the state shown in FIG.
  • FIG. 4 is a cross-sectional view showing a state in which, after the state shown in FIG. 3, the screen oxide film is removed, and the formation of a device wafer having a drift region and a minority carrier canceling layer force is completed.
  • FIG. 5 is a cross-sectional view showing a state in which a handle wafer support substrate is prepared in the middle of manufacturing a handle wafer of an SOI wafer used for manufacturing the IGBT of the first embodiment.
  • FIG. 6 is a cross-sectional view showing a state in which the formation of the handle wafer is completed by forming an insulating layer on the support substrate surface of the handle wafer following the state shown in FIG. 5.
  • FIG. 7 is a cross-sectional view showing a state in which the device wafer and the handle wafer are integrated into an SOI wafer following the state shown in FIGS. 4 and 6.
  • FIG. 8 Subsequent to the state shown in FIG. 7, the drift region of the integrated SOI wafer is polished to a predetermined thickness to complete the formation of the SOI wafer used for manufacturing the IGBT of the first embodiment. It is sectional drawing which shows the state which carried out.
  • FIG. 9 is a characteristic diagram showing an example of the relationship between the breakdown voltage, which is the off breakdown voltage of the IGBT of Embodiment 1, and the doping concentration in the drift region.
  • FIG. 10 is a potential distribution diagram showing an example of electrostatic potential distribution at the time of breakdown of the IGBT according to the first embodiment.
  • FIG. 11 is a cross-sectional view showing a configuration of an IGBT in which the polarity of the configuration shown in FIG. 1 is reversed.
  • FIG. 12 is a cross-sectional view showing the configuration of the IGBT of the second embodiment.
  • FIG. 13 is a cross-sectional view showing a configuration of an IGBT in which the polarity of the configuration shown in FIG. 12 is reversed.
  • FIG. 14 is a cross-sectional view showing a configuration of the IGBT according to the third embodiment.
  • FIG. 15 is a cross-sectional view showing a configuration of an IGBT in which the polarity of the configuration shown in FIG. 14 is reversed.
  • FIG. 16 is a cross-sectional view showing a configuration of the IGBT of the fourth embodiment.
  • FIG. 17 is a cross-sectional view showing a configuration of an IGBT in which the polarity of the configuration shown in FIG. 16 is reversed.
  • FIG. 18 is a cross-sectional view showing the configuration of the IGBT of the fifth embodiment.
  • FIG. 19 is a cross-sectional view showing a configuration of an IGBT in which the polarity of the configuration shown in FIG. 18 is reversed.
  • FIG. 20 is a cross-sectional view showing a configuration of the IGBT of the sixth embodiment.
  • FIG. 21 is a cross-sectional view showing a configuration of an IGBT in which the polarity of the configuration shown in FIG. 20 is reversed.
  • FIG. 22 is a cross-sectional view showing a configuration of the IGBT of the seventh embodiment.
  • FIG. 23 is a cross-sectional view showing a configuration of an IGBT in which the polarity of the configuration shown in FIG. 22 is reversed.
  • FIG. 24 is a cross sectional view showing a configuration of an IGBT according to an eighth embodiment.
  • FIG. 25 is a cross-sectional view showing a configuration of an IGBT in which the polarity of the configuration shown in FIG. 24 is reversed.
  • FIG. 26 is a cross-sectional view showing a configuration of the IGBT of the ninth embodiment.
  • FIG. 27 is a cross-sectional view showing a configuration of an IGBT in which the polarity of the configuration shown in FIG. 26 is reversed.
  • FIG. 28 is a cross-sectional view showing a configuration of the IGBT according to the tenth embodiment.
  • FIG. 29 is a cross-sectional view showing a configuration of an IGBT in which the polarity of the configuration shown in FIG. 28 is reversed.
  • FIG. 30 is a cross section showing a configuration of an IGBT according to an eleventh embodiment.
  • FIG. 31 is a cross-sectional view showing a configuration of an IGBT in which the polarity of the configuration shown in FIG. 30 is reversed.
  • FIG. 32 is a cross sectional view showing the structure of the IGBT of the twelfth embodiment.
  • FIG. 33 is a cross-sectional view showing a configuration of an IGBT in which the polarity of the configuration shown in FIG. 32 is reversed.
  • FIG. 34 is a cross section showing a configuration of an IGBT according to the thirteenth embodiment.
  • FIG. 35 is a cross-sectional view showing a configuration of an IGBT in which the polarity of the configuration shown in FIG. 34 is reversed.
  • FIG. 36 is a cross section showing a configuration of an IGBT according to the fourteenth embodiment.
  • FIG. 37 is a cross-sectional view showing a configuration of an IGBT in which the polarity of the configuration shown in FIG. 36 is reversed.
  • FIG. 38 is a cross sectional view showing the structure of the IGBT of the fifteenth embodiment.
  • FIG. 39 is a cross-sectional view showing a configuration of an IGBT in which the polarity of the configuration shown in FIG. 38 is reversed.
  • FIG. 40 is a cross sectional view showing a configuration of an IGBT according to the sixteenth embodiment.
  • FIG. 41 is a cross-sectional view showing a configuration of an IGBT in which the polarity of the configuration shown in FIG. 40 is reversed.
  • FIG. 42 is a cross sectional view showing the structure of the IGBT according to the seventeenth embodiment.
  • FIG. 43 is a cross-sectional view showing a configuration of an IGBT in which the polarity of the configuration shown in FIG. 42 is reversed.
  • FIG. 44 is a cross sectional view showing the structure of the IGBT according to the eighteenth embodiment.
  • FIG. 45 is a cross-sectional view showing a configuration of an IGBT in which the polarity of the configuration shown in FIG. 44 is reversed.
  • FIG. 46 is a cross sectional view showing the structure of the IGBT according to the nineteenth embodiment.
  • FIG. 47 is a cross-sectional view showing a configuration of an IGBT in which the polarity of the configuration shown in FIG. 46 is reversed.
  • FIG. 48 is a plan layout view showing the main part of the IGBT having the structure shown in FIG. 46.
  • FIG. 49 is a diagram showing a cross-sectional configuration of an IGBT fabricated using a conventional thick film SOI substrate.
  • FIG. 50 is a diagram showing a cross-sectional configuration of a conventional lateral MOS transistor.
  • FIG. 1 is a cross-sectional view showing the IGBT of the first embodiment. As shown in Figure 1, the embodiment
  • the SOI substrate has a structure in which an insulating layer 2, an n decimal carrier canceling layer 13a and an n-drift region 3a, which also have an oxide film isotropic force, are laminated in this order on a p support substrate la.
  • the resistivity of the n-drift region 3a is higher than the resistivity of the n + decimal carrier cancellation layer 13a. For this reason, the n decimal carrier cancellation layer 13a has a gettering effect against metal ion contamination and also serves as a getter layer.
  • the n ⁇ drift region 3a corresponds to the first semiconductor region
  • the n + decimal carrier canceling layer 13a corresponds to a semiconductor layer provided on the support substrate via an insulating layer.
  • An n-well region 3b is provided in a part of the surface layer of the n-drift region 3a.
  • the n-well region 3b is more heavily doped than the n-drift region 3a and has a lower resistivity than the n-drift region 3a. Therefore, an increase in resistance of the n-well region 3b due to the JFET (junction FET) effect with the p base region 4a described later is suppressed.
  • the p base region 4a is provided in part of the surface layer of the n drift region 3a so as to be in contact with the n-drift region 3a and the n well region 3b.
  • the n-well region 3b and the p base region 4a correspond to a second semiconductor region and a third semiconductor region, respectively.
  • a gate electrode 8a is provided via a gate insulating film 9a on a part of the p base region 4a and the surface of the n-well region 3b.
  • the gate electrode 8a is made of, for example, conductive polysilicon.
  • a thick insulating film 9c is formed on the surface of the n-well region 3b in order to reduce capacitance, and a gate electrode 8a is provided thereon.
  • a p + low resistance region 5a and a p + base contact region 5b are provided in other parts of the p base region 4a.
  • An n + emitter region 6a is provided in a part of the p + low resistance region 5a.
  • the n emitter region 6a is provided so as to be aligned with the end of the gate electrode 8a on the p base region side (in FIG. 1, the end on the n emitter region 6a).
  • the gate electrode 8a is not necessarily provided on the n-well region 3b as long as it is provided on the surface of the p-base region 4a between the n-well region 3b and the n-emitter region 6a.
  • the gate voltage exceeds the threshold voltage, a channel is formed at the interface between the P base region 4a between the n emitter region 6a and the n well region 3b and the gate insulating film 9a.
  • the p + low resistance region 5a is formed to occupy the lower side of the n emitter region 6a, and the p + base contact region 5b is provided adjacent to the n + emitter region 6a.
  • the p + base contact region 5b corresponds to a high conductivity region.
  • the p + low resistance region 5a is preferably formed so as to occupy the range below the n + emitter region 6a without affecting the threshold voltage as in the present embodiment. It does not matter if it is formed as a part of.
  • a gate side wall spacer region 18 made of an oxide film or a nitride film is provided in contact with the end. Using this gate sidewall spacer region 18, the p + low resistance region 5a is formed so as not to enter the region where the channel is formed. As a result, the p + low resistance region 5a does not affect the threshold value of the gate voltage forming the channel.
  • n buffer region 11a is provided in a part of the surface layer of the n-drift region 3a, apart from the nwell region 3b and the p base region 4a. n buffer region 11a is more heavily doped than n drift region 3a and has a lower resistivity than drift region 3a
  • the n buffer region 11a corresponds to a fourth semiconductor region, and includes an n drift region 3a and an n well Together with region 3b, it becomes a drift region that maintains the breakdown voltage of the device.
  • this device is a punch-through IGBT having an n buffer region 1 la.
  • a p + collector region 12a is provided in a part of the n buffer region 11a, and is isolated from the n ⁇ drift region 3a by the n buffer region 11a.
  • the p + collector region 12a is a carrier injection region for conductivity modulation.
  • the n buffer region 11a controls the amount of conductivity-modulated carrier injected from the p + collector region 12a, and is related to the trade-off between element on-resistance and turn-off loss.
  • the upper trench 16a reaches a position reaching the n drift region 3a deeper than the SOI substrate surface force p base region 4a. Is formed. From the bottom of the upper trench 16a, the lower trench 16b, which is narrower than the upper trench 16a, is formed to a deeper position.
  • the upper trench 16a and the lower trench 16b are filled with a trench buried insulating film 17 such as an oxide film.
  • the trench buried insulating film 17 is in contact with the n ⁇ drift region 3a, the p base region 4a, and the p + base contact region 5b on the side wall of the upper trench 16a on the emitter side.
  • An emitter-side field plate 15 made of conductive polysilicon or the like is embedded in an electrically floating state in the trench-embedded insulating film 17 near the emitter-side sidewall of the upper trench 16a.
  • the emitter-side field plate 15 may be provided over the PN junction surface formed by the p base region 4a and the n drift region 3a.
  • the emitter-side field plate 15 corresponds to an emitter-side conductive region.
  • the trench buried insulating film 17 is in contact with the n_drift region 3a and the n buffer region 11a on the collector side wall of the upper trench 16a.
  • a collector-side field plate 14 made of conductive polysilicon or the like is provided in the trench-filled insulating film 17 near the collector-side sidewall of the upper trench 16a.
  • the collector-side field plate 14 corresponds to the collector-side conductive region, and is electrically connected to the collector electrode 10 provided in contact with the p + collector region 12a via the internal wiring or the external wiring, and is the same as the collector electrode 10. It becomes potential.
  • the collector-side field plate 14 includes the upper trench 16a, the n-drift region 3a, and the n This prevents depletion at the interface with the F region 11a and contributes to higher device breakdown voltage. That is, by providing the collector-side field plate 14, a high breakdown voltage of the device is achieved.
  • the collector-side field plate 14 should be provided above and below the interface between the n-drift region 3a and the n buffer region 1la! /.
  • the emitter electrode 7 is provided by contacting both the n emitter region 6a and the p + base contact region 5b and short-circuiting the p + base contact region 5b and the n + emitter region 6a.
  • reference numeral 20 denotes an insulating film cover layer such as an oxide film provided to reduce plasma etching damage to the gate insulating film 9a during manufacturing
  • reference numeral 21 denotes an interlayer insulating film.
  • a gate structure that can be a binos structure that bypasses the conductivity-modulated carrier is provided. That is, some of the carriers injected from the p + collector region 12a reach the emitter electrode 7 through the interface between the p base region 4a and the n drift region 3a, the p base region 4a and the p + base contact region 5b. .
  • Other carriers injected from the p + collector region 12a are the n-well region 3b, the surface channel at the interface between the p base region 4a and the gate insulating film 9a, the p + low resistance region 5a, and the p + base contact region 5b. And reach the emitter electrode 7. With such a bypass structure, the device is latched up, and the latch-up resistance is improved.
  • a screen oxide film 31 is formed on the surface of a wafer made of n semiconductor which becomes the n drift region 3a. Further, As (arsenic), which is an n-type impurity, is ion-implanted and thermal diffusion is performed to form an n + decimal carrier offset layer 13a on the wafer surface as shown in FIG. Then, as shown in FIG. 4, the screen oxide film 31 is removed. This completes the device wafer.
  • a p support substrate la is prepared.
  • an insulating layer 2 such as an oxide film is formed on the surface of the p support substrate la to obtain a handle wafer.
  • the surface of the insulating layer 2 of the handle wafer is bonded to the surface of the n-decimal carrier canceling layer 13a of the device wafer.
  • the device wafer and the handle wafer are combined and integrated through a natural acid film on the surface of the device wafer.
  • the n drift region 3a of the integrated SOI wafer is polished to a predetermined thickness. This This completes the SOI wafer.
  • the subsequent manufacturing process is not particularly shown.
  • the n-well region 3b and the n-buffer region 11a are formed on the surface of the SOI wafer, that is, the polished surface of the n-drift region 3a by ion implantation of phosphorus or the like.
  • N diffusion layer is formed.
  • ion implantation of boron or the like is performed, and thermal diffusion is performed to form the p base region 4a.
  • a hard mask for trench etching is formed, and the lower trench 16b is formed by trench etching.
  • an insulating film such as an oxide film is deposited on the entire surface of the wafer.
  • a trench etching hard mask is formed, and the upper trench 16a is formed by etching the upper portions of both side walls of the lower trench 16b.
  • an insulating film such as an oxide film is deposited on the side wall and bottom surface of the upper trench 16a.
  • a conductive polysilicon film is deposited on the upper trench 16a.
  • an insulating film such as an oxide film is deposited on the entire surface of the wafer and flattened by CMP. Thereafter, the wafer surface is exposed leaving the insulating film on the trench 16a and the trench 16b. Using the nitride film as a mask, a LOCOS oxide film is formed on the exposed wafer surface as the insulating film 9c.
  • an oxide film that becomes the gate insulating film 9a is grown thereon.
  • doped polysilicon to be the gate electrode 8a is deposited to a thickness of 300 to 400 nm.
  • an oxide film or the like to be the insulating film cover layer 20 is deposited to a thickness of 300 to 500 nm. Since this insulating film cover layer 20 is present, in this embodiment, the thickness of the doped polysilicon that becomes the gate electrode 8a can be reduced to 300 to 400 nm, and the gate polysilicon of the LV (low voltage) CMOS device can be reduced. Is easy to share.
  • a gate stack structure including the insulating film cover layer 20, the gate electrode 8a, and the gate insulating film 9a is formed by RIE (reactive ion etching). At this time, the plasma etching damage to the gate insulating film 9a is reduced by the provision of the oxide film or the like that becomes the insulating film cover layer 20.
  • ion implantation of arsenic or the like is performed by self-alignment (self-alignment technique) to form the n + emitter region 6a.
  • a gate side wall spacer region 18 is formed on the side surface of the gate stack structure. At that time, the thickness of the gate sidewall spacer region 18 needs to be about 150 to 200 nm. This is to suppress the influence of the threshold voltage of the gate voltage for forming the channel by offsetting the lateral range of boron ions in the next boron ion implantation process.
  • boron ions are implanted with a high energy of 70 to 90 keV and a dose of 1 X 10 15 to 3 X 10 15 cm- 2 , and a p + low resistance region 5a under the n + emitter region 6a.
  • the insulating film cover layer 20 and the gate electrode 8a prevent boron ions from being injected into the channel region, thereby protecting the channel region.
  • p + base contact region 5b and p + collector region 12a are formed by boron ion implantation.
  • an interlayer insulating film 21 is deposited on the entire surface of the wafer, and the upper surface is flattened by CMP (chemical mechanical polishing). Then, a contact hole is opened in the flattened interlayer insulating film 21 and metal is sputtered to form the emitter electrode 7 and the collector electrode 10 to complete the front end process.
  • the surface of the wafer to be bonded becomes the mirror quality surface necessary for bonding the wafers together.
  • the force between the wafers is integrated through H 2 O adsorbed by “Si—OH—” on the surface of each other.
  • the above three reports can be applied when manufacturing an SOI wafer.
  • FIG. 1 According to the configuration of the first embodiment described above, when a 200V class withstand voltage is secured, FIG.
  • the device pitch of the configuration shown in Fig. 1 can be reduced to 12 ⁇ m or less, and the thickness of the n drift region 3a can be suppressed to 20 ⁇ m or less. Less than half the cell pitch (25 ⁇ m).
  • the current drive capability of the unit cell device configured as shown in Fig. 1 is comparable to that of a conventional lateral device due to optimization of the device structure and manufacturing process.
  • the device of the configuration shown in FIG. 1, on-resistance per unit area becomes half of 250 ⁇ 'mm 2 about the on-resistance of the conventional device (500m ⁇ -mm 2).
  • D1 is 0.5 ⁇ m
  • D2 is 0.6 ⁇ m
  • 2D3 is 1.8 ⁇ m
  • the thickness of the n-drift region 3a is
  • Figure 9 shows the relationship between the device off breakdown voltage (breakdown voltage) and the doping concentration of the n drift region 3a at 12 ⁇ m or 16 ⁇ m.
  • D1 is set to 0.
  • D2 is set to 0.6 m
  • 2 D3 is set to 1.8 ⁇ m
  • the thickness of the n-drift region 3a is set to 16 ⁇ m.
  • Figure 10 shows the electrostatic potential distribution during breakdown when the doping concentration in the n-drift region 3a is 3 X 10 14 cm 3 .
  • X represents the horizontal dimension of the device
  • Y represents the vertical dimension of the device.
  • FIG. 11 shows a p-channel IGBT in which the polarity of the n-channel IGBT having the configuration shown in FIG. 1 is reversed.
  • the p support substrate la, the n + decimal carrier cancellation layer 13a, the n drift region 3a, the nwell region 3b, and the p base region 4a are each an n support substrate.
  • the p + low resistance region 5a, the p + base contact region 5b, the n + emitter region 6a, the n buffer region 11a, and the p + collector region 12a are respectively converted into an n + low resistance region 5c, an n + base contact region 5d, and a p + emitter. It shall be read as area 6b, p buffer area l ib and n + collector area 12b. Also, regarding the implanted ion species in the manufacturing process, n-type impurities and p-type impurities are exchanged.
  • FIGS. 12 and 13 are cross-sectional views showing the n-channel IGBT and the p-channel I GBT according to the second embodiment, respectively.
  • the IGBT of the second embodiment is The IGBT according to the first embodiment has a structure having a plurality of (two in the illustrated example) channels for each of the single drift regions 3a and 3c and having a high current capability.
  • a plurality of, for example, two p base regions 4a are provided on the emitter side of the trench buried insulating film 17 with the n-well region 3b interposed therebetween. Yes.
  • a p + low resistance region 5a, a p + base contact region 5b, and an n emitter region 6a are provided in each p base region 4a.
  • a planar gate structure comprising a gate insulating film 9a and a gate electrode 8a is provided on the p base region 4a between each n emitter region 6a and the n-ul region 3b.
  • a channel is formed at the interface between the region 4a and the gate insulating film 9a corresponding thereto.
  • n + emitter region 6a and p + base contact region 5b are electrically connected to each other by the emitter electrode 7.
  • Other configurations are the same as those of the IGBT according to the first embodiment, and thus description thereof is omitted.
  • FIG. 14 and FIG. 15 are cross-sectional views showing the n-channel IGBT and p-channel I GBT of the third embodiment, respectively.
  • each IGBT of the third embodiment has a constant width from the wafer surface to the trench bottom in place of the upper trench 16a and the lower trench 16b in each IGBT of the first embodiment.
  • a trench 16c is provided, and a trench buried insulating film 17 is buried therein. Since other configurations are the same as the IGBT configuration of the first embodiment, description thereof is omitted.
  • FIGS. 16 and 17 are cross-sectional views showing the n-channel IGBT and the p-channel I GBT according to the fourth embodiment, respectively.
  • each IGBT of the fourth embodiment is a combination of the corresponding polar IGBTs of the second and third embodiments.
  • each of the single drift regions 3a and 3c has a plurality of channels (two in the illustrated example) and a trench 16c having a certain width from the wafer surface to the trench bottom, and is provided therein.
  • the trench buried insulating film 17 is buried. So
  • the other configuration is the same as the configuration of the IGBT of the second embodiment and the configuration of the IGBT of the third embodiment, and thus description thereof is omitted.
  • FIGS. 18 and 19 are cross-sectional views showing the n-channel IGBT and the p-channel I GBT according to the fifth embodiment, respectively.
  • each IGBT of the fifth embodiment has a trench gate structure instead of the planar gate structure of each IGBT of the first embodiment, and is difficult to latch up. Have the advantage.
  • the gate trench 19 that reaches the n drift region 3a from the wafer surface through the p base region 4a is separated from the trench buried insulating film 17 and The p base region 4a is formed in contact therewith.
  • a gate electrode 8b is buried inside the gate trench 19 via a gate insulating film 9b.
  • An n + emitter region 6a is provided in contact with the gate trench 19 in a part of the p base region 4a.
  • a p + low resistance region 5a is provided adjacent to the n + emitter region 6a.
  • the emitter electrode 7 short-circuits the p + low resistance region 5a and the n + emitter region 6a.
  • the n GB region 3b in contact with the p base region 4a is not provided in the IGBT of the fifth embodiment.
  • the other configuration is the same as that of the IGBT according to the first embodiment, and thus the description thereof is omitted.
  • FIGS. 20 and 21 are cross-sectional views showing the n-channel IGBT and the p-channel I GBT according to the sixth embodiment, respectively.
  • the IGBT of the sixth embodiment has a plurality of (three in the illustrated example) channels for each of the single drift regions 3a and 3c in the IGBT of the fifth embodiment. And having a high current capability.
  • Other configurations are the same as those of the IGBT of the fifth embodiment, and thus the description thereof is omitted.
  • each IGBT in the seventh embodiment In each IGBT of the fifth embodiment, instead of the upper trench 16a and the lower trench 16b, a trench 16c having a certain width from the wafer surface to the trench bottom is provided, and a trench buried insulating film 17 is embedded therein. It is a thing.
  • the other configuration is the same as the configuration of the IGBT in the fifth embodiment, and the description is omitted.
  • FIG. 24 and FIG. 25 are cross-sectional views showing the n-channel IGBT and the p-channel I GBT according to the eighth embodiment, respectively.
  • each IGBT of the eighth embodiment is a combination of the corresponding polar IGBTs of the sixth and seventh embodiments.
  • each of the single drift regions 3a and 3c has a plurality of channels (three in the illustrated example), and a trench 16c having a certain width from the wafer surface to the trench bottom is provided.
  • the trench buried insulating film 17 is buried.
  • Other configurations are the same as the configuration of the IGBT of the sixth embodiment and the configuration of the IGBT of the seventh embodiment, and thus description thereof is omitted.
  • FIG. 26 and FIG. 27 are cross-sectional views showing the n-channel IGBT and the p-channel I GBT according to the ninth embodiment, respectively.
  • each IGBT according to the ninth embodiment is the same as the first embodiment except that the collector-side field plate 14 is not provided.
  • the n-channel IGBT the upper trench 16a and the n buffer region 11a are separated from each other, and the n drift region 3a is sandwiched between the upper trench 16a and the n buffer region 11a. This suppresses the influence of depletion at the interface with 3a on the device withstand voltage.
  • the device pitch of each IGBT of the ninth embodiment is slightly longer than the device pitch of each IGBT of the first embodiment! However, it is shorter than the cell pitch of the conventional device shown in FIG.
  • the current drive capability of the unit cell device of each IGBT of Embodiment 9 is approximately the same as the current drive capability of a conventional lateral device by optimizing the device structure and manufacturing process. Therefore, the on-resistance per unit area of each IGBT according to the ninth embodiment is smaller than the on-resistance of the conventional device, and the short-circuit resistance is improved.
  • Other configurations are the same as those of the IGBT of the first embodiment, and thus the description thereof is omitted.
  • FIG. 28 and FIG. 29 are cross-sectional views showing the n-channel IGBT and the p-channel IGBT according to the tenth embodiment, respectively.
  • the IGB T of the tenth embodiment has a plurality of (in the example shown, two in the illustrated example) each of the single drift regions 3a and 3c in the IGBT of the ninth embodiment. ) Channel and high current capability.
  • Other configurations are the same as those of the IGBT according to the ninth embodiment, and thus description thereof is omitted.
  • FIG. 30 and FIG. 31 are cross-sectional views showing the n-channel IGBT and the p-channel IGBT according to the eleventh embodiment, respectively.
  • each I GBT of the eleventh embodiment is constant from the wafer surface to the trench bottom in each IGBT of the ninth embodiment, instead of the upper trench 16a and the lower trench 16b.
  • a trench 16c having a width of 5 mm is provided, and a trench embedded insulating film 17 is embedded therein.
  • Other configurations are the same as those of the IGBT of the ninth embodiment, and thus the description thereof is omitted.
  • each I GBT of the twelfth embodiment is a combination of the IGBTs of the corresponding polarities of the tenth and eleventh embodiments. That is, each of the single drift regions 3a and 3c has a plurality of channels (two in the illustrated example) and a trench 16c having a constant width from the wafer surface to the trench bottom, and in which, A trench buried insulating film 17 is buried.
  • Other configurations are the same as those of the IGBT of the tenth embodiment and the configuration of the IGBT of the eleventh embodiment, and thus description thereof is omitted.
  • FIG. 34 and FIG. 35 are cross-sectional views showing the n-channel IGBT and the p-channel IGBT according to Embodiment 13, respectively.
  • each I in Embodiment 13 GBT is one in which the collector-side field plate 14 is not provided in each IGBT of the fifth embodiment.
  • the n-channel IGBT the upper trench 16a and the n buffer region 11a are separated from each other, and the n drift region 3a is sandwiched between the upper trench 16a and the n buffer region 11a. This suppresses the influence of depletion at the interface with 3a on the breakdown voltage of the device.
  • the device pitch of each IGBT of the embodiment 13 is slightly longer than the device pitch of each IGBT of the embodiment 5, but shorter than the cell pitch of the conventional device shown in FIG.
  • the current drive capability of the unit cell device of each IGBT according to the thirteenth embodiment is comparable to the current drive capability of the conventional lateral device by optimizing the device structure and manufacturing process.
  • the on-resistance per unit area of each of the 13 IGBTs is smaller than the on-resistance of the conventional device.
  • Other configurations are the same as those of the IGBT of the fifth embodiment, and thus the description thereof is omitted.
  • FIG. 36 and FIG. 37 are cross-sectional views showing the n-channel IGBT and p-channel IGBT according to Embodiment 14, respectively.
  • the IGB T of the fourteenth embodiment has a plurality of (in the example shown, three in the illustrated example) for each of the single drift regions 3a and 3c in the IGBT of the thirteenth embodiment. ) Channel and high current capability.
  • the other configuration is the same as that of the IGBT of the thirteenth embodiment, so the description is omitted.
  • FIG. 38 and FIG. 39 are cross-sectional views showing the n-channel IGBT and p-channel IGBT according to the fifteenth embodiment, respectively.
  • each I GBT of the fifteenth embodiment is constant from the wafer surface to the trench bottom in each IGBT of the thirteenth embodiment, instead of the upper trench 16a and the lower trench 16b.
  • a trench 16c having a width of 5 mm is provided, and a trench embedded insulating film 17 is embedded therein.
  • Other configurations are implemented Since this is the same as the configuration of the IGBT of the thirteenth form, the description thereof is omitted.
  • FIGS. 40 and 41 are cross-sectional views showing the n-channel IGBT and the p-channel IGBT according to the sixteenth embodiment, respectively.
  • each I GBT of the sixteenth embodiment is a combination of the IGBTs of the corresponding polarities of the fourteenth and fifteenth embodiments. That is, each of the single drift regions 3a and 3c has a plurality of channels (three in the illustrated example) and a trench 16c having a certain width from the wafer surface to the bottom of the trench. A trench buried insulating film 17 is buried.
  • Other configurations are the same as those of the IGBT of the fourteenth embodiment and the configuration of the IGBT of the fifteenth embodiment, and thus description thereof is omitted.
  • the n-channel IGBT of the seventeenth embodiment is similar to the n-channel IGBT of the first embodiment in that the trench embedded insulating film 17 includes an n-drift region 3a, an n-wall region 3b, and an n buffer. It is intended to contact only region 11a. That is, the trench buried insulating film 17 is in contact with the p base region 4a and the p + base contact region 5b! / ,!
  • the emitter-side field plate 15 is not necessary. Carriers injected from the p + collector region 12a are emitted from the n-wall region 3b, the surface channel at the interface between the p base region 4a and the gate insulating film 9a, the p + low resistance region 5a, and the p + base contact region 5b. Reach 7.
  • the trench buried insulating film 17 is in contact only with the p-drift region 3c, the p-well region 3d, and the p-buffer region 1 lb, and the n-base region 4b and the n + base-contact region. 5d is not touching. Therefore, the emitter-side field plate 15 is not provided. Carriers injected from the n collector region 12b pass through the emitter electrode 7 through the p-well region 3d, the surface channel at the interface between the n base region 4b and the gate insulating film 9a, the n + low resistance region 5c and the n base contact region 5d. To reach.
  • the device pitch of each IGBT of the seventeenth embodiment is the cell of the conventional device shown in FIG. Shorter than the pitch.
  • the current drive capability of the unit cell device of each IGBT of Embodiment 17 is comparable to the current drive capability of the conventional lateral device by optimizing the device structure and manufacturing process.
  • the on-resistance per unit area of each IGBT is smaller than the on-resistance of the conventional device.
  • the other configuration is the same as that of the IGBT according to the first embodiment, and a description thereof will be omitted.
  • each I GBT of the eighteenth embodiment is constant from the wafer surface to the trench bottom in each IGBT of the seventeenth embodiment, instead of the upper trench 16a and the lower trench 16b.
  • a trench 16c having a width of 5 mm is provided, and a trench embedded insulating film 17 is embedded therein.
  • Other configurations are the same as those of the IGBT according to the seventeenth embodiment, and thus description thereof is omitted.
  • FIGS. 46 and 47 are cross-sectional views showing the n-channel IGBT and the p-channel IGBT according to the nineteenth embodiment, respectively.
  • the n-channel IGBT according to the nineteenth embodiment is the same as the n-channel IGBT according to the first embodiment, but the trench-filled insulating film 17 contacts only the n-drift region 3a and the n-well region 3b.
  • the p base region 4a and the P + base contact region 5b are not in contact with each other. Therefore, the emitter field plate 15 is not necessary.
  • the trench 16c and the n-buffer region 11a are separated, and the n-drift region 3a is sandwiched between them, so that the n-buffer region 11a and the n-drift region 3a This suppresses the influence of the depletion of the interface on the breakdown voltage of the device.
  • Carriers injected from the p + collector region 12a pass through the n-type region 3b, the surface channel at the interface between the p base region 4a and the gate insulating film 9a, the p + low resistance region 5a and the p + base contact region 5b, and the emitter electrode 7 To reach.
  • the trench buried insulating film 17 is in contact only with the p-drift region 3c and the p-well region 3d, and is in contact with the n base region 4b and the n + base contact region 5d. Not done. Therefore, the emitter-side field plate 15 is not provided. Yes.
  • the trench 16 c and the p buffer region l ib are separated, and the P-drift region 3 c is sandwiched between them, so that the p buffer region l ib and the p-drift region are The depletion of the interface with 3c suppresses the influence on the breakdown voltage of the device.
  • Carriers injected from the n collector region 12b pass through the p-well region 3d, the surface channel at the interface between the n base region 4b and the gate insulating film 9a, the n + low resistance region 5c and the n + base contact region 5d, and the emitter electrode 7 To reach.
  • the device pitch of each IGBT according to the nineteenth embodiment is slightly longer than the device pitch of each IGBT according to the seventeenth embodiment or the eighteenth embodiment, but shorter than the cell pitch of the conventional device shown in FIG. .
  • the current drive capability of each IGBT unit cell device in the nineteenth embodiment is comparable to the current drive capability of a conventional lateral device by optimizing the device structure and manufacturing process.
  • the on-resistance per unit area of each IGBT is smaller than the on-resistance of the conventional device.
  • the other configuration is the same as that of the IGBT according to the first embodiment, and a description thereof will be omitted.
  • the difference between the device of the nineteenth embodiment and the device disclosed in Patent Document 2 will be described.
  • the n minority carrier cancellation layer 13a (P + fractional carrier cancellation layer 13b) is in contact with the entire surface of the insulating layer 2, so an SOI wafer is manufactured by the bonding method described in the first embodiment. When doing so, the bonding accuracy is not required. Therefore, it can be manufactured easily.
  • the device disclosed in Patent Document 2 requires m-order bonding accuracy, it is not preferable in manufacturing as described above.
  • FIG. 48 is a diagram showing an example of a planar layout of the device according to the nineteenth embodiment.
  • the trench buried insulating film 17 is formed between the n + emitter region 6a (p + emitter region 6b) and the p + collector region 12a (n + collector region 12b). Therefore, the effective drift length is increased and the cell pitch on the wafer surface is shortened. In contrast, in the device disclosed in Patent Document 2, the cell pitch cannot be shortened as described above.
  • the device of the nineteenth embodiment includes the device disclosed in Patent Document 2 and Similarly, the distance between the trench buried insulating film 17 and the n + minor carrier canceling layer 13a (p + minor carrier killing layer 13b) limits the amount of fractional carriers in which the p + collector region 12a (n + collector region 12b) force is also injected.
  • the distance between the trench buried insulating film 17 and the n + minor carrier canceling layer 13a limits the amount of fractional carriers in which the p + collector region 12a (n + collector region 12b) force is also injected.
  • the concentration of majority carriers on the channel side is kept high, and the channel resistance is lowered. Since the n-well region 3b (p-well region 3d) is provided, the JFET effect is suppressed, so that the on-resistance and the cell pitch can be reduced.
  • the p + low resistance region 5a (n + low resistance region 5c) is provided, the latch-up resistance is further improved.
  • n + decimal carrier cancellation layer 13a (p + decimal carrier cancellation layer 13b) serves as a getter layer against metal contamination, a gettering effect against metal contamination can be obtained. Therefore, the reliability of the gate insulating films 9a and 9b is improved.
  • the n + minority carrier canceling layer 13a (p + minority carrier killing layer 13b) is connected to the interface with the n drift region 3a (p—drift region 3c) and the insulating layer 2.
  • the n-drift region 3a (p-drift region 3c) behaves as if it is a Balta layer.
  • the n + decimal carrier cancellation layer 13a (p + decimal carrier cancellation layer 13b) has a high dopant concentration and a short carrier lifetime. Therefore, p + collector region 12a (n + collector region 12b) force is injected according to the distance between the bottom of trench buried insulating film 17 and insulating layer 2 and n + minority carrier cancellation layer 13a (p + decimal carrier cancellation layer 13b). The life of the carrier is controlled, and the balance between the reverse recovery time of the element and the on-resistance is maintained.
  • the collector-side field plate 14 and the trench buried insulating film 17 shield the lateral electric field generated on the collector side of the trench buried insulating film 17.
  • the electric field generated at the PN junction formed by the drift region 3a (p—drift region 3c) and the p base region 4a (n base region 4b) is relaxed. Therefore, electric breakdown force is less likely to occur.
  • the collector-side field plate 14 is at the same potential as the collector electrode 10, the n-buffer region 11a (p-buffer region l ib), that is, the collector-side drift region interface in contact with the trench-filling insulating film 17 is depleted. As a result, it can play a role of voltage sharing.
  • each of the embodiments has a breakdown voltage and current drive capability equal to or higher than those of a conventional lateral semiconductor device using a conventional SOI substrate, and has a latch-up capability higher than that of the conventional lateral semiconductor device.
  • An IGBT with a higher on-resistance per unit area can be obtained.
  • the S OI substrate it can be easily integrated with the CMOS device.
  • the present invention is not limited to the above-described embodiments, and various modifications can be made.
  • the structure relating to withstand voltage according to the present invention can be applied to a lateral LDMOS transistor that requires high withstand voltage, and can reduce the on-resistance per unit area.
  • the IGBT according to the present invention is useful for a high-voltage switching element that requires a high latch-up resistance, and is particularly suitable for an output stage of a driver IC or an in-vehicle IC of a flat panel display. It is suitable for the high breakdown voltage switching element used.

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Abstract

 IGBTにおいて、高耐圧で、大電流での駆動を可能とし、ラッチアップ耐量を高くし、単位面積あたりのオン抵抗を低くすることを目的とし、この目的を達成するために、n+エミッタ領域6aとp+コレクタ領域12aとの間のウェハ全面に上段トレンチ16aと下段トレンチ16bからなるトレンチを形成し、その中をトレンチ埋め込み絶縁膜17で埋めることによって、耐圧を担持するドリフト領域をウエハの深さ方向に折り曲げて、実効的なドリフト長を長くする。トレンチ埋め込み絶縁膜17内に、エミッタ側フィールドプレート15を埋め込み、トレンチ埋め込み絶縁膜17のエミッタ側に生じる横電界を遮蔽することによって、n-ドリフト領域3aとpベース領域4aとのPN接合で発生する電界を緩和する。

Description

明 細 書
SOIトレンチ横型 IGBT
技術分野
[0001] この発明は、横型の MOS (金属一酸化膜一半導体)トランジスタとバイポーラトラン ジスタとを複合した、単位面積あたりのオン抵抗が低ぐかつ高い短絡耐量を有する パワーデバイスの一つである横型の IGBT (絶縁ゲート型バイポーラトランジスタ)に 関する。
背景技術
[0002] MOSトランジスタとバイポーラトランジスタとを複合したデバイスは、 MOS素子のよ うに駆動回路の構成が簡素であり、かつ、ノ《イポーラトランジスタのように耐圧部分の 導電度変調によりオン抵抗が低いという利点を有する。それゆえ、高耐圧と大電カレ ベルを必要とする分野で重要視されて!/、る。
[0003] このデバイスの構造には、プレーナゲート型とトレンチゲート型とがある。プレーナゲ ート型は、基板表面上にゲート絶縁膜を介してゲート電極を設けた構造を有する。ト レンチゲート型は、基板に形成されたトレンチ内にゲート電極を埋め込んだ構造を有 する。トレンチゲート型のデバイス構造には、チャネルの高密度化が可能である、寄 生サイリスタが動作しにくい、などの優れた特徴がある。
[0004] 以下に、従来の IGBTの構成について添付図面を参照して説明する。なお、本明 細書および添付図面において、半導体の層や領域の名称に冠記した nまたは pは、 その層や領域の多数キャリアがそれぞれ電子または正孔であることを意味する。また 、 nや p+のように、 nや p〖こ付された +は、それが付されていない半導体の層や領域の 不純物濃度よりも比較的高不純物濃度であることを表す。さらに、 nや p—のように、 n や Pに付された—は、それが付されていない半導体の層や領域の不純物濃度よりも比 較的低不純物濃度であることを表す。
[0005] 図 49は、従来の厚膜 SOI基板を用いて作製された IGBTの断面構成を示す図であ る。 SOI基板は、図 49に示すように、支持基板 101上に絶縁層 102を介して活性層 となる抵抗率の高い nドリフト領域 103を積層した構成となっている。 nドリフト領域 1 03の表面層の一部には、 pベース領域 104が設けられている。
[0006] pベース領域 104の表面層の一部には、 nェミッタ領域 106と、これに接する p+低抵 抗領域 105が設けられている。この p+低抵抗領域 105の一部は、 n+ェミッタ領域 106 の下の部分を占めている。
[0007] また、 n—ドリフト領域 103の表面層の一部に、 nバッファ領域 111が、 pベース領域 1
04力も離れて設けられている。 nバッファ領域 111の抵抗率は、 n—ドリフト領域 103の 抵抗率よりも低い。この nバッファ領域 111の表面層の一部には、 p+コレクタ領域 112 が設けられている。
[0008] p+低抵抗領域 105と n+ェミッタ領域 106の両方にェミッタ電極 107が接触する。 nド リフト領域 103と nェミッタ領域 106で挟まれる pベース領域 104の表面上には、絶縁 膜 109を介してゲート電極 108が設けられている。 p+コレクタ領域 112には、コレクタ 電極 110が接触している。
[0009] 図 49に示す構成の IGBTでは、 p+コレクタ領域 112と、 nバッファ領域 111および n— ドリフト領域 103よりなる n領域と、 pベース領域 104および p+低抵抗領域 105よりなる P領域とにより、 PNPバイポーラトランジスタが構成されている。また、 nェミッタ領域 1 06と pベース領域 104と n—ドリフト領域 103とにより、 NPNバイポーラトランジスタが構 成されている。
[0010] そして、これら PNPバイポーラトランジスタと NPNバイポーラトランジスタとにより、寄 生サイリスタが構成されて 、ることになる。この寄生サイリスタによるラッチアップを避 けるため、オン電流の上限が設定される。オン電流の上限値を高くするには、前記 N PNバイポーラトランジスタが作動しな 、ようにすればょ 、。
[0011] そのためには、チャネル端側力も nェミッタ領域 106の下を通って p+低抵抗領域 10 5に至る電流経路の抵抗を低く抑える必要がある。これに関して、イオン注入により前 記電流経路の抵抗を下げる方法が公知である。また、 P+低抵抗領域 105を形成する 際にマスク整合により不確定さを除去し、前記電流経路の長さを最小限にし、ゲート 電極と自己整合をとることができるトレンチェミッタ電極を形成する方法が公知である [0012] さらに、素子がオン状態のときに、 p+コレクタ領域 112から nドリフト領域 103に流れ 込むキャリアの一部を、前記電流経路を通さずに p+低抵抗領域 105に到達させる構 造が公知である。また、図 49に示す構成の IGBTでは、電界は、 nドリフト領域 103と pベース領域 104のウェハ表面付近の界面、および n—ドリフト領域 103と nバッファ領 域 111のウェハ表面付近の界面に集中する。
[0013] この電界の集中を緩和するため、フィールドプレートとして、ェミッタ電極 107および コレクタ電極 110を、絶縁膜 109を介して前記界面を覆うように延ばすことがある。より 一層、高い耐圧を必要とする場合や、ドリフト領域の上に電源ライン等の配線がある 場合の構造として、ウェハ表面のドリフト領域の上面またはドリフト領域の内部に、容 量結合型のフィールドプレートを設けたものが公知である。
[0014] 以上のような従来の MOSトランジスタとバイポーラトランジスタを複合したデバイス では、ウェハ表面に沿う方向で電圧を担持するため、単位デバイスの寸法は設計耐 圧値に比例して大きくなる。そのため、高耐圧で大電流用途のデバイスでは、チップ 面積が大きくなるという欠点がある。
[0015] そこで、横型 MOSトランジスタにおいて、ウェハ表面に占めるドリフト領域の面積を 減らすために、ドリフト領域にトレンチを形成し、そのトレンチを、シリコンに比べて破 壊電界の大きいシリコン酸ィ匕膜で埋める構成が提案されている(例えば、特許文献 1 参照。;)。この提案によれば、図 50に示すように、実効的なドリフト長 L は、チャネル eff
が形成される Pゥェル領域 204と、ドリフト領域となる nゥエル領域 203との境界から、ト レンチ内の埋め込み酸化膜 217までの距離 Lと、トレンチ深さ Lと、トレンチ幅 Lと、 p T B 再びトレンチ深さ Lとを足した長さになる。
τ
[0016] 一方、ウェハ表面上での pゥヱル領域 204と nゥヱル領域 203との境界からドレイン 領域 212までの距離 Lは、 Lとしを足した長さである。従って、 L は、埋め込み酸化
D p B eff
膜 217が設けられていない場合よりも長くすることができるので、同じ耐圧のデバイス と比較してオン抵抗 R Aが低減する。ここで、 R は単位面積あたりのオン抵抗、 Aは on on
表面積である。換言すれば、従来と同等の耐圧とオン電流を有し、かつ従来よりもデ バイスピッチの小さい横型デバイスが得られる。
[0017] また、 SOI (シリコン'オン'インシュレーター)構造を有する横型 IGBTにおいて、 n 型活性層にトレンチを形成するとともに、そのトレンチの下に部分的に高濃度の n型 バイパス層を設ける構成が提案されている(例えば、特許文献 2参照。 ) 0この提案に よれば、ソース電極に流れ込むホール電流がトレンチによって低減するとともに、電 子電流がバイノス層を通って流れるので、ソース側の電子電流の蓄積が増え、オン 電圧が低下する。
[0018] 特許文献 1 :特開平 8— 97411号公報
特許文献 2 :特開平 8— 88357号公報(図 1〜図 8)
発明の開示
発明が解決しょうとする課題
[0019] し力しながら、上記特許文献 2に開示された構成の IGBTでは、次のような種々の 問題点がある。すなわち、例えば SOI構造を貼り合わせウェハで実現する場合に、バ ィパス層がトレンチの真下に位置するように、 2枚のウェハを/ z mオーダーの位置合 わせ精度で貼り合わせる必要があり、製造上、好ましくない。また、特許文献 2の図 2 または図 3に示されたレイアウトでは、耐圧がウェハ表面における n型活性層の長さで 決まってしまうので、デバイスのセルピッチを短縮することはできない。従って、単位 面積あたりのオン抵抗を低くすることができない。
[0020] また、特許文献 2の図 4に示されたレイアウトで、かつ図 8に示された断面構成を有 する場合、トレンチの周囲に低抵抗領域が存在するため、耐圧は、トレンチを除くゥェ ハ表面における n型活性層の長さで決まる。従って、デバイスのセルピッチを短縮す ることができず、単位面積あたりのオン抵抗を低くすることができない。
[0021] また、特許文献 2の図 4に示されたレイアウトで、かつ図 6に示された断面構成を有 するデバイスでは、ホールの通路がトレンチ 17の下には形成されていないため、ゲー ト側の電導度変調がなくなり IGBTの利点が損なわれる。また、ゲート側の導電度変 調を保っために、当該公報の図 2に示されたレイアウトとすると、デバイスピッチが表 面ドリフト領域 3の長さで決まるためピッチを短くすることはできない。
[0022] さらに、特許文献 2の図 5に示された断面構成では、トレンチ底とバイノ ス層との間 の活性層の距離力 Sイオン注入エネルギーで決まるため、その部分を厚くすることがで きず、耐圧とのトレードオフが制限されてしまう。
[0023] この発明は、上述した従来技術による問題点を解消するため、高耐圧で、大電流で の駆動が可能であり、かつラッチアップ耐量が高ぐ単位面積あたりのオン抵抗が低 V、横型の IGBTを提供することを目的とする。
課題を解決するための手段
[0024] 上述した課題を解決し、 目的を達成するため、請求項 1の発明に力かる SOIトレン チ横型 IGBTは、支持基板上に絶縁層を介して設けられた第 1導電型の半導体層と 、前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第 1導電型の第 1の半導体領域と、前記第 1の半導体領域の表面層の一部に設けられた、前記第 1 の半導体領域よりも抵抗率の低い第 1導電型の第 2の半導体領域と、前記第 1の半 導体領域および前記第 2の半導体領域に接して前記第 1の半導体領域の表面層の 一部に設けられた第 2導電型の第 3の半導体領域と、前記第 3の半導体領域の一部 の表面上にゲート絶縁膜を介して設けられたゲート電極と、前記第 3の半導体領域の 一部に設けられた第 1導電型のェミッタ領域と、前記第 3の半導体領域の一部に設け られ、かつ前記ェミッタ領域の下側に設けられる第 2導電型の低抵抗領域と、前記第 3の半導体領域の一部に、前記ェミッタ領域に隣接して設けられた第 2導電型の高 電導度領域と、前記第 1の半導体領域の表面層の一部に、前記第 2の半導体領域 および前記第 3の半導体領域力 離れて設けられた、前記第 1の半導体領域よりも抵 抗率の低い第 1導電型の第 4の半導体領域と、前記第 4の半導体領域の一部に設け られた第 2導電型のコレクタ領域と、前記第 2の半導体領域および前記第 3の半導体 領域と前記第 4の半導体領域との間に設けられた上段トレンチと、前記上段トレンチ の底力 さらに深い位置まで設けられた、前記上段トレンチよりも幅の狭い下段トレン チと、前記上段トレンチおよび前記下段トレンチの中に埋め込まれたトレンチ埋め込 み絶縁膜と、前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記 第 3の半導体領域の近くに埋め込まれたフローティング電位のェミッタ側導電領域と 、前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第 4の半導体 領域の近くに埋め込まれたコレクタ側導電領域と、前記ェミッタ領域および前記高電 導度領域に接するェミッタ電極と、前記コレクタ領域に接するとともに、前記コレクタ 側導電領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。
[0025] 請求項 2の発明に力かる SOIトレンチ横型 IGBTは、支持基板上に絶縁層を介して 設けられた第 1導電型の半導体層と、前記半導体層上に設けられた、前記半導体層 よりも抵抗率の高い第 1導電型の第 1の半導体領域と、前記第 1の半導体領域の表 面層の一部に設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の 第 2の半導体領域と、前記第 1の半導体領域および前記第 2の半導体領域に接して 前記第 1の半導体領域の表面層の一部に設けられた第 2導電型の第 3の半導体領 域と、前記第 3の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲ ート電極と、前記第 3の半導体領域の一部に設けられた第 1導電型のェミッタ領域と 、前記第 3の半導体領域の一部に設けられ、かつ前記ェミッタ領域の下側に設けら れる第 2導電型の低抵抗領域と、前記第 3の半導体領域の一部に、前記ェミッタ領域 に隣接して設けられた第 2導電型の高電導度領域と、前記第 1の半導体領域の表面 層の一部に、前記第 2の半導体領域および前記第 3の半導体領域から離れて設けら れた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と、 前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、前記第 2の 半導体領域および前記第 3の半導体領域と前記第 4の半導体領域との間に設けられ たトレンチと、前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、前記トレン チ埋め込み絶縁膜の上半部内の、前記第 3の半導体領域の近くに埋め込まれたフロ 一ティング電位のェミッタ側導電領域と、前記トレンチ埋め込み絶縁膜の上半部内の 、前記第 4の半導体領域の近くに埋め込まれたコレクタ側導電領域と、前記ェミッタ 領域および前記高電導度領域に接するェミッタ電極と、前記コレクタ領域に接すると ともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、を備えることを 特徴とする。
請求項 3の発明に力かる SOIトレンチ横型 IGBTは、支持基板上に絶縁層を介して 設けられた第 1導電型の半導体層と、前記半導体層上に設けられた、前記半導体層 よりも抵抗率の高い第 1導電型の第 1の半導体領域と、前記第 1の半導体領域に接し 、かつ前記第 1の半導体領域の表面層の一部に設けられた第 2導電型の第 3の半導 体領域と、前記第 3の半導体領域を貫通して前記第 1の半導体領域に達するゲートト レンチの内側にゲート絶縁膜を介して設けられたゲート電極と、前記第 3の半導体領 域の一部に、前記ゲートトレンチに接して設けられた第 1導電型のェミッタ領域と、前 記第 3の半導体領域の一部に、前記ェミッタ領域に隣接して設けられた第 2導電型 の低抵抗領域と、前記第 1の半導体領域の表面層の一部に、前記第 3の半導体領 域から離れて設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の 第 4の半導体領域と、前記第 4の半導体領域の一部に設けられた第 2導電型のコレク タ領域と、前記第 3の半導体領域と前記第 4の半導体領域との間に設けられた上段ト レンチと、前記上段トレンチの底力 さらに深い位置まで設けられた、前記上段トレン チよりも幅の狭 、下段トレンチと、前記上段トレンチおよび前記下段トレンチの中に埋 め込まれたトレンチ埋め込み絶縁膜と、前記上段トレンチ内における前記トレンチ埋 め込み絶縁膜中の、前記第 3の半導体領域の近くに埋め込まれたフローティング電 位のエミッタ側導電領域と、前記上段トレンチ内における前記トレンチ埋め込み絶縁 膜中の、前記第 4の半導体領域の近くに埋め込まれたコレクタ側導電領域と、前記ェ ミッタ領域および前記低抵抗領域に接するェミッタ電極と、前記コレクタ領域に接す るとともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、を備えること を特徴とする。
請求項 4の発明に力かる SOIトレンチ横型 IGBTは、支持基板上に絶縁層を介して 設けられた第 1導電型の半導体層と、前記半導体層上に設けられた、前記半導体層 よりも抵抗率の高い第 1導電型の第 1の半導体領域と、前記第 1の半導体領域に接し 、かつ前記第 1の半導体領域の表面層の一部に設けられた第 2導電型の第 3の半導 体領域と、前記第 3の半導体領域を貫通して前記第 1の半導体領域に達するゲートト レンチの内側にゲート絶縁膜を介して設けられたゲート電極と、前記第 3の半導体領 域の一部に、前記ゲートトレンチに接して設けられた第 1導電型のェミッタ領域と、前 記第 3の半導体領域の一部に、前記ェミッタ領域に隣接して設けられた第 2導電型 の低抵抗領域と、前記第 1の半導体領域の表面層の一部に、前記第 3の半導体領 域から離れて設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の 第 4の半導体領域と、前記第 4の半導体領域の一部に設けられた第 2導電型のコレク タ領域と、前記第 3の半導体領域と前記第 4の半導体領域との間に設けられたトレン チと、前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、前記トレンチ埋め 込み絶縁膜の上半部内の、前記第 3の半導体領域の近くに埋め込まれたフローティ ング電位のェミッタ側導電領域と、前記トレンチ埋め込み絶縁膜の上半部内の、前記 第 4の半導体領域の近くに埋め込まれたコレクタ側導電領域と、前記ェミッタ領域お よび前記低抵抗領域に接するェミッタ電極と、前記コレクタ領域に接するとともに、前 記コレクタ側導電領域に電気的に接続するコレクタ電極と、を備えることを特徴とする
[0028] 請求項 5の発明に力かる SOIトレンチ横型 IGBTは、支持基板上に絶縁層を介して 設けられた第 1導電型の半導体層と、前記半導体層上に設けられた、前記半導体層 よりも抵抗率の高い第 1導電型の第 1の半導体領域と、前記第 1の半導体領域の表 面層の一部に設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の 第 2の半導体領域と、前記第 1の半導体領域および前記第 2の半導体領域に接して 前記第 1の半導体領域の表面層の一部に設けられた第 2導電型の第 3の半導体領 域と、前記第 3の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲ ート電極と、前記第 3の半導体領域の一部に設けられた第 1導電型のェミッタ領域と 、前記第 3の半導体領域の一部に設けられ、かつ前記ェミッタ領域の下側に設けら れる第 2導電型の低抵抗領域と、前記第 3の半導体領域の一部に、前記ェミッタ領域 に隣接して設けられた第 2導電型の高電導度領域と、前記第 1の半導体領域の表面 層の一部に、前記第 2の半導体領域および前記第 3の半導体領域から離れて設けら れた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と、 前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、前記第 2の 半導体領域および前記第 3の半導体領域と前記第 4の半導体領域との間に、前記第 4の半導体領域から離れて設けられた上段トレンチと、前記上段トレンチの底力 さら に深い位置まで設けられた、前記上段トレンチよりも幅の狭い下段トレンチと、前記上 段トレンチおよび前記下段トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、 前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第 3の半導体 領域の近くに埋め込まれたフローティング電位のェミッタ側導電領域と、前記ェミッタ 領域および前記高電導度領域に接するェミッタ電極と、前記コレクタ領域に接するコ レクタ電極と、を備えることを特徴とする。
[0029] 請求項 6の発明に力かる SOIトレンチ横型 IGBTは、支持基板上に絶縁層を介して 設けられた第 1導電型の半導体層と、前記半導体層上に設けられた、前記半導体層 よりも抵抗率の高い第 1導電型の第 1の半導体領域と、前記第 1の半導体領域の表 面層の一部に設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の 第 2の半導体領域と、前記第 1の半導体領域および前記第 2の半導体領域に接して 前記第 1の半導体領域の表面層の一部に設けられた第 2導電型の第 3の半導体領 域と、前記第 3の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲ ート電極と、前記第 3の半導体領域の一部に設けられた第 1導電型のェミッタ領域と 、前記第 3の半導体領域の一部に設けられ、かつ前記ェミッタ領域の下側に設けら れる第 2導電型の低抵抗領域と、前記第 3の半導体領域の一部に、前記ェミッタ領域 に隣接して設けられた第 2導電型の高電導度領域と、前記第 1の半導体領域の表面 層の一部に、前記第 2の半導体領域および前記第 3の半導体領域から離れて設けら れた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と、 前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、前記第 2の 半導体領域および前記第 3の半導体領域と前記第 4の半導体領域との間に、前記第 4の半導体領域から離れて設けられたトレンチと、前記トレンチ内に埋め込まれたトレ ンチ埋め込み絶縁膜と、前記トレンチ埋め込み絶縁膜の上半部内の、前記第 3の半 導体領域の近くに埋め込まれたフローティング電位のェミッタ側導電領域と、前記ェ ミッタ領域および前記高電導度領域に接するェミッタ電極と、前記コレクタ領域に接 するコレクタ電極と、を備えることを特徴とする。
請求項 7の発明に力かる SOIトレンチ横型 IGBTは、支持基板上に絶縁層を介して 設けられた第 1導電型の半導体層と、前記半導体層上に設けられた、前記半導体層 よりも抵抗率の高い第 1導電型の第 1の半導体領域と、前記第 1の半導体領域に接し 、かつ前記第 1の半導体領域の表面層の一部に設けられた第 2導電型の第 3の半導 体領域と、前記第 3の半導体領域を貫通して前記第 1の半導体領域に達するゲートト レンチの内側にゲート絶縁膜を介して設けられたゲート電極と、前記第 3の半導体領 域の一部に、前記ゲートトレンチに接して設けられた第 1導電型のェミッタ領域と、前 記第 3の半導体領域の一部に、前記ェミッタ領域に隣接して設けられた第 2導電型 の低抵抗領域と、前記第 1の半導体領域の表面層の一部に、前記第 3の半導体領 域から離れて設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の 第 4の半導体領域と、前記第 4の半導体領域の一部に設けられた第 2導電型のコレク タ領域と、前記第 3の半導体領域と前記第 4の半導体領域との間に、前記第 4の半導 体領域から離れて設けられた上段トレンチと、前記上段トレンチの底力 さらに深い 位置まで設けられた、前記上段トレンチよりも幅の狭い下段トレンチと、前記上段トレ ンチおよび前記下段トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、前記 上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第 3の半導体領域 の近くに埋め込まれたフローティング電位のェミッタ側導電領域と、前記ェミッタ領域 および前記低抵抗領域に接するェミッタ電極と、前記コレクタ領域に接するコレクタ 電極と、を備えることを特徴とする。
[0031] 請求項 8の発明に力かる SOIトレンチ横型 IGBTは、支持基板上に絶縁層を介して 設けられた第 1導電型の半導体層と、前記半導体層上に設けられた、前記半導体層 よりも抵抗率の高い第 1導電型の第 1の半導体領域と、前記第 1の半導体領域に接し 、かつ前記第 1の半導体領域の表面層の一部に設けられた第 2導電型の第 3の半導 体領域と、前記第 3の半導体領域を貫通して前記第 1の半導体領域に達するゲートト レンチの内側にゲート絶縁膜を介して設けられたゲート電極と、前記第 3の半導体領 域の一部に、前記ゲートトレンチに接して設けられた第 1導電型のェミッタ領域と、前 記第 3の半導体領域の一部に、前記ェミッタ領域に隣接して設けられた第 2導電型 の低抵抗領域と、前記第 1の半導体領域の表面層の一部に、前記第 3の半導体領 域から離れて設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の 第 4の半導体領域と、前記第 4の半導体領域の一部に設けられた第 2導電型のコレク タ領域と、前記第 3の半導体領域と前記第 4の半導体領域との間に、前記第 4の半導 体領域から離れて設けられたトレンチと、前記トレンチ内に埋め込まれたトレンチ埋め 込み絶縁膜と、前記トレンチ埋め込み絶縁膜の上半部内の、前記第 3の半導体領域 の近くに埋め込まれたフローティング電位のェミッタ側導電領域と、前記ェミッタ領域 および前記低抵抗領域に接するェミッタ電極と、前記コレクタ領域に接するコレクタ 電極と、を備えることを特徴とする。
[0032] 請求項 9の発明に力かる SOIトレンチ横型 IGBTは、支持基板上に絶縁層を介して 設けられた第 1導電型の半導体層と、前記半導体層上に設けられた、前記半導体層 よりも抵抗率の高い第 1導電型の第 1の半導体領域と、前記第 1の半導体領域の表 面層の一部に設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の 第 2の半導体領域と、前記第 1の半導体領域および前記第 2の半導体領域に接して 前記第 1の半導体領域の表面層の一部に設けられた第 2導電型の第 3の半導体領 域と、前記第 3の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲ ート電極と、前記第 3の半導体領域の一部に設けられた第 1導電型のェミッタ領域と 、前記第 3の半導体領域の一部に設けられ、かつ前記ェミッタ領域の下側に設けら れる第 2導電型の低抵抗領域と、前記第 3の半導体領域の一部に、前記ェミッタ領域 に隣接して設けられた第 2導電型の高電導度領域と、前記第 1の半導体領域の表面 層の一部に、前記第 2の半導体領域および前記第 3の半導体領域から離れて設けら れた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と、 前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、前記第 2の 半導体領域および前記第 3の半導体領域と前記第 4の半導体領域との間に、前記第 3の半導体領域から離れて設けられた上段トレンチと、前記上段トレンチの底力 さら に深い位置まで設けられた、前記上段トレンチよりも幅の狭い下段トレンチと、前記上 段トレンチおよび前記下段トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、 前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第 4の半導体 領域の近くに埋め込まれたコレクタ側導電領域と、前記ェミッタ領域および前記高電 導度領域に接するェミッタ電極と、前記コレクタ領域に接するとともに、前記コレクタ 側導電領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。
請求項 10の発明に力かる SOIトレンチ横型 IGBTは、支持基板上に絶縁層を介し て設けられた第 1導電型の半導体層と、前記半導体層上に設けられた、前記半導体 層よりも抵抗率の高い第 1導電型の第 1の半導体領域と、前記第 1の半導体領域の 表面層の一部に設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型 の第 2の半導体領域と、前記第 1の半導体領域および前記第 2の半導体領域に接し て前記第 1の半導体領域の表面層の一部に設けられた第 2導電型の第 3の半導体 領域と、前記第 3の半導体領域の一部の表面上にゲート絶縁膜を介して設けられた ゲート電極と、前記第 3の半導体領域の一部に設けられた第 1導電型のェミッタ領域 と、前記第 3の半導体領域の一部に設けられ、かつ前記ェミッタ領域の下側に設けら れる第 2導電型の低抵抗領域と、前記第 3の半導体領域の一部に、前記ェミッタ領域 に隣接して設けられた第 2導電型の高電導度領域と、前記第 1の半導体領域の表面 層の一部に、前記第 2の半導体領域および前記第 3の半導体領域から離れて設けら れた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と、 前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、前記第 2の 半導体領域および前記第 3の半導体領域と前記第 4の半導体領域との間に、前記第 3の半導体領域から離れて設けられたトレンチと、前記トレンチ内に埋め込まれたトレ ンチ埋め込み絶縁膜と、前記トレンチ埋め込み絶縁膜の上半部内の、前記第 4の半 導体領域の近くに埋め込まれたコレクタ側導電領域と、前記ェミッタ領域および前記 高電導度領域に接するェミッタ電極と、前記コレクタ領域に接するとともに、前記コレ クタ側導電領域に電気的に接続するコレクタ電極と、を備えることを特徴とする。 請求項 11の発明に力かる SOIトレンチ横型 IGBTは、支持基板上に絶縁層を介し て設けられた第 1導電型の半導体層と、前記半導体層上に設けられた、前記半導体 層よりも抵抗率の高い第 1導電型の第 1の半導体領域と、前記第 1の半導体領域の 表面層の一部に設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型 の第 2の半導体領域と、前記第 1の半導体領域および前記第 2の半導体領域に接し て前記第 1の半導体領域の表面層の一部に設けられた第 2導電型の第 3の半導体 領域と、前記第 3の半導体領域の一部の表面上にゲート絶縁膜を介して設けられた ゲート電極と、前記第 3の半導体領域の一部に設けられた第 1導電型のェミッタ領域 と、前記第 3の半導体領域の一部に設けられ、かつ前記ェミッタ領域の下側に設けら れる第 2導電型の低抵抗領域と、前記第 3の半導体領域の一部に、前記ェミッタ領域 に隣接して設けられた第 2導電型の高電導度領域と、前記第 1の半導体領域の表面 層の一部に、前記第 2の半導体領域および前記第 3の半導体領域から離れて設けら れた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と、 前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、前記第 2の 半導体領域および前記第 3の半導体領域と前記第 4の半導体領域との間に、前記第 3の半導体領域および前記第 4の半導体領域力 離れて設けられたトレンチと、前記 トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、前記ェミッタ領域および前記 高電導度領域に接するェミッタ電極と、前記コレクタ領域に接するコレクタ電極と、を 備えることを特徴とする。
[0035] 請求項 12の発明に力かる SOIトレンチ横型 IGBTは、請求項 1, 2, 5, 6, 9, 10お よび 11のいずれか一つに記載の発明において、前記ゲート絶縁膜、前記ゲート電極 、前記第 3の半導体領域、前記低抵抗領域、前記ェミッタ領域および前記高電導度 領域は、前記トレンチ埋め込み絶縁膜に対して同じ側に複数ずつ設けられており、 隣り合う前記ェミッタ領域および前記高電導度領域は、前記ェミッタ電極により互 、 に電気的に接続されて ヽることを特徴とする。
[0036] 請求項 13の発明に力かる SOIトレンチ横型 IGBTは、請求項 3, 4, 7および 8のい ずれか一つに記載の発明において、前記ゲートトレンチ、前記ゲート絶縁膜、前記ゲ ート電極、前記第 3の半導体領域、前記低抵抗領域および前記ェミッタ領域は、前 記トレンチ埋め込み絶縁膜に対して同じ側に複数ずつ設けられており、隣り合う前記 ェミッタ領域および前記低抵抗領域は、前記ェミッタ電極により互いに電気的に接続 されていることを特徴とする。
[0037] 請求項 14の発明に力かる SOIトレンチ横型 IGBTは、請求項 1〜13のいずれか一 つに記載の発明において、前記支持基板上の前記絶縁層と前記第 1の半導体領域 との間の前記半導体層は、金属汚染に対するゲッタリング効果を有することを特徴と する。
[0038] 請求項 15の発明に力かる SOIトレンチ横型 IGBTは、支持基板上に絶縁層を介し て設けられた第 1導電型の半導体層と、前記半導体層上に設けられた、前記半導体 層よりも抵抗率の高い第 1導電型の第 1の半導体領域と、前記第 1の半導体領域の 表面層の一部に設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型 の第 2の半導体領域と、前記第 1の半導体領域および前記第 2の半導体領域に接し て前記第 1の半導体領域の表面層の一部に設けられた第 2導電型の第 3の半導体 領域と、前記第 3の半導体領域の一部に設けられた第 1導電型のェミッタ領域と、前 記第 2の半導体領域と前記ェミッタ領域との間の前記第 3の半導体領域の表面上に ゲート絶縁膜を介して設けられたゲート電極と、前記第 1の半導体領域の表面層の 一部に、前記第 2の半導体領域および前記第 3の半導体領域から離れて設けられた 、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と、前記 第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、前記第 2の半導 体領域および前記第 3の半導体領域と前記第 4の半導体領域との間に設けられたト レンチと、前記トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、前記トレンチ 内における前記トレンチ埋め込み絶縁膜中の、前記第 3の半導体領域と前記第 1の 半導体領域との pn接合の近くに埋め込まれたフローティング電位のェミッタ側導電 領域と、前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第 4の半導 体領域と前記第 1の半導体領域との界面の近くに埋め込まれたコレクタ側導電領域 と、前記ェミッタ領域に接するェミッタ電極と、前記コレクタ領域に接するとともに、前 記コレクタ側導電領域に電気的に接続するコレクタ電極と、を備えることを特徴とする 請求項 16の発明に力かる SOIトレンチ横型 IGBTは、支持基板上に絶縁層を介し て設けられた第 1導電型の半導体層と、前記半導体層上に設けられた、前記半導体 層よりも抵抗率の高い第 1導電型の第 1の半導体領域と、前記第 1の半導体領域に 接し、かつ前記第 1の半導体領域の表面層の一部に設けられた第 2導電型の第 3の 半導体領域と、前記第 3の半導体領域を貫通して前記第 1の半導体領域に達するゲ ートトレンチの内側にゲート絶縁膜を介して設けられたゲート電極と、前記第 3の半導 体領域の一部に、前記ゲートトレンチに接して設けられた第 1導電型のェミッタ領域と 、前記第 1の半導体領域の表面層の一部に、前記第 3の半導体領域力 離れて設け られた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と 、前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、前記第 3 の半導体領域と前記第 4の半導体領域との間に設けられたトレンチと、前記トレンチ の中に埋め込まれたトレンチ埋め込み絶縁膜と、前記トレンチ内における前記トレン チ埋め込み絶縁膜中の、前記第 3の半導体領域と前記第 1の半導体領域との pn接 合の近くに埋め込まれたフローティング電位のェミッタ側導電領域と、前記トレンチ内 における前記トレンチ埋め込み絶縁膜中の、前記第 4の半導体領域と前記第 1の半 導体領域との界面の近くに埋め込まれたコレクタ側導電領域と、前記ェミッタ領域に 接するェミッタ電極と、前記コレクタ領域に接するとともに、前記コレクタ側導電領域 に電気的に接続するコレクタ電極と、を備えることを特徴とする。
[0040] 請求項 17の発明に力かる SOIトレンチ横型 IGBTは、支持基板上に絶縁層を介し て設けられた第 1導電型の半導体層と、前記半導体層上に設けられた、前記半導体 層よりも抵抗率の高い第 1導電型の第 1の半導体領域と、前記第 1の半導体領域の 表面層の一部に設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型 の第 2の半導体領域と、前記第 1の半導体領域および前記第 2の半導体領域に接し て前記第 1の半導体領域の表面層の一部に設けられた第 2導電型の第 3の半導体 領域と、前記第 3の半導体領域の一部に設けられた第 1導電型のェミッタ領域と、前 記第 2の半導体領域と前記ェミッタ領域との間の前記第 3の半導体領域の表面上に ゲート絶縁膜を介して設けられたゲート電極と、前記第 1の半導体領域の表面層の 一部に、前記第 2の半導体領域および前記第 3の半導体領域から離れて設けられた 、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と、前記 第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、前記第 2の半導 体領域および前記第 3の半導体領域と前記第 4の半導体領域との間に、前記第 4の 半導体領域から離れて設けられたトレンチと、前記トレンチ内に埋め込まれたトレンチ 埋め込み絶縁膜と、前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前 記第 3の半導体領域と前記第 1の半導体領域との pn接合の近くに埋め込まれたフロ 一ティング電位のェミッタ側導電領域と、前記ェミッタ領域に接するェミッタ電極と、前 記コレクタ領域に接するコレクタ電極と、を備えることを特徴とする。
[0041] 請求項 18の発明に力かる SOIトレンチ横型 IGBTは、支持基板上に絶縁層を介し て設けられた第 1導電型の半導体層と、前記半導体層上に設けられた、前記半導体 層よりも抵抗率の高い第 1導電型の第 1の半導体領域と、前記第 1の半導体領域に 接し、かつ前記第 1の半導体領域の表面層の一部に設けられた第 2導電型の第 3の 半導体領域と、前記第 3の半導体領域を貫通して前記第 1の半導体領域に達するゲ ートトレンチの内側にゲート絶縁膜を介して設けられたゲート電極と、前記第 3の半導 体領域の一部に、前記ゲートトレンチに接して設けられた第 1導電型のェミッタ領域と 、前記第 1の半導体領域の表面層の一部に、前記第 3の半導体領域力 離れて設け られた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と 、前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、前記第 3 の半導体領域と前記第 4の半導体領域との間に、前記第 4の半導体領域から離れて 設けられたトレンチと、前記トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、 前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第 3の半導体領域 と前記第 1の半導体領域との pn接合の近くに埋め込まれたフローティング電位のエミ ッタ側導電領域と、前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記 第 4の半導体領域と前記第 1の半導体領域との界面の近くに埋め込まれたコレクタ側 導電領域と、前記ェミッタ領域に接するェミッタ電極と、前記コレクタ領域に接するコ レクタ電極と、を備えることを特徴とする。
請求項 19の発明に力かる SOIトレンチ横型 IGBTは、支持基板上に絶縁層を介し て設けられた第 1導電型の半導体層と、前記半導体層上に設けられた、前記半導体 層よりも抵抗率の高い第 1導電型の第 1の半導体領域と、前記第 1の半導体領域の 表面層の一部に設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型 の第 2の半導体領域と、前記第 1の半導体領域および前記第 2の半導体領域に接し て前記第 1の半導体領域の表面層の一部に設けられた第 2導電型の第 3の半導体 領域と、前記第 3の半導体領域の一部に設けられた第 1導電型のェミッタ領域と、前 記第 2の半導体領域と前記ェミッタ領域との間の前記第 3の半導体領域の表面上に ゲート絶縁膜を介して設けられたゲート電極と、前記第 1の半導体領域の表面層の 一部に、前記第 2の半導体領域および前記第 3の半導体領域から離れて設けられた 、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と、前記 第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、前記第 2の半導 体領域および前記第 3の半導体領域と前記第 4の半導体領域との間に、前記第 3の 半導体領域から離れて設けられたトレンチと、前記トレンチ内に埋め込まれたトレンチ 埋め込み絶縁膜と、前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前 記第 4の半導体領域と前記第 1の半導体領域との界面の近くに埋め込まれたコレクタ 側導電領域と、前記ェミッタ領域に接するェミッタ電極と、前記コレクタ領域に接する とともに、前記コレクタ側導電領域に電気的に接続するコレクタ電極と、を備えること を特徴とする。
[0043] 請求項 20の発明に力かる SOIトレンチ横型 IGBTは、支持基板上に絶縁層を介し て設けられた第 1導電型の半導体層と、前記半導体層上に設けられた、前記半導体 層よりも抵抗率の高い第 1導電型の第 1の半導体領域と、前記第 1の半導体領域の 表面層の一部に設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型 の第 2の半導体領域と、前記第 1の半導体領域および前記第 2の半導体領域に接し て前記第 1の半導体領域の表面層の一部に設けられた第 2導電型の第 3の半導体 領域と、前記第 3の半導体領域の一部に設けられた第 1導電型のェミッタ領域と、前 記第 2の半導体領域と前記ェミッタ領域との間の前記第 3の半導体領域の表面上に ゲート絶縁膜を介して設けられたゲート電極と、前記第 1の半導体領域の表面層の 一部に、前記第 2の半導体領域および前記第 3の半導体領域から離れて設けられた 、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と、前記 第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、前記第 2の半導 体領域および前記第 3の半導体領域と前記第 4の半導体領域との間に、前記第 3の 半導体領域および前記第 4の半導体領域から離れて設けられたトレンチと、前記トレ ンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、前記ェミッタ領域に接するェミッタ 電極と、前記コレクタ領域に接するコレクタ電極と、を備えることを特徴とする。
[0044] 上記請求項 1〜20の発明によれば、トレンチを形成することにより、耐圧を保持する 部分がウェハ表面に対して垂直方向に設けられている。これにより、ドリフト領域がゥ ェハの深さ方向に折り曲げられてウェハ表面に引き出されて 、るので、実効的なドリ フト長が増加する。このため、実効的なドリフト長が従来と同等の長さであっても、素 子の所要表面積が激減する。従って、単位面積あたりのオン抵抗が低減する。
[0045] また、上記請求項 1、 2、 3、 4、 9、 10、 15、 16および 19の発明によれば、コレクタ 側導電領域がコレクタ電極と同電位であることにより、第 4の半導体領域、すなわちト レンチ埋め込み絶縁膜に接するコレクタ側のドリフト領域の界面が空乏化しに《なる ので、電圧担持の役割を果たすことができる。
[0046] また、上記請求項 1、 2、 3、 4、 5、 6、 7、 8、 15、 16、 17および 18の発明によれば、 ェミッタ側導電領域およびトレンチ埋め込み絶縁膜により、トレンチ埋め込み絶縁膜 のェミッタ側に生じる横電界が遮蔽され、第 1の半導体領域と第 3の半導体領域とに より形成される PN接合で発生する電界が緩和されるので、電気破壊が起こりにくくな る。また、ェミッタ側導電領域の電位がフローティング電位となることにより、ェミッタ側 導電領域の電位をェミッタ電位にする場合よりも、素子のスイッチング速度が速くなる 。これは、ェミッタ側導電領域と第 1の半導体領域との間に形成されるキャパシタが、 I GBTのコレクターェミッタ間に形成されるキャパシタに対して並列に接続されたキヤ ノシタにはならず、 IGBTのコレクタ一ェミッタ間容量を増加させないからである。
[0047] ここで、ェミッタ側導電領域と第 1の半導体領域との間の電位差は、コレクタ側導電 領域とェミッタ側導電領域との間の容量と、ェミッタ側導電領域と第 1の半導体領域と の間の容量の静電結合によって決まる。ェミッタ側導電領域と第 1の半導体領域との 間の絶縁膜の厚さ(図 1参照、図 1の D1)がコレクタ側導電領域とェミッタ側導電領域 との間の絶縁膜の厚さ(図 1参照、図 1にお 、て 2D2 + 2D3)よりも極めて小さ 、場合 には、ェミッタ側導電領域の電位はグランド電位に近くなる。
[0048] また、上記請求項 12および 13の発明によれば、一つの第 1の半導体領域よりなる ドリフト領域に対して複数のチャネルが設けられるので、高い電流能力が得られる。
[0049] また、上記請求項 14の発明によれば、支持基板上に絶縁層を介して設けられる半 導体層をイオン注入と熱拡散により形成することによって、その半導体層が金属汚染 に対するゲッタ層となるので、金属汚染に対するゲッタリング効果が得られる。従って 、ゲート絶縁膜の信頼性が向上する。
[0050] また、上記請求項 1〜20の発明によれば、支持基板上に絶縁層を介して設けられ た半導体層が、その上の第 1の半導体領域との界面およびその下の絶縁層との界面 のそれぞれにおける欠陥の影響を抑えるとともに、支持基板力 の空乏化効果を抑 制する。従って、第 1の半導体領域がバルタ層であるように機能する。
[0051] さらに、この絶縁層上の半導体層のドーパント濃度が高いので、キャリアの寿命が 短い。そのため、トレンチ埋め込み絶縁膜の底と絶縁層上の半導体層との間の距離 に応じて、コレクタ力も注入されたキャリアの寿命がコントロールされ、素子の逆回復 時間とオン抵抗とのバランスが保たれる。 発明の効果
[0052] 本発明によれば、従来の SOI基板を用いた横型半導体装置と同等以上の耐圧と電 流駆動能力を有し、かつラッチアップ耐量が高ぐさらに単位面積あたりのオン抵抗 が低い IGBTが得られるという効果を奏する。また、 SOI基板を用いることにより、容易 に CMOSデバイスと集積することができるという効果を奏する。
図面の簡単な説明
[0053] [図 1]実施の形態 1の IGBTの構成を示す断面図である。
[図 2]実施の形態 1の IGBTの製造に使用される SOIウェハのデバイスウェハの製造 途中において、ドリフト領域となる半導体ウェハの表面にスクリーン酸ィ匕膜が形成され 、ヒ素イオンが注入されている状態を示す断面図である。
[図 3]図 2に示す状態に続いて、半導体ウェハの表面にヒ素イオンの注入による少数 キャリア相殺層が形成された状態を示す断面図である。
[図 4]図 3に示す状態に続いて、スクリーン酸ィ匕膜を除去し、ドリフト領域と少数キヤリ ァ相殺層力もなるデバイスウェハの形成を完了した状態を示す断面図である。
[図 5]実施の形態 1の IGBTの製造に使用される SOIウェハのハンドルウェハの製造 途中において、ハンドルウェハの支持基板が用意された状態を示す断面図である。
[図 6]図 5に示す状態に続いて、ハンドルウェハの支持基板表面に絶縁層を形成して ハンドルウェハの形成を完了した状態を示す断面図である。
[図 7]図 4および図 6に示す状態に続いて、デバイスウェハとハンドルウェハとを一体 化して SOIウェハとした状態を示す断面図である。
[図 8]図 7に示す状態に続いて、一体化された SOIウェハのドリフト領域を所定の厚さ まで研磨して、実施の形態 1の IGBTの製造に使用される SOIウェハの形成を完了し た状態を示す断面図である。
[図 9]実施の形態 1の IGBTのオフ耐圧であるブレークダウン電圧とドリフト領域のドー ビング濃度との関係の一例を示す特性図である。
[図 10]実施の形態 1の IGBTのブレークダウン時の静電ポテンシャル分布の一例を示 す電位分布図である。
[図 11]図 1に示す構成の極性を反転させた IGBTの構成を示す断面図である。 [図 12]実施の形態 2の IGBTの構成を示す断面図である。
[図 13]図 12に示す構成の極性を反転させた IGBTの構成を示す断面図である。
[図 14]実施の形態 3の IGBTの構成を示す断面図である。
[図 15]図 14に示す構成の極性を反転させた IGBTの構成を示す断面図である。
[図 16]実施の形態 4の IGBTの構成を示す断面図である。
[図 17]図 16に示す構成の極性を反転させた IGBTの構成を示す断面図である。
[図 18]実施の形態 5の IGBTの構成を示す断面図である。
[図 19]図 18に示す構成の極性を反転させた IGBTの構成を示す断面図である。
[図 20]実施の形態 6の IGBTの構成を示す断面図である。
[図 21]図 20に示す構成の極性を反転させた IGBTの構成を示す断面図である。
[図 22]実施の形態 7の IGBTの構成を示す断面図である。
[図 23]図 22に示す構成の極性を反転させた IGBTの構成を示す断面図である。
[図 24]実施の形態 8の IGBTの構成を示す断面図である。
[図 25]図 24に示す構成の極性を反転させた IGBTの構成を示す断面図である。
[図 26]実施の形態 9の IGBTの構成を示す断面図である。
[図 27]図 26に示す構成の極性を反転させた IGBTの構成を示す断面図である。
[図 28]実施の形態 10の IGBTの構成を示す断面図である。
[図 29]図 28に示す構成の極性を反転させた IGBTの構成を示す断面図である。
[図 30]実施の形態 11の IGBTの構成を示す断面図である。
[図 31]図 30に示す構成の極性を反転させた IGBTの構成を示す断面図である。
[図 32]実施の形態 12の IGBTの構成を示す断面図である。
[図 33]図 32に示す構成の極性を反転させた IGBTの構成を示す断面図である。
[図 34]実施の形態 13の IGBTの構成を示す断面図である。
[図 35]図 34に示す構成の極性を反転させた IGBTの構成を示す断面図である。
[図 36]実施の形態 14の IGBTの構成を示す断面図である。
[図 37]図 36に示す構成の極性を反転させた IGBTの構成を示す断面図である。
[図 38]実施の形態 15の IGBTの構成を示す断面図である。
[図 39]図 38に示す構成の極性を反転させた IGBTの構成を示す断面図である。 [図 40]実施の形態 16の IGBTの構成を示す断面図である。
[図 41]図 40に示す構成の極性を反転させた IGBTの構成を示す断面図である。
[図 42]実施の形態 17の IGBTの構成を示す断面図である。
[図 43]図 42に示す構成の極性を反転させた IGBTの構成を示す断面図である。
[図 44]実施の形態 18の IGBTの構成を示す断面図である。
[図 45]図 44に示す構成の極性を反転させた IGBTの構成を示す断面図である。
[図 46]実施の形態 19の IGBTの構成を示す断面図である。
[図 47]図 46に示す構成の極性を反転させた IGBTの構成を示す断面図である。
[図 48]図 46に示す構成の IGBTの要部を示す平面レイアウト図である。
[図 49]従来の厚膜 SOI基板を用いて作製された IGBTの断面構成を示す図である。
[図 50]従来の横型 MOSトランジスタの断面構成を示す図である。
符号の説明
la, lb 支持基板
2 絶縁層
3a, 3c 第 1の半導体領域 (ドリフト領域)
3b, 3d 第 2の半導体領域 (ゥエル領域)
4a, 4b 第 3の半導体領域 (ベース領域)
5a, 5c 低抵抗領域
5b, 5d 高電導度領域 (ベースコンタクト領域)
6a, 6b ェ タ領域
7 ェミッタ電極
8a, 8b ゲート電極
9a, 9b ゲート絶縁膜
9c 絶縁膜
10 コレクタ電極
11a, l ib 第 4の半導体領域 (バッファ領域)
12a, 12b コレクタ領域
13a, 13b 半導体層(小数キャリア相殺層) 14 コレクタ側導電領域 (コレクタ側フィールドプレート)
15 ェミッタ側導電領域 (ェミッタ側フィールドプレート)
16a 上段トレンチ
16b 下段トレンチ
16c トレンチ
17 トレンチ埋め込み絶縁膜
19 ゲートトレンチ
発明を実施するための最良の形態
[0055] 以下に添付図面を参照して、この発明に力かる IGBTの好適な実施の形態を詳細 に説明する。なお、以下の実施の形態の説明およびすベての添付図面において、同 様の構成には同一の符号を付し、重複する説明を省略する。
[0056] 実施の形態 1.
図 1は、実施の形態 1の IGBTを示す断面図である。図 1に示すように、実施の形態
1では nチャネル IGBT力 SOI基板を用いて作製されている。 SOI基板は、 p支持基 板 laの上に、酸ィ匕膜等力もなる絶縁層 2、 n小数キャリア相殺層 13aおよび n—ドリフト 領域 3aを、この順に積層した構成となっている。
[0057] n—ドリフト領域 3aの抵抗率は、 n+小数キャリア相殺層 13aの抵抗率よりも高い。この ため、 n小数キャリア相殺層 13aは、金属イオン汚染に対するゲッタリング効果を有し ており、ゲッタ層を兼ねている。 n—ドリフト領域 3aは、第 1の半導体領域に相当し、 n + 小数キャリア相殺層 13aは、支持基板上に絶縁層を介して設けられた半導体層に相 当する。
[0058] nドリフト領域 3aの表面層の一部には、 nゥエル領域 3bが設けらている。 nゥエル領 域 3bは、 nドリフト領域 3aよりも高濃度にドープされており、 nドリフト領域 3aよりも低 い抵抗率を有する。そのため、後述する pベース領域 4aとの JFET (接合形 FET)効 果による nゥエル領域 3bの抵抗の増大が抑制されている。
[0059] pベース領域 4aは、 nドリフト領域 3aの表面層の一部に、 n—ドリフト領域 3aと nゥェル 領域 3bに接して設けられている。 nゥエル領域 3bおよび pベース領域 4aは、それぞ れ第 2の半導体領域および第 3の半導体領域に相当する。 [0060] pベース領域 4aの一部および nゥヱル領域 3bの表面上には、ゲート電極 8aがゲー ト絶縁膜 9aを介して設けられている。ゲート電極 8aは、例えば導電性ポリシリコンで できている。図では、 nゥエル領域 3bの表面上には容量の低減を図るため厚い絶縁 膜 9cが形成され、その上にゲート電極 8aが設けられている。 pベース領域 4aの他の 一部には、 p+低抵抗領域 5aと、 p+ベースコンタクト領域 5bが設けられている。 p+低抵 抗領域 5aの一部には n+ェミッタ領域 6aが設けられている。 nェミッタ領域 6aは、ゲー ト電極 8aの pベース領域側端部(図 1では、 nェミッタ領域 6a上の端部)に整合するよ うに設けられる。ゲート電極 8aは、 nゥヱル領域 3bと nェミッタ領域 6aとの間の pベー ス領域 4aの表面上に設けられればよぐ必ずしも nゥエル領域 3bの上に設けられなく とちよい。
[0061] ゲート電圧が閾値電圧を超えたときに、 nェミッタ領域 6aと nゥェル領域 3bとの間の Pベース領域 4aと、ゲート絶縁膜 9aとの界面にチャネルが形成される。 pベース領域 4aにおいて、 p+低抵抗領域 5aは nェミッタ領域 6aの下側を占めるように形成され、 p+ ベースコンタクト領域 5bは n+ェミッタ領域 6aに隣接して設けられる。 p+ベースコンタク ト領域 5bは、高電導度領域に相当する。 p+低抵抗領域 5aは、本実施の形態のように n+ェミッタ領域 6aの下側に閾値電圧に影響を及ぼさな 、範囲で占めるように形成さ れるのが望ましいが、 nェミッタ領域 6aの下側の一部に形成されるものであっても構 わない。
[0062] ゲート電極 8aの pベース領域側端部の外側には、その端部に接して酸ィ匕膜ゃ窒化 膜からなるゲート側壁スぺーサ領域 18が設けられている。このゲート側壁スぺーサ領 域 18を利用して、 p+低抵抗領域 5aはチャネルが形成される領域に入らな ヽように形 成されている。これにより、 p+低抵抗領域 5aは、チャネルを形成するゲート電圧の閾 値に影響を及ぼさない。
[0063] また、 n—ドリフト領域 3aの表面層の一部には、 nゥエル領域 3bおよび pベース領域 4 aから離れて、 nバッファ領域 11aが設けられている。 nバッファ領域 11aは、 nドリフト 領域 3aよりも高濃度にドープされており、 ドリフト領域 3aよりも低い抵抗率を有する
[0064] nバッファ領域 11aは、第 4の半導体領域に相当し、 nドリフト領域 3aおよび nゥエル 領域 3bとともに、デバイスの耐圧を保持するドリフト領域となる。このように、本デバイ スは、 nバッファ領域 1 laを有するパンチスルー型の IGBTである。
[0065] nバッファ領域 11aの一部には、 p+コレクタ領域 12aが設けられており、 nバッファ領 域 11aにより n—ドリフト領域 3aから隔離されている。 p+コレクタ領域 12aは、電導度変 調のためのキャリア注入領域となる。 nバッファ領域 11aは、 p+コレクタ領域 12aから注 入される電導度変調キャリア量を制御し、素子オン抵抗とターンオフロスとのトレード オフに関係する。
[0066] nゥエル領域 3bおよび pベース領域 4aと nバッファ領域 11aとの間には、上段トレン チ 16aが、 SOI基板表面力 pベース領域 4aよりも深ぐ nドリフト領域 3aに達する位 置まで形成されている。そして、上段トレンチ 16aの底からは、上段トレンチ 16aよりも 幅の狭 、下段トレンチ 16bが、さらに深 、位置まで形成されて 、る。
[0067] これら上段トレンチ 16aおよび下段トレンチ 16bは、酸化膜等のトレンチ埋め込み絶 縁膜 17により埋められている。トレンチ埋め込み絶縁膜 17は、上段トレンチ 16aのェ ミッタ側側壁において、 n—ドリフト領域 3a、 pベース領域 4aおよび p+ベースコンタクト領 域 5bに接している。
[0068] トレンチ埋め込み絶縁膜 17内の、上段トレンチ 16aのェミッタ側側壁の近くには、導 電性ポリシリコン等よりなるェミッタ側フィールドプレート 15が電気的にフローティング 状態で埋め込まれている。ェミッタ側フィールドプレート 15は、 pベース領域 4aと nド リフト領域 3aとから形成される PN接合面の上下にわたって設けられればよい。ェミツ タ側フィールドプレート 15は、ェミッタ側導電領域に相当する。
[0069] また、トレンチ埋め込み絶縁膜 17は、上段トレンチ 16aのコレクタ側側壁において、 n_ドリフト領域 3aと nバッファ領域 11aとに接している。トレンチ埋め込み絶縁膜 17内 の、上段トレンチ 16aのコレクタ側側壁の近くには、導電性ポリシリコン等よりなるコレ クタ側フィールドプレート 14が設けられている。コレクタ側フィールドプレート 14は、コ レクタ側導電領域に相当し、内部配線または外部配線を介して p+コレクタ領域 12aに 接触して設けられたコレクタ電極 10に電気的に接続され、コレクタ電極 10と同電位 になる。
[0070] コレクタ側フィールドプレート 14は、上段トレンチ 16aと n—ドリフト領域 3aおよび nバッ ファ領域 11aとの界面の空乏化を防ぎ、デバイスの高耐圧化に貢献している。つまり 、コレクタ側フィールドプレート 14が設けられていることによって、デバイスの高耐圧 ィ匕が図られている。コレクタ側フィールドプレート 14は、 n—ドリフト領域 3aおよび nバッ ファ領域 1 laとの界面の上下にわたって設けられればよ!/、。
[0071] nェミッタ領域 6aと p+ベースコンタクト領域 5bの両方に接触し、 p+ベースコンタクト領 域 5bと n+ェミッタ領域 6aを短絡してェミッタ電極 7が設けられる。図 1において、符号 20は、製造時に、ゲート絶縁膜 9aに対するプラズマエッチングダメージを低減するた めに設けられる酸ィ匕膜等の絶縁膜カバー層を示し、符号 21は層間絶縁膜を示す。
[0072] 以上の構成にお!、ては、電導度変調キャリアを迂回させるバイノ ス構造となって ヽ るゲート構造が与えられる。すなわち、 p+コレクタ領域 12aから注入されたキャリアの 一部は、 pベース領域 4aと nドリフト領域 3aとの界面、 pベース領域 4aおよび p+ベー スコンタクト領域 5bを通って、ェミッタ電極 7に到達する。
[0073] p+コレクタ領域 12aから注入された他のキャリアは、 nゥエル領域 3b、 pベース領域 4 aとゲート絶縁膜 9aとの界面の表面チャネル、 p+低抵抗領域 5aおよび p+ベースコンタ タト領域 5bを通って、ェミッタ電極 7に到達する。このようなバイパス構造によって、デ バイスがラッチアップしに《なり、ラッチアップ耐量が向上する。
[0074] 次に、図 1に示す構成のデバイスの製造プロセスについて図 2〜図 8を参照しなが ら説明する。まず、図 2に示すように、 nドリフト領域 3aとなる n半導体でできたウェハ の表面にスクリーン酸ィ匕膜 31を形成する。その上力も n型不純物である As (ヒ素)をィ オン注入して熱拡散を行い、図 3に示すように、ウェハ表面に n+小数キャリア相殺層 1 3aを形成する。そして、図 4に示すように、スクリーン酸ィ匕膜 31を除去する。ここまで で、デバイスウェハができあがる。
[0075] 一方、図 5に示すように、 p支持基板 laを用意する。そして、図 6に示すように、 p支 持基板 laの表面に酸化膜等の絶縁層 2を形成し、ハンドルウェハとする。次いで、図 7に示すように、ハンドルウェハの絶縁層 2の表面と、デバイスウェハの n小数キャリア 相殺層 13aの表面とを貼り合わせる。その際、デバイスウェハの表面の自然酸ィ匕膜を 介して、デバイスウェハとハンドルウェハが結合され、一体化される。そして、図 8に示 すように、一体ィ匕された SOIウェハの nドリフト領域 3aを所定の厚さまで研磨する。こ こまでで、 SOIウェハが完成する。
[0076] 以降の製造プロセスについては、特に図示しないが、次いで、リン等のイオン注入 により、 SOIウェハの表面、すなわち nドリフト領域 3aの研磨された表面に nゥエル領 域 3bおよび nバッファ領域 11aとなる n拡散層を形成する。次いで、ボロン等のイオン 注入を行い、熱拡散を行って、 pベース領域 4aを形成する。
[0077] 次いで、トレンチエッチング用のハードマスクを形成し、トレンチエッチングにより下 段トレンチ 16bを形成する。犠牲酸ィ匕等によりトレンチエッチングのダメージを除去し た後、ウェハ全面に酸ィ匕膜等の絶縁膜を堆積する。
[0078] 堆積した絶縁膜表面を CMPにより平坦ィ匕した後、トレンチエッチング用のハードマ スクを形成し、下段トレンチ 16bの両側壁の上部のエッチングを行うことにより上段トレ ンチ 16aを形成する。犠牲酸化等によりトレンチエッチングのダメージを除去した後、 上段トレンチ 16aの側壁および底面に酸ィ匕膜等の絶縁膜を堆積する。次に、上段ト レンチ 16aに導電性ポリシリコン膜を堆積する。
[0079] 堆積した導電性ポリシリコン膜をエッチバックした後、ウェハ全面に酸ィ匕膜等の絶縁 膜を堆積し CMPにより平坦ィ匕する。その後、トレンチ 16aおよびトレンチ 16b上の絶 縁膜を残して、ウェハ表面を露出させる。露出したウェハ表面に、窒化膜をマスクとし て用い、絶縁膜 9cとなる LOCOS酸ィ匕膜を形成する。
[0080] 次に、その上にゲート絶縁膜 9aとなる酸ィ匕膜を成長させる。そのゲート絶縁膜 9aお よび絶縁膜 9cの上に、ゲート電極 8aとなるドープトポリシリコンを 300〜400nmの厚 さに堆積する。
[0081] さらにその上に、絶縁膜カバー層 20となる酸ィ匕膜等を 300〜500nmの厚さに堆積 する。この絶縁膜カバー層 20があるため、本実施の形態では、ゲート電極 8aとなるド ープドポリシリコンの厚さが 300〜400nmと薄くでき、 LV (ローボルテージ) CMOS デバイスのゲートポリシリコンとの共通化が容易である。
[0082] 次いで、 RIE (反応性イオンエッチング)により、絶縁膜カバー層 20、ゲート電極 8a およびゲート絶縁膜 9aからなるゲートスタック構造を形成する。その際、絶縁膜カバ 一層 20となる酸ィ匕膜等が設けられていることによって、ゲート絶縁膜 9aに対するブラ ズマエッチングダメージが低減する。 [0083] シャドウ酸ィ匕を行った後、セルファライン(自己整合技術)によりヒ素等のイオン注入 を行い、 n+ェミッタ領域 6aを形成する。次いで、ゲートスタック構造の側面にゲート側 壁スぺーサ領域 18を形成する。その際、ゲート側壁スぺーサ領域 18の厚さを 150〜 200nm程度にする必要がある。これは、次のボロンのイオン注入工程において、ボ ロンイオンの横飛程をオフセットして、チャネルを形成するゲート電圧の閾値に影響 を及ぼすのを抑えるためである。
[0084] その後、例えば 70〜90keVの高エネルギーと、 1 X 1015〜3 X 1015cm— 2のドーズ 量でボロンのイオン注入を行 、、 n+ェミッタ領域 6aの下に p+低抵抗領域 5aを形成す る。その際、絶縁膜カバー層 20およびゲート電極 8aによりチャネル領域へのボロンィ オンの注入が阻止され、チャネル領域が保護される。
[0085] 次いで、ボロンのイオン注入により p+ベースコンタクト領域 5bおよび p+コレクタ領域 1 2aを形成する。次いで、ウェハ全面に層間絶縁膜 21を堆積し、 CMP (化学的機械 研磨)により上面を平坦化する。そして、平坦ィ匕した層間絶縁膜 21にコンタクトホール を開口し、メタルをスパッタして、ェミッタ電極 7およびコレクタ電極 10を形成して、フロ ントエンド工程を完了する。
[0086] ところで、上述した SOIウェハの作製に関して、以下のような報告がある。
まず、 OSF (酸化導入積層欠陥)や BMD (バルタ微細欠陥)の発生の抑制に関す る報告である。チヨクラルスキー法によるウェハ引き出し過程において形成される原子 空孔と格子間原子のバランスは、例えばボロンを高ドーズ量でイオン注入することに よって崩される。このため、イオン注入後の最初のァニール処理を 900°C以下の温度 で行うと、 OSFや BMDが多く発生してしまう。
[0087] その対策として、ジオング一ミン'キム(Jeong- Min Kim)らは、「ビへイビユア ォブ サーマリ インデュースト ディフエタツ イン へピリ ボロン ドープド シリコン タリ スタノレズ(Behavior
of Thermally Induced Defects in Heavily Boron-Doped Silicon Crystals)」 ンヤノヽ- ーズ ジャーナノレ ォブ アプライド フィス、イツタス(Japanese
Journal of Applied Physics)、 2001年 3月、第 40卷、第 1部、第 3A号、 p. 1370—1 374)の中で、最初のァニール処理を高温(1050°C)で行うと、 OSFや BMDの発生 を抑制することができると報告して 、る。
[0088] また、ウェハ同士の結合に関しては、下記が報告されている。
貼り合わせ SOIウェハを作製する際、貼り合わせるウェハの表面は、ウェハ同士の 結合に必要なミラー品質の表面となる。シリコンウェハ同士の結合のメカニズムとして は、ウェハ同士力 互いの表面の「Si—OH—」に吸着される H Oを介して、一体とな
2
ることが知られている。
[0089] これに関しては、アール.ステンダル(R. Stengl)らは、「ァ モデル フォア ザ シリ コン ウェハ ボンディング プロセス(A Model for
the Silicon Wafer Bonding Process)」(ジャパニーズ ジャーナノレ ォブ アプライド フィスイツクス (Japanese Journal
of Applied Physics) , 1989年 10月、第 28卷、第 10号、 p. 1735— 1741)の中で、 2 00°C以上に加熱されると、水分子はテトラマークラスターとなり、 700°C以上に加熱さ れると水クラスターが蒸発し、「Si— O— Si」を介してウェハ同士が結合されると報告し ている。さらに、 1100°Cで加熱されると、 SOIウェハの絶縁層(埋め込み酸ィ匕膜層) 力 Sリフローして、ウェハ同士の結合強度が一層高くなると報告している。
[0090] また、ウェハ同士の結合は、その結合前のミラー品質のウェハ表面に水酸基(「一 O H」)があれば可能である。ヒロアキ'ヒミ(Hiroaki Himi)らは、「シリコン ウェハ ダイレ タト ボンディング ウイズアウト ハイドロフィリック ネイティブ ォキサイヅ(Silicon Wafer Direct Bonding without Hydrophinc Native Oxides)」 (ンヤノヽ- ~~ズ ンャ ~~ T ル ォブ アプライド フィス、イツタス(Japanese
Journal of Applied Physics)、 1994年 1月、第 33卷、第 1部、第 1A号、 p. 6— 10)の 中で、デバイスウェハを高濃度フッ酸で処理した直後に脱イオンィ匕水に浸して、デバ イスウェハの表面に付着して 、る面密度の高!、「一 F」を「一 OH」に置換してから、デ バイスウェハを、絶縁層が形成されたノヽンドルウェハと結合させる方法について報告 している。
本実施の形態では、 SOIウェハを作製するにあたって、上述した 3つの報告を適用 することができる。
[0091] 上述した実施の形態 1の構成によれば、 200Vクラスの耐圧を確保する場合、図 1 に示す構成のデバイスピッチを 12 μ m以下とし、 nドリフト領域 3aの厚さを 20 μ m以 下に抑えることができるので、図 1に示す構成のデバイスピッチは、図 49に示す従来 のデバイスのセルピッチ(25 μ m)の半分以下になる。また、図 1に示す構成の単位 セルデバイスの電流駆動能力は、デバイス構造と製造プロセスの最適化により、従来 の横型デバイスの電流駆動能力と同程度になる。従って、図 1に示す構成のデバイ スでは、単位面積あたりのオン抵抗力、従来のデバイスのオン抵抗(500m Ω -mm2) の半分の 250πιΩ 'mm2程度になる。
[0092] 一例として、図 1に示す構成において、 D1を 0. 5 μ mとし、 D2を 0. 6 μ mとし、 2D 3を 1. 8 μ mとし、 n—ドリフト領域 3aの厚さを 12 μ mまたは 16 μ mとしたときの、デバイ スのオフ耐圧 (ブレークダウン電圧)と nドリフト領域 3aのドーピング濃度との関係を図 9に示す。また、図 1に示す構成にお ヽて、 D1を 0. とし、 D2を 0. 6 mとし、 2 D3を 1. 8 μ mとし、 n—ドリフト領域 3aの厚さを 16 μ mとし、 n—ドリフト領域 3aのドーピ ング濃度を 3 X 1014cm 3としたときの、ブレークダウン時の静電ポテンシャル分布を図 10に示す。図 10において、 Xはデバイスの横方向の寸法、 Yはデバイスの縦方向の 寸法を表している。
[0093] 図 11は、図 1に示す構成の nチャネル IGBTの極性を反転させた pチャネル IGBT である。この pチャネル IGBTについては、上述した実施の形態 1の説明において、 p 支持基板 la、 n+小数キャリア相殺層 13a、 nドリフト領域 3a、 nゥエル領域 3bおよび p ベース領域 4aを、それぞれ、 n支持基板 lb、 p+小数キャリア相殺層 13b、 p—ドリフト領 域 3c、pゥエル領域 3dおよび nベース領域 4bと読み替えるものとする。
[0094] また、 p+低抵抗領域 5a、 p+ベースコンタクト領域 5b、 n+ェミッタ領域 6a、 nバッファ領 域 11aおよび p+コレクタ領域 12aを、それぞれ、 n+低抵抗領域 5c、 n+ベースコンタクト 領域 5d、 p+ェミッタ領域 6b、 pバッファ領域 l ibおよび n+コレクタ領域 12bと読み替え るものとする。また、製造プロセスの注入イオン種に関しては、 n型不純物と p型不純 物を入れ替えて読むものとする。
[0095] 実施の形態 2.
図 12および図 13は、それぞれ、実施の形態 2の nチャネル IGBTおよび pチャネル I GBTを示す断面図である。図 12および図 13に示すように、実施の形態 2の IGBTは 、実施の形態 1の IGBTにおいて、単一のドリフト領域 3a, 3cの各々に対して複数( 図示例では 2個)のチャネルを有し、高い電流能力を有する構成としたものである。
[0096] 具体的には、図 12に示す nチャネル IGBTの場合、トレンチ埋め込み絶縁膜 17の ェミッタ側に、 nゥエル領域 3bを挟んで複数、例えば 2個の pベース領域 4aが設けら れている。各 pベース領域 4a内には、 p+低抵抗領域 5a、 p+ベースコンタクト領域 5bお よび nェミッタ領域 6aが設けられている。そして、各 nェミッタ領域 6aと nゥ ル領域 3 bとの間の pベース領域 4aの上には、ゲート絶縁膜 9aおよびゲート電極 8aからなるプ レーナゲート構造が設けられており、各 pベース領域 4aとそれに対するゲート絶縁膜 9aとの界面にチャネルが形成される。
[0097] また、隣り合う n+ェミッタ領域 6aおよび p+ベースコンタクト領域 5bは、ェミッタ電極 7 により互いに電気的に接続されている。その他の構成は実施の形態 1の IGBTの構 成と同じであるので、説明を省略する。
図 13に示す pチャネル IGBTの場合には、実施の形態 1と同様の極性の読み替え をおこなうものとする。
[0098] 実施の形態 3.
図 14および図 15は、それぞれ、実施の形態 3の nチャネル IGBTおよび pチャネル I GBTを示す断面図である。図 14および図 15に示すように、実施の形態 3の各 IGBT は、実施の形態 1の各 IGBTにおいて、上段トレンチ 16aおよび下段トレンチ 16bに 代えて、ウェハ表面からトレンチ底に至るまで一定の幅のトレンチ 16cを設け、その中 に、トレンチ埋め込み絶縁膜 17を埋め込んだものである。その他の構成は実施の形 態 1の IGBTの構成と同じであるので、説明を省略する。
[0099] 実施の形態 4.
図 16および図 17は、それぞれ、実施の形態 4の nチャネル IGBTおよび pチャネル I GBTを示す断面図である。図 16および図 17に示すように、実施の形態 4の各 IGBT は、実施の形態 2と実施の形態 3の対応する極性の IGBTをそれぞれ組み合わせた ものである。すなわち、単一のドリフト領域 3a, 3cの各々に対して複数(図示例では 2 個)のチャネルを有するとともに、ウェハ表面からトレンチ底に至るまで一定の幅のトレ ンチ 16cを設け、その中に、トレンチ埋め込み絶縁膜 17を埋め込んだものである。そ の他の構成は実施の形態 2の IGBTの構成および実施の形態 3の IGBTの構成と同 じであるので、説明を省略する。
[0100] 実施の形態 5.
図 18および図 19は、それぞれ、実施の形態 5の nチャネル IGBTおよび pチャネル I GBTを示す断面図である。図 18および図 19に示すように、実施の形態 5の各 IGBT は、実施の形態 1の各 IGBTのプレーナゲート構造に代えて、トレンチゲート構造を 有するものであり、ラッチアップしにく ヽと 、う利点を有する。
[0101] 具体的には、図 18に示す nチャネル IGBTの場合、ウェハ表面から pベース領域 4a を貫通して nドリフト領域 3aに達するゲートトレンチ 19が、トレンチ埋め込み絶縁膜 1 7から離れ、かつ pベース領域 4aに接して形成されている。ゲートトレンチ 19の内側 には、ゲート絶縁膜 9bを介してゲート電極 8bが埋め込まれている。 pベース領域 4a の一部には、 n+ェミッタ領域 6aがゲートトレンチ 19に接して設けられている。
[0102] また、 pベース領域 4aの一部には、 p+低抵抗領域 5aが n+ェミッタ領域 6aに隣接して 設けられている。 n+ェミッタ領域 6aと p+低抵抗領域 5aの両方に接触して、ェミッタ電 極 7が、 p+低抵抗領域 5aと n+ェミッタ領域 6aを短絡している。なお、実施の形態 5の I GBTには、 pベース領域 4aに接する nゥヱル領域 3bは設けられていない。その他の 構成は実施の形態 1の IGBTの構成と同じであるので、説明を省略する。
図 19に示す pチャネル IGBTの場合には、実施の形態 1と同様の極性の読み替え をおこなうものとする。
[0103] 実施の形態 6.
図 20および図 21は、それぞれ、実施の形態 6の nチャネル IGBTおよび pチャネル I GBTを示す断面図である。図 20および図 21に示すように、実施の形態 6の IGBTは 、実施の形態 5の IGBTにおいて、単一のドリフト領域 3a, 3cの各々にに対して複数( 図示例では 3個)のチャネルを有し、高い電流能力を有する構成としたものである。そ の他の構成は実施の形態 5の IGBTの構成と同じであるので、説明を省略する。
[0104] 実施の形態 7.
図 22および図 23は、それぞれ、実施の形態 7の nチャネル IGBTおよび pチャネル I GBTを示す断面図である。図 22および図 23に示すように、実施の形態 7の各 IGBT は、実施の形態 5の各 IGBTにおいて、上段トレンチ 16aおよび下段トレンチ 16bに 代えて、ウェハ表面からトレンチ底に至るまで一定の幅のトレンチ 16cを設け、その中 に、トレンチ埋め込み絶縁膜 17を埋め込んだものである。その他の構成は実施の形 態 5の IGBTの構成と同じであるので、説明を省略する。
[0105] 実施の形態 8.
図 24および図 25は、それぞれ、実施の形態 8の nチャネル IGBTおよび pチャネル I GBTを示す断面図である。図 24および図 25に示すように、実施の形態 8の各 IGBT は、実施の形態 6と実施の形態 7の対応する極性の IGBTをそれぞれ組み合わせた ものである。すなわち、単一のドリフト領域 3a, 3cの各々に対して複数(図示例では 3 個)のチャネルを有するとともに、ウェハ表面からトレンチ底に至るまで一定の幅のトレ ンチ 16cを設け、その中に、トレンチ埋め込み絶縁膜 17を埋め込んだものである。そ の他の構成は実施の形態 6の IGBTの構成および実施の形態 7の IGBTの構成と同 じであるので、説明を省略する。
[0106] 実施の形態 9.
図 26および図 27は、それぞれ、実施の形態 9の nチャネル IGBTおよび pチャネル I GBTを示す断面図である。図 26および図 27に示すように、実施の形態 9の各 IGBT は、実施の形態 1の各 IGBTにおいて、コレクタ側フィールドプレート 14を設けていな いものである。そして、 nチャネル IGBTでは、上段トレンチ 16aと nバッファ領域 11aと を離し、上段トレンチ 16aと nバッファ領域 11aとの間に nドリフト領域 3aを挟むことに よって、 nバッファ領域 1 laと nドリフト領域 3aとの界面の空乏化によるデバイスの耐 圧への影響を抑制して 、る。
[0107] 同様に、 pチャネル IGBTでは、上段トレンチ 16aと pバッファ領域 l ibとを離して、そ の間に P—ドリフト領域 3cを挟むことによって、 pバッファ領域 l ibと p—ドリフト領域 3cとの 界面の空乏化によるデバイスの耐圧への影響を抑制している。従って、実施の形態 9 の各 IGBTのデバイスピッチは、実施の形態 1の各 IGBTのデバイスピッチよりも多少 長!、が、図 49に示す従来のデバイスのセルピッチよりは短!、。
[0108] また、実施の形態 9の各 IGBTの単位セルデバイスの電流駆動能力は、デバイス構 造と製造プロセスの最適化により、従来の横型デバイスの電流駆動能力と同程度に なるので、実施の形態 9の各 IGBTの単位面積あたりのオン抵抗は、従来のデバイス のオン抵抗よりも小さくなり、また短絡耐量も向上する。その他の構成は実施の形態 1 の IGBTの構成と同じであるので、説明を省略する。
[0109] 実施の形態 10.
図 28および図 29は、それぞれ、実施の形態 10の nチャネル IGBTおよび pチヤネ ル IGBTを示す断面図である。図 28および図 29〖こ示すよう〖こ、実施の形態 10の IGB Tは、実施の形態 9の IGBTにおいて、単一のドリフト領域 3a, 3cの各々に対して複 数(図示例では 2個)のチャネルを有し、高 、電流能力を有する構成としたものである 。その他の構成は実施の形態 9の IGBTの構成と同じであるので、説明を省略する。
[0110] 実施の形態 11.
図 30および図 31は、それぞれ、実施の形態 11の nチャネル IGBTおよび pチヤネ ル IGBTを示す断面図である。図 30および図 31に示すように、実施の形態 11の各 I GBTは、実施の形態 9の各 IGBTにおいて、上段トレンチ 16aおよび下段トレンチ 16 bに代えて、ウェハ表面からトレンチ底に至るまで一定の幅のトレンチ 16cを設け、そ の中に、トレンチ埋め込み絶縁膜 17を埋め込んだものである。その他の構成は実施 の形態 9の IGBTの構成と同じであるので、説明を省略する。
[0111] 実施の形態 12.
図 32および図 33は、それぞれ、実施の形態 12の nチャネル IGBTおよび pチヤネ ル IGBTを示す断面図である。図 32および図 33に示すように、実施の形態 12の各 I GBTは、実施の形態 10と実施の形態 11の対応する極性の IGBTをそれぞれ組み合 わせたものである。すなわち、単一のドリフト領域 3a, 3cの各々に対して複数(図示 例では 2個)のチャネルを有するとともに、ウェハ表面からトレンチ底に至るまで一定 の幅のトレンチ 16cを設け、その中に、トレンチ埋め込み絶縁膜 17を埋め込んだもの である。その他の構成は実施の形態 10の IGBTの構成および実施の形態 11の IGB Tの構成と同じであるので、説明を省略する。
[0112] 実施の形態 13.
図 34および図 35は、それぞれ、実施の形態 13の nチャネル IGBTおよび pチヤネ ル IGBTを示す断面図である。図 34および図 35に示すように、実施の形態 13の各 I GBTは、実施の形態 5の各 IGBTにおいて、コレクタ側フィールドプレート 14を設け ていないものである。そして、 nチャネル IGBTでは、上段トレンチ 16aと nバッファ領 域 11aとを離し、上段トレンチ 16aと nバッファ領域 11aとの間に nドリフト領域 3aを挟 むことによって、 nバッファ領域 11aと nドリフト領域 3aとの界面の空乏化によるデバイ スの耐圧への影響を抑制して 、る。
[0113] 同様に、 pチャネル IGBTでは、上段トレンチ 16aと pバッファ領域 l ibとを離して、そ の間に P—ドリフト領域 3cを挟むことによって、 pバッファ領域 l ibと p—ドリフト領域 3cとの 界面の空乏化によるデバイスの耐圧への影響を抑制している。従って、実施の形態 1 3の各 IGBTのデバイスピッチは、実施の形態 5の各 IGBTのデバイスピッチよりも多 少長 、が、図 49に示す従来のデバイスのセルピッチよりも短!、。
[0114] また、実施の形態 13の各 IGBTの単位セルデバイスの電流駆動能力は、デバイス 構造と製造プロセスの最適化により、従来の横型デバイスの電流駆動能力と同程度 になるので、実施の形態 13の各 IGBTの単位面積あたりのオン抵抗は、従来のデバ イスのオン抵抗よりも小さくなる。その他の構成は実施の形態 5の IGBTの構成と同じ であるので、説明を省略する。
[0115] 実施の形態 14.
図 36および図 37は、それぞれ、実施の形態 14の nチャネル IGBTおよび pチヤネ ル IGBTを示す断面図である。図 36および図 37〖こ示すよう〖こ、実施の形態 14の IGB Tは、実施の形態 13の IGBTにおいて、単一のドリフト領域 3a, 3cの各々に対して複 数(図示例では 3個)のチャネルを有し、高 、電流能力を有する構成としたものである 。その他の構成は実施の形態 13の IGBTの構成と同じであるので、説明を省略する
[0116] 実施の形態 15.
図 38および図 39は、それぞれ、実施の形態 15の nチャネル IGBTおよび pチヤネ ル IGBTを示す断面図である。図 38および図 39に示すように、実施の形態 15の各 I GBTは、実施の形態 13の各 IGBTにおいて、上段トレンチ 16aおよび下段トレンチ 1 6bに代えて、ウェハ表面からトレンチ底に至るまで一定の幅のトレンチ 16cを設け、そ の中に、トレンチ埋め込み絶縁膜 17を埋め込んだものである。その他の構成は実施 の形態 13の IGBTの構成と同じであるので、説明を省略する。
[0117] 実施の形態 16.
図 40および図 41は、それぞれ、実施の形態 16の nチャネル IGBTおよび pチヤネ ル IGBTを示す断面図である。図 40および図 41〖こ示すよう〖こ、実施の形態 16の各 I GBTは、実施の形態 14と実施の形態 15の対応する極性の IGBTをそれぞれ組み合 わせたものである。すなわち、単一のドリフト領域 3a, 3cの各々に対して複数(図示 例では 3個)のチャネルを有するとともに、ウェハ表面からトレンチ底に至るまで一定 の幅のトレンチ 16cを設け、その中に、トレンチ埋め込み絶縁膜 17を埋め込んだもの である。その他の構成は実施の形態 14の IGBTの構成および実施の形態 15の IGB Tの構成と同じであるので、説明を省略する。
[0118] 実施の形態 17.
図 42および図 43は、それぞれ、実施の形態 17の nチャネル IGBTおよび pチヤネ ル IGBTを示す断面図である。図 42および図 43に示すように、実施の形態 17の nチ ャネル IGBTは、実施の形態 1の nチャネル IGBTにおいて、トレンチ埋め込み絶縁膜 17が n—ドリフト領域 3a、 nゥヱル領域 3bおよび nバッファ領域 11aにのみ接触するよう にしたものである。すなわち、トレンチ埋め込み絶縁膜 17は、 pベース領域 4aおよび p+ベースコンタクト領域 5bに接触して!/、な!/、。
[0119] そのため、実施の形態 17では、ェミッタ側フィールドプレート 15は不要である。 p+コ レクタ領域 12aから注入されたキャリアは、 nゥヱル領域 3b、 pベース領域 4aとゲート 絶縁膜 9aとの界面の表面チャネル、 p+低抵抗領域 5aおよび p+ベースコンタクト領域 5 bを通ってェミッタ電極 7に到達する。
[0120] 同様に、 pチャネル IGBTでは、トレンチ埋め込み絶縁膜 17は、 p—ドリフト領域 3c、 p ゥエル領域 3dおよび pバッファ領域 1 lbにのみ接触しており、 nベース領域 4bおよび n+ベースコンタクト領域 5dには接触していない。従って、ェミッタ側フィールドプレート 15は設けられていない。 nコレクタ領域 12bから注入されたキャリアは、 pゥエル領域 3d、 nベース領域 4bとゲート絶縁膜 9aとの界面の表面チャネル、 n+低抵抗領域 5cお よび nベースコンタクト領域 5dを通ってェミッタ電極 7に到達する。
[0121] 実施の形態 17の各 IGBTのデバイスピッチは、図 49に示す従来のデバイスのセル ピッチよりも短い。また、実施の形態 17の各 IGBTの単位セルデバイスの電流駆動能 力は、デバイス構造と製造プロセスの最適化により、従来の横型デバイスの電流駆動 能力と同程度になるので、実施の形態 17の各 IGBTの単位面積あたりのオン抵抗は 、従来のデバイスのオン抵抗よりも小さくなる。その他の構成は実施の形態 1の IGBT の構成と同じであるので、説明を省略する。
[0122] 実施の形態 18.
図 44および図 45は、それぞれ、実施の形態 18の nチャネル IGBTおよび pチヤネ ル IGBTを示す断面図である。図 44および図 45に示すように、実施の形態 18の各 I GBTは、実施の形態 17の各 IGBTにおいて、上段トレンチ 16aおよび下段トレンチ 1 6bに代えて、ウェハ表面からトレンチ底に至るまで一定の幅のトレンチ 16cを設け、そ の中に、トレンチ埋め込み絶縁膜 17を埋め込んだものである。その他の構成は実施 の形態 17の IGBTの構成と同じであるので、説明を省略する。
[0123] 実施の形態 19.
図 46および図 47は、それぞれ、実施の形態 19の nチャネル IGBTおよび pチヤネ ル IGBTを示す断面図である。図 46および図 47に示すように、実施の形態 19の nチ ャネル IGBTは、実施の形態 1の nチャネル IGBTにおいて、トレンチ埋め込み絶縁膜 17が n—ドリフト領域 3aおよび nゥエル領域 3bにのみ接触しており、 pベース領域 4aお よび P+ベースコンタクト領域 5bには接触していない。そのため、ェミッタ側フィールド プレート 15は不要である。
[0124] また、コレクタ側フィールドプレート 14を設けずに、トレンチ 16cと nバッファ領域 11a とを離し、その間に n—ドリフト領域 3aを挟むことによって、 nバッファ領域 11aと n—ドリフ ト領域 3aとの界面の空乏化によるデバイスの耐圧への影響を抑制して 、る。 p+コレク タ領域 12aから注入されたキャリアは、 nゥヱル領域 3b、 pベース領域 4aとゲート絶縁 膜 9aとの界面の表面チャネル、 p+低抵抗領域 5aおよび p+ベースコンタクト領域 5bを 通ってェミッタ電極 7に到達する。
[0125] 同様に、 pチャネル IGBTでは、トレンチ埋め込み絶縁膜 17は、 p—ドリフト領域 3cお よび pゥエル領域 3dにのみ接触しており、 nベース領域 4bおよび n+ベースコンタクト領 域 5dには接触していない。従って、ェミッタ側フィールドプレート 15は設けられていな い。
[0126] また、コレクタ側フィールドプレート 14を設けずに、トレンチ 16cと pバッファ領域 l ib とを離し、その間に P—ドリフト領域 3cを挟むことによって、 pバッファ領域 l ibと p—ドリフ ト領域 3cとの界面の空乏化によるデバイスの耐圧への影響を抑制している。 nコレク タ領域 12bから注入されたキャリアは、 pゥエル領域 3d、 nベース領域 4bとゲート絶縁 膜 9aとの界面の表面チャネル、 n+低抵抗領域 5cおよび n+ベースコンタクト領域 5dを 通ってェミッタ電極 7に到達する。
[0127] 実施の形態 19の各 IGBTのデバイスピッチは、実施の形態 17または実施の形態 1 8の各 IGBTのデバイスピッチよりも多少長いが、図 49に示す従来のデバイスのセル ピッチよりも短い。また、実施の形態 19の各 IGBTの単位セルデバイスの電流駆動能 力は、デバイス構造と製造プロセスの最適化により、従来の横型デバイスの電流駆動 能力と同程度になるので、実施の形態 19の各 IGBTの単位面積あたりのオン抵抗は 、従来のデバイスのオン抵抗よりも小さくなる。その他の構成は実施の形態 1の IGBT の構成と同じであるので、説明を省略する。
[0128] ここで、本実施の形態 19のデバイスと前記特許文献 2に開示されたデバイスとの相 違点について説明する。実施の形態 19のデバイスでは、 n小数キャリア相殺層 13a ( P+小数キャリア相殺層 13b)が絶縁層 2と全面で接しているので、実施の形態 1で説 明した貼り合わせ工法により SOIウェハを作製する場合に貼り合わせ精度が要求さ れない。従って、容易に製造することができる。それに対して、前記特許文献 2に開 示されたデバイスでは、 mオーダーの貼り合わせ精度が要求されるため、製造上、 好ましくないのは前述した通りである。
[0129] また、図 48は、実施の形態 19のデバイスの平面レイアウトの一例を示す図である。
図 48に示すように、実施の形態 19のデバイスでは、トレンチ埋め込み絶縁膜 17が、 n+ェミッタ領域 6a (p+ェミッタ領域 6b)と p+コレクタ領域 12a (n+コレクタ領域 12b)との 間で、ウェハ全面に配置されているため、実効的なドリフト長が長くなり、ウェハ表面 におけるセルピッチが短縮される。それに対して、前記特許文献 2に開示されたデバ イスでは、セルピッチを短縮することができな ヽのは前述した通りである。
[0130] さらに、本実施の形態 19のデバイスでは、前記特許文献 2に開示されたデバイスと 同様に、トレンチ埋め込み絶縁膜 17と n+小数キャリア相殺層 13a (p+小数キャリア相 殺層 13b)との距離によって、 p+コレクタ領域 12a (n+コレクタ領域 12b)力も注入され た小数キャリアの量が制限される。一方、チャネルを流れる多数キャリアの伝導は妨 げられないので、チャネル側の多数キャリアの濃度が高く保たれ、チャネル抵抗が低 くなるという効果を有する。カロえて、 nゥエル領域 3b (pゥヱル領域 3d)が設けられてい ることにより、 JFET効果が抑制されるので、オン抵抗の削減とセルピッチの短縮を図 ることができる。また、 p+低抵抗領域 5a (n+低抵抗領域 5c)が設けられていることにより 、より一層、ラッチアップ耐量が向上する。
[0131] 以上説明したように、実施の形態 1〜19によれば、トレンチを形成することにより、耐 圧を保持する部分がウェハ表面に対して垂直方向に設けられている。これにより、ドリ フト領域がウェハの深さ方向に折り曲げられてウェハ表面に引き出されているので、 実効的なドリフト長が増加する。このため、実効的なドリフト長が従来と同等の長さで あっても、素子の所要表面積が激減する。従って、単位面積あたりのオン抵抗が低 減する。
[0132] また、実施の形態 1〜19によれば、 n+小数キャリア相殺層 13a (p+小数キャリア相殺 層 13b)が金属汚染に対するゲッタ層となるので、金属汚染に対するゲッタリング効果 が得られる。従って、ゲート絶縁膜 9a, 9bの信頼性が向上する。
[0133] さらに、実施の形態 1〜19によれば、 n+小数キャリア相殺層 13a (p+小数キャリア相 殺層 13b)が nドリフト領域 3a (p—ドリフト領域 3c)との界面および絶縁層 2との界面の それぞれにおける欠陥の影響を抑えるとともに、 p支持基板 la (n支持基板 lb)から の空乏化効果を抑制する。そのため、 n—ドリフト領域 3a (p—ドリフト領域 3c)は、バルタ 層であるかのように振る舞う。
[0134] また、実施の形態 1〜19によれば、 n+小数キャリア相殺層 13a (p+小数キャリア相殺 層 13b)のドーパント濃度が高ぐキャリアの寿命が短い。そのため、トレンチ埋め込み 絶縁膜 17の底と絶縁層 2と n+小数キャリア相殺層 13a (p+小数キャリア相殺層 13b)と の間の距離に応じて、 p+コレクタ領域 12a (n+コレクタ領域 12b)力 注入されたキヤリ ァの寿命がコントロールされ、素子の逆回復時間とオン抵抗とのバランスが保たれる [0135] また、実施の形態 1〜8、 17および 18によれば、コレクタ側フィールドプレート 14お よびトレンチ埋め込み絶縁膜 17により、トレンチ埋め込み絶縁膜 17のコレクタ側に生 じる横電界が遮蔽され、 ドリフト領域 3a (p—ドリフト領域 3c)と pベース領域 4a (nベー ス領域 4b)とにより形成される PN接合で発生する電界が緩和される。従って、電気破 壊力起こりにくくなる。また、コレクタ側フィールドプレート 14がコレクタ電極 10と同電 位であることにより、 nバッファ領域 11a (pバッファ領域 l ib)、すなわちトレンチ埋め 込み絶縁膜 17に接するコレクタ側のドリフト領域の界面が空乏化しに《なり、電圧担 持の役割を果たすことができる。
[0136] 従って、各実施の形態によれば、従来の SOI基板を用いた横型半導体装置と同等 以上の耐圧と電流駆動能力を有し、かつその従来の横型半導体装置よりもラッチァ ップ耐量が高ぐさらに単位面積あたりのオン抵抗が低い IGBTが得られる。また、 S OI基板を用いることにより、容易に CMOSデバイスと集積することが可能となる。
[0137] 以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である 。また、本発明の耐圧担持に関する構造は、高耐圧を必要とする横型 LDMOSトラン ジスタなどにも応用可能であり、単位面積あたりのオン抵抗の削減を図ることができる 産業上の利用可能性
[0138] 以上のように、本発明に力かる IGBTは、高 、ラッチアップ耐量が要求される高耐圧 スイッチング素子に有用であり、特に、フラットパネルディスプレイのドライバ ICや車載 ICなどの出力段に用いる高耐圧スイッチング素子に適している。

Claims

請求の範囲
支持基板上に絶縁層を介して設けられた第 1導電型の半導体層と、
前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第 1導電型の第 1の半導体領域と、
前記第 1の半導体領域の表面層の一部に設けられた、前記第 1の半導体領域より も抵抗率の低い第 1導電型の第 2の半導体領域と、
前記第 1の半導体領域および前記第 2の半導体領域に接して前記第 1の半導体領 域の表面層の一部に設けられた第 2導電型の第 3の半導体領域と、
前記第 3の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート 電極と、
前記第 3の半導体領域の一部に設けられた第 1導電型のェミッタ領域と、 前記第 3の半導体領域の一部に設けられ、かつ前記ェミッタ領域の下側に設けら れる第 2導電型の低抵抗領域と、
前記第 3の半導体領域の一部に、前記ェミッタ領域に隣接して設けられた第 2導電 型の高電導度領域と、
前記第 1の半導体領域の表面層の一部に、前記第 2の半導体領域および前記第 3 の半導体領域から離れて設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と、
前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、 前記第 2の半導体領域および前記第 3の半導体領域と前記第 4の半導体領域との 間に設けられた上段トレンチと、
前記上段トレンチの底力 さらに深い位置まで設けられた、前記上段トレンチよりも 幅の狭い下段トレンチと、
前記上段トレンチおよび前記下段トレンチの中に埋め込まれたトレンチ埋め込み絶 縁膜と、
前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第 3の半導体 領域の近くに埋め込まれたフローティング電位のェミッタ側導電領域と、
前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第 4の半導体 領域の近くに埋め込まれたコレクタ側導電領域と、
前記ェミッタ領域および前記高電導度領域に接するェミッタ電極と、
前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続する コレクタ電極と、
を備えることを特徴とする SOIトレンチ横型 IGBT。
支持基板上に絶縁層を介して設けられた第 1導電型の半導体層と、
前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第 1導電型の第
1の半導体領域と、
前記第 1の半導体領域の表面層の一部に設けられた、前記第 1の半導体領域より も抵抗率の低い第 1導電型の第 2の半導体領域と、
前記第 1の半導体領域および前記第 2の半導体領域に接して前記第 1の半導体領 域の表面層の一部に設けられた第 2導電型の第 3の半導体領域と、
前記第 3の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート 電極と、
前記第 3の半導体領域の一部に設けられた第 1導電型のェミッタ領域と、 前記第 3の半導体領域の一部に設けられ、かつ前記ェミッタ領域の下側に設けら れる第 2導電型の低抵抗領域と、
前記第 3の半導体領域の一部に、前記ェミッタ領域に隣接して設けられた第 2導電 型の高電導度領域と、
前記第 1の半導体領域の表面層の一部に、前記第 2の半導体領域および前記第 3 の半導体領域から離れて設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と、
前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、 前記第 2の半導体領域および前記第 3の半導体領域と前記第 4の半導体領域との 間に設けられたトレンチと、
前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、
前記トレンチ埋め込み絶縁膜の上半部内の、前記第 3の半導体領域の近くに埋め 込まれたフローティング電位のェミッタ側導電領域と、 前記トレンチ埋め込み絶縁膜の上半部内の、前記第 4の半導体領域の近くに埋め 込まれたコレクタ側導電領域と、
前記ェミッタ領域および前記高電導度領域に接するェミッタ電極と、
前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続する コレクタ電極と、
を備えることを特徴とする SOIトレンチ横型 IGBT。
支持基板上に絶縁層を介して設けられた第 1導電型の半導体層と、
前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第 1導電型の第
1の半導体領域と、
前記第 1の半導体領域に接し、かつ前記第 1の半導体領域の表面層の一部に設け られた第 2導電型の第 3の半導体領域と、
前記第 3の半導体領域を貫通して前記第 1の半導体領域に達するゲートトレンチの 内側にゲート絶縁膜を介して設けられたゲート電極と、
前記第 3の半導体領域の一部に、前記ゲートトレンチに接して設けられた第 1導電 型のェミッタ領域と、
前記第 3の半導体領域の一部に、前記ェミッタ領域に隣接して設けられた第 2導電 型の低抵抗領域と、
前記第 1の半導体領域の表面層の一部に、前記第 3の半導体領域力 離れて設け られた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と 前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、 前記第 3の半導体領域と前記第 4の半導体領域との間に設けられた上段トレンチと 前記上段トレンチの底力 さらに深い位置まで設けられた、前記上段トレンチよりも 幅の狭い下段トレンチと、
前記上段トレンチおよび前記下段トレンチの中に埋め込まれたトレンチ埋め込み絶 縁膜と、
前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第 3の半導体 領域の近くに埋め込まれたフローティング電位のェミッタ側導電領域と、
前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第 4の半導体 領域の近くに埋め込まれたコレクタ側導電領域と、
前記ェミッタ領域および前記低抵抗領域に接するェミッタ電極と、
前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続する コレクタ電極と、
を備えることを特徴とする SOIトレンチ横型 IGBT。
支持基板上に絶縁層を介して設けられた第 1導電型の半導体層と、
前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第 1導電型の第
1の半導体領域と、
前記第 1の半導体領域に接し、かつ前記第 1の半導体領域の表面層の一部に設け られた第 2導電型の第 3の半導体領域と、
前記第 3の半導体領域を貫通して前記第 1の半導体領域に達するゲートトレンチの 内側にゲート絶縁膜を介して設けられたゲート電極と、 前記第 3の半導体領域の一 部に、前記ゲートトレンチに接して設けられた第 1導電型のェミッタ領域と、
前記第 3の半導体領域の一部に、前記ェミッタ領域に隣接して設けられた第 2導電 型の低抵抗領域と、
前記第 1の半導体領域の表面層の一部に、前記第 3の半導体領域力 離れて設け られた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と 前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、 前記第 3の半導体領域と前記第 4の半導体領域との間に設けられたトレンチと、 前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、
前記トレンチ埋め込み絶縁膜の上半部内の、前記第 3の半導体領域の近くに埋め 込まれたフローティング電位のェミッタ側導電領域と、
前記トレンチ埋め込み絶縁膜の上半部内の、前記第 4の半導体領域の近くに埋め 込まれたコレクタ側導電領域と、
前記ェミッタ領域および前記低抵抗領域に接するェミッタ電極と、 前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続する コレクタ電極と、
を備えることを特徴とする SOIトレンチ横型 IGBT。
支持基板上に絶縁層を介して設けられた第 1導電型の半導体層と、
前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第 1導電型の第
1の半導体領域と、
前記第 1の半導体領域の表面層の一部に設けられた、前記第 1の半導体領域より も抵抗率の低い第 1導電型の第 2の半導体領域と、
前記第 1の半導体領域および前記第 2の半導体領域に接して前記第 1の半導体領 域の表面層の一部に設けられた第 2導電型の第 3の半導体領域と、
前記第 3の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート 電極と、
前記第 3の半導体領域の一部に設けられた第 1導電型のェミッタ領域と、 前記第 3の半導体領域の一部に設けられ、かつ前記ェミッタ領域の下側に設けら れる第 2導電型の低抵抗領域と、
前記第 3の半導体領域の一部に、前記ェミッタ領域に隣接して設けられた第 2導電 型の高電導度領域と、
前記第 1の半導体領域の表面層の一部に、前記第 2の半導体領域および前記第 3 の半導体領域から離れて設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と、
前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、 前記第 2の半導体領域および前記第 3の半導体領域と前記第 4の半導体領域との 間に、前記第 4の半導体領域力 離れて設けられた上段トレンチと、
前記上段トレンチの底力 さらに深い位置まで設けられた、前記上段トレンチよりも 幅の狭い下段トレンチと、
前記上段トレンチおよび前記下段トレンチの中に埋め込まれたトレンチ埋め込み絶 縁膜と、
前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第 3の半導体 領域の近くに埋め込まれたフローティング電位のェミッタ側導電領域と、
前記ェミッタ領域および前記高電導度領域に接するェミッタ電極と、
前記コレクタ領域に接するコレクタ電極と、
を備えることを特徴とする SOIトレンチ横型 IGBT。
支持基板上に絶縁層を介して設けられた第 1導電型の半導体層と、
前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第 1導電型の第
1の半導体領域と、
前記第 1の半導体領域の表面層の一部に設けられた、前記第 1の半導体領域より も抵抗率の低い第 1導電型の第 2の半導体領域と、
前記第 1の半導体領域および前記第 2の半導体領域に接して前記第 1の半導体領 域の表面層の一部に設けられた第 2導電型の第 3の半導体領域と、
前記第 3の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート 電極と、
前記第 3の半導体領域の一部に設けられた第 1導電型のェミッタ領域と、 前記第 3の半導体領域の一部に設けられ、かつ前記ェミッタ領域の下側に設けら れる第 2導電型の低抵抗領域と、
前記第 3の半導体領域の一部に、前記ェミッタ領域に隣接して設けられた第 2導電 型の高電導度領域と、
前記第 1の半導体領域の表面層の一部に、前記第 2の半導体領域および前記第 3 の半導体領域から離れて設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と、
前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、 前記第 2の半導体領域および前記第 3の半導体領域と前記第 4の半導体領域との 間に、前記第 4の半導体領域力 離れて設けられたトレンチと、
前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、
前記トレンチ埋め込み絶縁膜の上半部内の、前記第 3の半導体領域の近くに埋め 込まれたフローティング電位のェミッタ側導電領域と、
前記ェミッタ領域および前記高電導度領域に接するェミッタ電極と、 前記コレクタ領域に接するコレクタ電極と、
を備えることを特徴とする SOIトレンチ横型 IGBT。
支持基板上に絶縁層を介して設けられた第 1導電型の半導体層と、
前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第 1導電型の第 1の半導体領域と、
前記第 1の半導体領域に接し、かつ前記第 1の半導体領域の表面層の一部に設け られた第 2導電型の第 3の半導体領域と、
前記第 3の半導体領域を貫通して前記第 1の半導体領域に達するゲートトレンチの 内側にゲート絶縁膜を介して設けられたゲート電極と、
前記第 3の半導体領域の一部に、前記ゲートトレンチに接して設けられた第 1導電 型のェミッタ領域と、
前記第 3の半導体領域の一部に、前記ェミッタ領域に隣接して設けられた第 2導電 型の低抵抗領域と、
前記第 1の半導体領域の表面層の一部に、前記第 3の半導体領域力 離れて設け られた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と 前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、 前記第 3の半導体領域と前記第 4の半導体領域との間に、前記第 4の半導体領域 から離れて設けられた上段トレンチと、
前記上段トレンチの底力 さらに深い位置まで設けられた、前記上段トレンチよりも 幅の狭い下段トレンチと、
前記上段トレンチおよび前記下段トレンチの中に埋め込まれたトレンチ埋め込み絶 縁膜と、
前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第 3の半導体 領域の近くに埋め込まれたフローティング電位のェミッタ側導電領域と、
前記ェミッタ領域および前記低抵抗領域に接するェミッタ電極と、
前記コレクタ領域に接するコレクタ電極と、
を備えることを特徴とする SOIトレンチ横型 IGBT。 [8] 支持基板上に絶縁層を介して設けられた第 1導電型の半導体層と、 前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第 1導電型の第 1の半導体領域と、
前記第 1の半導体領域に接し、かつ前記第 1の半導体領域の表面層の一部に設け られた第 2導電型の第 3の半導体領域と、
前記第 3の半導体領域を貫通して前記第 1の半導体領域に達するゲートトレンチの 内側にゲート絶縁膜を介して設けられたゲート電極と、
前記第 3の半導体領域の一部に、前記ゲートトレンチに接して設けられた第 1導電 型のェミッタ領域と、
前記第 3の半導体領域の一部に、前記ェミッタ領域に隣接して設けられた第 2導電 型の低抵抗領域と、
前記第 1の半導体領域の表面層の一部に、前記第 3の半導体領域力 離れて設け られた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と 前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、 前記第 3の半導体領域と前記第 4の半導体領域との間に、前記第 4の半導体領域 から離れて設けられたトレンチと、
前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、
前記トレンチ埋め込み絶縁膜の上半部内の、前記第 3の半導体領域の近くに埋め 込まれたフローティング電位のェミッタ側導電領域と、
前記ェミッタ領域および前記低抵抗領域に接するェミッタ電極と、
前記コレクタ領域に接するコレクタ電極と、
を備えることを特徴とする SOIトレンチ横型 IGBT。
[9] 支持基板上に絶縁層を介して設けられた第 1導電型の半導体層と、
前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第 1導電型の第 1の半導体領域と、
前記第 1の半導体領域の表面層の一部に設けられた、前記第 1の半導体領域より も抵抗率の低い第 1導電型の第 2の半導体領域と、 前記第 1の半導体領域および前記第 2の半導体領域に接して前記第 1の半導体領 域の表面層の一部に設けられた第 2導電型の第 3の半導体領域と、
前記第 3の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート 電極と、
前記第 3の半導体領域の一部に設けられた第 1導電型のェミッタ領域と、 前記第 3の半導体領域の一部に設けられ、かつ前記ェミッタ領域の下側に設けら れる第 2導電型の低抵抗領域と、
前記第 3の半導体領域の一部に、前記ェミッタ領域に隣接して設けられた第 2導電 型の高電導度領域と、
前記第 1の半導体領域の表面層の一部に、前記第 2の半導体領域および前記第 3 の半導体領域から離れて設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と、
前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、 前記第 2の半導体領域および前記第 3の半導体領域と前記第 4の半導体領域との 間に、前記第 3の半導体領域力 離れて設けられた上段トレンチと、
前記上段トレンチの底力 さらに深い位置まで設けられた、前記上段トレンチよりも 幅の狭い下段トレンチと、
前記上段トレンチおよび前記下段トレンチの中に埋め込まれたトレンチ埋め込み絶 縁膜と、
前記上段トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第 4の半導体 領域の近くに埋め込まれたコレクタ側導電領域と、
前記ェミッタ領域および前記高電導度領域に接するェミッタ電極と、
前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続する コレクタ電極と、
を備えることを特徴とする SOIトレンチ横型 IGBT。
支持基板上に絶縁層を介して設けられた第 1導電型の半導体層と、
前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第 1導電型の第
1の半導体領域と、 前記第 1の半導体領域の表面層の一部に設けられた、前記第 1の半導体領域より も抵抗率の低い第 1導電型の第 2の半導体領域と、
前記第 1の半導体領域および前記第 2の半導体領域に接して前記第 1の半導体領 域の表面層の一部に設けられた第 2導電型の第 3の半導体領域と、
前記第 3の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート 電極と、
前記第 3の半導体領域の一部に設けられた第 1導電型のェミッタ領域と、 前記第 3の半導体領域の一部に設けられ、かつ前記ェミッタ領域の下側に設けら れる第 2導電型の低抵抗領域と、
前記第 3の半導体領域の一部に、前記ェミッタ領域に隣接して設けられた第 2導電 型の高電導度領域と、
前記第 1の半導体領域の表面層の一部に、前記第 2の半導体領域および前記第 3 の半導体領域から離れて設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と、
前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、 前記第 2の半導体領域および前記第 3の半導体領域と前記第 4の半導体領域との 間に、前記第 3の半導体領域力 離れて設けられたトレンチと、
前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、
前記トレンチ埋め込み絶縁膜の上半部内の、前記第 4の半導体領域の近くに埋め 込まれたコレクタ側導電領域と、
前記ェミッタ領域および前記高電導度領域に接するェミッタ電極と、
前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続する コレクタ電極と、
を備えることを特徴とする SOIトレンチ横型 IGBT。
支持基板上に絶縁層を介して設けられた第 1導電型の半導体層と、
前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第 1導電型の第
1の半導体領域と、
前記第 1の半導体領域の表面層の一部に設けられた、前記第 1の半導体領域より も抵抗率の低い第 1導電型の第 2の半導体領域と、
前記第 1の半導体領域および前記第 2の半導体領域に接して前記第 1の半導体領 域の表面層の一部に設けられた第 2導電型の第 3の半導体領域と、
前記第 3の半導体領域の一部の表面上にゲート絶縁膜を介して設けられたゲート 電極と、
前記第 3の半導体領域の一部に設けられた第 1導電型のェミッタ領域と、 前記第 3の半導体領域の一部に設けられ、かつ前記ェミッタ領域の下側に設けら れる第 2導電型の低抵抗領域と、
前記第 3の半導体領域の一部に、前記ェミッタ領域に隣接して設けられた第 2導電 型の高電導度領域と、
前記第 1の半導体領域の表面層の一部に、前記第 2の半導体領域および前記第 3 の半導体領域から離れて設けられた、前記第 1の半導体領域よりも抵抗率の低い第
1導電型の第 4の半導体領域と、
前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、 前記第 2の半導体領域および前記第 3の半導体領域と前記第 4の半導体領域との 間に、前記第 3の半導体領域および前記第 4の半導体領域から離れて設けられたト レンチと、
前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、
前記ェミッタ領域および前記高電導度領域に接するェミッタ電極と、
前記コレクタ領域に接するコレクタ電極と、
を備えることを特徴とする SOIトレンチ横型 IGBT。
[12] 前記ゲート絶縁膜、前記ゲート電極、前記第 3の半導体領域、前記低抵抗領域、前 記ェミッタ領域および前記高電導度領域は、前記トレンチ埋め込み絶縁膜に対して 一方の側に複数ずつ設けられており、隣り合う前記ェミッタ領域および前記高電導度 領域は、前記ェミッタ電極により互いに電気的に接続されていることを特徴とする請 求項 1, 2, 5, 6, 9, 10および 11のいずれか一つに記載の SOIトレンチ横型 IGBT。
[13] 前記ゲートトレンチ、前記ゲート絶縁膜、前記ゲート電極、前記第 3の半導体領域、 前記低抵抗領域および前記ェミッタ領域は、前記トレンチ埋め込み絶縁膜に対して 一方の側に複数ずつ設けられており、隣り合う前記ェミッタ領域および前記低抵抗領 域は、前記ェミッタ電極により互いに電気的に接続されていることを特徴とする請求 項 3, 4, 7および 8のいずれか一つに記載の SOIトレンチ横型 IGBT。
[14] 前記支持基板上の前記絶縁層と前記第 1の半導体領域との間の前記半導体層は
、金属汚染に対するゲッタリング効果を有することを特徴とする請求項 1〜13のいず れか一つに記載の SOIトレンチ横型 IGBT。
[15] 支持基板上に絶縁層を介して設けられた第 1導電型の半導体層と、
前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第 1導電型の第
1の半導体領域と、
前記第 1の半導体領域の表面層の一部に設けられた、前記第 1の半導体領域より も抵抗率の低い第 1導電型の第 2の半導体領域と、
前記第 1の半導体領域および前記第 2の半導体領域に接して前記第 1の半導体領 域の表面層の一部に設けられた第 2導電型の第 3の半導体領域と、
前記第 3の半導体領域の一部に設けられた第 1導電型のェミッタ領域と、 前記第 2の半導体領域と前記ェミッタ領域との間の前記第 3の半導体領域の表面 上にゲート絶縁膜を介して設けられたゲート電極と、
前記第 1の半導体領域の表面層の一部に、前記第 2の半導体領域および前記第 3 の半導体領域から離れて設けられた、前記第 1の半導体領域よりも抵抗率の低い第
1導電型の第 4の半導体領域と、
前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、 前記第 2の半導体領域および前記第 3の半導体領域と前記第 4の半導体領域との 間に設けられたトレンチと、
前記トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、
前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第 3の半導体領域 と前記第 1の半導体領域との pn接合の近くに埋め込まれたフローティング電位のエミ ッタ側導電領域と、
前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第 4の半導体領域 と前記第 1の半導体領域との界面の近くに埋め込まれたコレクタ側導電領域と、 前記ェミッタ領域に接するェミッタ電極と、
前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続する コレクタ電極と、
を備えることを特徴とする SOIトレンチ横型 IGBT。
支持基板上に絶縁層を介して設けられた第 1導電型の半導体層と、
前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第 1導電型の第
1の半導体領域と、
前記第 1の半導体領域に接し、かつ前記第 1の半導体領域の表面層の一部に設け られた第 2導電型の第 3の半導体領域と、
前記第 3の半導体領域を貫通して前記第 1の半導体領域に達するゲートトレンチの 内側にゲート絶縁膜を介して設けられたゲート電極と、
前記第 3の半導体領域の一部に、前記ゲートトレンチに接して設けられた第 1導電 型のェミッタ領域と、
前記第 1の半導体領域の表面層の一部に、前記第 3の半導体領域力 離れて設け られた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と 前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、 前記第 3の半導体領域と前記第 4の半導体領域との間に設けられたトレンチと、 前記トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、
前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第 3の半導体領域 と前記第 1の半導体領域との pn接合の近くに埋め込まれたフローティング電位のエミ ッタ側導電領域と、
前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第 4の半導体領域 と前記第 1の半導体領域との界面の近くに埋め込まれたコレクタ側導電領域と、 前記ェミッタ領域に接するェミッタ電極と、
前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続する コレクタ電極と、
を備えることを特徴とする SOIトレンチ横型 IGBT。 [17] 支持基板上に絶縁層を介して設けられた第 1導電型の半導体層と、 前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第 1導電型の第 1の半導体領域と、
前記第 1の半導体領域の表面層の一部に設けられた、前記第 1の半導体領域より も抵抗率の低い第 1導電型の第 2の半導体領域と、
前記第 1の半導体領域および前記第 2の半導体領域に接して前記第 1の半導体領 域の表面層の一部に設けられた第 2導電型の第 3の半導体領域と、
前記第 3の半導体領域の一部に設けられた第 1導電型のェミッタ領域と、 前記第 2の半導体領域と前記ェミッタ領域との間の前記第 3の半導体領域の表面 上にゲート絶縁膜を介して設けられたゲート電極と、
前記第 1の半導体領域の表面層の一部に、前記第 2の半導体領域および前記第 3 の半導体領域から離れて設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と、
前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、 前記第 2の半導体領域および前記第 3の半導体領域と前記第 4の半導体領域との 間に、前記第 4の半導体領域力 離れて設けられたトレンチと、
前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、
前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第 3の半導体領域 と前記第 1の半導体領域との pn接合の近くに埋め込まれたフローティング電位のエミ ッタ側導電領域と、
前記ェミッタ領域に接するェミッタ電極と、
前記コレクタ領域に接するコレクタ電極と、
を備えることを特徴とする SOIトレンチ横型 IGBT。
[18] 支持基板上に絶縁層を介して設けられた第 1導電型の半導体層と、
前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第 1導電型の第 1の半導体領域と、
前記第 1の半導体領域に接し、かつ前記第 1の半導体領域の表面層の一部に設け られた第 2導電型の第 3の半導体領域と、 前記第 3の半導体領域を貫通して前記第 1の半導体領域に達するゲートトレンチの 内側にゲート絶縁膜を介して設けられたゲート電極と、
前記第 3の半導体領域の一部に、前記ゲートトレンチに接して設けられた第 1導電 型のェミッタ領域と、
前記第 1の半導体領域の表面層の一部に、前記第 3の半導体領域力 離れて設け られた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と 前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、 前記第 3の半導体領域と前記第 4の半導体領域との間に、前記第 4の半導体領域 から離れて設けられたトレンチと、
前記トレンチの中に埋め込まれたトレンチ埋め込み絶縁膜と、
前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第 3の半導体領域 と前記第 1の半導体領域との pn接合の近くに埋め込まれたフローティング電位のエミ ッタ側導電領域と、
前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第 4の半導体領域 と前記第 1の半導体領域との界面の近くに埋め込まれたコレクタ側導電領域と、 前記ェミッタ領域に接するェミッタ電極と、
前記コレクタ領域に接するコレクタ電極と、
を備えることを特徴とする SOIトレンチ横型 IGBT。
支持基板上に絶縁層を介して設けられた第 1導電型の半導体層と、
前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第 1導電型の第 1の半導体領域と、
前記第 1の半導体領域の表面層の一部に設けられた、前記第 1の半導体領域より も抵抗率の低い第 1導電型の第 2の半導体領域と、
前記第 1の半導体領域および前記第 2の半導体領域に接して前記第 1の半導体領 域の表面層の一部に設けられた第 2導電型の第 3の半導体領域と、
前記第 3の半導体領域の一部に設けられた第 1導電型のェミッタ領域と、 前記第 2の半導体領域と前記ェミッタ領域との間の前記第 3の半導体領域の表面 上にゲート絶縁膜を介して設けられたゲート電極と、
前記第 1の半導体領域の表面層の一部に、前記第 2の半導体領域および前記第 3 の半導体領域から離れて設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と、
前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、 前記第 2の半導体領域および前記第 3の半導体領域と前記第 4の半導体領域との 間に、前記第 3の半導体領域力 離れて設けられたトレンチと、
前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、
前記トレンチ内における前記トレンチ埋め込み絶縁膜中の、前記第 4の半導体領域 と前記第 1の半導体領域との界面の近くに埋め込まれたコレクタ側導電領域と、 前記ェミッタ領域に接するェミッタ電極と、
前記コレクタ領域に接するとともに、前記コレクタ側導電領域に電気的に接続する コレクタ電極と、
を備えることを特徴とする SOIトレンチ横型 IGBT。
支持基板上に絶縁層を介して設けられた第 1導電型の半導体層と、
前記半導体層上に設けられた、前記半導体層よりも抵抗率の高い第 1導電型の第
1の半導体領域と、
前記第 1の半導体領域の表面層の一部に設けられた、前記第 1の半導体領域より も抵抗率の低い第 1導電型の第 2の半導体領域と、
前記第 1の半導体領域および前記第 2の半導体領域に接して前記第 1の半導体領 域の表面層の一部に設けられた第 2導電型の第 3の半導体領域と、
前記第 3の半導体領域の一部に設けられた第 1導電型のェミッタ領域と、 前記第 2の半導体領域と前記ェミッタ領域との間の前記第 3の半導体領域の表面 上にゲート絶縁膜を介して設けられたゲート電極と、
前記第 1の半導体領域の表面層の一部に、前記第 2の半導体領域および前記第 3 の半導体領域から離れて設けられた、前記第 1の半導体領域よりも抵抗率の低い第 1導電型の第 4の半導体領域と、
前記第 4の半導体領域の一部に設けられた第 2導電型のコレクタ領域と、 前記第 2の半導体領域および前記第 3の半導体領域と前記第 4の半導体領域との 間に、前記第 3の半導体領域および前記第 4の半導体領域から離れて設けられたト レンチと、
前記トレンチ内に埋め込まれたトレンチ埋め込み絶縁膜と、
前記ェミッタ領域に接するェミッタ電極と、
前記コレクタ領域に接するコレクタ電極と、
を備えることを特徴とする SOIトレンチ横型 IGBT。
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