CN109671766B - 功率金属氧化物半导体场效晶体管 - Google Patents

功率金属氧化物半导体场效晶体管 Download PDF

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Abstract

本发明公开一种功率金属氧化物半导体场效晶体管，包括第一晶体管与第二晶体管。第一晶体管与第二晶体管分别包括以下构件。阱区位于基底结构中。沟槽式栅极设置于阱区中。多个第一掺杂区设置于沟槽式栅极两侧的阱区中。第一金属层设置于基底结构的第一表面上，且电连接于第一掺杂区。第二掺杂区设置于基底结构中。第二金属层设置于基底结构的相对于第一表面的第二表面上，且电连接于第二掺杂区。第一晶体管的阱区与第二晶体管的阱区彼此分离。第一晶体管与第二晶体管共用第二掺杂区与第二金属层。所述功率金属氧化物半导体场效晶体管可仅使用位于相同表面上的金属层来完成电性测试。

Description

功率金属氧化物半导体场效晶体管
技术领域
本发明涉及一种晶体管，且特别是涉及一种功率金属氧化物半导体场效晶体管(power metal oxide semiconductor field effect transistor(power MOSFET))。
背景技术
在对功率金属氧化物半导体场效晶体管进行电性测试时，会在功率金属氧化物半导体场效晶体管的正面电极与背面电极施加电压来进行电性测试。
在通过晶片薄化来降低功率损耗、提升省电效果与降低阻值的趋势下，薄化的晶片容易产生弯曲，所以会在薄化的晶片的背面贴胶来抑制晶片形变。
因此，薄化的晶片将无法通过传统测试方法在晶片阶段(wafer stage)对功率金属氧化物半导体场效晶体管进行测试，必须到封装阶段(package stage)才能进行测试。如此一来，将会增加在对功率金属氧化物半导体场效晶体管进行测试时的循环时间(cycletime)与测试成本。
发明内容
本发明提出一种功率金属氧化物半导体场效晶体管，其可仅使用位于相同表面上的金属层来完成电性测试。
本发明提供一种功率金属氧化物半导体场效晶体管，包括第一晶体管与第二晶体管。第一晶体管与第二晶体管分别包括基底结构、阱区、至少一个沟槽式栅极、多个第一掺杂区、第一金属层、第二掺杂区与第二金属层。基底结构具有第一导电型。阱区具有第二导电型，且位于基底结构中。沟槽式栅极设置于阱区中。第一掺杂区具有第一导电型，且设置于沟槽式栅极两侧的阱区中。第一金属层设置于基底结构的第一表面上，且电连接于第一掺杂区。第二掺杂区具有第一导电型，且设置于阱区下方的基底结构中。第二金属层设置于基底结构的相对于第一表面的第二表面上，且电连接于第二掺杂区。第一晶体管的阱区与第二晶体管的阱区彼此分离。第一晶体管与第二晶体管共用第二掺杂区与第二金属层。
依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，沟槽式栅极可电性绝缘于阱区、第一掺杂区与第一金属层。
依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，还可包括隔离结构。隔离结构设置于第一晶体管与第二晶体管之间。隔离结构将第一晶体管与第二晶体管之间相邻的第一掺杂区进行隔离，且将第一晶体管的第一金属层与第二晶体管的第一金属层进行隔离。
依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，隔离结构可包括场氧化层与第一介电层中的至少一者。
依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，在进行电性测试时，第一晶体管与第二晶体管之间的电流路径可包括在阱区与基底结构之间的正向偏压(forward bias)。
依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，在进行电性测试时，第一晶体管与第二晶体管之间的电流路径可包括在阱区与基底结构之间的正向偏压与反向偏压(reverse bias)。
依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，第一晶体管的阱区与第二晶体管的阱区之间的距离可大于基底结构与第二金属层的总厚度。
依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，第一晶体管与第二晶体管可并联连接。
依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，第一晶体管与第二晶体管可彼此对称(symmetrical)或非对称(asymmetrical)。
依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，基底结构可包括硅基底与设置于硅基底上的外延层。
依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，阱区可位于外延层中。
依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，第二掺杂区可位于硅基底中。
依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，第二掺杂区与阱区可彼此分离。
依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，还可包括保护层。保护层设置于第一金属层上。
依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，保护层可暴露出第一晶体管的第一金属层的一部分与第二晶体管的第一金属层的一部分。
依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，还可包括第一栅极接垫与第二栅极接垫。第一栅极接垫电连接至第一晶体管的沟槽式栅极。第二栅极接垫电连接至第二晶体管的沟槽式栅极。
依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，保护层可暴露出第一栅极接垫的一部分与第二栅极接垫的一部分。
依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，第一晶体管与第二晶体管分别还可包括第二介电层。第二介电层设置于沟槽式栅极与基底结构之间。
依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，第一晶体管与第二晶体管分别还可包括第三介电层。第三介电层设置于沟槽式栅极与第一金属层之间。
依照本发明的一实施例所述，在上述功率金属氧化物半导体场效晶体管中，还可包括第三掺杂区。第三掺杂区具有第二导电型，且位于阱区中。
基于上述，在本发明的功率金属氧化物半导体场效晶体管中，由于第一晶体管的阱区与第二晶体管的阱区彼此分离，因此在对功率金属氧化物半导体场效晶体管进行电性测试时，可仅使用位于相同的第一表面上的第一金属层来完成测试。如此一来，即使对晶片进行薄化，薄化的晶片亦可在晶片阶段完成电性测试。由此，可在晶片阶段就预先找出故障或有问题的芯片，无需等到芯片封装后再进行测试，因此可降低在对功率金属氧化物半导体场效晶体管进行测试时的循环时间(cycle time)与测试成本。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1为本发明一实施例的功率金属氧化物半导体场效晶体管的上视图；
图2为沿图1中的I-I’剖面线的剖视图。
符号说明
100：功率金属氧化物半导体场效晶体管
102a、102b：晶体管
104：基底结构
104a：硅基底
104b：外延层
106：阱区
108：沟槽式栅极
110：掺杂区
112：金属层
114：掺杂区
116：金属层
118、120、122b：介电层
122：隔离结构
122a：场氧化层
124：保护层
126：掺杂区
128、130：栅极接垫
CP：电流路径
D1：距离
T1：总厚度
S1、S2：表面
具体实施方式
图1为本发明一实施例的功率金属氧化物半导体场效晶体管的上视图。图2为沿图1中的I-I’剖面线的剖视图。
请参照图1与图2，功率金属氧化物半导体场效晶体管100包括晶体管102a与晶体管102b。晶体管102a与晶体管102b可并联连接，而在等效电路上作为单一个晶体管使用。晶体管102a与晶体管102b可彼此对称或非对称。在此实施例中，晶体管102a与晶体管102b是以结构上彼此对称来进行说明，但本发明并不以此为限。
晶体管102a与晶体管102b分别包括基底结构104、阱区106、至少一个沟槽式栅极108、多个掺杂区110、金属层112、掺杂区114与金属层116，且还可包括介电层118与介电层120。
在下文中，第一导电型与第二导电型表示不同导电型。详细来说，第一导电型可为N型与P型中的一者，且第二导电型可为N型与P型中的另一者。在此实施例中，第一导电型是以N型为例来进行说明，且第二导电型是以P型为例来进行说明，但本发明并不以此为限。
基底结构104具有第一导电型。在此实施例中，基底结构104的导电型是以N型为例来进行说明。举例来说，基底结构104可包括硅基底104a与设置于硅基底104a上的外延层104b。硅基底104a与外延层104b分别可具有第一导电型。在此实施例中，硅基底104a与外延层104b分别是以N型轻掺杂的硅基底与N型轻掺杂的外延层为例来进行说明，但本发明并不以此为限。外延层104b的材料例如是外延硅。外延层104b的形成方法例如是外延成长法。
阱区106具有第二导电型，且位于基底结构104中。阱区106可位于外延层104b中。晶体管102a的阱区106与晶体管102b的阱区106彼此分离。晶体管102a的阱区106与晶体管102b的阱区106之间的距离D1可大于基底结构104与金属层116的总厚度T1。在此实施例中，阱区106是以P型阱区为例来进行说明。阱区106的形成方法例如是离子注入法。
沟槽式栅极108设置于阱区106中。沟槽式栅极108可电性绝缘于阱区106、掺杂区110与金属层112。沟槽式栅极108的材料例如是掺杂多晶硅等导体材料。沟槽式栅极108的形成方法例如是先在基底结构104中形成开口(未示出)，接着形成填满开口的导体材料层，再移除开口以外的导体材料层。导体材料层的形成方法例如是炉管法。在此实施例中，晶体管102a与晶体管102b是以各包括一个沟槽式栅极108为例来进行说明，但本发明并不以此为限。在其他实施例中，晶体管102a与晶体管102b还可分别包括多个沟槽式栅极108，且晶体管102a中的多个沟槽式栅极108可彼此串联连接，晶体管102b中的多个沟槽式栅极108可彼此串联连接。
掺杂区110具有第一导电型，且设置于沟槽式栅极108两侧的阱区106中。掺杂区110可用以作为源极。晶体管102a的掺杂区110与晶体管102b的掺杂区110可彼此隔离。在此实施例中，掺杂区110是以N型重掺杂区为例来进行说明。掺杂区110的形成方法例如是离子注入法。
金属层112设置于基底结构104的表面S1上，且电连接于掺杂区110。晶体管102a的金属层112与晶体管102b的金属层112可彼此隔离。金属层112的材料例如是Ti、TiN或AlCu等金属。金属层112的形成方法例如是物理气相沉积法。
掺杂区114具有第一导电型，且设置于阱区106下方的基底结构104中。举例来说，掺杂区114可位于硅基底104a中。掺杂区114可用以作为漏极。晶体管102a与晶体管102b共用掺杂区114。掺杂区114与阱区106可彼此分离。在此实施例中，掺杂区114是以N型重掺杂区为例来进行说明。掺杂区114的形成方法例如是离子注入法。
金属层116设置于基底结构104的相对于表面S1的表面S2上，且电连接于掺杂区114。晶体管102a与晶体管102b共用金属层116。金属层116的材料例如是Ti、Ni或Cu等金属。金属层116的形成方法例如是物理气相沉积法。
介电层118设置于沟槽式栅极108与基底结构104之间，可作为栅介电层使用。介电层118的材料例如是氧化硅。介电层118的形成方法例如是热氧化法。
介电层120设置于沟槽式栅极108与金属层112之间。介电层120的材料例如是氧化硅。介电层120的形成方法例如是化学气相沉积法。
此外，功率金属氧化物半导体场效晶体管100还可包括隔离结构122、保护层124、掺杂区126、栅极接垫128与栅极接垫130中的至少一者。
隔离结构122设置于晶体管102a与晶体管102b之间。隔离结构122可将晶体管102a与晶体管102b之间相邻的掺杂区110进行隔离，且可将晶体管102a的金属层112与晶体管102b的金属层112进行隔离。隔离结构122可包括场氧化层122a与介电层122b中的至少一者。场氧化层122a可设置于基底结构104中。介电层122b可设置于场氧化层122a上。场氧化层122a与介电层122b的材料例如是氧化硅。场氧化层122a的形成方法例如是热氧化法。介电层122b的形成方法例如是化学气相沉积法。
保护层124设置于金属层112上。保护层124可暴露出晶体管102a的金属层112的一部分与晶体管102b的金属层112的一部分，其中保护层124所暴露出的金属层112可分别作为晶体管102a的源极接垫与晶体管102b的源极接垫。
掺杂区126具有第二导电型，且位于阱区106中。在此实施例中，掺杂区126是以P型重掺杂区为例来进行说明。掺杂区126的形成方法例如是离子注入法。
栅极接垫128电连接至晶体管102a的沟槽式栅极108。栅极接垫130电连接至晶体管102b的沟槽式栅极108。举例来说，栅极接垫128与栅极接垫130可分别通过内连线结构(未示出)电连接至晶体管102a的沟槽式栅极108与晶体管102b的沟槽式栅极108。此外，保护层124可暴露出栅极接垫128的一部分与栅极接垫130的一部分。
此外，在对功率金属氧化物半导体场效晶体管100进行电性测试时，晶体管102a与晶体管102b之间的电流路径可包括在阱区106与基底结构104之间的正向偏压与反向偏压。电性测试所测试的电性参数例如是导通阻抗(Ron)、阈值电压(Vt)、元件漏极与源极侧之间的漏电流(leak current between device drain and source side，IDSS)、元件漏极与源极侧之间的接面击穿电压(junction breakdown between device and source side，BVDSS)、元件栅极与源极侧之间的漏电流(leak current between device gate andsource side，IGSS)或元件栅极与源极侧之间的击穿电压(breakdown voltage betweendevice gate and source side，BVGSS)。
举例来说，在测试晶体管102a的导通阻抗(Ron)时，可在晶体管102b的金属层112施加高电压，可在晶体管102a的沟槽式栅极108施加高电压，且可将晶体管102a的金属层112进行接地，以测得测试晶体管102a的导通阻抗(Ron)。此时，如图1所示，晶体管102a与晶体管102b之间的电流路径CP可包括在晶体管102b的阱区106与基底结构104之间的正向偏压。
举例来说，在测试晶体管102a的元件漏极与源极侧之间的接面击穿电压(BVDSS)时，可在晶体管102b的金属层112施加高电压，可在晶体管102a的沟槽式栅极108进行接地，且可将晶体管102a的金属层112进行接地，以测得测试晶体管102a的漏极与源极侧之间的接面击穿电压(BVDSS)。此时，如图1所示，晶体管102a与晶体管102b之间的电流路径CP可包括在晶体管102b的阱区106与基底结构104之间的正向偏压与晶体管102a的阱区106与基底结构104之间的反向偏压。
基于上述实施例可知，在功率金属氧化物半导体场效晶体管100中，由于晶体管102a的阱区106与晶体管102b的阱区106彼此分离，因此在对功率金属氧化物半导体场效晶体管100进行电性测试时，可仅使用位于相同的表面S1上的金属层112来完成测试。如此一来，即使对晶片进行薄化，薄化的晶片亦可在晶片阶段完成电性测试。由此，可在晶片阶段就预先找出故障或有问题的芯片，无需等到芯片封装后再进行测试，因此可降低在对功率金属氧化物半导体场效晶体管100进行测试时的循环时间与测试成本。
综上所述，通过上述实施例功率金属氧化物半导体场效晶体管可仅使用位于相同表面上的金属层来完成电性测试，因此可在晶片阶段完成电性测试，进而可降低在对功率金属氧化物半导体场效晶体管进行测试时的循环时间与测试成本。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (20)

1.一种功率金属氧化物半导体场效晶体管，其特征在于，包括：
第一晶体管与第二晶体管，分别包括：
基底结构，具有第一导电型；
阱区，具有第二导电型，且位于所述基底结构中；
至少一个沟槽式栅极，设置于所述阱区中，其中所述阱区的部分底部位于所述至少一个沟槽式栅极的底部的正下方；
多个第一掺杂区，具有所述第一导电型，且设置于所述至少一个沟槽式栅极两侧的所述阱区中；
第一金属层，设置于所述基底结构的第一表面上，且电连接于所述多个第一掺杂区；
第二掺杂区，具有所述第一导电型，且设置于所述阱区下方的所述基底结构中；以及
第二金属层，设置于所述基底结构的相对于所述第一表面的第二表面上，且电连接于所述第二掺杂区，其中
所述第一晶体管的所述阱区与所述第二晶体管的所述阱区彼此分离，且
所述第一晶体管与所述第二晶体管共用所述第二掺杂区与所述第二金属层；
所述功率金属氧化物半导体场效晶体管还包括隔离结构，所述隔离结构设置于所述第一晶体管与所述第二晶体管之间，其中所述隔离结构的底面高于所述至少一个沟槽式栅极的底面；
所述阱区的下表面位于所述至少一个沟槽式栅极的正下方与所述多个第一掺杂区的正下方，且所述阱区的整个下表面均低于所有所述沟槽式栅极的底面。
2.如权利要求1所述的功率金属氧化物半导体场效晶体管，其特征在于，所述至少一个沟槽式栅极电性绝缘于所述阱区、所述多个第一掺杂区与所述第一金属层。
3.如权利要求1所述的功率金属氧化物半导体场效晶体管，其特征在于，所述隔离结构将所述第一晶体管与所述第二晶体管之间相邻的所述多个第一掺杂区进行隔离，且将所述第一晶体管的所述第一金属层与所述第二晶体管的所述第一金属层进行隔离。
4.如权利要求3所述的功率金属氧化物半导体场效晶体管，其特征在于，所述隔离结构包括场氧化层与第一介电层中的至少一者。
5.如权利要求1所述的功率金属氧化物半导体场效晶体管，其特征在于，在进行电性测试时，所述第一晶体管与所述第二晶体管之间的电流路径包括在所述阱区与所述基底结构之间的正向偏压。
6.如权利要求1所述的功率金属氧化物半导体场效晶体管，其特征在于，在进行电性测试时，所述第一晶体管与所述第二晶体管之间的电流路径包括在所述阱区与所述基底结构之间的正向偏压与反向偏压。
7.如权利要求1所述的功率金属氧化物半导体场效晶体管，其特征在于，所述第一晶体管的所述阱区与所述第二晶体管的所述阱区之间的距离大于所述基底结构与所述第二金属层的总厚度。
8.如权利要求1所述的功率金属氧化物半导体场效晶体管，其特征在于，所述第一晶体管与所述第二晶体管并联连接。
9.如权利要求1所述的功率金属氧化物半导体场效晶体管，其特征在于，所述第一晶体管与所述第二晶体管彼此对称或非对称。
10.如权利要求1所述的功率金属氧化物半导体场效晶体管，其特征在于，所述基底结构包括硅基底与设置于所述硅基底上的外延层。
11.如权利要求10所述的功率金属氧化物半导体场效晶体管，其特征在于，所述阱区位于所述外延层中。
12.如权利要求10所述的功率金属氧化物半导体场效晶体管，其特征在于，所述第二掺杂区位于所述硅基底中。
13.如权利要求1所述的功率金属氧化物半导体场效晶体管，其特征在于，所述第二掺杂区与所述阱区彼此分离。
14.如权利要求1所述的功率金属氧化物半导体场效晶体管，其特征在于，还包括保护层，其中所述保护层设置于所述第一金属层上。
15.如权利要求14所述的功率金属氧化物半导体场效晶体管，其特征在于，所述保护层暴露出所述第一晶体管的所述第一金属层的一部分与所述第二晶体管的所述第一金属层的一部分。
16.如权利要求14所述的功率金属氧化物半导体场效晶体管，其特征在于，还包括：
第一栅极接垫，电连接至所述第一晶体管的所述至少一个沟槽式栅极；以及
第二栅极接垫，电连接至所述第二晶体管的所述至少一个沟槽式栅极。
17.如权利要求16所述的功率金属氧化物半导体场效晶体管，其特征在于，所述保护层暴露出所述第一栅极接垫的一部分与所述第二栅极接垫的一部分。
18.如权利要求1所述的功率金属氧化物半导体场效晶体管，其特征在于，所述第一晶体管与所述第二晶体管分别还包括第二介电层，其中所述第二介电层设置于所述至少一个沟槽式栅极与所述基底结构之间。
19.如权利要求1所述的功率金属氧化物半导体场效晶体管，其特征在于，所述第一晶体管与所述第二晶体管分别还包括第三介电层，其中所述第三介电层设置于所述至少一个沟槽式栅极与所述第一金属层之间。
20.如权利要求1所述的功率金属氧化物半导体场效晶体管，其特征在于，还包括第三掺杂区，其中所述第三掺杂区具有所述第二导电型，且位于所述阱区中。
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