CN103632964A - 一种制备沟槽半导体功率器件的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 52
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 229920005591 polysilicon Polymers 0.000 claims abstract description 60
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 59
- 229910052751 metal Inorganic materials 0.000 claims abstract description 47
- 239000002184 metal Substances 0.000 claims abstract description 47
- 239000002019 doping agent Substances 0.000 claims abstract description 40
- 238000000151 deposition Methods 0.000 claims abstract description 23
- 238000011049 filling Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000009825 accumulation Methods 0.000 claims description 41
- 238000005260 corrosion Methods 0.000 claims description 31
- 230000007797 corrosion Effects 0.000 claims description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 24
- 229910052710 silicon Inorganic materials 0.000 claims description 24
- 239000010703 silicon Substances 0.000 claims description 24
- 230000007773 growth pattern Effects 0.000 claims description 18
- 230000008021 deposition Effects 0.000 claims description 17
- 238000005498 polishing Methods 0.000 claims description 16
- 238000000576 coating method Methods 0.000 claims description 14
- 238000001459 lithography Methods 0.000 claims description 14
- 239000011248 coating agent Substances 0.000 claims description 13
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 12
- 229910052698 phosphorus Inorganic materials 0.000 claims description 8
- 239000011574 phosphorus Substances 0.000 claims description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 6
- 229910052785 arsenic Inorganic materials 0.000 claims description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 6
- 238000004064 recycling Methods 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- 230000008859 change Effects 0.000 claims description 4
- 239000010936 titanium Substances 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 3
- 238000002360 preparation method Methods 0.000 abstract description 10
- 230000003628 erosive effect Effects 0.000 abstract description 6
- 239000010410 layer Substances 0.000 abstract 10
- 239000011229 interlayer Substances 0.000 abstract 3
- 230000000873 masking effect Effects 0.000 abstract 2
- 230000004048 modification Effects 0.000 description 35
- 238000012986 modification Methods 0.000 description 35
- 239000005360 phosphosilicate glass Substances 0.000 description 23
- 238000010586 diagram Methods 0.000 description 16
- 230000015556 catabolic process Effects 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 238000000227 grinding Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- JRBRVDCKNXZZGH-UHFFFAOYSA-N alumane;copper Chemical compound [AlH3].[Cu] JRBRVDCKNXZZGH-UHFFFAOYSA-N 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000012010 growth Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明公开了一种制备沟槽半导体功率器件的方法，包括以下步骤：首先利用沟槽掩模对N型衬底上的P型外延层进行侵蚀而形成多个沟槽，在沟槽内侧壁形成一层栅极氧化层并填以多晶硅，然后在沟槽顶部侧壁形成一PSG氧化层，并通过高温使PSG氧化层内的N型掺杂剂扩散到外延层中形成N型源区202，接着在外延层表面沉积层间介质，再利用接触孔掩模对层间介质进行侵蚀，在层间介质中形成开孔，并注入N型掺杂剂形成N型源区203，之后对外延层表面进行侵蚀形成接触孔沟槽，并对接触孔沟槽进行金属插塞填充和在器件的表面沉积金属层，利用金属掩模进行金属侵蚀，形成金属垫层和连线，采用本制备方法，省略了基区掩模和源区掩模的制备工序，使器件的制造成本得到了较大的降低。
Description
技术领域
本发明涉及半导体功率分立器件技术领域，具体的说，涉及一种沟槽型半导体功率分立器件的制备方法。
背景技术
目前，功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)已广泛应用于各类电子、通讯产品，电脑，消费电器，汽车等，同时，其在工业上也有多种应用。
功率MOSFET所代表的功率半导体器件，由于导通电阻低且可高速开关，所以其可有效地控制高频大电流。同时，功率MOSFET作为小型功率转换元件正被广泛地利用在例如功率放大器、功率转换器、低噪音放大器以及一些个人计算机的电源部分开关、电源电路，其特点是低功耗、速度快。
沟槽型功率MOSFET，因其具有结构上的高效以及导通电阻特性低的优点，其作为电源控制用电子器件被广泛应用，产业的蓬勃发展要求电源电路具有更高的效率和更小的功耗，同时要求价格便宜，迫使生产厂家把制作成本降低。
在现有的沟槽型功率MOSFET的设计和制造领域中，MOSFET的基区和源区是各自都需要基区掩模和源区掩模步骤引入的，为了降低制造成本，有些之前提出的，如公开了的日本应用物理学杂志的一篇文章(Japanese Journal of Applied Physics Vol 47，No.3，2008，pp.1507-1511)，或美国专利文献US20110233667，US20090085074，US20110233666，US077996427等，试图省略 基区或源区掩模步骤器件制造方法，其步骤较为复杂，不易生成，或其终端(termination)结构不好，制造出的半导体器件的击穿电压和可靠性相对较差，或其源区器件结构不好，以至制造出的半导体器件的优点指数(Figure of merit)较差，优点指数为器件的导通电阻低乘以器件的栅极电荷。
发明内容
本发明克服了现有技术中的缺点，提供了一种制备沟槽半导体功率器件的方法，其较之前的沟槽型功率分立器件制造方法步骤少，省略了基区和源区掩模步骤或只省略了基区掩模步骤，降低了沟槽型功率分立器件的制造成本，而且不影响沟槽型功率分立器件的质量和可靠性，还可以提高器件的优点指数，从而增加了器件的性能价格比。
为了解决上述技术问题，本发明是通过以下技术方案来提高器件的优点指数而又可实现省略基区和源区掩模步骤的：
一种制备沟槽半导体功率器件的方法，包括以下步骤：
(1)利用沟槽掩模对N型衬底10上的P型外延层200上进行侵蚀而形成多个沟槽(300)；
(2)然后通过热生长的方式在沟槽内侧壁形成一层薄的栅极氧化层并填以多晶硅，接着清除掉离外延层表面下0.2um至0.6um的多晶硅和氧化层，再采用积淀方式对沟槽顶部侧壁形成一PSG氧化层(phosphosilicate glass磷硅酸玻璃)，并通过高温扩散作业使PSG氧化层内的N型掺杂剂被推进扩散到外延层中形成N型源区202；
(3)在外延层表面沉积层间介质503，再利用接触孔掩模，对层间介质进 行侵蚀，在层间介质中形成开孔，并注入N型掺杂剂形成N型源区203，之后对外延层表面进行侵蚀形成接触孔沟槽，并对接触孔沟槽进行金属插塞填充；
(4)在器件的上表面沉积金属层507，利用金属掩模进行金属侵蚀，形成源区金属垫层(508)和栅极连线(509)和终端区场板(510)，然后把完成前道工序的衬底10研磨其背面至所需厚度10um至150um，最后在硅片的背表面沉积多层金属层而形成背面电极。
进一步，所述步骤(1)包括以下步骤：
a、在外延层的上面形成氧化层，在氧化层上积淀光刻涂层1000，再通过沟槽掩模暴露出部分氧化层，对暴露出的部分氧化层进行干蚀，直至暴露出外延层，形成在氧化层上的多个沟槽掩模开孔，然后清除掉光刻涂层；
b、通过对外延层刻蚀形成沟槽300，该沟槽延伸至外延层中，对沟槽进行牺牲性氧化，然后向外延层注入N型掺杂剂(磷或砷，剂量为1e12/cm3至1e14/cm3)，调节注入N型掺杂剂的能量使沟槽底部有被注入，外延层表面和沟槽侧壁没有被注入，之后清除掉所有氧化层；
c、采用积淀或热生长方式形成氧化层，接着用侵蚀方法，在沟槽底部留下一层氧化层301(厚度为0.1um至0.4um)；
d、以上步骤c可改为：采用积淀或热生长方式形成氧化层，再在沟槽中沉积N型高掺杂剂的多晶硅，用侵蚀方法去除部分氧化层和多晶硅，在沟槽底部留下一层氧化层和多晶硅，再采用积淀或热生长方式在沟槽底部的多晶硅上形成氧化层，再用侵蚀方法，把在沟槽侧壁的氧化层清除掉，只在沟槽底部留下一被氧化层围起来的多晶硅垂直场板，这场板最后被连接至源区金属电极上，在沟槽内底部的场板与其上多晶硅栅极被氧化层隔离，参考图35。
进一步，所述步骤(1)在本发明的一种变型(embodiment)中包括以下步骤：在步骤b中，所述的沟槽300的宽度不是全都一样，终端区处至少有一条沟槽 303A连续地把有源区围起来，其中在有源区的沟槽宽度范围是0.15um至1.5um，终端区的沟槽宽度与有源区的沟槽宽度不一样；终端区的沟槽宽度比有源区的沟槽宽度窄，如有源区的沟槽宽度为0.2um，终端区的沟槽宽度为0.15um，这会使有源区的击穿电压比终端区的击穿电压低，使器件的击穿先发生在有源区中，因而器件的击穿电压更稳定，参考图21。
进一步，所述步骤(1)在本发明的一种变型(embodiment)中包括以下步骤：在步骤b中，所述的沟槽300的深度不是全都一样，终端区处至少有一条沟槽303A连续地把有源区围起来，其中在有源区的沟槽深度范围是0.6um至5.0um，终端区的沟槽深度与有源区的沟槽深度不一样；终端区的沟槽深度比有源区的沟槽深度浅，如有源区的沟槽深度为0.8um，终端区的沟槽深度为0.6um，这会使有源区的击穿电压比终端区的击穿电压低，使器件的击穿先发生在有源区中，因而器件的击穿电压更稳定，参考图21。
进一步，所述步骤(1)在本发明的一种变型(embodiment)中包括以下步骤：在步骤b中，所述的沟槽300的宽度不是全都一样，终端区处至少有一条沟槽303A连续地把有源区围起来，其中在有源区的沟槽宽度范围是0.15um至1.5um，终端区的沟槽宽度比有源区的沟槽宽度宽，如有源区的沟槽宽度为0.2um，终端区的沟槽宽度为0.8um，这会使有源区的击穿电压比终端区的击穿电压低，使器件的击穿先发生在有源区中，因而器件的击穿电压更稳定，参考图22。
进一步，所述步骤(1)在本发明的一种变型(embodiment)中包括以下步骤：在步骤b中，所述的沟槽300的宽度不是全都一样，终端区处至少有二条沟槽303A和303B连续地把有源区围起来，其中在有源区的沟槽与沟槽的距离范围是0.8um至3.0um，终端区的沟槽与沟槽的距离比有源区的沟槽与沟槽的距离 为窄，如有源区的沟槽与沟槽的距离是1.0um，终端区的沟槽与沟槽的距离是0.18um，这会使有源区的击穿电压比终端区的击穿电压低，使器件的击穿先发生在有源区中，因而器件的击穿电压更稳定，参考图19，图20，图21，图22，图23和图24等。
进一步，所述步骤(2)包括以下步骤：
a、在沟槽暴露着的侧壁和底部，以及外延层的上表面形成栅极氧化层301，再在沟槽中沉积N型高掺杂剂的多晶硅302，以填充沟槽并覆盖顶面；
b、对在外延层表面上的多晶硅层进行平面腐蚀处理或化学机械抛光加上侵蚀步骤，把在沟槽顶部离外延层表面下为0.2um至0.6um内的多晶硅腐蚀掉，再将从表面至沟槽内多晶硅顶面的氧化层清除掉；
c、接着采用积淀方式对硅片表面和沟槽顶部侧壁形成一PSG氧化层(厚度为0.05um至0.3um)，再采用积淀方式对硅片表面和沟槽顶部形成一非掺杂氧化层(厚度为0.1um至0.6um)501；
d、对在外延层表面上的氧化层进行平面腐蚀处理或化学机械抛光，将外延层表面上的PSG氧化层和非掺杂氧化层都清除掉，接着用热生长方式或积淀方式在外延层表面上形成一非掺杂氧化层(厚度为0.1um至0.6um)。
e、通过一次高温扩散作业(时间为10分钟至1000分钟，温度为950℃至1200℃)使沟槽顶部侧壁的PSG氧化层内的N型掺杂剂被推进扩散到外延层中形成N型源区202。
进一步，所述步骤(2)在本发明的一种变型(embodiment)中包括以下步骤：在步骤c和d中，所述的采用积淀方式对硅片表面和沟槽顶部侧壁形成一PSG氧化层，厚度改为0.05um至0.8um，之后不需要对硅片表面和沟槽顶部形成一非 掺杂氧化层501；然后对在外延层表面上的氧化层进行平面腐蚀处理或化学机械抛光，将外延层表面上的PSG氧化层清除掉，接着用热生长方式或积淀方式在外延层表面上形成一非掺杂氧化层，厚度为0.1um至0.6um。
进一步，所述步骤(2)在本发明的一种变型(embodiment)中包括以下步骤：
a、在沟槽暴露着的侧壁和底部，以及外延层的上表面形成栅极氧化层301，再在沟槽中沉积N型高掺杂剂的多晶硅302，以填充沟槽并覆盖顶面；
b、对在外延层表面上的多晶硅层进行平面腐蚀处理或化学机械抛光，使在沟槽内多晶硅顶面离外延层表面下小于0.2um，参考图36。
进一步，所述步骤(3)包括以下步骤：
a、在最顶层表面沉积层间介质；
b、在层间介质表面积淀光刻涂层，利用接触孔掩模暴露出部分层间介质，然后对暴露出的部分层间介质进行干蚀，直至暴露出外延层，在层间介质中形成多个接触孔掩模开孔，然后清除掉光刻涂层；
c、接着向外延层注入N型掺杂剂(磷或砷，剂量为1e15/cm3至2e16/cm3)，在外延层上形成N型区，通过二次高温扩散处理，温度为950至1200℃，时间为10分钟至100分钟，使N型区推進扩散到N型源区202并与之接触，形成N型源区203(N型源区203深度为0.1um至0.8um)；
d、通过层间介质开孔，对外延层表面进行侵蚀，形成接触孔沟槽，接触孔沟槽穿过N型源区进入到P型基区中，之后对接触孔沟槽注入P型高掺杂剂；
e、在接触孔沟槽侧壁、底部以及层间介质表面上依次沉积一层钛层和一层氮化钛层，再对接触孔沟槽进行钨填充以形成接触孔沟槽金属插塞。
进一步，所述步骤(3)的特征在于，在步骤a中，在最顶层表面依次沉积 无掺杂二氧化硅和硼磷玻璃形成层间介质。
进一步，所述步骤(3)在本发明的一种变型(embodiment)中包括以下步骤：
在步骤b中，接触孔掩模在终端区处除了栅极沟槽外没有接触孔，在终端区处除了栅极沟槽外没有形成接触孔沟槽，使器件的击穿先发生在有源区中，因而器件的击穿电压更稳定，参考图21，图22和图23。
进一步，所述步骤(3)在本发明的一种变型(embodiment)中包括以下步骤：
在步骤b中，接触孔掩模在终端区处除了栅极沟槽外至少有一接触孔，在终端区处除了栅极沟槽外形成至少有一接触孔沟槽，使器件的击穿先发生在有源区中，因而器件的击穿电压更稳定，参考图19，图24，图25，图26和图27等。
进一步，所述步骤(3)在本发明的一种变型(embodiment)中包括以下步骤：
在步骤b中，接触孔掩模在终端区处除了栅极沟槽外有接触孔把沟槽两旁的N型区除掉，这种把沟槽两旁的N区除掉的接触孔的宽度为0.2um至10.0um，参考图25。
进一步，所述步骤(3)在本发明的一种变型(embodiment)中包括以下步骤：
在步骤b中，接触孔掩模在终端区处除了栅极沟槽外有接触孔把沟槽两旁的N型区除掉，连同沟槽顶部一起除掉，这种把沟槽顶部也一起除掉的接触孔的宽度为0.6um至10.0um，使器件的击穿先发生在有源区中，因而器件的击穿电压更稳定，参考图28。
本发明的制备方法亦可用于只省略了基区掩模而源区需要源区掩模步骤引入，它的制备方法包括以下步骤：
(1)利用沟槽掩模对N型衬底10上的P型外延层200上进行侵蚀而形成多个沟槽(300)；
(2)然后通过热生长的方式在沟槽内侧壁形成一层薄的栅极氧化层并填以多晶硅，接着清除掉离外延层表面0.2um至0.6um的多晶硅和氧化层，再采用积淀方式对沟槽顶部侧壁形成一PSG氧化层，并通过高温扩散作业使PSG氧化层内的N型掺杂剂被推进扩散到外延层中形成N型源区202，
(3)利用源区掩模步骤形成N型源区203；
(4)在外延层表面沉积层间介质503，再利用接触孔掩模，对层间介质进行侵蚀，在层间介质中形成开孔，之后对外延层表面进行侵蚀形成接触孔沟槽，并对接触孔沟槽进行金属插塞填充；
(5)在器件的上表面沉积金属层507，利用金属掩模进行金属侵蚀，形成源区金属垫层(508)和栅极连线(509)和终端区场板(510)，然后把完成前道工序的衬底10研磨其背面至所需厚度10um至150um，最后在硅片的背表面沉积多层金属层而形成背面电极。
进一步，所述步骤(1)在本发明的一种变型(embodiment)中包括以下步骤：在步骤(1)中，所述的沟槽300的宽度不是全都一样，终端区处至少有一条沟槽303A连续地把有源区围起来，其中在有源区的沟槽宽度范围是0.15um至1.5um，终端区的沟槽宽度与有源区的沟槽宽度不一样；终端区的沟槽宽度比有源区的沟槽宽度窄，如有源区的沟槽宽度为0.2um，终端区的沟槽宽度为0.15um，这会使有源区的击穿电压比终端区的击穿电压低，使器件的击穿先发生在有源区中，因而器件的击穿电压更稳定，参考图29。
进一步，所述步骤(1)在本发明的一种变型(embodiment)中包括以下步骤：在步骤(1)中，所述的沟槽300的深度不是全都一样，终端区处至少有一条沟槽303A连续地把有源围起来，其中在有源区的沟槽深度范围是0.6um至5.0um， 终端区的沟槽深度与有源区的沟槽深度不一样；终端区的沟槽深度比有源区的沟槽深度浅，如有源区的沟槽深度为0.8um，终端区的沟槽深度为0.6um，这会使有源区的击穿电压比终端区的击穿电压低，使器件的击穿先发生在有源区中，因而器件的击穿电压更稳定，参考图29。
进一步，所述步骤(1)在本发明的一种变型(embodiment)中包括以下步骤：在步骤(1)中，所述的沟槽300的宽度不是全都一样，终端区处至少有一条沟槽303A连续地把有源区围起来，其中在有源区的沟槽宽度范围是0.15um至1.5um，终端区的沟槽宽度比有源区的沟槽宽度宽，如有源区的沟槽宽度为0.2um，终端区的沟槽宽度为0.8um，这会使有源区的击穿电压比终端区的击穿电压低，使器件的击穿先发生在有源区中，因而器件的击穿电压更稳定，参考图30。
进一步，所述步骤(1)在本发明的一种变型(embodiment)中包括以下步骤：在步骤(1)中，所述的沟槽300的宽度不是全都一样，终端区处至少有二条沟槽303A和303B连续地把有源区围起来，其中在有源区的沟槽与沟槽的距离范围是0.8um至3.0um，终端区的沟槽与沟槽的距离比有源区的沟槽与沟槽的距离窄，如有源区的沟槽与沟槽的距离是1.0um，终端区的沟槽与沟槽的距离是0.18um，这会使有源区的击穿电压比终端区的击穿电压低，使器件的击穿先发生在有源区中，因而器件的击穿电压更稳定，参考图29，图30，图31和图32等。
进一步，所述步骤(4)在本发明的一种变型(embodiment)中包括以下步骤：
在步骤(4)中，接触孔掩模在终端区处除了栅极沟槽外没有接触孔，在终端区处除了栅极沟槽外没有形成接触孔沟槽，参考图29和图30。
进一步，所述步骤(4)在本发明的一种变型(embodiment)中包括以下步骤：
在步骤(4)中，接触孔掩模在终端区处除了栅极沟槽外至少有一接触孔，在 终端区处除了栅极沟槽外形成至少有一接触孔沟槽，使器件的击穿先发生在有源区中，因而器件的击穿电压更稳定，参考图31，图32，图33和图34。
与现有技术相比，本发明的有益效果是：
采用本发明的制备方法，省略了基区掩模和源区掩模的制备工序或只省略了基区掩模的制备工序，使器件的制造成本得到了较大的降低；同时还可以提高器件电气特性的优点指数，从而增加了器件的性能价格比，而且不影响沟槽型功率分立器件的质量和可靠性。
附图说明
附图用来提供对本发明的进一步理解，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制，在附图中：
图1是本发明实施例1的暴露氧化层400示意图；
图2是本发明实施例1的暴露外延层示意图；
图3是本发明实施例1的沟槽300示意图；
图4是本发明实施例1的对沟槽进行牺牲性氧化实施后的示意图；
图5是本发明实施例1的向沟槽底部注入N型掺杂剂的示意图；
图6是本发明实施例1的在沟槽底部留下一层氧化301层示意图；
图7是本发明实施例1的栅极氧化层302示意图；
图8是本发明实施例1的沉积高掺杂的多晶硅303示意图；
图9是本发明实施例1的把在沟槽顶部的多晶硅和氧化层清除掉后示意图；
图10是本发明实施例1的在沟槽顶部侧壁的PSG氧化层和其上非掺杂氧化层示意图；
图11是本发明实施例1的在沟槽顶部侧壁的PSG氧化层和外延层表面非掺 杂氧化层示意图；
图12是本发明实施例1的PSG氧化层内的N型掺杂剂扩散到外延层中形成N型源区202示意图；
图13是本发明实施例1的在外延层上形成层间介质503示意图；
图14是本发明实施例1的接触孔示意图；
图15是本发明实施例1的形成N型源区203后示意图；
图16是本发明实施例1的接触孔沟槽示504意图；
图17是本发明实施例1的铜铝合金层507示意图；
图18是本发明实施例1的器件的横截面示意图；
图19是本发明实施例1的器件背面研磨后的横截面示意图；
图20是本发明实施例1(本发明的一种变型)的器件背面研磨后的横截面示意图；
图21是本发明实施例1(本发明的一种变型)的器件的横截面示意图；
图22是本发明实施例1(本发明的一种变型)的器件的横截面示意图；
图23是本发明实施例1(本发明的一种变型)的器件的横截面示意图；
图24是本发明实施例1(本发明的一种变型)的器件的横截面示意图；
图25是本发明实施例1(本发明的一种变型)的器件的横截面示意图；
图26是本发明实施例1(本发明的一种变型)的器件的横截面示意图；
图27是本发明实施例1(本发明的一种变型)的器件的横截面示意图；
图28是本发明实施例1(本发明的一种变型)的器件的横截面示意图；
图29是本发明实施例2的器件的横截面示意图；
图30是本发明实施例2(本发明的一种变型)的器件的横截面示意图；
图31是本发明实施例2(本发明的一种变型)的器件的横截面示意图；
图32是本发明实施例2(本发明的一种变型)的器件的横截面示意图；
图33是本发明实施例2(本发明的一种变型)的器件的横截面示意图；
图34是本发明实施例2(本发明的一种变型)的器件的横截面示意图；
图35是本发明实施例4的器件的横截面示意图；
图36是本发明实施例5的器件的横截面示意图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
本发明所述的一种制备沟槽半导体功率器件的方法，包括以下步骤：首先利用沟槽掩模对N型衬底上的P型外延层进行侵蚀而形成多个沟槽；然后通过热生长的方式在沟槽内侧壁形成一层薄的栅极氧化层并填以多晶硅，接着清除掉离外延层表面0.2um至0.6um的多晶硅和氧化层，再采用积淀方式对沟槽顶部侧壁形成一PSG氧化层，并通过高温扩散作业使PSG氧化层内的N型掺杂剂被推进扩散到外延层中形成N型源区，接着在外延层表面沉积层间介质，再利用接触孔掩模，对层间介质进行侵蚀，在层间介质中形成开孔，并注入N型掺杂剂形成N型源区，之后对外延层表面进行侵蚀形成接触孔沟槽，并对接触孔沟槽进行金属插塞填充；最后，在器件的表面沉积金属层，利用金属掩模进行金属侵蚀，形成金属垫层和连线，然后把完成前道工序的衬底10研磨其背面至所需厚度10um至150um，最后在硅片的背表面沉积多层金属层而形成背面电极，采用本制备方法，省略了基区掩模和源区掩模的制备工序，使器件的制造成本 得到了较大的降低。
实施例1：
如图1所示，首先将p型外延层200置于n型衬底10的上方，接着在外延层的上面采用积淀或热生长方式形成氧化层400(厚度为0.3um至1.5um氧化物硬光罩)，在氧化层上再积淀一层光刻涂层1000，然后通过沟槽掩模形成图案暴露出氧化层的一些部分。
如图2所示，对沟槽掩模形成图案暴露出的氧化层进行干蚀后，暴露出外延层，然后清除掉光刻涂层。
如图3所示，通过蚀刻形成沟槽300(深度为0.6um至5.0um，宽度为0.12um至1.5um)。
如图4所示，在形成沟槽后，对沟槽进行牺牲性氧化(时间为10分钟至100分钟，温度为1000℃至1200℃)，以消除在开槽过程中被等离子破坏的硅层，牺牲性氧化完成后，外延层表面上总的氧化层厚度为0.3um至1.5um，在沟槽内的牺牲性氧化层401厚度为0.05um至0.5um，
如图5所示，然后向外延层注入N型掺杂剂(磷或砷，剂量为1e12/cm3至1e14/cm3)，调节注入N型掺杂剂的能量使沟槽底部有被注入，外延层表面和沟槽侧壁没有被注入，之后清除掉所有氧化层。
如图6所示，采用积淀或热生长方式形成氧化层加上侵蚀，在沟槽底部形成一层 氧化层301(厚度为0.1um至0.4um)。
如图7所示，并通过热生长的方式，在沟槽暴露着的侧壁和外延层的上表面形成一层薄的栅极氧化层302(厚度为0.01um至0.12um)，热生长的高温过程使之前注入在沟槽底部的N型掺杂剂扩散形成N型区201。
如图8所示，在沟槽中沉积N型高掺杂剂的多晶硅303，多晶硅掺杂浓度为RS＝5Ω/□至100Ω/□(方阻)，以填充沟槽并覆盖顶面。
如图9所示，接着对在外延层表面上的多晶硅层进行平面腐蚀处理或化学机械抛光加上侵蚀，使多晶硅层在沟槽内的高度停在离表面为0.2um至0.6um，再将从表面至沟槽内多晶硅顶面的氧化层清除掉。
如图10所示，采用积淀方式对硅片表面和沟槽顶部侧壁形成一PSG氧化层(厚度为0.05um至0.3um)，再采用积淀方式对硅片表面和沟槽顶部形成一非掺杂氧化层(厚度为0.1um至0.6um)501。
如图11所示，对在外延层表面上的氧化层层进行平面腐蚀处理或化学机械抛光，将外延层表面上的PSG氧化层和非掺杂氧化层都清除掉，接着用热生长方式或积淀方式在外延层表面上形成一非掺杂氧化层(厚度为0.1um至0.6um)。
如图12所示，通过一次高温扩散作业(时间为10分钟至1000分钟，温度为950℃至1200℃)使PSG氧化层内的N型掺杂剂被推进扩散到外延层中形成N型源区 202。
如图13所示，在外延层最表面的氧化层上先沉积无掺杂二氧化硅层(厚度为0.1um至0.5um)，然后沉积硼磷玻璃(厚度为0.1um至0.8um)形成层间介质503。
如图14所示，在层间介质503表面积淀光刻涂层，利用接触孔掩模暴露出部分层介质，然后对暴露出的部分层间介质进行干蚀，直至暴露出外延层，在层间介质中形成多个接触孔掩模开孔，然后清除掉光刻涂层。
如图15所示，接着向外延层注入N型掺杂剂(磷或砷，剂量为1e15/cm3至2e16/cm3)，在外延层上形成N型区，通过二次高温扩散处理，温度为950至1200℃，时间为10分钟至100分钟，使N型区推進扩散到N型源区202并与之接触，形成N型源区203(N型源区203深度为0.1um至0.8um)。
如图16所示，对含有掺杂剂的外延层进行浸蚀，使接触孔沟槽500(深度为0.4um至1.0um，宽度为0.12um至1.6um)穿过N型源区进入到P型基区，之后对接触孔沟槽注入P型高掺杂剂204，杂剂浓度为1014至5×1015/cm3，以减少P型基区与金属插塞间的接触电阻，这有效地增加器件的安全使用区，从图1所示步骤至此，经过多次高温过程后，原先的pn结边界205已经移动至沟槽底部与之交接。
如图17所示，在接触孔沟槽侧壁、底部以及外延层上表面沉积一层钛/氮化钛层505，接着对接触孔沟槽进行钨506填充以形成金属插塞，再在该器件的上面沉积一层铝铜合金507(厚度为0.8um至10um)。
如图18所示，然后通过金属掩模进行金属浸蚀，形成源区金属垫层(508)和栅极连线(509)和终端区场板(510)。
如图19所示，然后把完成前道工序的衬底10研磨其背面至所需厚度10um至150um，最后在硅片的背表面沉积多层金属层而形成背面电极。
实施例2：
为本发明的一种变型(embodiment)。
步骤与实施例1由图1至图9相同，然后采用积淀方式对硅片表面和沟槽顶部侧壁形成一PSG氧化层，厚度为0.05um至0.8um，之后不需要对硅片表面和沟槽顶部形成一非掺杂氧化层501；然后对在外延层表面上的氧化层进行平面腐蚀处理或化学机械抛光，将外延层表面上的PSG氧化层清除掉，接着用热生长方式或积淀方式在外延层表面上形成一非掺杂氧化层，厚度为0.1um至0.6um，余下步骤与实施例1由图12至图19相同。
实施例3：
为本发明的一种变型(embodiment)。
步骤与实施例1由图1至图12相同，然后利用源区掩模步骤形成N型源区203，接着在外延层表面沉积层间介质503，再利用接触孔掩模，对层间介质进行侵蚀，在层间介质中形成开孔，余下步骤与实施例1由图16至图19相同。
实施例4：
为本发明的一种变型(embodiment)。
步骤与实施例1由图1至图5相同，然后采用积淀或热生长方式形成氧化层，再在沟槽中沉积N型高掺杂剂的多晶硅，用侵蚀方法去除部分氧化层和多晶硅，在沟槽底部留下一层氧化层和多晶硅，再采用积淀或热生长方式在沟槽底部的多晶硅上形成氧化层，再用侵蚀方法，把在沟槽侧壁的氧化层清除掉，只在沟槽底部留下一被氧化层围起来的多晶硅垂直场板，这场板最后被连接至源区金属电极上，在沟槽内底部的场板与其上多晶硅栅极被氧化层隔离；余下步骤与实施例1由图7至图19相同。
实施例5：
为本发明的一种变型(embodiment)。
步骤与实施例1由图1至图8相同，然后对在外延层表面上的多晶硅层进行平面腐蚀处理或化学机械抛光，使在沟槽内多晶硅顶面离外延层表面下小于0.2um，然后在外延层最表面形成层间介质503，接着利用接触孔掩模暴露出部分层间介质，之后对暴露出的部分层间介质进行干蚀，直至暴露出外延层，在层间介质中形成多个接触孔掩模开孔，然后清除掉光刻涂层，余下步骤与实施例1由图15至图19相同。
最后应说明的是：以上仅为本发明的优选实施例而已，并不用于限制本发明，本发明的实施例是以N型通道器件作出说明，本发明亦可用于P型通道器件，尽管参照实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换，但是凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之。
参考符号表：
10 衬底
100 背面研磨前的衬底(示意)
150 背面研磨后的衬底(示意)
200 外延层
201 沟槽底部的N型基区
202 N型基区
203 N型源区
204 接触孔沟槽底部的P型高掺杂区
300 沟槽
301 沟槽底部的厚氧化层(0.1um至0.4um)
302 栅极氧化层
303 高掺杂的多晶硅
303A 把有源区连续地围起来的一条沟槽
303B 把有源区连续地围起来的一条沟槽
304 沟槽底部的场板
400 氧化层
401 沟槽内的牺牲性氧化层
500 PSG氧化层
501 PSG氧化层上的非掺杂氧化层
502 外延层上的非掺杂氧化层
503 层间介质
504 接触孔沟槽
505 钛层/氮化钛层
506 钨
507 铝铜合金层
508 源区金属垫层
509 栅极连线
510 端区场板
1000 光刻涂层。
Claims (25)
1.一种制备沟槽半导体功率器件的方法，其特征在于，包括以下步骤：
(1)利用沟槽掩模对N型衬底10上的P型外延层200上进行侵蚀而形成多个沟槽(300)；
(2)然后通过热生长的方式在沟槽内侧壁形成一层薄的栅极氧化层并填以多晶硅，接着清除掉离外延层表面下0.2um至0.6um的多晶硅和氧化层，再采用积淀方式对沟槽顶部侧壁形成一PSG氧化层，并通过高温扩散作业使PSG氧化层内的N型掺杂剂被推进扩散到外延层中形成N型源区202；
(3)在外延层表面沉积层间介质503，再利用接触孔掩模，对层间介质进行侵蚀，在层间介质中形成开孔，并注入N型掺杂剂形成N型源区203，之后对外延层表面进行侵蚀形成接触孔沟槽，并对接触孔沟槽进行金属插塞填充；
(4)在器件的上表面沉积金属层507，利用金属掩模进行金属侵蚀，形成源区金属垫层(508)和栅极连线(509)和终端区场板(510)，然后把完成前道工序的衬底10研磨其背面至所需厚度10um至150um，最后在硅片的背表面沉积多层金属层而形成背面电极。
2.根据权利要求1所述的沟槽半导体功率器件的方法，其特征在于，所述步骤(1)包括以下步骤：
a、在外延层的上面形成氧化层，在氧化层上积淀光刻涂层1000，再通过沟槽掩模暴露出部分氧化层，对暴露出的部分氧化层进行干蚀，直至暴露出外延层，形成在氧化层上的多个沟槽掩模开孔，然后清除掉光刻涂层；
b、通过对外延层刻蚀形成沟槽300，该沟槽延伸至外延层中，对沟槽进行牺牲性氧化，然后向外延层注入N型掺杂剂(磷或砷，剂量为1e12/cm3至1e14/cm3)，调节注入N型掺杂剂的能量使沟槽底部有被注入，外延层表面和沟槽侧壁没有被注入，之后清除掉所有氧化层；
c、采用积淀或热生长方式形成氧化层，接着用侵蚀方法，在沟槽底部留下一层氧化层301，厚度为0.1um至0.4um；
d、以上步骤c可改为：采用积淀或热生长方式形成氧化层，再在沟槽中沉积N型高掺杂剂的多晶硅，用侵蚀方法去除部分氧化层和多晶硅，在沟槽底部留下一层氧化层和多晶硅，再采用积淀或热生长方式在沟槽底部的多晶硅上形成氧化层，再用侵蚀方法，把在沟槽侧壁的氧化层清除掉，只在沟槽底部留下一被氧化层围起来的多晶硅垂直场板，这场板最后被连接至源区金属电极上，在沟槽内底部的场板与其上多晶硅栅极被氧化层隔离。
3.根据权利要求2所述的一种制备沟槽半导体功率器件的方法，其特征在于，在步骤b中，所述的沟槽300的宽度不是全都一样，终端区处至少有一条沟槽303A连续地把有源区围起来，其中在有源区的沟槽宽度范围是0.15um至1.5um，终端区的沟槽宽度与有源区的沟槽宽度不一样；终端区的沟槽宽度比有源区的沟槽宽度窄，例如有源区的沟槽宽度为0.2um，终端区的沟槽宽度为0.15um。
4.根据权利要求2所述的一种制备沟槽半导体功率器件的方法，其特征在于，在步骤b中，所述的沟槽300的深度不是全都一样，终端区处至少有一条沟槽303A连续地把有源区围起来，其中在有源区的沟槽深度范围是0.6um至5.0um，终端区的沟槽深度与有源区的沟槽深度不一样；终端区的沟槽深度比有源区的沟槽深度浅，例如有源区的沟槽深度为0.8um，终端区的沟槽深度为0.6um。
5.根据权利要求2所述的一种制备沟槽半导体功率器件的方法，其特征在于，在步骤b中，所述的沟槽300的宽度不是全都一样，终端区处至少有一条沟槽303A连续地把有源区围起来，其中在有源区的沟槽宽度范围是0.15um至1.5um，终端区的沟槽宽度比有源区的沟槽宽度宽，例如有源区的沟槽宽度为0.2um，终端区的沟槽宽度为0.8um。
6.根据权利要求2所述的一种制备沟槽半导体功率器件的方法，其特征在于，在步骤b中，所述的沟槽300的宽度不是全都一样，终端区处至少有二条沟槽303A和303B连续地把有源区围起来，其中在有源区中的沟槽与沟槽的距离范围是0.8um至3.0um，终端区的沟槽与沟槽的距离比有源区的沟槽与沟槽的距离窄，例如有源区的沟槽与沟槽的距离是1.0um，终端区的沟槽与沟槽的距离是0.18um。
7.根据权利要求1所述的一种制备沟槽半导体功率器件的方法，其特征在于，所述步骤(2)包括以下步骤：
a、在沟槽暴露着的侧壁和底部，以及外延层的上表面形成栅极氧化层301，再在沟槽中沉积N型高掺杂剂的多晶硅302，以填充沟槽并覆盖顶面；
b、对在外延层表面上的多晶硅层进行平面腐蚀处理或化学机械抛光加上侵蚀步骤，把在沟槽顶部离外延层表面下为0.2um至0.6um内的多晶硅腐蚀掉，再将从表面至沟槽内多晶硅顶面的所有氧化层清除掉；
c、接着采用积淀方式对硅片表面和沟槽顶部侧壁形成一PSG氧化层，厚度为0.05um至0.3um，再采用积淀方式对硅片表面和沟槽顶部形成一非掺杂氧化层501，厚度为0.1um至0.6um；
d、对在外延层表面上的氧化层进行平面腐蚀处理或化学机械抛光，将外延层表面上的PSG氧化层和非掺杂氧化层都清除掉，接着用热生长方式或积淀方式在外延层表面上形成一非掺杂氧化层，厚度为0.1um至0.6um；
e、通过一次高温扩散作业(时间为10分钟至1000分钟，温度为950℃至1200℃)使沟槽顶部侧壁的PSG氧化层内的N型掺杂剂被推进扩散到外延层中形成N型源区202。
8.根据权利要求7所述的一种制备沟槽半导体功率器件的方法，其特征在于，步骤c和d可改为：采用积淀方式对硅片表面和沟槽顶部侧壁形成一PSG氧化层，厚度为0.05um至0.8um，之后不需要对硅片表面和沟槽顶部形成一非掺杂氧化层501；然后对在外延层表面上的氧化层进行平面腐蚀处理或化学机械抛光，将外延层表面上的PSG氧化层清除掉，接着用热生长方式或积淀方式在外延层表面上形成一非掺杂氧化层，厚度为0.1um至0.6um。
9.根据权利要求1所述的一种制备沟槽半导体功率器件的方法，其特征在于，所述步骤(2)包括以下步骤：
a、在沟槽暴露着的侧壁和底部，以及外延层的上表面形成栅极氧化层301，再在沟槽中沉积N型高掺杂剂的多晶硅302，以填充沟槽并覆盖顶面；
b、对在外延层表面上的多晶硅层进行平面腐蚀处理或化学机械抛光，使在沟槽内多晶硅顶面离外延层表面下小于0.2um。
10.根据权利要求1所述的一种制备沟槽半导体功率器件的方法，其特征在于，所述步骤(3)包括以下步骤：
a、在最顶层表面沉积层间介质；
b、在层间介质表面积淀光刻涂层，利用接触孔掩模暴露出部分层间介质，然后对暴露出的部分层间介质进行干蚀，直至暴露出外延层，在层间介质中形成多个接触孔掩模开孔，然后清除掉光刻涂层；
c、接着向外延层注入N型掺杂剂(磷或砷，剂量为1e15/cm3至2e16/cm3)，在外延层上形成N型区，通过二次高温扩散处理，温度为950至1200℃，时间为10分钟至100分钟，使N型区推進扩散到N型源区202处并与之接触，形成N型源区203(N型源区203深度为0.1um至0.8um)；
d、通过层间介质开孔，对外延层表面进行侵蚀，形成接触孔沟槽，接触孔沟槽穿过N型源区进入到P型基区中，之后对接触孔沟槽注入P型高掺杂剂；
e、在接触孔沟槽侧壁、底部以及层间介质表面上依次沉积一层钛层和一层氮化钛层，再对接触孔沟槽进行钨填充以形成接触孔沟槽金属插塞。
11.根据权利要求10所述的一种制备沟槽半导体功率器件的方法，其特征在于，在步骤b中，接触孔掩模在终端区处除了栅极沟槽外没有接触孔，在终端区处除了栅极沟槽外没有形成接触孔沟槽。
12.根据权利要求10所述的一种制备沟槽半导体功率器件的方法，其特征在于，在步骤b中，接触孔掩模在终端区处除了栅极沟槽外至少有一接触孔，在终端区处除了栅极沟槽外形成至少有一接触孔沟槽。
13.根据权利要求10所述的一种制备沟槽半导体功率器件的方法，其特征在于，在步骤b中，接触孔掩模在终端区处至少有一接触孔把沟槽两旁的N型区除掉，这种把沟槽两旁的N区除掉的接触孔的宽度为0.2um至10.0um。
14.根据权利要求10所述的一种制备沟槽半导体功率器件的方法，其特征在于，在步骤b中，接触孔掩模在终端区处的接触孔把沟槽两旁的N型源区除掉，连同沟槽顶部也一起除掉，这种把沟槽顶部也一起除掉的接触孔的宽度为0.6um至10.0um。
15.一种制备沟槽半导体功率器件的方法只省略了基区掩模而源区需要源区掩模步骤引入，其特征在于，包括以下步骤：
(1)利用沟槽掩模对N型衬底10上的P型外延层200上进行侵蚀而形成多个沟槽(300)；
(2)然后通过热生长的方式在沟槽内侧壁形成一层薄的栅极氧化层并填以多晶硅，接着清除掉离外延层表面下0.2um至0.6um的多晶硅和氧化层，再采用积淀方式对沟槽顶部侧壁形成一PSG氧化层，并通过高温扩散作业使PSG氧化层内的N型掺杂剂被推进扩散到外延层中形成N型源区202，
(3)利用源区掩模步骤形成N型源区203；
(4)在外延层表面沉积层间介质503，再利用接触孔掩模，对层间介质进行侵蚀，在层间介质中形成开孔，之后对外延层表面进行侵蚀形成接触孔沟槽，并对接触孔沟槽进行金属插塞填充；
(5)在器件的上表面沉积金属层507，利用金属掩模进行金属侵蚀，形成源区金属垫层(508)和栅极连线(509)和终端区场板(510)，然后把完成前道工序的衬底10研磨其背面至所需厚度10um至150um，最后在硅片的背表面沉积多层金属层而形成背面电极。
16.根据权利要求15所述的一种制备沟槽半导体功率器件的方法，其特征在于，在步骤(1)中，所述的沟槽300的宽度不是全都一样，终端区处至少有一条沟槽303A连续地把有源区围起来，其中在有源区的沟槽宽度范围是0.15um至1.5um，终端区的沟槽宽度与有源区的沟槽宽度不一样；终端区的沟槽宽度比有源区的沟槽宽度窄，例如有源区的沟槽宽度为0.2um，终端区的沟槽宽度为0.15um。
17.根据权利要求15所述的一种制备沟槽半导体功率器件的方法，其特征在于，在步骤(1)中，所述的沟槽300的深度不是全都一样，终端区处至少有一条沟槽303A连续地把有源区围起来，其中在有源区的沟槽深度范围是0.6um至5.0um，终端区的沟槽深度与有源区的沟槽深度不一样；终端区的沟槽深度比有源区的沟槽深度浅，例如有源区的沟槽深度为0.8um，终端区的沟槽深度为0.6um。
18.根据权利要求15所述的一种制备沟槽半导体功率器件的方法，其特征在于，在步骤(1)中，所述的沟槽300的宽度不是全都一样，终端区处至少有一条沟槽连续地把有源区围起来，其中在有源区的沟槽宽度范围是0.15um至1.5um，终端区的沟槽宽度比有源区的沟槽宽度宽，例如有源区的沟槽宽度为0.2um，终端区的沟槽宽度为0.8um。
19.根据权利要求15所述的一种制备沟槽半导体功率器件的方法，其特征在于，在步骤(1)中，所述的沟槽300的宽度不是全都一样，终端区处至少有二条沟槽303A和303B连续地把有源区围起来，其中在有源区的沟槽与沟槽的距离范围是0.8um至3.0um，终端区的沟槽与沟槽的距离比有源区的沟槽与沟槽的距离窄，例如有源区的沟槽与沟槽的距离是1.0um，终端区的沟槽与沟槽的距离是0.18um。
20.根据权利要求15所述的一种制备沟槽半导体功率器件的方法，其特征在于，所述步骤(2)包括以下步骤：
a、在沟槽暴露着的侧壁和底部，以及外延层的上表面形成栅极氧化层301，再在沟槽中沉积N型高掺杂剂的多晶硅302，以填充沟槽并覆盖顶面；
b、对在外延层表面上的多晶硅层进行平面腐蚀处理或化学机械抛光加上侵蚀步骤，把在沟槽顶部离外延层表面下为0.2um至0.6um内的多晶硅腐蚀掉，再将从表面至沟槽内多晶硅顶面的所有氧化层清除掉；
c、接着采用积淀方式对硅片表面和沟槽顶部侧壁形成一PSG氧化层，厚度为0.05um至0.3um，再采用积淀方式对硅片表面和沟槽顶部形成一非掺杂氧化层501，厚度为0.1um至0.6um；
d、对在外延层表面上的氧化层进行平面腐蚀处理或化学机械抛光，将外延层表面上的PSG氧化层和非掺杂氧化层都清除掉，接着用热生长方式或积淀方式在外延层表面上形成一非掺杂氧化层，厚度为0.1um至0.6um；
e、通过一次高温扩散作业(时间为10分钟至1000分钟，温度为950℃至1200℃)使PSG氧化层内的N型掺杂剂被推进扩散到外延层中形成N型源区202。
21.根据权利要求20所述的一种制备沟槽半导体功率器件的方法，其特征在于，步骤c和d可改为：采用积淀方式对硅片表面和沟槽顶部侧壁形成一PSG氧化层，厚度为0.05um至0.8um，之后不需要对硅片表面和沟槽顶部形成一非掺杂氧化层501，厚度为0.1um至0.6um；然后对在外延层表面上的氧化层进行平面腐蚀处理或化学机械抛光，将外延层表面上的PSG氧化层清除掉，接着用热生长方式或积淀方式在外延层表面上形成一非掺杂氧化层，厚度为0.1um至0.6um。
22.根据权利要求15所述的一种制备沟槽半导体功率器件的方法，其特征在于，所述步骤(2)包括以下步骤：
a、在沟槽暴露着的侧壁和底部，以及外延层的上表面形成栅极氧化层301，再在沟槽中沉积N型高掺杂剂的多晶硅302，以填充沟槽并覆盖顶面；
b、对在外延层表面上的多晶硅层进行平面腐蚀处理或化学机械抛光，使在沟槽内多晶硅顶面离外延层表面下小于0.2um。
23.根据权利要求15所述的一种制备沟槽半导体功率器件的方法，其特征在于，在步骤(4)中，接触孔掩模在终端区处除了栅极沟槽外没有接触孔，在终端区处除了栅极沟槽外没有形成接触孔沟槽。
24.根据权利要求15所述的一种制备沟槽半导体功率器件的方法，其特征在于，在步骤(4)中，接触孔掩模在终端区处除了栅极沟槽外至少有一接触孔，在终端区处除了栅极沟槽外形成至少有一接触孔沟槽。
25.根据权利要求15所述的一种制备沟槽半导体功率器件的方法，其特征在于，在步骤4中，接触孔掩模在终端区处的接触孔把沟槽两旁的N型源区除掉，连同沟槽顶部也一起除掉，这种把沟槽两旁的N区除掉的接触孔的宽度为0.2um至10.0um。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201210298919.4A CN103632964A (zh) | 2012-08-21 | 2012-08-21 | 一种制备沟槽半导体功率器件的方法 |
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Publications (1)
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|---|---|
| CN103632964A true CN103632964A (zh) | 2014-03-12 |
Family
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Family Applications (1)
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| CN201210298919.4A Pending CN103632964A (zh) | 2012-08-21 | 2012-08-21 | 一种制备沟槽半导体功率器件的方法 |
Country Status (1)
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| CN (1) | CN103632964A (zh) |
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