JP2003309261A - 半導体装置 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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Abstract
(57)【要約】
【課題】三層ピラーを用いたパワーＭＯＳＦＥＴにおい
て、ＦＥＴセル相互間のトレンチ分離構造として基板に
かかる応力を抑制し得る構造を提供する。 【解決手段】Ｎ++基板上に形成されたＮ- 層中に選択的
に縦方向に形成され、Ｐピラーの両側面をＮピラーで挟
む断面短冊状の複数のピラー領域と、Ｐピラーの上部表
面に形成されたＰ+ ベース層およびその表面に選択的に
形成されたＮ+ ソースと、ソース・Ｎピラー間のベース
層上にゲート絶縁膜９を介して形成されたゲート電極10
と、各ピラー領域の相互間でＮ- 層表面からＮ++基板に
達するように形成されたトレンチの内面上に形成された
酸化膜13で囲まれた領域を充填した状態で形成された窒
化膜14とからなり、ピラー領域相互間を絶縁分離する分
離領域とを具備し、酸化膜と窒化膜の膜厚比が２：１〜
５：１の範囲である。
て、ＦＥＴセル相互間のトレンチ分離構造として基板に
かかる応力を抑制し得る構造を提供する。 【解決手段】Ｎ++基板上に形成されたＮ- 層中に選択的
に縦方向に形成され、Ｐピラーの両側面をＮピラーで挟
む断面短冊状の複数のピラー領域と、Ｐピラーの上部表
面に形成されたＰ+ ベース層およびその表面に選択的に
形成されたＮ+ ソースと、ソース・Ｎピラー間のベース
層上にゲート絶縁膜９を介して形成されたゲート電極10
と、各ピラー領域の相互間でＮ- 層表面からＮ++基板に
達するように形成されたトレンチの内面上に形成された
酸化膜13で囲まれた領域を充填した状態で形成された窒
化膜14とからなり、ピラー領域相互間を絶縁分離する分
離領域とを具備し、酸化膜と窒化膜の膜厚比が２：１〜
５：１の範囲である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係わ
り、特に複数の縦型ＭＩＳＦＥＴセルを備えた半導体装
置におけるトレンチ分離領域の構造に関するもので、例
えばパワーＭＯＳＦＥＴに使用されるものである。
り、特に複数の縦型ＭＩＳＦＥＴセルを備えた半導体装
置におけるトレンチ分離領域の構造に関するもので、例
えばパワーＭＯＳＦＥＴに使用されるものである。
【０００２】
【従来の技術】従来のプレーナ型のパワーＭＯＳＦＥＴ
は、電流経路と耐圧を維持する領域が同一であり、高耐
圧化のためにエピ厚をとるとオン抵抗が上がり、逆にエ
ピ厚を薄くしてオン抵抗を下げると耐圧も下がるとい
う、相反する関係が存在しており、両者を満足させるこ
とは困難であった。これに対して、Ｓｕｐｅｒ Ｊｕｎ
ｃｔｉｏｎ構造を有するパワーＭＯＳＦＥＴが提案され
ている。
は、電流経路と耐圧を維持する領域が同一であり、高耐
圧化のためにエピ厚をとるとオン抵抗が上がり、逆にエ
ピ厚を薄くしてオン抵抗を下げると耐圧も下がるとい
う、相反する関係が存在しており、両者を満足させるこ
とは困難であった。これに対して、Ｓｕｐｅｒ Ｊｕｎ
ｃｔｉｏｎ構造を有するパワーＭＯＳＦＥＴが提案され
ている。
【０００３】図１８は、従来のＳｕｐｅｒ Ｊｕｎｃｔ
ｉｏｎ構造を有する６００Ｖ系のパワーＭＯＳＦＥＴの
素子部の断面構造の一部を概略的に示す。
ｉｏｎ構造を有する６００Ｖ系のパワーＭＯＳＦＥＴの
素子部の断面構造の一部を概略的に示す。
【０００４】このＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造を
製造する際、Ｓｉ基板上に５〜８μｍのＳｉエピタキシ
ャル成長を行った後、Ｐ+ 領域を形成するためのパター
ニング、ボロン（Ｂ）のインプラを行い、続いてＮ+ 部
のパターニング、リン（Ｐ）のインプラを行う。このよ
うな基本工程を５〜６回行う。
製造する際、Ｓｉ基板上に５〜８μｍのＳｉエピタキシ
ャル成長を行った後、Ｐ+ 領域を形成するためのパター
ニング、ボロン（Ｂ）のインプラを行い、続いてＮ+ 部
のパターニング、リン（Ｐ）のインプラを行う。このよ
うな基本工程を５〜６回行う。
【０００５】このような製造方法は、エピタキシャル成
長を６回、Ｐ+ 領域を形成するためのパターニングを１
２回、インプラを１２回も行うので、工程数が大幅に増
加し、製造価格が上昇する。具体的には、チップ価格的
にはプレーナ型の大面積チップ（低オン抵抗タイプ）と
同等になってしまう。
長を６回、Ｐ+ 領域を形成するためのパターニングを１
２回、インプラを１２回も行うので、工程数が大幅に増
加し、製造価格が上昇する。具体的には、チップ価格的
にはプレーナ型の大面積チップ（低オン抵抗タイプ）と
同等になってしまう。
【０００６】さらに、素子のユニットセルの横方向の寸
法（チャネル長方向の寸法）の微細化が困難である。具
体的には、６００Ｖ系のパワーＭＯＳＦＥＴでは、素子
のユニットセル幅が３０μｍ程度となる。
法（チャネル長方向の寸法）の微細化が困難である。具
体的には、６００Ｖ系のパワーＭＯＳＦＥＴでは、素子
のユニットセル幅が３０μｍ程度となる。
【０００７】このような事情に鑑みて、本願出願人は、
特願2001-285472 の「半導体装置およびその製造方法」
により、実質的にＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造と
同じ役割を果たす三層ピラー（例えばＮＰＮ層）を形成
することにより、低オン抵抗化および高耐圧化の両立が
可能であり、かつ工程数の大幅な増加を招かずに製造す
ることができ、大幅な低価格化を図り得るパワーＭＯＳ
ＦＥＴを備えた半導体装置とその製造方法を提案した。
特願2001-285472 の「半導体装置およびその製造方法」
により、実質的にＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造と
同じ役割を果たす三層ピラー（例えばＮＰＮ層）を形成
することにより、低オン抵抗化および高耐圧化の両立が
可能であり、かつ工程数の大幅な増加を招かずに製造す
ることができ、大幅な低価格化を図り得るパワーＭＯＳ
ＦＥＴを備えた半導体装置とその製造方法を提案した。
【０００８】上記提案においては、三層ピラーを形成す
る際、半導体基板上のエピタキシャル半導体層にトレン
チを開口し、イオン注入法を用いてトレンチの側面に第
１導電型の不純物およびそれよりも拡散係数の小さい第
２導電型の不純物を注入し、拡散係数の違いを利用して
トレンチ間領域のエピタキシャル層を三層ピラー構造に
変えることを特徴としている。
る際、半導体基板上のエピタキシャル半導体層にトレン
チを開口し、イオン注入法を用いてトレンチの側面に第
１導電型の不純物およびそれよりも拡散係数の小さい第
２導電型の不純物を注入し、拡散係数の違いを利用して
トレンチ間領域のエピタキシャル層を三層ピラー構造に
変えることを特徴としている。
【０００９】この際、第１導電型不純物および第２導電
型不純物をそれぞれ１回だけエピタキシャル層に注入す
ることで三層ピラーを形成することができる。なお、三
層ピラー中のＰ層とＮ層とのｐｎ接合面は半導体基板の
主面に対してほぼ垂直に形成される。
型不純物をそれぞれ１回だけエピタキシャル層に注入す
ることで三層ピラーを形成することができる。なお、三
層ピラー中のＰ層とＮ層とのｐｎ接合面は半導体基板の
主面に対してほぼ垂直に形成される。
【００１０】上記提案においては、ＭＯＳＦＥＴセル相
互間のトレンチ分離構造として、半導体基板上に形成さ
れた多結晶シリコン層およびその底面および側面のみ、
あるいは、底面、側面および上面を覆う絶縁膜（酸化膜
と窒化膜）を分離部材として用いた例を示した。
互間のトレンチ分離構造として、半導体基板上に形成さ
れた多結晶シリコン層およびその底面および側面のみ、
あるいは、底面、側面および上面を覆う絶縁膜（酸化膜
と窒化膜）を分離部材として用いた例を示した。
【００１１】また、特開平8-222735号の「縦型トレンチ
ＭＩＳＦＥＴおよびその製造方法」には、ＭＯＳＦＥＴ
セル相互間のトレンチ内部に単に酸化膜のみが充填され
ている構造が開示されているが、その詳細については言
及されていない。
ＭＩＳＦＥＴおよびその製造方法」には、ＭＯＳＦＥＴ
セル相互間のトレンチ内部に単に酸化膜のみが充填され
ている構造が開示されているが、その詳細については言
及されていない。
【００１２】
【発明が解決しようとする課題】本発明は、上記事情を
考慮してなされたもので、実質的にＳｕｐｅｒ Ｊｕｎ
ｃｔｉｏｎ構造と同じ役割を果たす三層ピラーを用いた
ＭＩＳＦＥＴセル相互間のトレンチ分離構造として、Ｍ
ＩＳＦＥＴの基板にかかる応力を抑制し得る具体的な構
造を備えた半導体装置を提供することにある。
考慮してなされたもので、実質的にＳｕｐｅｒ Ｊｕｎ
ｃｔｉｏｎ構造と同じ役割を果たす三層ピラーを用いた
ＭＩＳＦＥＴセル相互間のトレンチ分離構造として、Ｍ
ＩＳＦＥＴの基板にかかる応力を抑制し得る具体的な構
造を備えた半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
【００１４】本発明の第１の半導体装置は、複数のパワ
ーＭＯＳＦＥＴセルの共通ドレインとなる第１導電型の
半導体基板と、前記半導体基板上に形成された第１導電
型の半導体層と、前記第１導電型の半導体層中に選択的
にそれぞれ縦方向に形成され、第２導電型の半導体領域
の両側面をそれぞれ第１導電型の半導体領域で挟むよう
に形成された断面短冊状の複数のピラー領域と、前記各
ピラー領域における第２導電型の半導体領域の上部表面
に形成され、前記第２導電型の半導体よりも高不純物濃
度を有する第２導電型のベース層と、前記ベース層の表
面に選択的に形成された第１導電型のソース拡散層と、
前記ソース拡散層と前記ピラー領域における第１導電型
の半導体領域とで挟まれた前記ベース層上に形成された
ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲー
ト電極と、前記各ピラー領域の相互間で前記第１導電型
の半導体層の表面から前記半導体基板に達するように形
成されたトレンチの内部に形成され、ピラー領域相互間
を絶縁分離する分離領域とを具備し、前記分離領域は、
前記トレンチの内面上に形成された酸化膜と、前記酸化
膜で囲まれたトレンチ内部を充填した状態で形成された
窒化膜とからなり、前記酸化膜と窒化膜の膜厚比が２：
１〜５：１の範囲で形成されていることを特徴とする。
ーＭＯＳＦＥＴセルの共通ドレインとなる第１導電型の
半導体基板と、前記半導体基板上に形成された第１導電
型の半導体層と、前記第１導電型の半導体層中に選択的
にそれぞれ縦方向に形成され、第２導電型の半導体領域
の両側面をそれぞれ第１導電型の半導体領域で挟むよう
に形成された断面短冊状の複数のピラー領域と、前記各
ピラー領域における第２導電型の半導体領域の上部表面
に形成され、前記第２導電型の半導体よりも高不純物濃
度を有する第２導電型のベース層と、前記ベース層の表
面に選択的に形成された第１導電型のソース拡散層と、
前記ソース拡散層と前記ピラー領域における第１導電型
の半導体領域とで挟まれた前記ベース層上に形成された
ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲー
ト電極と、前記各ピラー領域の相互間で前記第１導電型
の半導体層の表面から前記半導体基板に達するように形
成されたトレンチの内部に形成され、ピラー領域相互間
を絶縁分離する分離領域とを具備し、前記分離領域は、
前記トレンチの内面上に形成された酸化膜と、前記酸化
膜で囲まれたトレンチ内部を充填した状態で形成された
窒化膜とからなり、前記酸化膜と窒化膜の膜厚比が２：
１〜５：１の範囲で形成されていることを特徴とする。
【００１５】第２の半導体装置は、第１の半導体装置に
おける分離領域が、前記トレンチの内面上に形成された
第１の酸化膜と、前記トレンチ内部に空洞を残した状態
で前記酸化膜上に形成された窒化膜と、前記トレンチ内
部で前記空洞の上面を塞ぐように形成された第２の酸化
膜からなるように変更されたことを特徴とする。
おける分離領域が、前記トレンチの内面上に形成された
第１の酸化膜と、前記トレンチ内部に空洞を残した状態
で前記酸化膜上に形成された窒化膜と、前記トレンチ内
部で前記空洞の上面を塞ぐように形成された第２の酸化
膜からなるように変更されたことを特徴とする。
【００１６】第３の半導体装置は、第１の半導体装置に
おける分離領域が、前記トレンチの内面上に形成された
熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、前
記窒化膜で囲まれたトレンチ内部を充填した状態で形成
され、ボロンとリンがドープされた酸化膜とからなるよ
うに変更されたことを特徴とする。
おける分離領域が、前記トレンチの内面上に形成された
熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、前
記窒化膜で囲まれたトレンチ内部を充填した状態で形成
され、ボロンとリンがドープされた酸化膜とからなるよ
うに変更されたことを特徴とする。
【００１７】第４の半導体装置は、第１の半導体装置に
おける分離領域が、前記トレンチの内面上に形成された
熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、前
記トレンチ内部に空洞を残した状態で前記窒化膜上に形
成され、ボロンとリンがドープされた酸化膜と、前記ト
レンチ内部で前記空洞の上面を塞ぐように形成された酸
化膜からなるように変更されたことを特徴とする。
おける分離領域が、前記トレンチの内面上に形成された
熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、前
記トレンチ内部に空洞を残した状態で前記窒化膜上に形
成され、ボロンとリンがドープされた酸化膜と、前記ト
レンチ内部で前記空洞の上面を塞ぐように形成された酸
化膜からなるように変更されたことを特徴とする。
【００１８】第５の半導体装置は、第１の半導体装置に
おける分離領域が、前記トレンチ内部を充填した状態で
形成されたシリコンからなるように変更されたことを特
徴とする。
おける分離領域が、前記トレンチ内部を充填した状態で
形成されたシリコンからなるように変更されたことを特
徴とする。
【００１９】第６の半導体装置は、第１の半導体装置に
おける分離領域が、前記トレンチの内面上に形成された
シリコン膜と、前記トレンチ内部に空洞を残した状態で
空洞の上面を塞ぐように形成された酸化膜からなるよう
に変更されたことを特徴とする。
おける分離領域が、前記トレンチの内面上に形成された
シリコン膜と、前記トレンチ内部に空洞を残した状態で
空洞の上面を塞ぐように形成された酸化膜からなるよう
に変更されたことを特徴とする。
【００２０】第７の半導体装置は、第１の半導体装置に
おける分離領域が、前記トレンチ内部に埋め込まれた多
孔質シリカからなるように変更されたことを特徴とす
る。
おける分離領域が、前記トレンチ内部に埋め込まれた多
孔質シリカからなるように変更されたことを特徴とす
る。
【００２１】第８の半導体装置は、第１の半導体装置に
おける分離領域が、前記トレンチ内部に埋め込まれた粒
状の酸化物からなるように変更されたことを特徴とす
る。
おける分離領域が、前記トレンチ内部に埋め込まれた粒
状の酸化物からなるように変更されたことを特徴とす
る。
【００２２】ここで、粒状の酸化物は、シリカ（Ｓｉ０
2 ）、チタニア（ＴｉＯ2 ）、ジルコニア（Ｚｒ
Ｏ2 ）、アルミナ（ＡｌＯ2 ）、シリコンカーバイト
（ＳｉＣ）のいずれか１つである。
2 ）、チタニア（ＴｉＯ2 ）、ジルコニア（Ｚｒ
Ｏ2 ）、アルミナ（ＡｌＯ2 ）、シリコンカーバイト
（ＳｉＣ）のいずれか１つである。
【００２３】第９の半導体装置は、第１の半導体装置に
おける分離領域が、前記トレンチの内面上に形成された
熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、前
記窒化膜で囲まれたトレンチ内部に埋め込まれた多孔質
シリカと、前記トレンチ内部で前記多孔質シリカおよび
窒化膜の上面を塞ぐように形成されたキャップ絶縁膜と
からなるように変更されたことを特徴とする。
おける分離領域が、前記トレンチの内面上に形成された
熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、前
記窒化膜で囲まれたトレンチ内部に埋め込まれた多孔質
シリカと、前記トレンチ内部で前記多孔質シリカおよび
窒化膜の上面を塞ぐように形成されたキャップ絶縁膜と
からなるように変更されたことを特徴とする。
【００２４】第１０の半導体装置は、第１の半導体装置
における分離領域が、前記トレンチの内面上に形成され
た熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、
前記窒化膜で囲まれたトレンチ内部に埋め込まれた粒状
の酸化物と、前記トレンチ内部で前記粒状の酸化物およ
び窒化膜の上面を塞ぐように形成されたキャップ絶縁膜
とからなるように変更されたことを特徴とする。
における分離領域が、前記トレンチの内面上に形成され
た熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、
前記窒化膜で囲まれたトレンチ内部に埋め込まれた粒状
の酸化物と、前記トレンチ内部で前記粒状の酸化物およ
び窒化膜の上面を塞ぐように形成されたキャップ絶縁膜
とからなるように変更されたことを特徴とする。
【００２５】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。
の実施の形態を説明する。
【００２６】＜本発明に係るパワーＭＯＳＦＥＴおよび
その製造方法＞図１〜図６は、本発明に係る半導体装置
の製造方法を概略的に示す断面図である。ここでは、２
００Ｖ以上の中高耐圧を確保できる耐圧構造を有する縦
型のパワーＭＯＳＦＥＴ（ＤＴＭＯＳ：Deep Trench MO
SFET）について説明する。
その製造方法＞図１〜図６は、本発明に係る半導体装置
の製造方法を概略的に示す断面図である。ここでは、２
００Ｖ以上の中高耐圧を確保できる耐圧構造を有する縦
型のパワーＭＯＳＦＥＴ（ＤＴＭＯＳ：Deep Trench MO
SFET）について説明する。
【００２７】まず、図１に示すように、パワーＭＯＳＦ
ＥＴの共通ドレイン層となる高不純物濃度のｎ+ 型Ｓｉ
基板１上に低不純物濃度（高抵抗）のｎ- 型エピタキシ
ャルＳｉ層２を成長させる。
ＥＴの共通ドレイン層となる高不純物濃度のｎ+ 型Ｓｉ
基板１上に低不純物濃度（高抵抗）のｎ- 型エピタキシ
ャルＳｉ層２を成長させる。
【００２８】ｎ+ 型Ｓｉ基板１の不純物濃度は例えば１
×１０19（ａｔｏｍｓ/ ｃｍ3 ）以上で、抵抗率は例え
ば０．００６（Ω・ｃｍ）以下である。ｎ- 型エピタキ
シャルＳｉ層２の厚さは例えば５０μｍであり、その不
純物濃度は５×１０13〜３×１０14（ａｔｏｍｓ／ｃｍ
3 ）である。
×１０19（ａｔｏｍｓ/ ｃｍ3 ）以上で、抵抗率は例え
ば０．００６（Ω・ｃｍ）以下である。ｎ- 型エピタキ
シャルＳｉ層２の厚さは例えば５０μｍであり、その不
純物濃度は５×１０13〜３×１０14（ａｔｏｍｓ／ｃｍ
3 ）である。
【００２９】次に図２（ａ）に示すように、フォトリソ
グラフィおよびＲＩＥ（Reactive Ion Etching）を用い
て、ｎ+ 型Ｓｉ基板１に達する深いトレンチ３をｎ- 型
エピタキシャルＳｉ層２に開口する。
グラフィおよびＲＩＥ（Reactive Ion Etching）を用い
て、ｎ+ 型Ｓｉ基板１に達する深いトレンチ３をｎ- 型
エピタキシャルＳｉ層２に開口する。
【００３０】トレンチ３の深さは例えば５１〜５５μｍ
程度、トレンチ３の幅Ｗは例えば８μｍ、トレンチ３の
間隔Ｌは例えば１５μｍである。６００Ｖ系の耐圧を得
るためには、トレンチ３の深さは例えば５０μｍ以上と
する。また、図では、トレンチ３は一様の幅の形状にな
っているが、ＲＩＥを用いた場合、実際の形状は先細り
の形状になる。即ち、基板表面に対してほぼ垂直な形状
になる。
程度、トレンチ３の幅Ｗは例えば８μｍ、トレンチ３の
間隔Ｌは例えば１５μｍである。６００Ｖ系の耐圧を得
るためには、トレンチ３の深さは例えば５０μｍ以上と
する。また、図では、トレンチ３は一様の幅の形状にな
っているが、ＲＩＥを用いた場合、実際の形状は先細り
の形状になる。即ち、基板表面に対してほぼ垂直な形状
になる。
【００３１】さらに、実際には、トレンチ３がｎ+ 型Ｓ
ｉ基板１に確実に達成するように、オーバーエッチング
を行うため、トレンチ３の底の位置は、図２（ｂ）に示
すように、ｎ- 型エピタキシャルＳｉ層２の下のｎ+ 型
Ｓｉ基板１の表面よりも低い位置になる。
ｉ基板１に確実に達成するように、オーバーエッチング
を行うため、トレンチ３の底の位置は、図２（ｂ）に示
すように、ｎ- 型エピタキシャルＳｉ層２の下のｎ+ 型
Ｓｉ基板１の表面よりも低い位置になる。
【００３２】次に図３に示すように、回転イオン注入法
を用いて、ＡｓおよびＢを注入角度５゜から７゜にてト
レンチ３の側壁に注入する。
を用いて、ＡｓおよびＢを注入角度５゜から７゜にてト
レンチ３の側壁に注入する。
【００３３】その後、１１５０℃、２４時間のアニール
を行って、トレンチ３で挟まれたメサ構造のｎ- 型エピ
タキシャルＳｉ層２の両側からＡｓおよびＢを同時に拡
散させる。
を行って、トレンチ３で挟まれたメサ構造のｎ- 型エピ
タキシャルＳｉ層２の両側からＡｓおよびＢを同時に拡
散させる。
【００３４】この時、１１５０℃でのＡｓの拡散係数は
９×１０-3μｍ2 ／ｈ、Ｂの拡散係数は５．５×１０-2
μｍ2 ／ｈ程度であり、Ｂの拡散係数が一桁大きいこと
によりＡｓは約２．５μｍ拡散し、Ｂは約７．５μｍ拡
散する。
９×１０-3μｍ2 ／ｈ、Ｂの拡散係数は５．５×１０-2
μｍ2 ／ｈ程度であり、Ｂの拡散係数が一桁大きいこと
によりＡｓは約２．５μｍ拡散し、Ｂは約７．５μｍ拡
散する。
【００３５】その結果、図４に示すように、上記アニー
ルによって、トレンチ３で挟まれたメサ構造のｎ- 型エ
ピタキシャルＳｉ層２の中央部には左側から拡散したＢ
と右側から拡散したＢとが重なって、断面短冊状のｐ型
ピラー領域４が形成され、その左右の外側にはそれぞれ
断面短冊状のｎ型ピラー領域５が自己整合的に形成され
る。
ルによって、トレンチ３で挟まれたメサ構造のｎ- 型エ
ピタキシャルＳｉ層２の中央部には左側から拡散したＢ
と右側から拡散したＢとが重なって、断面短冊状のｐ型
ピラー領域４が形成され、その左右の外側にはそれぞれ
断面短冊状のｎ型ピラー領域５が自己整合的に形成され
る。
【００３６】このように形成されたｐ型ピラー領域４の
横方向の寸法は１０μｍ程度、ｎ型ピラー領域５の横方
向の寸法は２．５μｍ程度である。したがって、ユニッ
トセル幅は１５μｍ程度となり、従来の約半分になる。
これにより素子の微細化を容易に図れるようになる。
横方向の寸法は１０μｍ程度、ｎ型ピラー領域５の横方
向の寸法は２．５μｍ程度である。したがって、ユニッ
トセル幅は１５μｍ程度となり、従来の約半分になる。
これにより素子の微細化を容易に図れるようになる。
【００３７】本実施形態のｎｐｎピラー構造はＢおよび
Ａｓを横方向に積極的に拡散させて形成するので、従来
のＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造とは異なり、Ｂの
横方向拡散が素子の微細化の妨げになることはない。
Ａｓを横方向に積極的に拡散させて形成するので、従来
のＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造とは異なり、Ｂの
横方向拡散が素子の微細化の妨げになることはない。
【００３８】これらの横方向に並んだｎ型ピラー領域５
／ｐ型ピラー領域４／ｎ型ピラー領域５からなるｎｐｎ
ピラー構造は、実質的に従来のＳｕｐｅｒ Ｊｕｎｃｔ
ｉｏｎ構造と同じ役割を果たす。したがって、低オン抵
抗化および高耐圧化の両立が可能となり、ピラー側面へ
のＡｓ、Ｂのイオン注入のみによって達成できる。
／ｐ型ピラー領域４／ｎ型ピラー領域５からなるｎｐｎ
ピラー構造は、実質的に従来のＳｕｐｅｒ Ｊｕｎｃｔ
ｉｏｎ構造と同じ役割を果たす。したがって、低オン抵
抗化および高耐圧化の両立が可能となり、ピラー側面へ
のＡｓ、Ｂのイオン注入のみによって達成できる。
【００３９】ここで、ｐ型ピラー領域４中のＢの総量を
ＮB と、ｐ型ピラー領域４の両側を挟む２つのｎ型ピラ
ー領域５中のＡｓの総量をＮAsとした場合に、１００×
｜ＮB −ＮAs｜／ＮAs≦５に設定することが望ましい。
具体的には、ｐ型ピラー領域４中の不純物濃度は３〜１
８×１０15（ａｔｏｍｓ／ｃｍ3 ）、ｎ型ピラー領域５
中の不純物濃度は０．２〜８×１０15（ａｔｏｍｓ／ｃ
ｍ3 ）の範囲に設定することが望ましい。
ＮB と、ｐ型ピラー領域４の両側を挟む２つのｎ型ピラ
ー領域５中のＡｓの総量をＮAsとした場合に、１００×
｜ＮB −ＮAs｜／ＮAs≦５に設定することが望ましい。
具体的には、ｐ型ピラー領域４中の不純物濃度は３〜１
８×１０15（ａｔｏｍｓ／ｃｍ3 ）、ｎ型ピラー領域５
中の不純物濃度は０．２〜８×１０15（ａｔｏｍｓ／ｃ
ｍ3 ）の範囲に設定することが望ましい。
【００４０】このような高精度の不純物量コントロール
は、トレンチ側面へのＡｓ、Ｂのイオン注入のみによっ
て達成できる。これにより、ｐ型ピラー領域４およびｎ
型ピラー領域５中の不純物濃度のばらつきを十分に抑制
でき、その結果として素子特性のばらつきの増加を効果
的に抑制できるようになる。
は、トレンチ側面へのＡｓ、Ｂのイオン注入のみによっ
て達成できる。これにより、ｐ型ピラー領域４およびｎ
型ピラー領域５中の不純物濃度のばらつきを十分に抑制
でき、その結果として素子特性のばらつきの増加を効果
的に抑制できるようになる。
【００４１】なお、図４では、ｎ型ピラー領域５／ｐ型
ピラー領域４のｐｎ接合面はｎ+ 型Ｓｉ基板１の表面に
対して垂直になっているが、実際にはトレンチ３をＲＩ
Ｅ加工で形成するので、トレンチ３の側壁の傾きに対応
した分だけ垂直からずれることになる。即ち、ｎ型ピラ
ー領域５／ｐ型ピラー領域４のｐｎ接合面は基板表面に
対してほぼ垂直になる。
ピラー領域４のｐｎ接合面はｎ+ 型Ｓｉ基板１の表面に
対して垂直になっているが、実際にはトレンチ３をＲＩ
Ｅ加工で形成するので、トレンチ３の側壁の傾きに対応
した分だけ垂直からずれることになる。即ち、ｎ型ピラ
ー領域５／ｐ型ピラー領域４のｐｎ接合面は基板表面に
対してほぼ垂直になる。
【００４２】次に図５に示すように、トレンチ３内に絶
縁物６を形成してトレンチ構造の素子分離（Deep Trenc
h Isolation ）領域を形成するとともにＣＭＰ（Chemic
al Mechanical Etching ）あるいはエッチングなどを用
いて表面を平坦化する。その結果、ｎｐｎピラーがトレ
ンチ分離構造で取り囲まれたセルが形成される。なお、
前記トレンチを形成する際、図２（ｂ）に示したように
オーバーエッチングを行った場合、絶縁物６の底面は、
ｎｐｎピラー構造の下のｎ+ 型Ｓｉ基板１の表面よりも
低い位置になる。
縁物６を形成してトレンチ構造の素子分離（Deep Trenc
h Isolation ）領域を形成するとともにＣＭＰ（Chemic
al Mechanical Etching ）あるいはエッチングなどを用
いて表面を平坦化する。その結果、ｎｐｎピラーがトレ
ンチ分離構造で取り囲まれたセルが形成される。なお、
前記トレンチを形成する際、図２（ｂ）に示したように
オーバーエッチングを行った場合、絶縁物６の底面は、
ｎｐｎピラー構造の下のｎ+ 型Ｓｉ基板１の表面よりも
低い位置になる。
【００４３】上記トレンチ分離領域の構造およびその形
成工程の詳細については、後で各実施形態で説明する。
成工程の詳細については、後で各実施形態で説明する。
【００４４】次に図６に示すように、ｐ型ピラー領域４
の表面に高不純物濃度のｐ+ 型ベース層７を形成し、ｐ
型ベース層７の表面に選択的に高不純物濃度のｎ+ 型ソ
ース拡散層８を形成する。
の表面に高不純物濃度のｐ+ 型ベース層７を形成し、ｐ
型ベース層７の表面に選択的に高不純物濃度のｎ+ 型ソ
ース拡散層８を形成する。
【００４５】そして、ｎ+ 型ソース拡散層８とｎ型ピラ
ー領域５とで挟まれたｐ+ 型ベース層７上にゲート絶縁
膜９を介してゲート電極１０を形成する。このゲート電
極１０は、例えばポリシリコンゲート、金属シリサイド
ゲート（例えばポリサイドゲート）または金属ゲートが
用いられる。
ー領域５とで挟まれたｐ+ 型ベース層７上にゲート絶縁
膜９を介してゲート電極１０を形成する。このゲート電
極１０は、例えばポリシリコンゲート、金属シリサイド
ゲート（例えばポリサイドゲート）または金属ゲートが
用いられる。
【００４６】さらに、全面に層間絶縁膜９を形成し、コ
ンタクトホールを開口し、ソース電極１１およびドレイ
ン電極１２を形成する。
ンタクトホールを開口し、ソース電極１１およびドレイ
ン電極１２を形成する。
【００４７】図１〜図６に示した工程により製造された
パワーＭＯＳＦＥＴは、従来のプレーナ型パワーＭＯＳ
ＦＥＴの製造工程に若干の工程を追加することで形成で
きる。具体的には、深いトレンチ３の形成工程と、Ａｓ
およびＢをイオン注入する工程と、アニールによりイオ
ン注入したＡｓおよびＢを活性化する工程と、素子分離
構造を形成する工程である。即ち、上記したパワーＭＯ
ＳＦＥＴは、実質的にＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構
造と同じ役割を果たすＮＰＮピラー層を、工程数が大幅
に少ない製造方法で得ることができるので製造コストの
大幅な低減化を実現することができる。
パワーＭＯＳＦＥＴは、従来のプレーナ型パワーＭＯＳ
ＦＥＴの製造工程に若干の工程を追加することで形成で
きる。具体的には、深いトレンチ３の形成工程と、Ａｓ
およびＢをイオン注入する工程と、アニールによりイオ
ン注入したＡｓおよびＢを活性化する工程と、素子分離
構造を形成する工程である。即ち、上記したパワーＭＯ
ＳＦＥＴは、実質的にＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構
造と同じ役割を果たすＮＰＮピラー層を、工程数が大幅
に少ない製造方法で得ることができるので製造コストの
大幅な低減化を実現することができる。
【００４８】図７は、図１〜図６に示した工程において
ｎ+ 型ソース拡散層８までを形成した段階の断面構造の
一例を示す斜視図である。なお、図６中と対応する部分
には同一符号を付してあり、詳細な説明は省略する。
ｎ+ 型ソース拡散層８までを形成した段階の断面構造の
一例を示す斜視図である。なお、図６中と対応する部分
には同一符号を付してあり、詳細な説明は省略する。
【００４９】この例では、ｎｐｎピラー構造の平面パタ
ーンはストライプである。
ーンはストライプである。
【００５０】図８は、図１〜図６に示した工程において
ｎ+ 型ソース拡散層８までを形成した段階の断面構造の
他の例を示す斜視図である。なお、図６中と対応する部
分には同一符号を付してあり、詳細な説明は省略する。
ｎ+ 型ソース拡散層８までを形成した段階の断面構造の
他の例を示す斜視図である。なお、図６中と対応する部
分には同一符号を付してあり、詳細な説明は省略する。
【００５１】図８に示す構造が図７に示した構造と異な
る点は、ｎｐｎピラー構造の平面パターンがいわゆるオ
フセットメッシュ状であることである。このような構成
によれば、素子寸法によってはチャンネル密度を高める
ことが可能となる。
る点は、ｎｐｎピラー構造の平面パターンがいわゆるオ
フセットメッシュ状であることである。このような構成
によれば、素子寸法によってはチャンネル密度を高める
ことが可能となる。
【００５２】また、ｎｐｎピラー構造の平面パターンを
いわゆるメッシュ状（図８において上下の２つのｎｐｎ
ピラー構造が横方向にずれていない形状）にしても良
い。
いわゆるメッシュ状（図８において上下の２つのｎｐｎ
ピラー構造が横方向にずれていない形状）にしても良
い。
【００５３】図９は、図６に示した工程の変形例を示す
断面図である。なお、図６中と対応する部分には同一符
号を付してあり、詳細な説明は省略する。
断面図である。なお、図６中と対応する部分には同一符
号を付してあり、詳細な説明は省略する。
【００５４】図９に示す構造が図７に示した構造と異な
る点は、ｎ型ピラー領域５の表面に高不純物濃度のｎ+
型拡散層１７が形成されていることである。
る点は、ｎ型ピラー領域５の表面に高不純物濃度のｎ+
型拡散層１７が形成されていることである。
【００５５】図７に示したようにｎ+ 型拡散層１７が無
い構造の場合、ソース・ドレイン間に電圧を印加した時
にｎ型ピラー領域５の表面に空乏層が広がる。そのた
め、ｎ型ピラー領域５の表面にＮａイオン等の電荷が付
着すると、部分的に空乏化が妨げられ、その空乏化が妨
げられた部分に電界が集中し、ブレークタウンが起こる
可能性がある。
い構造の場合、ソース・ドレイン間に電圧を印加した時
にｎ型ピラー領域５の表面に空乏層が広がる。そのた
め、ｎ型ピラー領域５の表面にＮａイオン等の電荷が付
着すると、部分的に空乏化が妨げられ、その空乏化が妨
げられた部分に電界が集中し、ブレークタウンが起こる
可能性がある。
【００５６】これに対して、図９に示すようにｎ型ピラ
ー領域５の表面にｎ+ 型拡散層１７を形成すれば、ｎ型
ピラー領域５の表面に空乏層が広がるのを防止でき、上
述した不都合を回避することができる。また、ｎ+ 型拡
散層１７はイオン注入およびアニールによるｎ+ 型ソー
ス拡散層８の形成時に同時に形成できるので、工程の増
加は無い。また、同じイオン注入およびアニールにより
形成することになるので、ｎ+ 型拡散層１７の不純物濃
度とｎ+ 型ソース拡散層８の不純物濃度はほぼ同じにな
る。
ー領域５の表面にｎ+ 型拡散層１７を形成すれば、ｎ型
ピラー領域５の表面に空乏層が広がるのを防止でき、上
述した不都合を回避することができる。また、ｎ+ 型拡
散層１７はイオン注入およびアニールによるｎ+ 型ソー
ス拡散層８の形成時に同時に形成できるので、工程の増
加は無い。また、同じイオン注入およびアニールにより
形成することになるので、ｎ+ 型拡散層１７の不純物濃
度とｎ+ 型ソース拡散層８の不純物濃度はほぼ同じにな
る。
【００５７】＜第１の実施形態に係るパワーＭＯＳＦＥ
Ｔおよびその製造方法＞図１０は、図１〜図６に示した
工程により製造されたパワーＭＯＳＦＥＴの一部（３つ
のユニットセル）を示す断面図である。
Ｔおよびその製造方法＞図１０は、図１〜図６に示した
工程により製造されたパワーＭＯＳＦＥＴの一部（３つ
のユニットセル）を示す断面図である。
【００５８】Ｎ++型基板（シリコン基板）１上にエピタ
キシャル法によって形成されたＮ-層（シリコン層）の
表面から選択的にＮ++基板１にまで到達するような深い
溝（トレンチ）が形成されている。
キシャル法によって形成されたＮ-層（シリコン層）の
表面から選択的にＮ++基板１にまで到達するような深い
溝（トレンチ）が形成されている。
【００５９】このトレンチの側壁に約２〜７°の角度で
Ｎ型／Ｐ型の不純物が注入され、これらの不純物の拡散
係数の違いにより断面短冊状のＮＰＮ層（Ｎピラー領域
５／Ｐピラー領域４／Ｎピラー領域５）からなる三層ピ
ラー領域が形成されている。そして、トレンチは絶縁物
によって埋め戻されてトレンチ分離領域となっており、
Ｎ- 層表面の平坦化が行われている。
Ｎ型／Ｐ型の不純物が注入され、これらの不純物の拡散
係数の違いにより断面短冊状のＮＰＮ層（Ｎピラー領域
５／Ｐピラー領域４／Ｎピラー領域５）からなる三層ピ
ラー領域が形成されている。そして、トレンチは絶縁物
によって埋め戻されてトレンチ分離領域となっており、
Ｎ- 層表面の平坦化が行われている。
【００６０】三層ピラー領域におけるＰピラー領域４の
上部表面にＰベース領域７が形成され、このＰベース領
域７内に選択的にＮ+ ソース領域８が形成され、Ｎ+ ソ
ース領域８とＮピラー領域５とに挟まれたＰベース領域
上にゲート絶縁膜（ＳｉＯ2膜）９を介してゲート電極
（ポリシリコンあるいは金属シリサイドあるいは金属）
１０が形成されることによって、二重拡散型ＭＯＳＦＥ
Ｔが形成されている。
上部表面にＰベース領域７が形成され、このＰベース領
域７内に選択的にＮ+ ソース領域８が形成され、Ｎ+ ソ
ース領域８とＮピラー領域５とに挟まれたＰベース領域
上にゲート絶縁膜（ＳｉＯ2膜）９を介してゲート電極
（ポリシリコンあるいは金属シリサイドあるいは金属）
１０が形成されることによって、二重拡散型ＭＯＳＦＥ
Ｔが形成されている。
【００６１】この場合、前記ゲート絶縁膜９およびゲー
ト電極１０は、トレンチ分離領域を挟んで隣り合う２つ
の三層ピラー領域のＮピラー領域５上にわたって連続す
るように、トレンチ分離領域上にも形成されている。
ト電極１０は、トレンチ分離領域を挟んで隣り合う２つ
の三層ピラー領域のＮピラー領域５上にわたって連続す
るように、トレンチ分離領域上にも形成されている。
【００６２】前記トレンチ領域を絶縁物によって埋め戻
す際、まず、トレンチの内面（底面および側面）に熱酸
化により熱酸化膜（ＳｉＯ2 膜）１３を形成した後、こ
のＳｉＯ2 膜１３の応力を緩和するために、窒化膜（Ｓ
ｉＮ膜）１４をＣＶＤ（Chemical Vapor Deposition ）
により全面に堆積することによりトレンチ内部を充填す
る。そして、ＣＭＰを用いて表面を平坦化するととも
に、トレンチの外部の不要な絶縁膜を除去するこの際、
前記した幅８μｍ程度のトレンチの深さが例えば２５μ
ｍである場合、トレンチ内壁のＳｉＯ2 膜１３の膜厚を
１．０μｍ、ＳｉＮ膜１４の膜厚を約０．３μｍ（Ｓｉ
Ｏ2 膜厚とＳｉＮ膜厚の比を３．３：１）にすれば、シ
リコン基板の応力は最も低く抑えられる。このようにシ
リコン基板にかかる応力を抑制することは、後工程でＭ
ＯＳＦＥＴを容易に形成することができる。
す際、まず、トレンチの内面（底面および側面）に熱酸
化により熱酸化膜（ＳｉＯ2 膜）１３を形成した後、こ
のＳｉＯ2 膜１３の応力を緩和するために、窒化膜（Ｓ
ｉＮ膜）１４をＣＶＤ（Chemical Vapor Deposition ）
により全面に堆積することによりトレンチ内部を充填す
る。そして、ＣＭＰを用いて表面を平坦化するととも
に、トレンチの外部の不要な絶縁膜を除去するこの際、
前記した幅８μｍ程度のトレンチの深さが例えば２５μ
ｍである場合、トレンチ内壁のＳｉＯ2 膜１３の膜厚を
１．０μｍ、ＳｉＮ膜１４の膜厚を約０．３μｍ（Ｓｉ
Ｏ2 膜厚とＳｉＮ膜厚の比を３．３：１）にすれば、シ
リコン基板の応力は最も低く抑えられる。このようにシ
リコン基板にかかる応力を抑制することは、後工程でＭ
ＯＳＦＥＴを容易に形成することができる。
【００６３】図１１は、図１０中のトレンチ領域の絶縁
物であるＳｉＯ2 膜１３とＳｉＮ膜１４の膜厚比に対す
るシリコン基板の反り量の一例を示す特性図である。
物であるＳｉＯ2 膜１３とＳｉＮ膜１４の膜厚比に対す
るシリコン基板の反り量の一例を示す特性図である。
【００６４】ここでは、ｎ+ 型Ｓｉ基板１およびｎ- 型
エピタキシャルＳｉ層２の厚さが例えば５０〜μｍであ
った場合に、ＳｉＯ2 膜１３とＳｉＮ膜１４の膜厚比が
２：１〜５：１の範囲で形成されていれば、シリコン基
板の反り量を＋２５〜−４０μｍ以内に抑えることがで
きることが分る。
エピタキシャルＳｉ層２の厚さが例えば５０〜μｍであ
った場合に、ＳｉＯ2 膜１３とＳｉＮ膜１４の膜厚比が
２：１〜５：１の範囲で形成されていれば、シリコン基
板の反り量を＋２５〜−４０μｍ以内に抑えることがで
きることが分る。
【００６５】即ち、図１０のパワーＭＯＳＦＥＴによれ
ば、トレンチを熱酸化膜１３と窒化膜１４で埋め戻して
も、熱酸化膜１３の持つ圧縮応力と窒化膜１４の持つ引
っ張り応力でシリコン基板にかかる応力を相殺できる。
この際、熱酸化膜１３と窒化膜１４の膜厚比が２：１〜
５：１の範囲であれば、応力を所望値以下に抑制するこ
とができる。さらに、窒化膜１４が存在することによ
り、ドレイン・ソース間に電圧が印加された時に熱酸化
膜１３と窒化膜１４の界面に電子がトラップされ、トレ
ンチ側壁面にかかる電位が固定され、ドレイン・ソース
間の逆方向耐圧のドリフト現象を抑制することができ
る。
ば、トレンチを熱酸化膜１３と窒化膜１４で埋め戻して
も、熱酸化膜１３の持つ圧縮応力と窒化膜１４の持つ引
っ張り応力でシリコン基板にかかる応力を相殺できる。
この際、熱酸化膜１３と窒化膜１４の膜厚比が２：１〜
５：１の範囲であれば、応力を所望値以下に抑制するこ
とができる。さらに、窒化膜１４が存在することによ
り、ドレイン・ソース間に電圧が印加された時に熱酸化
膜１３と窒化膜１４の界面に電子がトラップされ、トレ
ンチ側壁面にかかる電位が固定され、ドレイン・ソース
間の逆方向耐圧のドリフト現象を抑制することができ
る。
【００６６】＜第２の実施形態に係るパワーＭＯＳＦＥ
Ｔおよびその製造方法＞図１２は、本発明の第２の実施
形態に係るパワーＭＯＳＦＥＴの一部を示す断面図であ
る。
Ｔおよびその製造方法＞図１２は、本発明の第２の実施
形態に係るパワーＭＯＳＦＥＴの一部を示す断面図であ
る。
【００６７】図１２のパワーＭＯＳＦＥＴは、第１の実
施形態のパワーＭＯＳＦＥＴと比べて、トレンチ分離領
域が異なり、その他は同じであるので、図１０中と同一
部分には同一符号を付してその説明を省略する。
施形態のパワーＭＯＳＦＥＴと比べて、トレンチ分離領
域が異なり、その他は同じであるので、図１０中と同一
部分には同一符号を付してその説明を省略する。
【００６８】図１２中のトレンチ分離領域は、深いトレ
ンチの全てが絶縁物で埋め込まれるのではなく、トレン
チの内面（底面および側面）上に堆積法または熱酸化に
より形成されたＳｉＯ2 膜等の第１の酸化膜１３と、ト
レンチ内部に空洞を残した状態で第１の酸化膜１３上に
薄く形成された窒化膜１４と、トレンチ内部で空洞の上
面を塞ぐように形成された第２の酸化膜（キャップ絶縁
膜）１５からなる。
ンチの全てが絶縁物で埋め込まれるのではなく、トレン
チの内面（底面および側面）上に堆積法または熱酸化に
より形成されたＳｉＯ2 膜等の第１の酸化膜１３と、ト
レンチ内部に空洞を残した状態で第１の酸化膜１３上に
薄く形成された窒化膜１４と、トレンチ内部で空洞の上
面を塞ぐように形成された第２の酸化膜（キャップ絶縁
膜）１５からなる。
【００６９】図１２中のトレンチ内部に分離領域を形成
する際、トレンチ内部にＳｉ表面まで空洞領域を残すよ
うに、第１の実施形態と同様に酸化膜１３と窒化膜１４
の膜厚比を保ちながら酸化膜１３と窒化膜１４をそれぞ
れ薄く形成し、ＣＭＰまたはエッチングによりトレンチ
の外部の不要な絶縁膜を除去する。
する際、トレンチ内部にＳｉ表面まで空洞領域を残すよ
うに、第１の実施形態と同様に酸化膜１３と窒化膜１４
の膜厚比を保ちながら酸化膜１３と窒化膜１４をそれぞ
れ薄く形成し、ＣＭＰまたはエッチングによりトレンチ
の外部の不要な絶縁膜を除去する。
【００７０】このようにトレンチ内部にＳｉ表面まで到
達した空洞領域を有したままでは、トレンチ内に汚染物
質が侵入した場合に信頼性面で障害となる。そこで、空
洞領域をシリコン基板表面に露出させないように、この
後、空洞部表面を埋め戻す。この際、シリコン表面から
１μｍ以上深い位置までの領域にわたって第２の酸化膜
１５を形成する、つまり、シリコン表面から１μｍ以上
深い位置から下方に空洞１６領域を存在させるように空
洞領域表面に蓋をする。
達した空洞領域を有したままでは、トレンチ内に汚染物
質が侵入した場合に信頼性面で障害となる。そこで、空
洞領域をシリコン基板表面に露出させないように、この
後、空洞部表面を埋め戻す。この際、シリコン表面から
１μｍ以上深い位置までの領域にわたって第２の酸化膜
１５を形成する、つまり、シリコン表面から１μｍ以上
深い位置から下方に空洞１６領域を存在させるように空
洞領域表面に蓋をする。
【００７１】この第２の酸化膜１５の１μｍの膜厚は、
後で形成する二重拡散型ＭＯＳＦＥＴを形成する間に付
加される熱処理に十分耐える、つまり、フィールド酸化
によりＳｉ表面から０．５μｍ程度の深さ位置までの酸
化処理にも十分耐えることができる。
後で形成する二重拡散型ＭＯＳＦＥＴを形成する間に付
加される熱処理に十分耐える、つまり、フィールド酸化
によりＳｉ表面から０．５μｍ程度の深さ位置までの酸
化処理にも十分耐えることができる。
【００７２】なお、上記工程が通常のプロセスで行われ
る場合は、空洞１６内は大気状態になるが、やや特殊な
プロセスで行われる場合は、空洞１６内は真空状態にな
る。
る場合は、空洞１６内は大気状態になるが、やや特殊な
プロセスで行われる場合は、空洞１６内は真空状態にな
る。
【００７３】図１２のパワーＭＯＳＦＥＴによれば、基
本的には図１０のパワーＭＯＳＦＥＴと同様の効果（シ
リコン基板にかかる応力を抑制する）が得られるほか、
図１０のパワーＭＯＳＦＥＴと比べて、トレンチ内部に
空洞領域を残すので工程を簡略化することができる。
本的には図１０のパワーＭＯＳＦＥＴと同様の効果（シ
リコン基板にかかる応力を抑制する）が得られるほか、
図１０のパワーＭＯＳＦＥＴと比べて、トレンチ内部に
空洞領域を残すので工程を簡略化することができる。
【００７４】＜第３の実施形態に係るパワーＭＯＳＦＥ
Ｔおよびその製造方法＞図１３は、本発明の第３の実施
形態に係るパワーＭＯＳＦＥＴの一部を示す断面図であ
る。
Ｔおよびその製造方法＞図１３は、本発明の第３の実施
形態に係るパワーＭＯＳＦＥＴの一部を示す断面図であ
る。
【００７５】図１３のパワーＭＯＳＦＥＴは、第１の実
施形態のパワーＭＯＳＦＥＴと比べて、トレンチ分離領
域が異なり、その他は同じであるので、図１０中と同一
部分には同一符号を付してその説明を省略する。
施形態のパワーＭＯＳＦＥＴと比べて、トレンチ分離領
域が異なり、その他は同じであるので、図１０中と同一
部分には同一符号を付してその説明を省略する。
【００７６】図１３中のトレンチ分離領域は、トレンチ
の内面上に形成された熱酸化膜１３と、トレンチ内部に
空洞を残した状態で熱酸化膜上に形成された窒化膜１３
と、窒化膜１４で囲まれたトレンチ内部を充填した状態
で形成され、ボロンとリンがドープされた酸化膜（ＢＰ
ＳＧ膜）１７とからなることを特徴とする。
の内面上に形成された熱酸化膜１３と、トレンチ内部に
空洞を残した状態で熱酸化膜上に形成された窒化膜１３
と、窒化膜１４で囲まれたトレンチ内部を充填した状態
で形成され、ボロンとリンがドープされた酸化膜（ＢＰ
ＳＧ膜）１７とからなることを特徴とする。
【００７７】図１３中のトレンチ分離領域を形成する
際、第１の実施形態と同様に熱酸化膜１３と窒化膜１４
の膜厚比を保ちながら熱酸化膜１３と窒化膜１４をそれ
ぞれ薄く形成してＳｉ表面まで空洞領域を残す。この
後、空洞部を埋め戻すために、ＢＰＳＧ膜１７をＣＶＤ
法で堆積し、ＣＭＰまたはエッチングによりトレンチの
外部の不要な絶縁膜を除去する。
際、第１の実施形態と同様に熱酸化膜１３と窒化膜１４
の膜厚比を保ちながら熱酸化膜１３と窒化膜１４をそれ
ぞれ薄く形成してＳｉ表面まで空洞領域を残す。この
後、空洞部を埋め戻すために、ＢＰＳＧ膜１７をＣＶＤ
法で堆積し、ＣＭＰまたはエッチングによりトレンチの
外部の不要な絶縁膜を除去する。
【００７８】図１３のパワーＭＯＳＦＥＴによれば、基
本的には図１０のパワーＭＯＳＦＥＴと同様の効果を保
った（シリコン基板にかかる応力を抑制した）状態でＢ
ＰＳＧ膜１７を埋め戻すので、図１２のパワーＭＯＳＦ
ＥＴと比べて、シリコン基板の強度をより強く保つこと
ができる。
本的には図１０のパワーＭＯＳＦＥＴと同様の効果を保
った（シリコン基板にかかる応力を抑制した）状態でＢ
ＰＳＧ膜１７を埋め戻すので、図１２のパワーＭＯＳＦ
ＥＴと比べて、シリコン基板の強度をより強く保つこと
ができる。
【００７９】この際、ＢＰＳＧ膜１７は容易に厚膜化す
ることができるので、埋め戻しが容易となる。また、埋
め戻し以降の熱処理によってＢＰＳＧ膜１７から不純物
が染み出したとしても、窒化膜１４が不純物の侵入を防
ぐ。
ることができるので、埋め戻しが容易となる。また、埋
め戻し以降の熱処理によってＢＰＳＧ膜１７から不純物
が染み出したとしても、窒化膜１４が不純物の侵入を防
ぐ。
【００８０】＜第４の実施形態に係るパワーＭＯＳＦＥ
Ｔおよびその製造方法＞図１４は、本発明の第４の実施
形態に係るパワーＭＯＳＦＥＴの一部を示す断面図であ
る。
Ｔおよびその製造方法＞図１４は、本発明の第４の実施
形態に係るパワーＭＯＳＦＥＴの一部を示す断面図であ
る。
【００８１】図１４のパワーＭＯＳＦＥＴは、第２の実
施形態のパワーＭＯＳＦＥＴと比べて、トレンチ分離領
域が異なり、その他は同じであるので、図１２中と同一
部分には同一符号を付してその説明を省略する。
施形態のパワーＭＯＳＦＥＴと比べて、トレンチ分離領
域が異なり、その他は同じであるので、図１２中と同一
部分には同一符号を付してその説明を省略する。
【００８２】図１４中のトレンチ分離領域は、トレンチ
の内面上に形成された熱酸化膜１３と、熱酸化膜上に形
成された窒化膜１４と、トレンチ内部に空洞を残した状
態で窒化膜上に形成されたＢＰＳＧ膜１７と、トレンチ
内部で空洞の上面を塞ぐように形成された酸化膜１６か
らなることを特徴とする。この場合、Ｓｉ表面から１μ
ｍ以上深い位置までの領域にわたって酸化膜１６が形成
されている。
の内面上に形成された熱酸化膜１３と、熱酸化膜上に形
成された窒化膜１４と、トレンチ内部に空洞を残した状
態で窒化膜上に形成されたＢＰＳＧ膜１７と、トレンチ
内部で空洞の上面を塞ぐように形成された酸化膜１６か
らなることを特徴とする。この場合、Ｓｉ表面から１μ
ｍ以上深い位置までの領域にわたって酸化膜１６が形成
されている。
【００８３】図１４中のトレンチ分離領域を形成する
際、第１の実施形態と同様に熱酸化膜１３と窒化膜１４
の膜厚比を保ちながら熱酸化膜１３と窒化膜１４をそれ
ぞれ薄く形成してＳｉ表面まで空洞領域を残す。この
後、トレンチ内部にＳｉ表面まで空洞領域を残すよう
に、ＢＰＳＧ膜１７をＣＶＤ法で堆積し、ＣＭＰまたは
エッチングによりトレンチの外部の不要な絶縁膜を除去
する。さらに、空洞領域をシリコン基板表面に露出させ
ないように空洞部表面を埋め戻す。この際、シリコン表
面から１μｍ以上深い位置までの領域にわたって酸化膜
１６を形成する、つまり、シリコン表面から１μｍ以上
深い位置から下方に空洞領域を存在させるように空洞領
域表面に蓋をする。
際、第１の実施形態と同様に熱酸化膜１３と窒化膜１４
の膜厚比を保ちながら熱酸化膜１３と窒化膜１４をそれ
ぞれ薄く形成してＳｉ表面まで空洞領域を残す。この
後、トレンチ内部にＳｉ表面まで空洞領域を残すよう
に、ＢＰＳＧ膜１７をＣＶＤ法で堆積し、ＣＭＰまたは
エッチングによりトレンチの外部の不要な絶縁膜を除去
する。さらに、空洞領域をシリコン基板表面に露出させ
ないように空洞部表面を埋め戻す。この際、シリコン表
面から１μｍ以上深い位置までの領域にわたって酸化膜
１６を形成する、つまり、シリコン表面から１μｍ以上
深い位置から下方に空洞領域を存在させるように空洞領
域表面に蓋をする。
【００８４】図１４のパワーＭＯＳＦＥＴによれば、基
本的には、図１２のパワーＭＯＳＦＥＴと同様の効果
（シリコン基板にかかる応力を抑制する、工程を簡略化
する、トレンチ内に汚染物質が侵入することを防ぐ）お
よび図１３のパワーＭＯＳＦＥＴと同様の効果（埋め戻
し以降の熱処理によってＢＰＳＧ膜１７から不純物が染
み出したとしても、窒化膜１４が不純物の侵入を防ぐ）
が得られる。
本的には、図１２のパワーＭＯＳＦＥＴと同様の効果
（シリコン基板にかかる応力を抑制する、工程を簡略化
する、トレンチ内に汚染物質が侵入することを防ぐ）お
よび図１３のパワーＭＯＳＦＥＴと同様の効果（埋め戻
し以降の熱処理によってＢＰＳＧ膜１７から不純物が染
み出したとしても、窒化膜１４が不純物の侵入を防ぐ）
が得られる。
【００８５】＜第５の実施形態に係るパワーＭＯＳＦＥ
Ｔ＞図１５は、本発明の第５の実施形態に係るパワーＭ
ＯＳＦＥＴの一部を示す断面図である。
Ｔ＞図１５は、本発明の第５の実施形態に係るパワーＭ
ＯＳＦＥＴの一部を示す断面図である。
【００８６】図１５のパワーＭＯＳＦＥＴは、第１の実
施形態のパワーＭＯＳＦＥＴと比べて、トレンチ分離領
域が異なり、その他は同じであるので、図１０中と同一
部分には同一符号を付してその説明を省略する。
施形態のパワーＭＯＳＦＥＴと比べて、トレンチ分離領
域が異なり、その他は同じであるので、図１０中と同一
部分には同一符号を付してその説明を省略する。
【００８７】図１５中のトレンチ分離領域は、トレンチ
内部を充填した状態で形成されたシリコン２０からなる
ことを特徴とする。
内部を充填した状態で形成されたシリコン２０からなる
ことを特徴とする。
【００８８】図１５のパワーＭＯＳＦＥＴによれば、ト
レンチ内部をシリコン基板１１と同じシリコン（シリコ
ン層）２０で埋め戻しており、このシリコン層２０はｎ
型ピラー領域５およびｐ型ピラー領域４と熱膨張係数が
等しい。そのため、図１０のパワーＭＯＳＦＥＴのよう
にトレンチの内部全体を酸化膜１３と窒化膜１４で埋め
込んだ場合に比べて、素子分離後に熱工程を経てもトレ
ンチ下のシリコン基板部分に大きな熱応力はかからな
い。これにより、シリコン基板部分に結晶欠陥が発生し
てリーク電流が増加するなどの不都合を防止することが
できる。
レンチ内部をシリコン基板１１と同じシリコン（シリコ
ン層）２０で埋め戻しており、このシリコン層２０はｎ
型ピラー領域５およびｐ型ピラー領域４と熱膨張係数が
等しい。そのため、図１０のパワーＭＯＳＦＥＴのよう
にトレンチの内部全体を酸化膜１３と窒化膜１４で埋め
込んだ場合に比べて、素子分離後に熱工程を経てもトレ
ンチ下のシリコン基板部分に大きな熱応力はかからな
い。これにより、シリコン基板部分に結晶欠陥が発生し
てリーク電流が増加するなどの不都合を防止することが
できる。
【００８９】＜第６の実施形態に係るパワーＭＯＳＦＥ
Ｔ＞図１６は、本発明の第６の実施形態に係るパワーＭ
ＯＳＦＥＴの一部を示す断面図である。
Ｔ＞図１６は、本発明の第６の実施形態に係るパワーＭ
ＯＳＦＥＴの一部を示す断面図である。
【００９０】図１６のパワーＭＯＳＦＥＴは、第５の実
施形態のパワーＭＯＳＦＥＴと比べて、トレンチ分離領
域が異なり、その他は同じであるので、図１５中と同一
部分には同一符号を付してその説明を省略する。
施形態のパワーＭＯＳＦＥＴと比べて、トレンチ分離領
域が異なり、その他は同じであるので、図１５中と同一
部分には同一符号を付してその説明を省略する。
【００９１】図１６中のトレンチ分離領域は、トレンチ
の内面上に膜状に形成されたシリコン（シリコン膜）２
１と、トレンチ内部に空洞１６を残した状態で空洞の上
面を塞ぐように形成された酸化膜２２からなることを特
徴とする。この場合、Ｓｉ表面から１μｍ以上深い位置
までの領域にわたって酸化膜２２が形成されている。
の内面上に膜状に形成されたシリコン（シリコン膜）２
１と、トレンチ内部に空洞１６を残した状態で空洞の上
面を塞ぐように形成された酸化膜２２からなることを特
徴とする。この場合、Ｓｉ表面から１μｍ以上深い位置
までの領域にわたって酸化膜２２が形成されている。
【００９２】図１６のパワーＭＯＳＦＥＴによれば、ト
レンチ内部に空洞領域が存在しても、基本的には、図１
５のパワーＭＯＳＦＥＴと同様の効果が得られる。ま
た、空洞の上面を塞ぐように、シリコン表面から１μｍ
以上深い位置までの領域にわたって酸化膜２２が形成さ
れているので、図１２のパワーＭＯＳＦＥＴと同様に、
後で二重拡散型ＭＯＳＦＥＴを形成する間に付加される
熱処理に十分耐えることができる。
レンチ内部に空洞領域が存在しても、基本的には、図１
５のパワーＭＯＳＦＥＴと同様の効果が得られる。ま
た、空洞の上面を塞ぐように、シリコン表面から１μｍ
以上深い位置までの領域にわたって酸化膜２２が形成さ
れているので、図１２のパワーＭＯＳＦＥＴと同様に、
後で二重拡散型ＭＯＳＦＥＴを形成する間に付加される
熱処理に十分耐えることができる。
【００９３】＜第５および第６の実施形態における数値
例＞パワーＭＯＳＦＥＴのドレイン・ソース間逆方向耐
圧を安定に確保するためには、Ｎピラー領域５／Ｐピラ
ー領域４／Ｎピラー領域５の不純物量が等しくバランス
がとれていることが理想であるが、前記分離領域内にお
けるシリコン層２０あるいはシリコン膜２１に含まれる
不純物がピラー領域に拡散された時にピラー領域の不純
物量のバランスを崩し、耐圧の劣化をまねくおそれがあ
る。
例＞パワーＭＯＳＦＥＴのドレイン・ソース間逆方向耐
圧を安定に確保するためには、Ｎピラー領域５／Ｐピラ
ー領域４／Ｎピラー領域５の不純物量が等しくバランス
がとれていることが理想であるが、前記分離領域内にお
けるシリコン層２０あるいはシリコン膜２１に含まれる
不純物がピラー領域に拡散された時にピラー領域の不純
物量のバランスを崩し、耐圧の劣化をまねくおそれがあ
る。
【００９４】そこで、シリコン層２０あるいはシリコン
膜２１に含まれる不純物量をピラー領域の不純物量の１
／１０以下にすることにより、ピラー領域の不純物量の
バランスの崩れを±１０％以内に収めることが可能にな
り、耐圧の劣化を抑制することができる。
膜２１に含まれる不純物量をピラー領域の不純物量の１
／１０以下にすることにより、ピラー領域の不純物量の
バランスの崩れを±１０％以内に収めることが可能にな
り、耐圧の劣化を抑制することができる。
【００９５】＜第７の実施形態に係るパワーＭＯＳＦＥ
Ｔ＞第７の実施形態に係るパワーＭＯＳＦＥＴは、図１
５を参照して前述した第５の実施形態のパワーＭＯＳＦ
ＥＴにおけるトレンチ分離領域のシリコン層２０が、外
部から供給されてトレンチ内部に埋め込まれた多孔質シ
リカに変更されている点が異なり、その他は同じであ
る。
Ｔ＞第７の実施形態に係るパワーＭＯＳＦＥＴは、図１
５を参照して前述した第５の実施形態のパワーＭＯＳＦ
ＥＴにおけるトレンチ分離領域のシリコン層２０が、外
部から供給されてトレンチ内部に埋め込まれた多孔質シ
リカに変更されている点が異なり、その他は同じであ
る。
【００９６】このようなパワーＭＯＳＦＥＴによれば、
トレンチ内部を多孔質シリカで埋め戻しており、多孔質
シリカはＳｉＯ2 膜に比べて低誘電率であるので、ＭＯ
ＳＦＥＴのゲート・ドレイン間の低容量化を実現するこ
とができ、ＭＯＳＦＥＴの動作速度の向上を図ることが
できる。また、多孔質シリカは、トレンチ内面との接触
面積が少ないので、シリコン基板にかかる応力を抑制す
ることができる。
トレンチ内部を多孔質シリカで埋め戻しており、多孔質
シリカはＳｉＯ2 膜に比べて低誘電率であるので、ＭＯ
ＳＦＥＴのゲート・ドレイン間の低容量化を実現するこ
とができ、ＭＯＳＦＥＴの動作速度の向上を図ることが
できる。また、多孔質シリカは、トレンチ内面との接触
面積が少ないので、シリコン基板にかかる応力を抑制す
ることができる。
【００９７】なお、前記多孔質シリカの相互間に酸化膜
系材料を介在させることにより、粒子を安定させること
ができ、脆弱な粒子間結合に起因するダストの発生を抑
制することが可能になる。
系材料を介在させることにより、粒子を安定させること
ができ、脆弱な粒子間結合に起因するダストの発生を抑
制することが可能になる。
【００９８】＜第７の実施形態の変形例１に係るパワー
ＭＯＳＦＥＴ＞第７の実施形態において、トレンチ内部
に酸化膜（図示せず）を介して多孔質シリカが埋め込ま
れた場合でも、第７の実施形態に準じた効果が得られ
る。
ＭＯＳＦＥＴ＞第７の実施形態において、トレンチ内部
に酸化膜（図示せず）を介して多孔質シリカが埋め込ま
れた場合でも、第７の実施形態に準じた効果が得られ
る。
【００９９】＜第７の実施形態の変形例２に係るパワー
ＭＯＳＦＥＴ＞第７の実施形態またはその変形例１にお
いて、前記多孔質シリカが熱処理によって溶融された酸
化物として埋め込まれた場合でも、第７の実施形態に準
じた効果が得られる。
ＭＯＳＦＥＴ＞第７の実施形態またはその変形例１にお
いて、前記多孔質シリカが熱処理によって溶融された酸
化物として埋め込まれた場合でも、第７の実施形態に準
じた効果が得られる。
【０１００】＜第７の実施形態の変形例３に係るパワー
ＭＯＳＦＥＴ＞第７の実施形態の変形例３に係るパワー
ＭＯＳＦＥＴは、図１５を参照して前述した第５の実施
形態のパワーＭＯＳＦＥＴにおけるトレンチ分離領域の
シリコン層２０が、外部から供給されてトレンチ内部に
埋め込まれた粒状の酸化物に変更されている点が異な
り、その他は同じである。
ＭＯＳＦＥＴ＞第７の実施形態の変形例３に係るパワー
ＭＯＳＦＥＴは、図１５を参照して前述した第５の実施
形態のパワーＭＯＳＦＥＴにおけるトレンチ分離領域の
シリコン層２０が、外部から供給されてトレンチ内部に
埋め込まれた粒状の酸化物に変更されている点が異な
り、その他は同じである。
【０１０１】ここで、粒状の酸化物は、例えば半導体装
置の製造に際して研磨工程で研磨材として用いられるシ
リカ（Ｓｉ０2 ）、チタニア（ＴｉＯ2 ）、ジルコニア
（ＺｒＯ2 ）、アルミナ（ＡｌＯ2 ）、シリコンカーバ
イト（ＳｉＣ）のいずれか１つである。
置の製造に際して研磨工程で研磨材として用いられるシ
リカ（Ｓｉ０2 ）、チタニア（ＴｉＯ2 ）、ジルコニア
（ＺｒＯ2 ）、アルミナ（ＡｌＯ2 ）、シリコンカーバ
イト（ＳｉＣ）のいずれか１つである。
【０１０２】このようなパワーＭＯＳＦＥＴによれば、
トレンチ内部を粒状の酸化物で埋め戻しており、他の酸
化膜やシリコンで空洞の内部が埋め込まれる場合よりも
埋め戻しが簡単になり、埋め戻し工程を簡略化すること
ができる。
トレンチ内部を粒状の酸化物で埋め戻しており、他の酸
化膜やシリコンで空洞の内部が埋め込まれる場合よりも
埋め戻しが簡単になり、埋め戻し工程を簡略化すること
ができる。
【０１０３】なお、前記粒状の酸化物の相互間に酸化膜
系材料を介在させることにより、粒子を安定させること
ができ、脆弱な粒子間結合に起因するダストの発生を抑
制することが可能になる。
系材料を介在させることにより、粒子を安定させること
ができ、脆弱な粒子間結合に起因するダストの発生を抑
制することが可能になる。
【０１０４】＜第７の実施形態の変形例４に係るパワー
ＭＯＳＦＥＴ＞第７の実施形態の変形例３において、ト
レンチ内部に酸化膜（図示せず）を介して粒状の酸化物
が埋め込まれた場合でも、第７の実施形態の変形例３に
準じた効果が得られる。
ＭＯＳＦＥＴ＞第７の実施形態の変形例３において、ト
レンチ内部に酸化膜（図示せず）を介して粒状の酸化物
が埋め込まれた場合でも、第７の実施形態の変形例３に
準じた効果が得られる。
【０１０５】＜第８の実施形態に係るパワーＭＯＳＦＥ
Ｔ＞図１７は、本発明の第８の実施形態に係るパワーＭ
ＯＳＦＥＴの一部を示す断面図である。
Ｔ＞図１７は、本発明の第８の実施形態に係るパワーＭ
ＯＳＦＥＴの一部を示す断面図である。
【０１０６】図１７のパワーＭＯＳＦＥＴは、図１４を
参照して前述した第４の実施形態のパワーＭＯＳＦＥＴ
と比べて、トレンチ分離領域が異なり、その他は同じで
あるので、図１４中と同一部分には同一符号を付してそ
の説明を省略する。
参照して前述した第４の実施形態のパワーＭＯＳＦＥＴ
と比べて、トレンチ分離領域が異なり、その他は同じで
あるので、図１４中と同一部分には同一符号を付してそ
の説明を省略する。
【０１０７】図１７中のトレンチ分離領域は、トレンチ
の内面（底面および側面）に、第１の実施形態と同様に
酸化膜１３と窒化膜１４の膜厚比を保ちながらトレンチ
内部に空洞を残した状態で形成された第１の酸化膜（熱
酸化膜）１３および窒化膜１４と、外部から供給されて
空洞の内部に埋め込まれた粒状の酸化物２３と、トレン
チ内部で粒状の酸化物２３および窒化膜１４の上面を塞
ぐように形成された第２の酸化膜（キャップ絶縁膜）２
５からなる点が異なる。
の内面（底面および側面）に、第１の実施形態と同様に
酸化膜１３と窒化膜１４の膜厚比を保ちながらトレンチ
内部に空洞を残した状態で形成された第１の酸化膜（熱
酸化膜）１３および窒化膜１４と、外部から供給されて
空洞の内部に埋め込まれた粒状の酸化物２３と、トレン
チ内部で粒状の酸化物２３および窒化膜１４の上面を塞
ぐように形成された第２の酸化膜（キャップ絶縁膜）２
５からなる点が異なる。
【０１０８】ここで、粒状の酸化物２３は、前述したよ
うなシリカ（Ｓｉ０2 ）、チタニア（ＴｉＯ2 ）、ジル
コニア（ＺｒＯ2 ）、アルミナ（ＡｌＯ2 ）、シリコン
カーバイト（ＳｉＣ）のいずれか１つである。
うなシリカ（Ｓｉ０2 ）、チタニア（ＴｉＯ2 ）、ジル
コニア（ＺｒＯ2 ）、アルミナ（ＡｌＯ2 ）、シリコン
カーバイト（ＳｉＣ）のいずれか１つである。
【０１０９】図１７のパワーＭＯＳＦＥＴによれば、外
部から供給された粒状の酸化物２３が空洞の内部に埋め
込まれているので、空洞の内部が他の酸化膜やシリコン
で埋め込まれる場合に比べて、埋め戻し工程を簡略化す
ることができる。
部から供給された粒状の酸化物２３が空洞の内部に埋め
込まれているので、空洞の内部が他の酸化膜やシリコン
で埋め込まれる場合に比べて、埋め戻し工程を簡略化す
ることができる。
【０１１０】なお、粒状の酸化物２３を埋め戻す前に、
トレンチ内に酸化膜１３および窒化膜１４が存在してい
ても、酸化膜１３および窒化膜１４の膜厚比が前記した
ようなシリコン基板にかかる応力を抑制できる範囲であ
れば良好な特性が得られる。
トレンチ内に酸化膜１３および窒化膜１４が存在してい
ても、酸化膜１３および窒化膜１４の膜厚比が前記した
ようなシリコン基板にかかる応力を抑制できる範囲であ
れば良好な特性が得られる。
【０１１１】＜第８の実施形態の変形例１に係るパワー
ＭＯＳＦＥＴ＞第８の実施形態において、トレンチ内部
に空洞を残した状態で窒化膜１４上にさらにＢＰＳＧ膜
（図示せず）が形成され、この空洞に粒状の酸化物が埋
め込まれた場合でも、第８の実施形態に準じた効果が得
られる。
ＭＯＳＦＥＴ＞第８の実施形態において、トレンチ内部
に空洞を残した状態で窒化膜１４上にさらにＢＰＳＧ膜
（図示せず）が形成され、この空洞に粒状の酸化物が埋
め込まれた場合でも、第８の実施形態に準じた効果が得
られる。
【０１１２】＜第８の実施形態の変形例２に係るパワー
ＭＯＳＦＥＴ＞第８の実施形態の変形例２に係るパワー
ＭＯＳＦＥＴは、図１７を参照して前述した第８の実施
形態のパワーＭＯＳＦＥＴにおける粒状の酸化物２３に
代えて多孔質シリカが用いられている点が異なる。
ＭＯＳＦＥＴ＞第８の実施形態の変形例２に係るパワー
ＭＯＳＦＥＴは、図１７を参照して前述した第８の実施
形態のパワーＭＯＳＦＥＴにおける粒状の酸化物２３に
代えて多孔質シリカが用いられている点が異なる。
【０１１３】このようなパワーＭＯＳＦＥＴによれば、
外部から供給された多孔質シリカが空洞の内部に埋め込
まれており、多孔質シリカはＳｉＯ2 膜に比べて低誘電
率であるので、ＭＯＳＦＥＴの低容量化を実現すること
ができる。また、図１３のパワーＭＯＳＦＥＴのように
空洞の内部がＢＰＳＧ膜の堆積により埋め込まれる場合
と比べて、埋め戻し工程を簡略化することができる。
外部から供給された多孔質シリカが空洞の内部に埋め込
まれており、多孔質シリカはＳｉＯ2 膜に比べて低誘電
率であるので、ＭＯＳＦＥＴの低容量化を実現すること
ができる。また、図１３のパワーＭＯＳＦＥＴのように
空洞の内部がＢＰＳＧ膜の堆積により埋め込まれる場合
と比べて、埋め戻し工程を簡略化することができる。
【０１１４】なお、多孔質シリカを埋め戻す前に、トレ
ンチ内に酸化膜１３および窒化膜１４が存在していて
も、酸化膜１３および窒化膜１４の膜厚比が前記したよ
うなシリコン基板にかかる応力を抑制できる範囲であれ
ば良好な特性が得られる。
ンチ内に酸化膜１３および窒化膜１４が存在していて
も、酸化膜１３および窒化膜１４の膜厚比が前記したよ
うなシリコン基板にかかる応力を抑制できる範囲であれ
ば良好な特性が得られる。
【０１１５】＜第８の実施形態の変形例３に係るパワー
ＭＯＳＦＥＴ＞第８の実施形態において、窒化膜１４上
にさらにＢＰＳＧ膜（図示せず）がトレンチ内部に空洞
を残した状態で形成され、この空洞に多孔質シリカが埋
め込まれた場合でも、第８の実施形態の変形例２に準じ
た効果が得られる。
ＭＯＳＦＥＴ＞第８の実施形態において、窒化膜１４上
にさらにＢＰＳＧ膜（図示せず）がトレンチ内部に空洞
を残した状態で形成され、この空洞に多孔質シリカが埋
め込まれた場合でも、第８の実施形態の変形例２に準じ
た効果が得られる。
【０１１６】＜第８の実施形態の変形例４に係るパワー
ＭＯＳＦＥＴ＞第８の実施形態の変形例２または変形例
３において、多孔質シリカが熱処理によって溶融された
酸化物として埋め込まれた場合でも、第８の実施形態の
変形例２または変形例３に準じた効果が得られる。
ＭＯＳＦＥＴ＞第８の実施形態の変形例２または変形例
３において、多孔質シリカが熱処理によって溶融された
酸化物として埋め込まれた場合でも、第８の実施形態の
変形例２または変形例３に準じた効果が得られる。
【０１１７】＜分離領域内に窒化膜とＢＰＳＧ膜を有す
る実施形態における数値例＞前記各実施形態のうち、分
離領域内においてシリコン酸化膜および窒化膜の内側に
ＢＰＳＧ膜を有する場合に、窒化膜中における不純物拡
散は、シリコン酸化膜中における不純物拡散と比較して
極めて遅いので、ＢＰＳＧ膜からの不純物の染み出しは
窒化膜中で留まる。
る実施形態における数値例＞前記各実施形態のうち、分
離領域内においてシリコン酸化膜および窒化膜の内側に
ＢＰＳＧ膜を有する場合に、窒化膜中における不純物拡
散は、シリコン酸化膜中における不純物拡散と比較して
極めて遅いので、ＢＰＳＧ膜からの不純物の染み出しは
窒化膜中で留まる。
【０１１８】例えばシリコン基板上にシリコン酸化膜を
介してＢＰＳＧ膜を堆積して熱拡散を行った場合のシリ
コン基板表面のボロン濃度、リン濃度と比較して、シリ
コン基板上にシリコン酸化膜および例えば２０ｎｍの厚
さの窒化膜を介してＢＰＳＧ膜を堆積して熱拡散を行っ
た場合のシリコン基板表面のボロン濃度は２／１００、
リン濃度は４／１０００であった。
介してＢＰＳＧ膜を堆積して熱拡散を行った場合のシリ
コン基板表面のボロン濃度、リン濃度と比較して、シリ
コン基板上にシリコン酸化膜および例えば２０ｎｍの厚
さの窒化膜を介してＢＰＳＧ膜を堆積して熱拡散を行っ
た場合のシリコン基板表面のボロン濃度は２／１００、
リン濃度は４／１０００であった。
【０１１９】このことから、前記窒化膜の厚さを２０ｎ
ｍ以上にすることにより、ＢＰＳＧ膜からの不純物の染
み出しをブロックし、ピラー領域における不純物量のバ
ランスを保つことができ、パワーＭＯＳＦＥＴのドレイ
ン・ソース間逆方向耐圧を安定に確保することが可能に
なる。
ｍ以上にすることにより、ＢＰＳＧ膜からの不純物の染
み出しをブロックし、ピラー領域における不純物量のバ
ランスを保つことができ、パワーＭＯＳＦＥＴのドレイ
ン・ソース間逆方向耐圧を安定に確保することが可能に
なる。
【０１２０】なお、本願発明は、上記各実施形態に限定
されるものではなく、例えばチャネルタイプはｎタイプ
ではなく、ｐタイプであっても良い。さらにパワーＭＯ
Ｓトランジスタとその制御回路や保護回路などの他の回
路を同一チップ内に形成しても良い。
されるものではなく、例えばチャネルタイプはｎタイプ
ではなく、ｐタイプであっても良い。さらにパワーＭＯ
Ｓトランジスタとその制御回路や保護回路などの他の回
路を同一チップ内に形成しても良い。
【０１２１】さらに、上記実施形態には種々の段階の発
明が含まれており、開示される複数の構成要件における
適宜な組合せにより種々の発明が抽出され得る。例え
ば、実施形態に示される全構成要件から幾つかの構成要
件が削除されても、発明が解決しようとする課題を解決
できる場合には、この構成要件が削除された構成が発明
として抽出され得る。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施できる。
明が含まれており、開示される複数の構成要件における
適宜な組合せにより種々の発明が抽出され得る。例え
ば、実施形態に示される全構成要件から幾つかの構成要
件が削除されても、発明が解決しようとする課題を解決
できる場合には、この構成要件が削除された構成が発明
として抽出され得る。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施できる。
【０１２２】
【発明の効果】上述したように本発明によれば、低オン
抵抗化および高耐圧化の両立が可能であり、かつ工程数
の大幅な増加を招かずに製造することができるパワーＭ
ＩＳＦＥＴを備え、基板にかかる応力を抑制し得るトレ
ンチ分離構造を有する半導体装置を実現できるようにな
る。
抵抗化および高耐圧化の両立が可能であり、かつ工程数
の大幅な増加を招かずに製造することができるパワーＭ
ＩＳＦＥＴを備え、基板にかかる応力を抑制し得るトレ
ンチ分離構造を有する半導体装置を実現できるようにな
る。
【図１】本発明に係る半導体装置の製造工程の一部を示
す断面図。
す断面図。
【図２】図１の工程に続く工程を示す断面図。
【図３】図２の工程に続く工程を示す断面図。
【図４】図３の工程に続く工程を示す断面図。
【図５】図４の工程に続く工程を示す断面図。
【図６】図５の工程に続く工程を示す断面図。
【図７】図１〜図６に示した工程においてｎ+ 型ソース
拡散層までを形成した段階の断面構造の一例を示す斜視
図。
拡散層までを形成した段階の断面構造の一例を示す斜視
図。
【図８】図１〜図６に示した工程においてｎ+ 型ソース
拡散層までを形成した段階の断面構造の他の例を示す斜
視図。
拡散層までを形成した段階の断面構造の他の例を示す斜
視図。
【図９】図６に示した工程の変形例を示す断面図。
【図１０】図１〜図６に示した工程により製造された第
１の実施形態に係るパワーＭＯＳＦＥＴの一部（３つの
ユニットセル）を示す断面図。
１の実施形態に係るパワーＭＯＳＦＥＴの一部（３つの
ユニットセル）を示す断面図。
【図１１】図１０中のトレンチ領域の絶縁物であるＳｉ
Ｏ2 膜とＳｉＮ膜の膜厚比に対するシリコン基板の反り
量の一例を示す特性図。
Ｏ2 膜とＳｉＮ膜の膜厚比に対するシリコン基板の反り
量の一例を示す特性図。
【図１２】本発明の第２の実施形態に係るパワーＭＯＳ
ＦＥＴの一部を示す断面図。
ＦＥＴの一部を示す断面図。
【図１３】本発明の第３の実施形態に係るパワーＭＯＳ
ＦＥＴの一部を示す断面図。
ＦＥＴの一部を示す断面図。
【図１４】本発明の第４の実施形態に係るパワーＭＯＳ
ＦＥＴの一部を示す断面図。
ＦＥＴの一部を示す断面図。
【図１５】本発明の第５の実施形態に係るパワーＭＯＳ
ＦＥＴの一部を示す断面図。
ＦＥＴの一部を示す断面図。
【図１６】本発明の第６の実施形態に係るパワーＭＯＳ
ＦＥＴの一部を示す断面図。
ＦＥＴの一部を示す断面図。
【図１７】本発明の第８の実施形態に係るパワーＭＯＳ
ＦＥＴの一部を示す断面図。
ＦＥＴの一部を示す断面図。
【図１８】従来のＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造を
有するパワーＭＯＳＦＥＴの素子部の一部を概略的に示
す断面図。
有するパワーＭＯＳＦＥＴの素子部の一部を概略的に示
す断面図。
１…Ｎ++型基板（シリコン基板）、
４…Ｐピラー領域、
５…Ｎピラー領域、
７…Ｐベース領域、
８…Ｎ+ ソース領域、
９…ゲート絶縁膜（ＳｉＯ2 膜）、
１０…ゲート電極（ポリシリコンあるいは金属シリサイ
ドあるいは金属）、 １３…熱酸化膜（ＳｉＯ2 膜）、 １４…窒化膜（ＳｉＮ膜）。
ドあるいは金属）、 １３…熱酸化膜（ＳｉＯ2 膜）、 １４…窒化膜（ＳｉＮ膜）。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 ６５８Ｆ
６５８Ｇ
６５８Ｅ
(72)発明者 奥村 秀樹
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
(72)発明者 小林 仁
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
(72)発明者 相田 聡
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
(72)発明者 泉沢 優
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
(72)発明者 大澤 明彦
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
Claims (28)
- 【請求項１】 複数のパワーＭＯＳＦＥＴセルの共通ド
レインとなる第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の半導体層
と、 前記第１導電型の半導体層中に選択的にそれぞれ縦方向
に形成され、第２導電型の半導体領域の両側面をそれぞ
れ第１導電型の半導体領域で挟むように形成された断面
短冊状の複数のピラー領域と、 前記各ピラー領域における第２導電型の半導体領域の上
部表面に形成され、前記第２導電型の半導体よりも高不
純物濃度を有する第２導電型のベース層と、 前記ベース層の表面に選択的に形成された第１導電型の
ソース拡散層と、 前記ソース拡散層と前記ピラー領域における第１導電型
の半導体領域とで挟まれた前記ベース層上に形成された
ゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記各ピラー領域の相互間で前記第１導電型の半導体層
の表面から前記半導体基板に達するように形成されたト
レンチの内部に形成され、ピラー領域相互間を絶縁分離
する分離領域とを具備し、 前記分離領域は、前記トレンチの内面上に形成された酸
化膜と、前記酸化膜で囲まれたトレンチ内部を充填した
状態で形成された窒化膜とからなり、前記酸化膜と窒化
膜の膜厚比が２：１〜５：１の範囲で形成されているこ
とを特徴とする半導体装置。 - 【請求項２】 複数のパワーＭＯＳＦＥＴセルの共通ド
レインとなる第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の半導体層
と、 前記第１導電型の半導体層中に選択的にそれぞれ縦方向
に形成され、第２導電型の半導体領域の両側面をそれぞ
れ第１導電型の半導体領域で挟むように形成された断面
短冊状の複数のピラー領域と、 前記各ピラー領域における第２導電型の半導体領域の上
部表面に形成され、前記第２導電型の半導体よりも高不
純物濃度を有する第２導電型のベース層と、 前記ベース層の表面に選択的に形成された第１導電型の
ソース拡散層と、 前記ソース拡散層と前記ピラー領域における第１導電型
の半導体領域とで挟まれた前記ベース層上に形成された
ゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記各ピラー領域の相互間で前記第１導電型の半導体層
の表面から前記半導体基板に達するように形成されたト
レンチの内部に形成され、ピラー領域相互間を絶縁分離
する分離領域とを具備し、 前記分離領域は、前記トレンチの内面上に形成された第
１の酸化膜と、前記トレンチ内部に空洞を残した状態で
前記酸化膜上に形成された窒化膜と、前記トレンチ内部
で前記空洞の上面を塞ぐように形成された第２の酸化膜
からなることを特徴とする半導体装置。 - 【請求項３】 複数のパワーＭＯＳＦＥＴセルの共通ド
レインとなる第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の半導体層
と、 前記第１導電型の半導体層中に選択的にそれぞれ縦方向
に形成され、第２導電型の半導体領域の両側面をそれぞ
れ第１導電型の半導体領域で挟むように形成された断面
短冊状の複数のピラー領域と、 前記各ピラー領域における第２導電型の半導体領域の上
部表面に形成され、前記第２導電型の半導体よりも高不
純物濃度を有する第２導電型のベース層と、 前記ベース層の表面に選択的に形成された第１導電型の
ソース拡散層と、 前記ソース拡散層と前記ピラー領域における第１導電型
の半導体領域とで挟まれた前記ベース層上に形成された
ゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記各ピラー領域の相互間で前記第１導電型の半導体層
の表面から前記半導体基板に達するように形成されたト
レンチの内部に形成され、ピラー領域相互間を絶縁分離
する分離領域とを具備し、 前記分離領域は、前記トレンチの内面上に形成された熱
酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記
窒化膜で囲まれたトレンチ内部を充填した状態で形成さ
れ、ボロンとリンがドープされた酸化膜とからなること
を特徴とする半導体装置。 - 【請求項４】 複数のパワーＭＯＳＦＥＴセルの共通ド
レインとなる第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の半導体層
と、 前記第１導電型の半導体層中に選択的にそれぞれ縦方向
に形成され、第２導電型の半導体領域の両側面をそれぞ
れ第１導電型の半導体領域で挟むように形成された断面
短冊状の複数のピラー領域と、 前記各ピラー領域における第２導電型の半導体領域の上
部表面に形成され、前記第２導電型の半導体よりも高不
純物濃度を有する第２導電型のベース層と、 前記ベース層の表面に選択的に形成された第１導電型の
ソース拡散層と、 前記ソース拡散層と前記ピラー領域における第１導電型
の半導体領域とで挟まれた前記ベース層上に形成された
ゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記各ピラー領域の相互間で前記第１導電型の半導体層
の表面から前記半導体基板に達するように形成されたト
レンチの内部に形成され、ピラー領域相互間を絶縁分離
する分離領域とを具備し、 前記分離領域は、前記トレンチの内面上に形成された熱
酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記
トレンチ内部に空洞を残した状態で前記窒化膜上に形成
され、ボロンとリンがドープされた酸化膜と、前記トレ
ンチ内部で前記空洞の上面を塞ぐように形成された酸化
膜からなることを特徴とする半導体装置。 - 【請求項５】 複数のパワーＭＯＳＦＥＴセルの共通ド
レインとなる第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の半導体層
と、 前記第１導電型の半導体層中に選択的にそれぞれ縦方向
に形成され、第２導電型の半導体領域の両側面をそれぞ
れ第１導電型の半導体領域で挟むように形成された断面
短冊状の複数のピラー領域と、 前記各ピラー領域における第２導電型の半導体領域の上
部表面に形成され、前記第２導電型の半導体よりも高不
純物濃度を有する第２導電型のベース層と、 前記ベース層の表面に選択的に形成された第１導電型の
ソース拡散層と、 前記ソース拡散層と前記ピラー領域における第１導電型
の半導体領域とで挟まれた前記ベース層上に形成された
ゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記各ピラー領域の相互間で前記第１導電型の半導体層
の表面から前記半導体基板に達するように形成されたト
レンチの内部に形成され、ピラー領域相互間を絶縁分離
する分離領域とを具備し、 前記分離領域は、前記トレンチ内部を充填した状態で形
成されたシリコンからなることを特徴とする半導体装
置。 - 【請求項６】 複数のパワーＭＯＳＦＥＴセルの共通ド
レインとなる第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の半導体層
と、 前記第１導電型の半導体層中に選択的にそれぞれ縦方向
に形成され、第２導電型の半導体領域の両側面をそれぞ
れ第１導電型の半導体領域で挟むように形成された断面
短冊状の複数のピラー領域と、 前記各ピラー領域における第２導電型の半導体領域の上
部表面に形成され、前記第２導電型の半導体よりも高不
純物濃度を有する第２導電型のベース層と、 前記ベース層の表面に選択的に形成された第１導電型の
ソース拡散層と、 前記ソース拡散層と前記ピラー領域における第１導電型
の半導体領域とで挟まれた前記ベース層上に形成された
ゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記各ピラー領域の相互間で前記第１導電型の半導体層
の表面から前記半導体基板に達するように形成されたト
レンチの内部に形成され、ピラー領域相互間を絶縁分離
する分離領域とを具備し、 前記分離領域は、前記トレンチの内面上に膜状に形成さ
れたシリコンと、前記トレンチ内部に空洞を残した状態
で空洞の上面を塞ぐように形成された酸化膜からなるこ
とを特徴とする半導体装置。 - 【請求項７】 複数のパワーＭＯＳＦＥＴセルの共通ド
レインとなる第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の半導体層
と、 前記第１導電型の半導体層中に選択的にそれぞれ縦方向
に形成され、第２導電型の半導体領域の両側面をそれぞ
れ第１導電型の半導体領域で挟むように形成された断面
短冊状の複数のピラー領域と、 前記各ピラー領域における第２導電型の半導体領域の上
部表面に形成され、前記第２導電型の半導体よりも高不
純物濃度を有する第２導電型のベース層と、 前記ベース層の表面に選択的に形成された第１導電型の
ソース拡散層と、 前記ソース拡散層と前記ピラー領域における第１導電型
の半導体領域とで挟まれた前記ベース層上に形成された
ゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記各ピラー領域の相互間で前記第１導電型の半導体層
の表面から前記半導体基板に達するように形成されたト
レンチの内部に形成され、ピラー領域相互間を絶縁分離
する分離領域とを具備し、 前記分離領域は、前記トレンチ内部に埋め込まれた多孔
質シリカからなることを特徴とする半導体装置。 - 【請求項８】 複数のパワーＭＯＳＦＥＴセルの共通ド
レインとなる第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の半導体層
と、 前記第１導電型の半導体層中に選択的にそれぞれ縦方向
に形成され、第２導電型の半導体領域の両側面をそれぞ
れ第１導電型の半導体領域で挟むように形成された断面
短冊状の複数のピラー領域と、 前記各ピラー領域における第２導電型の半導体領域の上
部表面に形成され、前記第２導電型の半導体よりも高不
純物濃度を有する第２導電型のベース層と、 前記ベース層の表面に選択的に形成された第１導電型の
ソース拡散層と、 前記ソース拡散層と前記ピラー領域における第１導電型
の半導体領域とで挟まれた前記ベース層上に形成された
ゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記各ピラー領域の相互間で前記第１導電型の半導体層
の表面から前記半導体基板に達するように形成されたト
レンチの内部に形成され、ピラー領域相互間を絶縁分離
する分離領域とを具備し、 前記分離領域は、前記トレンチ内部に埋め込まれた粒状
の酸化物からなることを特徴とする半導体装置。 - 【請求項９】 複数のパワーＭＯＳＦＥＴセルの共通ド
レインとなる第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の半導体層
と、 前記第１導電型の半導体層中に選択的にそれぞれ縦方向
に形成され、第２導電型の半導体領域の両側面をそれぞ
れ第１導電型の半導体領域で挟むように形成された断面
短冊状の複数のピラー領域と、 前記各ピラー領域における第２導電型の半導体領域の上
部表面に形成され、前記第２導電型の半導体よりも高不
純物濃度を有する第２導電型のベース層と、 前記ベース層の表面に選択的に形成された第１導電型の
ソース拡散層と、 前記ソース拡散層と前記ピラー領域における第１導電型
の半導体領域とで挟まれた前記ベース層上に形成された
ゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記各ピラー領域の相互間で前記第１導電型の半導体層
の表面から前記半導体基板に達するように形成されたト
レンチの内部に形成され、ピラー領域相互間を絶縁分離
する分離領域とを具備し、 前記分離領域は、前記トレンチの内面上に形成された熱
酸化膜と、前記熱酸化膜で囲まれたトレンチ内部に埋め
込まれた多孔質シリカからなることを特徴とする半導体
装置。 - 【請求項１０】 複数のパワーＭＯＳＦＥＴセルの共通
ドレインとなる第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の半導体層
と、 前記第１導電型の半導体層中に選択的にそれぞれ縦方向
に形成され、第２導電型の半導体領域の両側面をそれぞ
れ第１導電型の半導体領域で挟むように形成された断面
短冊状の複数のピラー領域と、 前記各ピラー領域における第２導電型の半導体領域の上
部表面に形成され、前記第２導電型の半導体よりも高不
純物濃度を有する第２導電型のベース層と、 前記ベース層の表面に選択的に形成された第１導電型の
ソース拡散層と、 前記ソース拡散層と前記ピラー領域における第１導電型
の半導体領域とで挟まれた前記ベース層上に形成された
ゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記各ピラー領域の相互間で前記第１導電型の半導体層
の表面から前記半導体基板に達するように形成されたト
レンチの内部に形成され、ピラー領域相互間を絶縁分離
する分離領域とを具備し、 前記分離領域は、前記トレンチの内面上に形成された熱
酸化膜と、前記熱酸化膜で囲まれたトレンチ内部に埋め
込まれた粒状の酸化物からなることを特徴とする半導体
装置。 - 【請求項１１】 複数のパワーＭＯＳＦＥＴセルの共通
ドレインとなる第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の半導体層
と、 前記第１導電型の半導体層中に選択的にそれぞれ縦方向
に形成され、第２導電型の半導体領域の両側面をそれぞ
れ第１導電型の半導体領域で挟むように形成された断面
短冊状の複数のピラー領域と、 前記各ピラー領域における第２導電型の半導体領域の上
部表面に形成され、前記第２導電型の半導体よりも高不
純物濃度を有する第２導電型のベース層と、 前記ベース層の表面に選択的に形成された第１導電型の
ソース拡散層と、 前記ソース拡散層と前記ピラー領域における第１導電型
の半導体領域とで挟まれた前記ベース層上に形成された
ゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記各ピラー領域の相互間で前記第１導電型の半導体層
の表面から前記半導体基板に達するように形成されたト
レンチの内部に形成され、ピラー領域相互間を絶縁分離
する分離領域とを具備し、 前記分離領域は、前記トレンチの内面上に形成された熱
酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記
窒化膜で囲まれたトレンチ内部に埋め込まれた多孔質シ
リカと、前記トレンチ内部で前記多孔質シリカおよび窒
化膜の上面を塞ぐように形成されたキャップ絶縁膜から
なることを特徴とする半導体装置。 - 【請求項１２】 複数のパワーＭＯＳＦＥＴセルの共通
ドレインとなる第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の半導体層
と、 前記第１導電型の半導体層中に選択的にそれぞれ縦方向
に形成され、第２導電型の半導体領域の両側面をそれぞ
れ第１導電型の半導体領域で挟むように形成された断面
短冊状の複数のピラー領域と、 前記各ピラー領域における第２導電型の半導体領域の上
部表面に形成され、前記第２導電型の半導体よりも高不
純物濃度を有する第２導電型のベース層と、 前記ベース層の表面に選択的に形成された第１導電型の
ソース拡散層と、 前記ソース拡散層と前記ピラー領域における第１導電型
の半導体領域とで挟まれた前記ベース層上に形成された
ゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記各ピラー領域の相互間で前記第１導電型の半導体層
の表面から前記半導体基板に達するように形成されたト
レンチの内部に形成され、ピラー領域相互間を絶縁分離
する分離領域とを具備し、 前記分離領域は、前記トレンチの内面上に形成された熱
酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記
窒化膜で囲まれたトレンチ内部に埋め込まれた粒状の酸
化物と、前記トレンチ内部で前記粒状の酸化物および窒
化膜の上面を塞ぐように形成されたキャップ絶縁膜から
なることを特徴とする半導体装置。 - 【請求項１３】 複数のパワーＭＯＳＦＥＴセルの共通
ドレインとなる第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の半導体層
と、 前記第１導電型の半導体層中に選択的にそれぞれ縦方向
に形成され、第２導電型の半導体領域の両側面をそれぞ
れ第１導電型の半導体領域で挟むように形成された断面
短冊状の複数のピラー領域と、 前記各ピラー領域における第２導電型の半導体領域の上
部表面に形成され、前記第２導電型の半導体よりも高不
純物濃度を有する第２導電型のベース層と、 前記ベース層の表面に選択的に形成された第１導電型の
ソース拡散層と、 前記ソース拡散層と前記ピラー領域における第１導電型
の半導体領域とで挟まれた前記ベース層上に形成された
ゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記各ピラー領域の相互間で前記第１導電型の半導体層
の表面から前記半導体基板に達するように形成されたト
レンチの内部に形成され、ピラー領域相互間を絶縁分離
する分離領域とを具備し、 前記分離領域は、前記トレンチの内面上に形成された熱
酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記
窒化膜上に形成されたＢＰＳＧ膜と、前記ＢＰＳＧ膜で
囲まれたトレンチ内部に埋め込まれた多孔質シリカから
なることを特徴とする半導体装置。 - 【請求項１４】 複数のパワーＭＯＳＦＥＴセルの共通
ドレインとなる第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の半導体層
と、 前記第１導電型の半導体層中に選択的にそれぞれ縦方向
に形成され、第２導電型の半導体領域の両側面をそれぞ
れ第１導電型の半導体領域で挟むように形成された断面
短冊状の複数のピラー領域と、 前記各ピラー領域における第２導電型の半導体領域の上
部表面に形成され、前記第２導電型の半導体よりも高不
純物濃度を有する第２導電型のベース層と、 前記ベース層の表面に選択的に形成された第１導電型の
ソース拡散層と、 前記ソース拡散層と前記ピラー領域における第１導電型
の半導体領域とで挟まれた前記ベース層上に形成された
ゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記各ピラー領域の相互間で前記第１導電型の半導体層
の表面から前記半導体基板に達するように形成されたト
レンチの内部に形成され、ピラー領域相互間を絶縁分離
する分離領域とを具備し、 前記分離領域は、前記トレンチの内面上に形成された熱
酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記
窒化膜上に形成されたＢＰＳＧ膜と、前記ＢＰＳＧ膜で
囲まれたトレンチ内部に埋め込まれた粒状の酸化物から
なることを特徴とする半導体装置。 - 【請求項１５】 複数のパワーＭＯＳＦＥＴセルの共通
ドレインとなる第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の半導体層
と、 前記第１導電型の半導体層中に選択的にそれぞれ縦方向
に形成され、第２導電型の半導体領域の両側面をそれぞ
れ第１導電型の半導体領域で挟むように形成された断面
短冊状の複数のピラー領域と、 前記各ピラー領域における第２導電型の半導体領域の上
部表面に形成され、前記第２導電型の半導体よりも高不
純物濃度を有する第２導電型のベース層と、 前記ベース層の表面に選択的に形成された第１導電型の
ソース拡散層と、 前記ソース拡散層と前記ピラー領域における第１導電型
の半導体領域とで挟まれた前記ベース層上に形成された
ゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記各ピラー領域の相互間で前記第１導電型の半導体層
の表面から前記半導体基板に達するように形成されたト
レンチの内部に形成され、ピラー領域相互間を絶縁分離
する分離領域とを具備し、 前記分離領域は、多孔質シリカが熱処理によって溶融さ
れた酸化物からなることを特徴とする半導体装置。 - 【請求項１６】 複数のパワーＭＯＳＦＥＴセルの共通
ドレインとなる第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の半導体層
と、 前記第１導電型の半導体層中に選択的にそれぞれ縦方向
に形成され、第２導電型の半導体領域の両側面をそれぞ
れ第１導電型の半導体領域で挟むように形成された断面
短冊状の複数のピラー領域と、 前記各ピラー領域における第２導電型の半導体領域の上
部表面に形成され、前記第２導電型の半導体よりも高不
純物濃度を有する第２導電型のベース層と、 前記ベース層の表面に選択的に形成された第１導電型の
ソース拡散層と、 前記ソース拡散層と前記ピラー領域における第１導電型
の半導体領域とで挟まれた前記ベース層上に形成された
ゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記各ピラー領域の相互間で前記第１導電型の半導体層
の表面から前記半導体基板に達するように形成されたト
レンチの内部に形成され、ピラー領域相互間を絶縁分離
する分離領域とを具備し、 前記分離領域は、トレンチの内面上に形成された熱酸化
膜と、前記熱酸化膜で囲まれたトレンチ内部に埋め込ま
れた多孔質シリカが熱処理によって溶融された酸化物か
らなることを特徴とする半導体装置。 - 【請求項１７】 複数のパワーＭＯＳＦＥＴセルの共通
ドレインとなる第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の半導体層
と、 前記第１導電型の半導体層中に選択的にそれぞれ縦方向
に形成され、第２導電型の半導体領域の両側面をそれぞ
れ第１導電型の半導体領域で挟むように形成された断面
短冊状の複数のピラー領域と、 前記各ピラー領域における第２導電型の半導体領域の上
部表面に形成され、前記第２導電型の半導体よりも高不
純物濃度を有する第２導電型のベース層と、 前記ベース層の表面に選択的に形成された第１導電型の
ソース拡散層と、 前記ソース拡散層と前記ピラー領域における第１導電型
の半導体領域とで挟まれた前記ベース層上に形成された
ゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記各ピラー領域の相互間で前記第１導電型の半導体層
の表面から前記半導体基板に達するように形成されたト
レンチの内部に形成され、ピラー領域相互間を絶縁分離
する分離領域とを具備し、 前記分離領域は、前記トレンチの内面上に形成された熱
酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記
窒化膜で囲まれたトレンチ内部に埋め込まれた多孔質シ
リカが熱処理によって溶融された酸化物からなることを
特徴とする半導体装置。 - 【請求項１８】 複数のパワーＭＯＳＦＥＴセルの共通
ドレインとなる第１導電型の半導体基板と、 前記半導体基板上に形成された第１導電型の半導体層
と、 前記第１導電型の半導体層中に選択的にそれぞれ縦方向
に形成され、第２導電型の半導体領域の両側面をそれぞ
れ第１導電型の半導体領域で挟むように形成された断面
短冊状の複数のピラー領域と、 前記各ピラー領域における第２導電型の半導体領域の上
部表面に形成され、前記第２導電型の半導体よりも高不
純物濃度を有する第２導電型のベース層と、 前記ベース層の表面に選択的に形成された第１導電型の
ソース拡散層と、 前記ソース拡散層と前記ピラー領域における第１導電型
の半導体領域とで挟まれた前記ベース層上に形成された
ゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記各ピラー領域の相互間で前記第１導電型の半導体層
の表面から前記半導体基板に達するように形成されたト
レンチの内部に形成され、ピラー領域相互間を絶縁分離
する分離領域とを具備し、 前記分離領域は、前記トレンチの内面上に形成された熱
酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記
窒化膜上に形成されたＢＰＳＧ膜と、前記ＢＰＳＧ膜で
囲まれたトレンチ内部に埋め込まれた多孔質シリカが熱
処理によって溶融された酸化物からなることを特徴とす
る半導体装置。 - 【請求項１９】 前記第１の酸化膜と窒化膜の膜厚比が
２：１〜５：１の範囲で形成されていることを特徴とす
る請求項２、３、４、１１、１２、１３、１４、１７、
１８のいずれか１つに記載の半導体装置。 - 【請求項２０】 前記空洞は、前記トレンチ内部で前記
第１導電型の半導体層の表面から１μｍ以上低い領域か
ら下側に存在することを特徴とする請求項２、４、６の
いずれか１つに記載の半導体装置。 - 【請求項２１】 前記空洞は、大気状態であることを特
徴とする請求項２、４、６のいずれか１つに記載の半導
体装置。 - 【請求項２２】 前記空洞は、真空状態であることを特
徴とする請求項２、４、６のいずれか１つに記載の半導
体装置。 - 【請求項２３】 前記粒状の酸化物は、シリカ（Ｓｉ０
2 ）、チタニア（ＴｉＯ2 ）、ジルコニア（Ｚｒ
Ｏ2 ）、アルミナ（ＡｌＯ2 ）、シリコンカーバイト
（ＳｉＣ）のいずれか１つであることを特徴とする請求
項８、１０、１２、１４のいずれか１つに記載の半導体
装置。 - 【請求項２４】 前記シリコンの不純物量が前記ピラー
領域の不純物量の１／１０以下であることを特徴とする
請求項５または６記載の半導体装置。 - 【請求項２５】 前記多孔質シリカの相互間には酸化膜
系材料が介在していることを特徴とする請求項７、９、
１１、１３、１５、１６、１７、１８のいずれか１つに
記載の半導体装置。 - 【請求項２６】 前記粒状の酸化物の相互間には酸化膜
系材料が介在していることを特徴とする請求項８、１
０、１２、１４のいずれか１つに記載の半導体装置。 - 【請求項２７】 前記窒化膜の厚さが２０ｎｍ以上であ
ることを特徴とする請求項４、１３、１４、１８のいず
れか１つに記載の半導体装置。 - 【請求項２８】 前記第１の酸化膜と窒化膜の膜厚比が
２：１〜５：１の範囲で形成されており、かつ、前記窒
化膜の厚さが２０ｎｍ以上であることを特徴とする請求
項４、１３、１４、１８のいずれか１つに記載の半導体
装置。
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