KR20060048998A - 반도체 장치 및 그 제조 방법 - Google Patents

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마사루 타카이시
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로무 가부시키가이샤
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Abstract

본 발명은 반도체 기판에 형성된 제1 도전형의 드레인 영역과, 이 드레인 영역상에 설치되고 상기 드레인 영역에 이르는 요소(凹所)가 형성된 소자 형성 영역과, 상기 요소내에 배치된 게이트 전극과, 상기 소자 형성 영역내에 배치되고 상기 요소가 관통하는 제1 도전형의 드리프트층, 및 상기 드리프트층에 접하는 동시에 제2 도전형의 리서프(resurf)층을 상기 반도체 기판상에 교대로 배치하여 형성된 슈퍼 정션(super junction) 구조부와, 상기 소자 형성 영역에 있어서, 상기 드리프트층에 접하도록 상기 슈퍼 정션 구조부상에 배치되고, 상기 요소가 관통하고, 게이트 절연막을 통하여 상기 게이트 전극에 대향하는 상기 제2 도전형의 베이스 영역을 포함하는 반도체 장치이다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 제1 실시형태에 관한 반도체 장치의 구조를 나타내는 도해적인 단면도.
도 2는 본 발명의 제2 실시형태에 관한 반도체 장치의 구조를 나타내는 도해적인 단면도.
도 3a 내지 도 3h는 도 2의 반도체 장치의 제조 방법을 설명하기 위한 도해적인 단면도.
도 4는 슈퍼 정션 구조(super junction)를 갖는 종래의 반도체 장치의 도해적인 단면도.
본 발명은 이른바 슈퍼 정션(super junction) 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
MOS 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor;MOS FET)가 형성된 반도체 장치에 있어서 내압의 향상이 시도되고 있 다.
도 4는 MOS FET이 형성된 종래의 반도체 장치의 도해적인 단면도이다.
N++형의 반도체 기판(51)의 위에는 N형의 드리프트층(N형 필러(pillar)층)(52) 및 P형의 리서프(resurf)층(P형 필러층)(53)을 포함하는 반도체층(54)이 형성되어 있다. 드리프트층(52)과 리서프층(53)은 반도체 기판(51)에 평행한 방향으로 교대로 배치되어 있어서, 이른바 슈퍼 정션 구조를 형성하고 있다.
반도체층(54)을 그 두께 방향으로 관통하고, 반도체 기판(51)과 반도체층(54)과의 계면에 이르는 깊이를 갖는 복수의 트렌치(55)가 형성되어 있다. 이 복수의 트렌치(55)는 반도체 기판(51)에 거의 수직인 내측벽을 각각 갖고 있으며, 거의 등간격으로 서로 평행하게 형성되어 있다. 트렌치(55)의 내벽은 산화막(63)으로 덮여 있으며, 그 내부는 폴리 실리콘이나 유전체 등으로 이루어지는 매입층(64)으로 메워져 있다.
드리프트층(52)은 트렌치(55)에 따라서 배치되어 있다. 리서프층(53)은 인접하는 2개의 트렌치(55)의 내측벽에 각각 따르는 한 쌍의 드리프트층(52)의 사이에 배치되어 있다.
드리프트층(52)의 위에는 N형 영역(56)이 형성되어 있다. 리서프층(53)의 위에는 N형 영역(56)과 접하도록 P형의 베이스 영역(57)이 형성되어 있다. 베이스 영역(57)의 표층부에는 N형의 소스 영역(58)이 형성되어 있다.
절연막(59)을 사이에 두고, N형 영역(56)과 소스 영역(58)과의 사이에 있는 베이스 영역(57) 및 그 근방에 대향하도록, 게이트 전극(60)이 배치되어 있다. 또, 소스 영역(58) 및 베이스 영역(57)에는 소스 전극(61)이 전기 접속되어 있다. 반도체 기판(51)의 이면(게이트 전극(60)이나 소스 전극(61)이 형성되어 있는 면과는 반대측인 면)에는 드레인 전극(62)이 형성되어 있다.
이 반도체 장치는 소스 전극(61) 및 드레인 전극(62)의 한 쪽과 외부 부하가 접속된 상태에서, 소스 전극(61) 및 드레인 전극(62)의 다른 쪽과 외부 부하와의 사이에, 전원에 의해 일정한 전압이 인가된 상태로 사용된다. 이 인가되는 전압은 리서프층(53) 및 드리프트층(52)에 의해 형성되는 PN 접합에 대하여 역바이어스를 부여한다.
이 상태에서, 게이트 전극(60)을 적당한 전위로 함으로써, N형 영역(56)과 소스 영역(58)과의 사이의 베이스 영역(57)에 있어서, 절연막(59)과의 계면 근방에 채널이 형성된다. 또, 리서프층(53) 및 드리프트층(52)에 의해 형성되는 PN 접합에는 외부 부하와 MOS FET의 온 저항으로 분압한 역바이어스가 걸리지만, 이로 인해 생기는 공핍층의 퍼짐은 적으며, 드리프트층(52)에는 캐리어(전자)의 경로가 남겨진다.
이로 인해, 드레인 전극(62)으로부터 반도체 기판(51), 드리프트층(52), N형 영역(56), 베이스 영역(57)의 절연막(59)과의 계면 근방(채널), 및 소스 영역(58)을 거쳐서, 소스 전극(61)으로 전류가 흐른다. 이 반도체 장치는 이른바, 평면(planar)형의 구조를 갖고 있으며, 채널 부근에서 전류는 반도체 기판(51)에 평행한 방향으로 흐른다.
다음에, 이 MOS FET이 오프 상태일 때, 즉 게이트 전극(60)이 상기의 적당한 전위로 되지 않고 채널이 형성되어 있지 않을 때에 대하여 설명한다. 이 경우, MOS FET에는 전류가 흐르지 않으므로, 드리프트층(52)과 리서프층(53)에 의해 형성되는 PN 접합에는 전원 전압이 그대로 역바이어스로서 인가되는 것으로 된다. 그 때문에, 드리프트층(52)과 리서프층(53)과의 계면 S에서부터 드리프트층(52) 및 리서프층(53)으로 공핍층이 신속하게 퍼지고, 드리프트층(52) 및 리서프층(53)은 완전하게 공핍화한다. 이로 인해, 드리프트층(52)에 불순물을 고농도로 도핑하여 온 저항의 저감을 도모하는 동시에, 양호한 내압 특성(예를 들면, 2OOV)을 아울러 가질 수 있다.
이 반도체 장치의 제조 공정에 있어서, 드리프트층(52)은 트렌치(55)의 내벽면에 불순물을 주입함으로써 형성된다. 트렌치(55)는 드리프트층(52)을 형성하기 위해서만 사용되고 있어서 유효하게 사용되고 있지 않았다.
이러한 반도체 장치는 일본 특개 20O3-46O82호 공보에 개시되어 있다.
그러나, 이러한 평면형의 반도체 장치는 소자의 미세화가 곤란하고, 또 그 때문에, 단위 면적당의 채널이 형성되는 영역을 크게 할 수 없기 때문에, 실제로는 온 저항을 그다지 낮게 할 수 없다.
본 발명의 목적은 소자의 미세화가 가능함과 동시에, 온 저항을 저감할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 반도체 장치는 반도체 기판에 형성된 제1 도전형의 드레인 영역과, 이 드레인 영역상에 설치되고 상기 드레인 영역에 이르는 요소(凹所)가 형성된 소자 형성 영역과, 상기 요소내에 배치된 게이트 전극과, 이 게이트 전극과 상기 요소의 내벽면과의 사이에 개재된 게이트 절연막과, 상기 소자 형성 영역내에 배치되고, 상기 요소가 관통하는 제1 도전형의 드리프트층, 및 이 드리프트층에 접하는 동시에 상기 제1 도전형과는 다른 제2 도전형의 리서프층을 상기 반도체 기판상에 교대로 배치하여 형성된 슈퍼 정션 구조부와, 상기 소자 형성 영역에 있어서 상기 드리프트층에 접하도록 상기 슈퍼 정션 구조부상에 배치되고, 상기 요소가 관통하고, 상기 게이트 절연막을 통하여 상기 게이트 전극에 대향하는 상기 제2 도전형의 베이스 영역과, 상기 소자 형성 영역에 있어서 상기 베이스 영역상에 형성되고, 상기 요소가 관통하는 소스 영역을 포함한다.
본 발명에 의하면, 게이트 전극은 요소의 내부에 배치되어 있다. 드레인 영역(드리프트층)과 소스 영역과의 사이에 소정의 전압이 인가되고, 게이트 전극이 소정의 전위로 되면, 베이스 영역에 있어서 절연막과의 계면 근방에 채널이 형성된다. 이로 인해, 전류는 반도체 기판(드레인 영역), 드리프트층, 베이스 영역의 절연막과의 계면 근방(채널), 및 소스 영역과 이어지는 도전 경로를 흐른다. 채널 부근에서 전류는 드리프트층, 베이스 영역, 및 소스 영역의 배열 방향, 즉 요소의 깊이 방향(반도체 기판에 수직인 방향)으로 흐른다.
또, 이 반도체 장치의 제조 공정에 있어서, 드리프트층은 요소의 내벽면에 제1 도전형의 불순물 이온을 도입하여 형성할 수 있다. 이와 같이 하여 형성된 반 도체 장치에 있어서, 드리프트층(슈퍼 정션 구조)을 형성하기 위한 요소에 게이트 전극이 배치되어 있다. 이로 인해, 드리프트층, 베이스 영역, 소스 영역, 게이트 절연막, 및 게이트 전극에 의해 구성되는 소자(예를 들면, MOS FET)의 미세화를 도모할 수 있다.
또, 이 소자를 미세화함으로써, 반도체 기판의 단위 면적당의 채널이 형성되는 영역을 많게 하여 온 저항의 저감을 도모할 수 있다.
한편, 이 반도체 장치는 드리프트층 및 리서프층에 의해 형성되는 슈퍼 정션 구조부를 갖고 있다. 게이트 전극이 상기 소정의 전위로 되어 있지 않을 때에, 드리프트층과 리서프층과에 의해 형성되는 PN 접합에 대하여 역바이어스가 큰 전압이 인가되면, 드리프트층과 리서프층과의 계면(이하, 단순하게 「계면」이라 함)으로부터 드리프트층 및 리서프층안으로 공핍층이 신속하게 퍼져서, 드리프트층 및 리서프층은 완전하게 공핍화된다. 이로 인해, 이 반도체 장치는 높은 내압(예를 들면, 80V 내지 30OV)을 갖는 것이 가능하다. 즉, 드리프트층의 불순물 농도를 높게 하여 온 저항의 저감을 도모하면서, 드리프트층의 완전 공핍화에 의하여 내압을 높게 할 수 있다.
드레인 영역은 반도체 기판 자체이어도 된다. 게이트 전극은, 예를 들면 불순물의 도입에 의해 도전화(저저항화)된 폴리 실리콘으로 이루어지는 것으로 할 수 있다. 또한, 게이트 전극은 금속 재료로 이루어져 있어도 되고, 폴리 실리콘과 금속 재료 양 쪽을 포함해도 된다.
요소의 내부는 게이트 전극으로 거의 완전히 채워져 있어도 된다. 이 경우, 반도체 기판에 휨이 생기는 것을 경감할 수 있다.
슈퍼 정션 구조를 형성하기 위한 요소의 깊이는, 예를 들면 40㎛ 정도로 된다. 한편, 채널이 형성되는 베이스 영역은, 예를 들면 반도체층의 표층부(예를 들면, 표면으로부터 1㎛ 정도 두께의 영역)에 형성된다. 게이트 전극은 베이스 영역에 대향하도록 설치되어 있으면 좋기 때문에, 요소내의 상부에만 배치되어 있으면 되고, 요소내가 모두 게이트 전극으로 채워져 있을 필요는 없다.
본 발명의 반도체 장치는 상기 요소내에 있어서, 상기 게이트 전극보다 저(底)부측에 배치된 폴리 실리콘으로 이루어지는 충전재와, 상기 요소의 내벽면에 있어서 상기 베이스 영역의 상기 게이트 전극과의 대향부보다 저부측의 영역에 피착하여 형성되고, 상기 게이트 절연막보다 두께가 두꺼운 절연막을 추가로 포함해도 된다.
이 구성에 의하면, 요소의 내부에는 충전재와 게이트 전극이 배치되어 있으므로, 반도체 기판에 휨이 생기는 것을 경감할 수 있다. 요소의 내부는 충전재와 게이트 전극에 의해 거의 완전히 메워져 있는 것이 바람직하다. 이 경우, 반도체 기판에 휨이 생기는 것을 효과적으로 경감할 수 있다.
충전재는 폴리 실리콘으로 이루어져 있어도 되고, 금속 재료로 이루어져 있어도 되고, 절연물(예를 들면 산화 실리콘)으로 이루어져 있어도 되고, 폴리 실리콘, 금속 재료 및 절연물에서 선택되는 2종 이상으로 이루어져 있어도 된다. 충전재가 폴리 실리콘으로 이루어지는 경우, 요소내는 예를 들면 CVD(Chemical Vapor Deposition)법에 의해 충전재로 용이하게 메울 수 있다.
게이트 절연막을 얇게 함으로써, 디바이스의 고속화 및 저소비 전력화를 도모할 수 있다. 한편, 요소의 저부에 있는 절연막을 두껍게 함으로써, 요소내와 반도체 기판(및 드리프트층)과의 사이의 내압을 높게 할 수 있다.
본 발명의 반도체 장치의 제조 방법은 반도체 기판상에 형성된 제1 도전형의 드레인 영역상에 상기 제1 도전형의 드리프트층, 및 상기 제1 도전형과는 다른 제2 도전형의 리서프층을 상기 반도체 기판상에 교대로 배치하여 슈퍼 정션 구조부를 형성한 소자 형성 영역을 갖는 반도체 장치의 제조 방법에 있어서, 상기 드레인 영역의 위에 상기 제2 도전형의 반도체층을 형성하는 공정과, 이 반도체층을 관통하여 상기 드레인 영역에 이르는 요소를 형성하는 공정과, 상기 요소의 내벽면에 노출한 상기 반도체층에 상기 제1 도전형의 불순물을 도입하여 상기 요소의 내벽면에 따르는 상기 드리프트층을 형성하고, 상기 반도체층의 해당 드리프트층에 접하는 영역을 상기 리서프층으로 하는 공정과, 상기 반도체층의 표면으로부터 상기 제2 도전형의 불순물을 도입하여 상기 반도체층의 표층부에 상기 요소의 내벽면으로의 노출부를 갖는 상기 제2 도전형의 베이스 영역을 형성하는 공정과, 상기 요소의 가장자리부에서 상기 베이스 영역의 표층부에 상기 제1 도전형의 불순물을 도입하고, 상기 요소의 내벽면에 노출하는 상기 제1 도전형의 소스 영역을 형성하는 공정과, 상기 요소의 내벽면에 절연막을 형성하는 공정과, 상기 절연막이 형성된 상기 요소내에 있어서 상기 베이스 영역의 상기 노출부보다 깊어지도록 미리 정해진 소정 깊이까지의 저부 영역에 충전재를 충전하는 공정과, 상기 충전재를 마스크로 하여 상기 절연막을 제거하는 제거 공정과, 이 제거 공정에 의해서 노출한 상기 요소의 내 벽면의 노출 표면에서 상기 베이스 영역의 상기 노출부에 대응하는 영역에 상기 절연막보다 얇은 게이트 절연막을 형성하는 공정과, 상기 요소의 내부에 상기 게이트 절연막을 사이에 두고 상기 베이스 영역의 노출부에 대향해야 할 게이트 전극을 형성하는 공정을 포함한다.
이 제조 방법에 의해, 상기 반도체 장치를 제조할 수 있다.
본 발명에 의하면, 반도체층을 관통하는 요소의 내벽면에 제1 도전형의 불순물을 도입하여 드리프트층이 형성된다. 리서프층은 반도체층 가운데, 드리프트층(및 베이스 영역 및 소스 영역)의 잔여 영역으로 이루어진다. 또, 드리프트층이 형성된 후, 이 요소내에 게이트 전극이 형성된다. 이와 같이, 이 제조 방법에 의해, 드리프트층(슈퍼 정션 구조)을 형성하기 위한 요소를 적극적으로 이용하여 게이트 구조를 형성할 수 있다.
반도체층을 형성하는 공정은, 예를 들면 에피텍셜층을 형성하는 공정을 포함해도 된다.
베이스 영역이나 소스 영역은 게이트 절연막이나 게이트 전극을 형성하기 전에 형성되어도 되고, 게이트 전극을 형성한 후에 형성되어도 된다. 즉, 베이스 영역에 대하여 요소 내벽면으로의 노출부는 게이트 절연막이나 게이트 전극이 형성된 요소 내벽면에 나타나고 있는 부분을 포함하는 것으로 한다. 동일하게, 소스 영역에 대하여 요소의 내벽면에 노출하는 것은 게이트 절연막이나 게이트 전극이 형성된 요소의 내벽면에 나타나는 것을 포함하는 것으로 한다.
충전재를 충전하는 공정은 베이스 영역을 형성하는 공정 이전에 실시되어도 되고, 베이스 영역을 형성하는 공정 이후에 실시되어도 된다. 즉, 충전재를 충전할 때에, 베이스 영역은 형성되어 있지 않아도 좋다.
게이트 절연막과 절연막(게이트 절연막보다 두께가 두꺼운 절연막)은 개별적으로 형성된다. 또, 게이트 절연막이 형성될 때에, 절연막은 충전재에 의해 덮여져 있다. 따라서, 절연막의 형성 두께와 게이트 절연막의 형성 두께를 독립적으로 제어할 수 있다. 이로 인해, 절연막의 두께가 게이트 절연막의 두께보다 두꺼운 반도체 장치를 제조할 수 있다.
절연막 및 게이트 절연막을 형성하는 공정에 있어서, 충전재는 절연막이 제거되는 영역을 규제하는 마스크의 역할을 완수함으로써, 절연막의 형성 영역(잔부의 영역)을 규제하는 역할을 완수하는 동시에, 게이트 절연막의 형성 영역을 규제하는 역할을 완수한다. 따라서, 요소내에 있어서 충전재를 적당한 깊이 영역에 형성함으로써, 절연막 및 게이트 절연막을 소정의 영역에 형성할 수 있다.
상기 절연막을 형성하는 공정은 상기 요소의 내벽면을 열산화시켜서 상기 절연막을 형성하는 공정을 포함해도 되고, 상기 게이트 절연막을 형성하는 공정은 상기 요소의 내벽면을 열산화시켜서 상기 게이트 절연막을 형성하는 공정을 포함해도 된다. 이러한 경우, 열산화의 조건, 예를 들면 가열 온도나 가열 시간 등을 제어함으로써, 절연막이나 게이트 절연막의 두께를 제어할 수 있다.
충전재는 요소내에 있어서, 요소의 깊이 방향에 관하여 베이스 영역의 노출부(요소의 내벽면에 나타나는 부분)보다 깊어지도록 미리 정해진 소정 깊이까지의 저부 영역에 형성되므로, 게이트 절연막을 형성하는 공정 이후에, 요소내의 상부에 는 베이스 영역에 대응하는 영역에 대향하는 공소(空所)가 형성된다.
상기 게이트 전극을 형성하는 공정은 상기 게이트 절연막을 형성하는 공정 이후에, 상기 요소내의 공소에 게이트 전극을 구성하는 재료를 공급하는 공정을 포함하는 것으로 할 수 있다. 이로 인해, 게이트 절연막을 사이에 두고 베이스 영역의 전면에 대향하는 게이트 전극이 형성된다.
충전재는, 예를 들면 폴리 실리콘으로 이루어지는 것으로 할 수 있다. 이 경우, CVD법 등에 의해 어스펙트(aspect)비가 큰(예를 들면, 폭이 2㎛ 정도에 대하여 깊이가 40㎛ 정도의)요소에도 충전재를 양호하게(조밀하게) 매립할 수 있다. 또한, 게이트 전극은 금속 재료로 이루어져 있어도 되고, 폴리 실리콘과 금속 재료 양 쪽을 포함하고 있어도 된다.
상기 충전재를 충전하는 공정은 상기 요소내에서 상기 소정 깊이보다 위까지 상기 충전재를 채우는 충전재 공급 공정과, 이 충전재 공급 공정 이후에, 상기 충전재를 상기 소정 깊이까지 에치백하는 공정을 포함해도 된다.
이 구성에 의하면, 에치백 두께를 제어함으로써, 충전재의 상면(에치백면)의 위치가 소정 깊이로 되도록 할 수 있다.
게이트 절연막 형성시에, 충전재의 위에도 절연막이 형성되어도 된다. 이 경우, 게이트 전극과 베이스 영역과의 사이의 게이트 절연막에 가세하여, 게이트 전극과 충전재와의 사이에도 절연막이 형성된 반도체 장치를 얻을 수 있다.
충전재가 폴리 실리콘으로 이루어지는 경우, 충전재를 용이하게 에치백 할 수 있다.
상기 베이스 영역을 형성하는 공정은 상기 요소의 내벽면에 상기 제2 도전형의 불순물 이온을 주입하는 공정을 포함해도 된다.
본 발명에 있어서의 상술한, 또는 또다른 목적, 특징 및, 효과는 첨부한 도면을 참조하여 다음에 기술하는 실시형태의 설명에 의해 밝혀진다.
도 1은 본 발명의 제1 실시형태에 관한 반도체 장치의 구조를 나타내는 도해적인 단면도이다. 이 반도체 장치(1)는 실리콘 기판(2)상에 MOS FET이 형성되게 된다.
드레인 영역을 이루는 P+형의 실리콘 기판(2)의 위에는 MOS FET(소자)가 형성된 소자 형성 영역(3)이 설치되어 있다. 소자 형성 영역(3)을 관통하여 실리콘 기판(2)의 표층부에 이르는 복수의 트렌치(4)가 형성되어 있다. 각 트렌치(4)는 실리콘 기판(2)에 거의 수직인 내측벽을 각각 갖고 있으며, 도 1의 지면에 수직인 방향으로 늘어나고 있다. 즉, 각 트렌치(4)의 길이 방향은 도 1의 지면에 수직인 방향으로 있으며, 각 트렌치(4)의 폭 방향은 도 1의 지면에 평행 또한 실리콘 기판(2)에 평행한 방향으로 있다.
트렌치(4)의 폭은 예를 들면 2㎛ 정도이며, 트렌치(4)의 깊이는 예를 들면 40㎛ 정도이다. 인접하는 2개의 트렌치(4)의 갭(인접하는 2개의 트렌치(4)에 끼워진 소자 형성 영역(3)의 폭)은, 예를 들면 4㎛ 내지 6㎛ 정도이다.
도 1에는 2개의 트렌치(4)만을 나타내고 있으나, 반도체 장치(1)에는 보다 많은 트렌치(4)가 형성되어 있고, 이러한 트렌치(4)는 거의 등간격에 형성되어 있 다.
각 트렌치(4)의 내벽면은 산화 실리콘(SiO2)으로 이루어지는 절연막(5)으로 덮여 있다. 각 트렌치(4)의 내부는 불순물의 도입에 의해 도전화된 폴리 실리콘으로 이루어지는 게이트 전극(6)으로 메워져 있다.
소자 형성 영역(3)은 실리콘 기판(2)의 위에, 실리콘 기판(2)에 접하도록 교대로 배치된 P-형의 드리프트층(7) 및 N-형 리서프층(8), 드리프트층(7) 및 리서프층(8)의 위에 형성된 N형의 베이스 영역(9), 및 베이스 영역(9)의 표층부에 형성된 P+형의 소스 영역(10)을 포함하고 있다.
드리프트층(7)은 각 트렌치(4)의 폭 방향 양측의 내벽면을 따라서 형성되어 있다. 리서프층(8)은 인접하는 2개의 복렌치(4)의 내벽면을 각각 따라서 형성된 한 쌍의 드리프트층(7)의 사이에 형성되어 있다. 드리프트층(7) 및 리서프층(8)의 소자 형성 영역(3)의 표면으로부터의 형성 깊이는 거의 동일하다. 드리프트층(7) 및 리서프층(8)은 슈퍼 정션 구조부(20)를 구성하고 있다.
베이스 영역(9)은 슈퍼 정션 구조부(20)의 위에서, 인접하는 2개의 트렌치(4)의 사이에 건너서 설치되어 있다. 베이스 영역(9)은 절연막(5)을 사이에 두고, 각 트렌치(4)내에 배치된 게이트 전극(6)과 대향하고 있다.
소스 영역(10)은 베이스 영역(9)(소자 형성 영역(3))의 표층부에 있어서 각 트렌치(4)의 가장자리부에 형성되어 있다. 소스 영역(10)은 인접하는 2개의 트렌치(4)의 중간부에는 형성되어 있지 않다. 베이스 영역(9)은 소스 영역(10)이 형성되 어 있지 않은 영역에서 소자 형성 영역(3)의 표면에 나타나고 있다.
트렌치(4)는 소스 영역(10), 베이스 영역(9), 및 드리프트층(7)을 관통하도록 형성되어 있다. 드리프트층(7), 베이스 영역(9), 소스 영역(10), 게이트 전극(6), 및 절연막(5)에 의해 MOS FET이 구성되어 있다.
게이트 전극(6) 및 소자 형성 영역(3)의 위에는 산화 실리콘막(11)이 형성되어 있다. 산화 실리콘층(11)을 두께 방향으로 관통하는 컨택트홀(12)이 형성되어 있으며, 컨택트홀(12)내에는 베이스 영역(9) 및 소스 영역(10)의 일부가 노출되어 있다.
소자 형성 영역(3) 및 산화 실리콘층(11)의 위에는 알루미늄(Al) 등의 금속으로 이루어지는 전극(소스 전극)(13)이 형성되어 있다. 전극(13)은 컨택트홀(12)을 메우도록 형성되어 있으며, 베이스 영역(9) 및 소스 영역(10)에 전기 접속되어 있다. 전극(13)과 게이트 전극(6)은 산화 실리콘층(11)에 의해 전기적으로 절연되어 있다.
실리콘 기판(2)의 소자 형성 영역(3)과는 반대측인 면에는 전극(드레인 전극)(14)이 형성되어 있다.
이 반도체 장치(1)는 전극(13) 및 전극(14)의 한 쪽과 외부 부하가 접속된 상태에서 전극(13) 및 전극(14)의 다른 쪽과 외부 부하와의 사이에, 전원에 의해 일정한 전압(예를 들면, 수백 V)이 인가된 상태로 사용된다. 이 인가되는 전압은 드리프트층(7) 및 리서프층(8)에 의해 형성되는 PN 접합에 대하여 역바이어스를 부여한다.
이 상태에서, 게이트 전극(6)을 소정의 전위로 함으로써, 전극(13)과 전극(14)과의 사이에 전류를 흘릴 수 있다. 이 때, 드리프트층(7)과 소스 영역(10)과의 사이의 베이스 영역(9)에 있어서, 절연막(5)의 계면 근방에 채널이 형성되고, 반도체 장치(1)는 온 상태로 된다. 베이스 영역(9) 및 그 주변의 드리프트층(7) 및 소스 영역(10)과 게이트 전극(6)과의 사이의 절연막(5)은 게이트 절연막으로서 기능한다.
이 때, 드리프트층(7) 및 리서프층(8)에 의해 형성되는 PN 접합에는 외부 부하와 MOS FET의 온 저항으로 분압한 역바이어스(예를 들면, 2V)가 걸리지만, 이로 인해 생기는 공핍층의 퍼짐은 적으며, 드리프트(7)에는 캐리어(전자)의 경로가 남겨진다. 온 상태의 반도체 장치(1)에 있어서, 드리프트층(7) 중 공핍화하지 않은 부분을 경유하여 전극(13)과 전극(14)과의 사이에 전류가 흐른다.
이로 인해, 전극(14)으로부터 실리콘 기판(2)(드레인 영역), 드리프트층(7), 베이스 영역(9)의 절연막(5)과의 계면 근방(채널), 소스 영역(10)을 거쳐서 전극(13)에 이르는 전류 경로가 형성된다. 채널 부근에서 전류는 드리프트층(7), 베이스 영역(9), 및 소스 영역(10)의 배열 방향, 즉 트렌치(4)의 깊이 방향(실리콘 기판(2)에 수직인 방향)으로 흐른다.
이로 인해, 이 반도체 장치(1)는 실리콘 기판(2)에 평행한 방향에 관하여, 소자(MOS FET)의 미세화를 도모하는 것이 가능하다. 또, 소자를 미세화함으로써, 실리콘 기판(2)의 단위 면적당의 채널이 형성되는 영역을 많게 하여 온 저항의 저감을 도모할 수 있다.
한편, 이 반도체 장치(1)가 오프 상태일 때, 즉 게이트 전극(6)이 상기 소정의 전위로 되지 않고 채널이 형성되어 있지 않을 때는 MOS FET에 전류가 흐르지 않으므로, 드리프트층과 리서프층(8)에 의해 형성되는 PN 접합에는 전원 전압이 그대로 역바이어스로서 인가되는 것으로 된다.
이 때, 드리프트층(7)과 리서프층(8)과의 계면 S 근방에 있어서는 계면 S로부터 드리프트층(7) 및 리서프층(8)안으로 공핍층이 신속하게 퍼져서, 드리프트층(7) 및 리서프층(8)은 완전GL 공핍화한다. 이로 인해, 이 반도체 장치(1)는 큰 내압(예를 들면, 80V 내지 3OOV)을 갖는 것이 가능하다. 즉, 드리프트층(7)의 불순물 농도를 높게 하여 온 저항의 저감을 도모할 수 있는 동시에, 고내압 특성도 실현할 수 있다.
도 2는 본 발명의 제2 실시형태에 관한 반도체 장치의 구조를 나타내는 도해적인 단면도이다. 도 2에 있어서, 도 1에 나타내는 각 부에 대응하는 부분에는 동일한 참조 부호를 부여하여 설명을 생략한다.
이 반도체 장치(21)는 실리콘 기판(2)의 위에 MOS FET이 형성되게 된다. 이 반도체 장치(21)는 도 1의 반도체 장치(1)와 유사한 구조를 갖지만, 반도체 장치(1)의 트렌치(4)에 상당하는 각 트렌치(22)내의 저부측에는, 예를 들면 폴리 실리콘으로 이루어지는 충전재(23)가 배치되어 있으며 각 트렌치(22)의 상부측에는 불순물의 도입에 의해 도전화된 폴리 실리콘으로 이루어지는 게이트 전극(24)이 배치되어 있다.
게이트 전극(24)은 소스 영역(10), 베이스 영역(9), 및 베이스 영역(9) 주변 의 드리프트층(7)에 대향하도록 배치되어 있다.
트렌치(22)의 깊이는 예를 들면 40㎛ 정도이며, 베이스 영역(9)의 두께는 예를 들면 1㎛ 정도이다. 즉, 베이스 영역(9)는 소자 형성 영역(3)은 소자 형성 영역(3) 최표층부의 1㎛ 정도 두께의 영역에 형성되어 있다. 게이트 전극(24)은 베이스 영역(9) 및 그 부근의 드리프트층(7) 및 소스 영역(10)에 대향하도록 설치되어 있으면 좋다. 이 때문에, 이 반도체 장치(21)와 같이, 각 트렌치(22)내에 있어서 상부측에 게이트 전극(24)이 배치되고, 게이트 전극(24)보다 깊은 영역에 충전재(23)가 배치된 구조로 할 수 있다.
트렌치(22)의 폭은 내부에 충전재(23)가 배치된 부분에 비하여 내부에 게이트 전극(24)이 배치된 부분에서 약간 넓어지고 있다.
반도체 장치(1)의 절연막(5)에 상당하는 절연막(25)은 트렌치(22)의 내벽면에 가세하여, 충전재(23)와 게이트 전극(24)과의 사이에도 형성되어 있다. 트렌치(22)의 내부는 충전재(23), 게이트 전극(24), 및 절연막(25)과 거의 완전히 채워져 있다. 이로 인해, 실리콘 기판(2)에 휨이 생기는 것을 경감할 수 있다.
절연막(25)은 게이트 전극(24)과 소자 형성 영역(3) 및 충전재(23)와의 사이에 배치된 산화막(19)과, 충전재(23)와 소자 형성 영역(3) 및 실리콘 기판(2)과의 사이에 배치된 산화막(17)을 포함한다.
산화막(17)은 트렌치(22)의 내벽면에 있어서 베이스 영역(9)의 게이트 전극(24)과의 대향부보다 저부측의 영역에 피착되어서 형성되어 있다. 산화막(17)의 두께는 산화막(19)의 두께보다 두껍다. 게이트 전극(24)과 베이스 영역(9) 및 그 주 변의 드리프트층(7) 및 소스 영역(10)과의 사이의 절연막(25)(산화막(19) 중 게이트 절연막으로서 기능하는 부분)을 얇게 함으로써, 디바이스의 고속화 및 저소비 전력화를 도모할 수 있다. 한편, 충전재(23)와 실리콘 기판(2) 및 드리프트층(7)과의 사이의 절연막(25)(산화막(17))을 두껍게 함으로써, 충전재(23)와 실리콘 기판(2) 및 드리프트층(7)과의 사이의 내압을 높게 할 수 있다.
게이트 전극(24)은 금속 재료로 이루어져 있어도 된다. 이 경우의 금속 재료로서는 예를 들면 알루미늄(Al), 동(Cu), 텅스텐(W), 티탄(Ti), 니켈(Ni), 몰리브덴(Mo), 코발트(Co), 은(Ag), 백금(Pt), 및 납(Pb)에서 선택되는 1종 이상을 들 수 있다. 또한, 게이트 전극(24)은 금속 재료와 폴리 실리콘 양 쪽을 포함하고 있어도 된다.
금속 재료를 포함하는 게이트 전극(24)은 금속 재료를 포함하지 않는 (실질적으로 폴리 실리콘으로만으로 이루어진) 게이트 전극(24)에 비해 비저항이 낮으므로, 저항값이 낮다. 그래서, 금속 재료를 포함하는 게이트 전극(24)을 갖는 반도체 장치(21)에 의해 반도체 장치(21)에 형성된 소자의 스위칭 시간을 단축시킬수 있으므로, 이와 같은 반도체 장치(21)는 고속 동작이 가능하다. 또한, 이 반도체 장치(21)는 스위칭 로스를 저감할 수 있으므로, 소비 전력을 감소시킬 수 있다.
충전재(23)는 금속 재료로 이루어져 있어도 되고, 산화 실리콘 등의 절연물로 이루어져 있어도 되고, 폴리 실리콘, 금속 재료 및 절연물에서 선택된 2종 이상으로 이루어져 있어도 된다.
도 3a~도 3h는 도 2에 나타내는 반도체 장치(21)의 제조 방법을 설명하기 위 한 도해적인 단면도이다.
먼저, 도전형이 P+형으로 된 실리콘 기판(2)상에, 도전형이 N-형인 에피택셜층(15)이 형성되고, 에피택셜층(15)의 위에 반도체 장치(1)의 트렌치(22)에 대응하는 위치에 개구(16a)가 형성된 마스크(16)가 형성된다. 마스크(16)는, 예를 들면 산화 실리콘이나 질화 실리콘으로 이루어진다.
계속하여, 마스크(16)의 개구(16a)를 통하여 에피택셜층(15)이 드라이 에칭(예를 들면, 반응성 이온 에칭)되고, 에피텍셜층(15)을 관통하여 실리콘 기판(2)의 표층부에 이르는 복수의 트렌치(22)가 형성된다. 트렌치(22)의 어스펙트비는 크고, 예를 들면 트렌치(22)의 폭이 2㎛ 정도인데 반하여 트렌치(22)의 깊이는 40㎛ 정도이다.
다음에, 드리프트층(7)을 형성하기 위한 P형으로의 제어를 위한 불순물 이온이 도 3a에 화살표 A로 도시된 바와 같이, 트렌치(22)의 폭 방향으로 수직인(길이 방향을 따르는) 내측벽과 소정의 각도를 이루도록 넣는다(주입된다). 동일하게, 트렌치(22)의 폭 방향에 관하여, 반대측의 내측벽에도 P형의 불순물 이온이 넣어진다. 이 때 P형의 불순물이 넣어지는 방향을 도 3a에 화살표 B로 나타낸다.
에피택셜층(15)에 P형 불순물의 이온을 넣을 때, 해당 이온이 실리콘 기판(2)에 도입되었다고 해도, 실리콘 기판(2)에는 이미 P형의 불순물이 고농도로 도입되어 있으므로, 실리콘 기판(2)의 불순물 농도는 실질적으로 변화하지 않는다.
그 후, 실리콘 기판(2)이 어닐링되고, 각 트렌치(22)의 폭 방향 양측에 노출 된 에피택셜층(15)의 표층부에, 해당 불순물이 도입된 제1 주입 영역(26)이 형성된다. 이 상태가 도 3a에 나타나고 있다.
계속하여, 이상의 공정을 거친 실리콘 기판(2)이 소정의 온도로 가열되고, 노출 표면, 즉 각 트렌치(22)의 내벽면에 산화막(17)이 형성된다. 이 때, 제1 주입 영역(26)이 완전히 산화되지 않도록, 산화막(17)의 두께가 제어된다. 이 상태가 도 3b에 도시되어 있다.
다음에, 각 트렌치(22)를 메우도록 폴리 실리콘막(18)이 형성된다. 폴리 실리콘막(18)은 에피택셜층(15)의 위에도 형성된다. 이 공정은, 예를 들면 CVD(Chemical Vapor Deposition)법에 의해 실시할 수 있으며, 이 경우에 트렌치(22)가 상술한 바와 같이 어스펙트비가 큰 것이어도, 트렌치(22)의 내부에 용이하게 폴리 실리콘막(18)을 조밀하게 매립할 수 있다. 이 상태가 도 3c에 도시되어 있다. 폴리 실리콘막(18)은 그 후에 불순물의 도입에 의해 도전화되어도 된다.
다음에, 폴리 실리콘막(18)이 에치백되고, 트렌치(22) 이외 및 각 트렌치(22)내 상부의 폴리 실리콘막(18)이 제거된다. 이로 인해, 각 트렌치(22)내에 있어서, 트렌치(22)의 깊이 방향에 관하여, 도 2에 나타내는 반도체 장치(21)에 있어서 베이스 영역(9)의 형성 깊이보다 깊은 영역에만 폴리 실리콘막(18)이 존재하는 상태로 된다. 즉, 이 상태에서 폴리 실리콘막(18)의 상면(에치백면)은 트렌치(22)내에 있어서, 도 2에 나타내는 반도체 장치(21)의 트렌치(22) 내벽면에 있어서 베이스 영역(9)의 게이트 전극(24)과의 대향부보다 깊은 소정 깊이에 있다. 트렌치(22)내에서 폴리 실리콘(18)의 위에는 공소가 확보된다.
추가로, 이 상태에서 폴리 실리콘(18)보다 얕은 곳에 있는 (폴리 실리콘(18)으로부터 노출하고 있는) 산화막(17)(도 3d에 2점 점선으로 도시), 및 마스크(16)가 에칭에 의해 제거된다. 이로 인해, 트렌치(22)의 폭은 트렌치(22) 상부에 있어서, 보다 깊은 부분과 비하여 약간 넓어진다. 이 상태가 도 3d에 도시되어 있다.
계속하여, 이상의 공정을 거친 실리콘 기판(2)이 가열되고, 노출 표면, 즉 각 트렌치(22) 상부의 내측벽, 폴리 실리콘막(18)의 표면, 및 트렌치(22) 외의 에피텍셜층(15) 표면이 열산화되어서 산화막(19)이 형성된다. 이 때, 가열 온도 및 가열 시간 등이 제어되고, 산화막(19)의 두께가 산화막(17)의 막 두께보다 얇은 소정의 두께로 되게 된다. 폴리 실리콘막(18)의 잔부는 충전재(23)로 된다. 이 상태가 도 l3e에 도시되어 있다.
다음에, 각 트렌치(22) 상부의 공소에 폴리 실리콘이 메워지고, 추가로 이 폴리 실리콘에 불순물이 도입되어서 도전화된 게이트 전극(24)이 형성된다. 이 상태가 도 3f에 도시되어 있다.
트렌치(22) 상부의 공소에 폴리 실리콘을 매립하는 공정은, 예를 들면 충전재(23)(폴리 실리콘막(18)) 형성시(도 3c 및 도 3d 참조)와 동일하게, 각 트렌치(22) 내를 메우고, 에피텍셜층(15)의 표면을 덮도록 폴리 실리콘막을 형성한 후, 그 폴리 실리콘막을 에치백하는 공정을 포함해도 된다.
다음에, 에피텍셜층(15)의 표면에 노출하고 있는 산화막(19)이 에칭에 의해 제거된다. 산화막(19)의 잔부와 산화막(17)의 잔부는 절연막(25)으로 된다.
다음에, 에피택셜층(15)의 표면에 N형으로의 제어를 위한 불순물이 주입되어 서 제2 주입 영역(27)이 형성된다. 이 상태가 도 3g에 도시되어 있다.
다음에, 이상의 공정을 거친 실리콘 기판(2)이 가열되고, 제1 주입 영역(26) 중 P형의 불순물, 및 제2 주입 영역(27) 중 N형의 불순물이 에피택셜층(15) 중에 확산되고, 드리프트층(7) 및 베이스 영역(9)이 각각 형성된다. 에피택셜층(15)의 잔여 영역(드리프트층에 접하는 영역)은 리서프층(8)으로 된다. 베이스 영역(9)은 트렌치(22) 내벽면으로의 노출부(트렌치(22) 내벽면에 나타나는 부분)(9a)를 갖는다. 이 상태가 도 3h에 도시되어 있다.
이 때, 트렌치(22) 내벽면에 있어서 베이스 영역(9)과 드리프트층(7)과의 경계가 트렌치(22)의 깊이 방향에 관하여, 충전재(23)의 위에 있는 산화막(19) 상면보다 얕아지도록 가열 조건이 선택된다. 이로 인해, 게이트 전극(24)은 베이스 영역(9)의 트렌치(22) 내벽면으로부터의 노출부(9a)의 전면에 대향한다.
계속하여, 베이스 영역(9)의 위에, 반도체 장치(21)의 소스 영역(10)에 대응하는 개구를 갖는 레지스트막(도시하지 않음)이 형성되고, 이 레지스트막의 개구를 통하여 베이스 영역(9)의 표층부에 P형의 불순물이 주입된다. 추가로, 실리콘 기판(2)이 가열되고, 베이스 영역(9)의 표층부에 주입된 P형의 불순물이 베이스 영역(9) 안으로 확산되어서 소스 영역(10)이 형성된다. 이로 인해, 드리프트층(7), 리서프층(8), 베이스 영역(9), 및 소스 영역(10)을 포함하는 소자 형성 영역(3)이 얻어진다.
도 2를 참조하여, 이상의 공정을 거친 실리콘 기판(2)의 소자 형성 영역(3)측의 전면에 산화 실리콘막이 형성되고, 추가로 소정의 패턴을 갖는 레지스트막(도 시하지 않음)을 통하여 이 산화 실리콘판막이 에칭되어서 컨택트홀(12)이 형성된다. 산화 실리콘층의 잔부는 산화 실리콘막(11)으로 된다.
그 후, 이상의 공정을 거친 실리콘 기판(2)의 소자 형성 영역(3)이 형성된 측 및 그 반대측에 소정의 금속 재료가 각각 공급되고, 전극(13, 14)이 각각 형성된다. 이로 인해, 도 2에 도시된 반도체 장치(21)가 얻어진다.
이상과 같이 이 반도체 장치(21)는 드리프트층(7)(슈퍼 정션 구조)를 형성하기 위한 트렌치(22)가 적극적으로 이용되어서 게이트 구조가 형성되어 있다.
이상의 제조 방법에 있어서, 산화막(17)과 산화막(19)과는 다른 산화 조건(예를 들면, 실리콘 기판(2)의 가열 온도나 가열 시간)으로 형성할 수 있다. 또, 산화막(19)이 형성될 때에 산화막(17)은 폴리 실리콘막(18)으로 덮여 있다. 따라서, 산화막(17)의 형성 두께와 산화막(19)의 형성 두께를 독립적으로 제어할 수 있다.
이로 인해, 도 2에 도시된 바와 같이, 절연막(25)의 두께를 게이트 전극(24)과 베이스 영역(9)과의 사이에 설치되어 있는 부분(산화막(19))과 비교하여, 충전재(23)와 실리콘 기판(2) 및 드리프트층(7)과의 사이에 설치되어 있는 부분(산화막(17))의 쪽이 두껍게 되도록 할 수 있다.
산화막(17) 및 산화막(19)을 형성하는 공정(도 3d 및 도 3e 참조)에 있어서, 폴리 실리콘막(18)은 산화막(17)이 제거되는 영역을 규제하는 마스크의 역할을 완수함으로써, 산화막(17)의 소자 형성 영역(잔부의 영역)을 규제하는 동시에, 산화막(19)의 형성 영역을 규제하는 역할을 완수한다. 따라서, 트렌치(22)내에 있어서 폴리 실리콘막(18)을 적당한 깊이 영역에 형성함으로써, 산화막(17) 및 산화막(19) 을 소정의 영역에 형성할 수 있다. 트렌치(22)내에 있어서 폴리 실리콘막(18)의 형성 깊이는 에치백 두께를 제어함으로써 용이하게 제어할 수 있다.
이상의 제조 방법에 있어서, 산화막(17)을 형성하는 대신에, 또는 산화막(17)의 형성 및 제거 후에 산화막(19)과 동일한 정도의 두께를 갖는 산화막(5)을 형성함으로써, 도 1에 나타내는 반도체 장치(1)를 얻을 수 있다. 이 경우, 트렌치(22(4))에 매립된 폴리 실리콘막(18)(도 3c 참조)에 불순물을 도입하여 도전화(저저항화)하여, 이 폴리 실리콘막(18)을 에피택셜층(15)의 표면과 거의 면 하나로 되도록 에치백하여 게이트 전극(6)으로 할 수 있다.
본 발명의 실시형태의 설명은 이상과 같으나, 본 발명은 다른 형태로 실시할 수도 있다. 예를 들면, 반도체 장치(1, 21)의 각 반도체 부분의 도전형은 반대이어도 된다. 즉, 상기 실시형태에 있어서 P형의 부분이 N형으로, 또한 N형의 부분이 P형이어도 된다.
도 2에 나타내는 반도체 장치(21)의 제조 방법에 있어서, 산화막(17)을 형성(도 3b 참조)한 후, 폴리 실리콘막(18)을 형성(도 3c 참조)하기 전에, 산화막(17) 을 에칭에 의해 완전히 제거하고, 새롭게 각 트렌치(4)의 내벽면을 열산화시켜서 산화막(17)과 동일한 두께를 갖는 산화막을 형성해도 된다.
이상의 실시형태에서는 실리콘 기판(2) 상에 MOS FET이 형성된 반도체 장치에 대하여 설명하였으나, 본 발명의 반도체 장치는 실리콘 기판(2) 상에 IG BT(Insulated Gate Bipolar Transistor)가 형성된 반도체 장치여도 된다.
본 발명의 실시형태에 대하여 상세하게 설명하였으나, 이들은 본 발명의 기 술적 내용을 분명하게 하기 위하여 이용한 구체적인 예에 지나지 않으며, 본 발명은 이러한 구체적인 예로 한정하여 해석되어서는 않되며, 본 발명의 정신 및 범위는 첨부한 청구의 범위에 의해서만 한정된다.
이 출원은 2OO4년 8월 4일에 일본국 특허청에 제출된 특원 2O04-22850O, 및 2005년 7월 28일에 일본국 특허청에 제출된 특원 2005-218470에 대응하고 있으며, 이들 출원의 전체 개시는 여기에 인용으로 편입되는 것으로 한다.
본 발명에 의하면, 소자의 미세화가 가능함과 동시에, 온 저항을 저감할 수 있는 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (5)

  1. 반도체 기판에 형성된 제1 도전형의 드레인 영역과,
    상기 드레인 영역상에 설치되고, 상기 드레인 영역에 이르는 요소(凹所)가 형성된 소자 형성 영역과,
    상기 요소내에 배치된 게이트 전극과,
    상기 게이트 전극과 상기 요소의 내벽면과의 사이에 개재된 게이트 절연 막과,
    상기 소자 형성 영역내에 배치되고, 상기 요소가 관통하는 제1 도전형의 드리프트층, 및 상기 드리프트층에 접하는 동시에 상기 제1 도전형과는 다른 제2 도전형의 리서프(resurf)층을 상기 반도체 기판상에 교대로 배치하여 형성된 슈퍼 정션(super junction) 구조부와,
    상기 소자 형성 영역에 있어서, 상기 드리프트층에 접하도록 상기 슈퍼 정션 구조부상에 배치되고, 상기 요소가 관통하고, 상기 게이트 절연막을 통하여 상기 게이트 전극에 대향하는 상기 제2 도전형의 베이스 영역과,
    상기 소자 형성 영역에 있어서, 상기 베이스 영역상에 형성되고, 상기 요소가 관통하는 소스 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 요소내에 있어서, 상기 게이트 전극보다 저(底)부측에 배치된 충전재 와,
    상기 요소의 내벽면에 있어서, 상기 베이스 영역의 상기 게이트 전극과의 대향부보다 저부측의 영역에 피착하여 형성되고, 상기 게이트 절연막보다 두께가 두꺼운 절연막을 추가로 포함하는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판상에 형성된 제1 도전형의 드레인 영역상에 상기 제1 도전형의 드리프트층, 및 상기 제1 도전형과는 다른 제2 도전형의 리서프층을 상기 반도체 기판상에 교대로 배치하여 슈퍼 정션 구조부를 형성한 소자 형성 영역을 갖는 반도체 장치의 제조 방법에 있어서,
    상기 드레인 영역의 위에 상기 제2 도전형의 반도체층을 형성하는 공정과,
    상기 반도체층을 관통하여 상기 드레인 영역에 이르는 요소를 형성하는 공정과,
    상기 요소의 내벽면에 노출한 상기 반도체층에 상기 제1 도전형의 불순물을 도입하여 상기 요소의 내벽면에 따르는 상기 드리프트층을 형성하고, 상기 반도체층의 해당 드리프트층에 접하는 영역을 상기 리서프층으로 하는 공정과,
    상기 반도체층의 표면으로부터 상기 제2 도전형의 불순물을 도입하여 상기 반도체층의 표층부에, 상기 요소의 내벽면으로의 노출부를 갖는 상기 제2 도전형의 베이스 영역을 형성하는 공정과,
    상기 요소의 가장자리부에서 상기 베이스 영역의 표층부에 상기 제1 도전형의 불순물을 도입하고, 상기 요소의 내벽면에 노출하는 상기 제1 도전형의 소스 영 역을 형성하는 공정과,
    상기 요소의 내벽면에 절연막을 형성하는 공정과,
    상기 절연막이 형성된 상기 요소내에 있어서, 상기 베이스 영역의 상기 노출부보다 깊게 되도록 미리 정해진 소정 깊이까지의 저부 영역에 충전재를 충전하는 공정과,
    상기 충전재를 마스크로 하여 상기 절연막을 제거하는 제거 공정과,
    상기 제거 공정에 의하여 노출한 상사 요소의 내벽면의 노출 표면에서 상기 베이스 영역의 상기 노출부에 대응하는 영역에, 상기 절연막보다 얇은 게이트 절연막을 형성하는 공정과,
    상기 요소의 내부에 상기 게이트 절수막을 사이에 두고 상기 베이스 영역의 노출부에 대향해야 할 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 충전재를 충전하는 공정이 상기 요소내에서 상기 소정 깊이보다 위까지 상기 충전재를 공급하는 충전재 공급 공정과,
    상기 충전재 공급 공정 이후에, 상기 충전재를 상기 소정 깊이까지 에치백하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제3항에 있어서,
    상기 베이스 영역을 형성하는 공정이 상기 요소의 내벽면에 상기 제2 도전형의 불순물 이온을 주입하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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