JPH02283030A - バイポーラトランジスタを備えた半導体装置 - Google Patents
バイポーラトランジスタを備えた半導体装置Info
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- JPH02283030A JPH02283030A JP10522689A JP10522689A JPH02283030A JP H02283030 A JPH02283030 A JP H02283030A JP 10522689 A JP10522689 A JP 10522689A JP 10522689 A JP10522689 A JP 10522689A JP H02283030 A JPH02283030 A JP H02283030A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000004020 conductor Substances 0.000 claims abstract description 13
- 238000009792 diffusion process Methods 0.000 claims description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 4
- 229920005591 polysilicon Polymers 0.000 abstract description 4
- 239000012535 impurity Substances 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 8
- 239000000969 carrier Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラトランジスタを備えた半導体装置
に関し、半導体基板平面に穿設した溝を利用し、その溝
から拡散してその溝壁周囲に形成された拡散領域を有す
るバイポーラトランジスタの半導体構造に関する。
に関し、半導体基板平面に穿設した溝を利用し、その溝
から拡散してその溝壁周囲に形成された拡散領域を有す
るバイポーラトランジスタの半導体構造に関する。
従来、縦型ＮＰＮ ｌ−ランジスタのＭＲｉｔｉは、第
４図に示すように、Ｐ型半導体基板ｌ上に形成された高
濃度Ｎ型埋込層２と、この上に成長されたコレクタ領域
としてのＮ型エピタキンヤル層３と、この層３内に島状
に拡散形成されたＰ型のベース領域４と、更にこのベー
ス領域４内に島状に拡散形成されたＮ型のエミッタ領域
５と、埋込層２にまで達するコレクタウオール６と、シ
リコン酸化膜７のコンタクトホールを介してエミンタ領
域５ベース領域４およびコレクタウオール６に導電接触
するエミッタ電極５ａ、ベース電極４ａおよびコレクタ
電極６ａとを備えるものであり、エミッタ領域１から注
入された電子は第４図（Ｂ）に示す矢印の如くベース領
域４の底部を通り埋込層２へ縦方向（深さ方向）に流れ
、しかる後コレクタウオール６を介してコレクタ電極６
ａから取り出される。
４図に示すように、Ｐ型半導体基板ｌ上に形成された高
濃度Ｎ型埋込層２と、この上に成長されたコレクタ領域
としてのＮ型エピタキンヤル層３と、この層３内に島状
に拡散形成されたＰ型のベース領域４と、更にこのベー
ス領域４内に島状に拡散形成されたＮ型のエミッタ領域
５と、埋込層２にまで達するコレクタウオール６と、シ
リコン酸化膜７のコンタクトホールを介してエミンタ領
域５ベース領域４およびコレクタウオール６に導電接触
するエミッタ電極５ａ、ベース電極４ａおよびコレクタ
電極６ａとを備えるものであり、エミッタ領域１から注
入された電子は第４図（Ｂ）に示す矢印の如くベース領
域４の底部を通り埋込層２へ縦方向（深さ方向）に流れ
、しかる後コレクタウオール６を介してコレクタ電極６
ａから取り出される。
一方、従来の横型ＰＮＰ ）ランジスタの構造は、第５
図に示すように、Ｎ型エピタキシャル層３上に互いに離
間して島状に拡散形成されたＰ型のエミッタ領域８．Ｐ
型のコレクタ領域９およびＮ型のベース領域１０と、夫
々に導通接触するエミッタ電極３ａ、 コレクタ電極９
ａおよびベース電極ｌＯａとを有しており、正孔は第５
図（Ｂ）に示す矢印の如くエミッタ領域の側面からエピ
タキシャル層７（ベース領域）へ注入され、コレクタ領
域９に達して抽出される。
図に示すように、Ｎ型エピタキシャル層３上に互いに離
間して島状に拡散形成されたＰ型のエミッタ領域８．Ｐ
型のコレクタ領域９およびＮ型のベース領域１０と、夫
々に導通接触するエミッタ電極３ａ、 コレクタ電極９
ａおよびベース電極ｌＯａとを有しており、正孔は第５
図（Ｂ）に示す矢印の如くエミッタ領域の側面からエピ
タキシャル層７（ベース領域）へ注入され、コレクタ領
域９に達して抽出される。
しかしながら、上記の各バイポーラトランジスタにあっ
ては次の問題点がある。
ては次の問題点がある。
■第４図に示す縦型ＮＰＮ トランジスタにおいては、
電子（キャリア）がエミッタ領域５の底部から基板深さ
方向（縦方向）に流れる構造であるため、電流容量を大
きくするには、広い底面積を有するエミッタ領域５を拡
散形成する必要がある。
電子（キャリア）がエミッタ領域５の底部から基板深さ
方向（縦方向）に流れる構造であるため、電流容量を大
きくするには、広い底面積を有するエミッタ領域５を拡
散形成する必要がある。
濃度制御では電流密度 Ｊ６≦１０μ＾／μｍ２程度が
限界であるから、浅く広いエミッタ領域５右よびベース
領域４の拡散が必要であるが、これは逆に素子占有面積
の増大を招く。またコレクタ電極１０ａからキャリアを
取り出すためには、埋込層２およびこれに接続したコレ
クタウオール６の形成が必要で、コレクタ抵抗が比較的
大きく、且つコレクタウオール６の占有面積の存在によ
って素子占有面積の増大を余儀無くされ、チップサイズ
の縮少の障害となっている。
限界であるから、浅く広いエミッタ領域５右よびベース
領域４の拡散が必要であるが、これは逆に素子占有面積
の増大を招く。またコレクタ電極１０ａからキャリアを
取り出すためには、埋込層２およびこれに接続したコレ
クタウオール６の形成が必要で、コレクタ抵抗が比較的
大きく、且つコレクタウオール６の占有面積の存在によ
って素子占有面積の増大を余儀無くされ、チップサイズ
の縮少の障害となっている。
■一方、第５図に示す横型ＰＮＰ ）ランジスタにおい
ては、エミッタ領域８とコレクタ領域９の対向する側面
のみが実質上の電流路として寄与しているので、平面単
位面積当たりの電流値は縦型／Ｎイボーラトランジスタ
の場合に比して小さく、例えばＪ＋：＜１μＡ／μｍ２
程度が限界である。また横方向にキャリアを流すので、
エピタキシャル層３をそのままベース領域とすると、ベ
ース抵抗が高くアーリー電圧が小さい。更に接合部に濃
度勾配がないので、ドリフト効果がない。横型ＮＰＮ
）ランジスタを構成するときには、Ｎ型エビタキンヤル
層をそのままベース領域とすることができず、Ｐ型ベー
ス領域を拡散形成する必要がある。
ては、エミッタ領域８とコレクタ領域９の対向する側面
のみが実質上の電流路として寄与しているので、平面単
位面積当たりの電流値は縦型／Ｎイボーラトランジスタ
の場合に比して小さく、例えばＪ＋：＜１μＡ／μｍ２
程度が限界である。また横方向にキャリアを流すので、
エピタキシャル層３をそのままベース領域とすると、ベ
ース抵抗が高くアーリー電圧が小さい。更に接合部に濃
度勾配がないので、ドリフト効果がない。横型ＮＰＮ
）ランジスタを構成するときには、Ｎ型エビタキンヤル
層をそのままベース領域とすることができず、Ｐ型ベー
ス領域を拡散形成する必要がある。
そこで、本発明の主たる課題は、基板平面上に比較的深
掘のａ（トレイチ）を形成した後、この溝内から不純物
拡散させ、溝周囲に所定の領域を形成することによって
、素子占有面積の減少と平面単位面積当たりの電流密度
の増大を共に実現したバイポーラトランジスタを備えた
半導体装置を提供することにある。
掘のａ（トレイチ）を形成した後、この溝内から不純物
拡散させ、溝周囲に所定の領域を形成することによって
、素子占有面積の減少と平面単位面積当たりの電流密度
の増大を共に実現したバイポーラトランジスタを備えた
半導体装置を提供することにある。
上記課題を解決するために、本発明の講じた第１の手段
は、第１導電型半導体基板平面のほぼ縦方向に第１の溝
を穿設し、この溝からその溝周囲に例えばエミッタ領域
（またはコレクタ領域）としての第２導電型第１領域を
拡散形成し、また第１の溝に離間し基板平面のほぼ縦方
向に第２の溝を穿設し、この溝からその溝周囲に例えば
コレクタ領域（またはエミッタ領域）としての第２導電
型第２領域を拡散形成し、第１の溝と第２の溝との間で
第２導電型非拡散領域としての第１導電型第３領域（ベ
ース領域）を残し、第１および第２の溝内に埋込み電極
（エミッタ電極右よびコレクタ電極）として導電性物質
を充填したものである。
は、第１導電型半導体基板平面のほぼ縦方向に第１の溝
を穿設し、この溝からその溝周囲に例えばエミッタ領域
（またはコレクタ領域）としての第２導電型第１領域を
拡散形成し、また第１の溝に離間し基板平面のほぼ縦方
向に第２の溝を穿設し、この溝からその溝周囲に例えば
コレクタ領域（またはエミッタ領域）としての第２導電
型第２領域を拡散形成し、第１の溝と第２の溝との間で
第２導電型非拡散領域としての第１導電型第３領域（ベ
ース領域）を残し、第１および第２の溝内に埋込み電極
（エミッタ電極右よびコレクタ電極）として導電性物質
を充填したものである。
また本発明の講じた第２の手段は、第１導電型半導体基
板平面のほぼ縦方向に第１の溝を穿設し、この溝からそ
の溝周囲に二重拡散で拡散長大なる第２導電型第１領域
（ベース領域）および拡散長小なる第１導電型第２領域
（エミッタ領域またはコレクタ領域）を形成し、また第
１の溝に離間し基板平面のほぼ縦方向に第２の溝を穿設
し、この溝からその周囲に第１導電型第３領域（コレク
タ領域またはエミッタ領域）を形成し、第１および第２
の溝内に埋込み電極（エミッタ電極およびコレクタ電極
）として導電性物質を充填したものである。
板平面のほぼ縦方向に第１の溝を穿設し、この溝からそ
の溝周囲に二重拡散で拡散長大なる第２導電型第１領域
（ベース領域）および拡散長小なる第１導電型第２領域
（エミッタ領域またはコレクタ領域）を形成し、また第
１の溝に離間し基板平面のほぼ縦方向に第２の溝を穿設
し、この溝からその周囲に第１導電型第３領域（コレク
タ領域またはエミッタ領域）を形成し、第１および第２
の溝内に埋込み電極（エミッタ電極およびコレクタ電極
）として導電性物質を充填したものである。
第１の手段によれば、第１の溝と第２の溝との間で溝深
さ方向に平行な接合面を持つＰＮＰまたはＮＰＮ接合が
形成され、平面占有面積に比して対向面積の大きなエミ
ッタ領域とコレクタ領域とを有するので、平面占を面積
当たりの電流容量の大きなバイポーラトランジスタが実
現される。また構造上は横型のバイポーラトランジスタ
であるから、キャリア取り出し用のコレクタウオール等
の拡散工程が不要で、またその分素子面債の縮少化およ
びコレクタ抵抗の減少が実現されている。
さ方向に平行な接合面を持つＰＮＰまたはＮＰＮ接合が
形成され、平面占有面積に比して対向面積の大きなエミ
ッタ領域とコレクタ領域とを有するので、平面占を面積
当たりの電流容量の大きなバイポーラトランジスタが実
現される。また構造上は横型のバイポーラトランジスタ
であるから、キャリア取り出し用のコレクタウオール等
の拡散工程が不要で、またその分素子面債の縮少化およ
びコレクタ抵抗の減少が実現されている。
第２の手段によれば、第１の手段と同様の作用があるこ
とは勿論、第１の手段に用いる第１導電型半導体基板を
用いても、第１の手段によるバイポーラトランジスタと
は逆導電型のバイポーラトランジスタが得られる。また
ベース領域が非拡散領域でなく、セルファラインによる
二重拡散層の拡ｉｆ＆長さ大なる領域であるがろ、ベー
ス抵抗の低減が実現されると共に、濃度勾配がそのベー
ス領域に生じているので、ドリフト効果が得られる。
とは勿論、第１の手段に用いる第１導電型半導体基板を
用いても、第１の手段によるバイポーラトランジスタと
は逆導電型のバイポーラトランジスタが得られる。また
ベース領域が非拡散領域でなく、セルファラインによる
二重拡散層の拡ｉｆ＆長さ大なる領域であるがろ、ベー
ス抵抗の低減が実現されると共に、濃度勾配がそのベー
ス領域に生じているので、ドリフト効果が得られる。
次に、本発明の実施例を添付図面に基づいて説明する。
第１図（Δ）は本発明の第１実施例を示す平面図で、第
１図（Ｂｅハ第１図（Δ）中０）ＩＢ−ＩＢ線に沿って
切断した状態を示す切断矢視図である。
１図（Ｂｅハ第１図（Δ）中０）ＩＢ−ＩＢ線に沿って
切断した状態を示す切断矢視図である。
図中、２０はＮ−ｊ暫゛１炎導体ノ、（板（Ｎ−型エヒ
リキンヤル層）で、その平面に対して垂直方向（縦方向
）にはストライプ状の深溝２１ａおよびこれを取り囲む
トラック状の深溝２１ｂを例えば開口部幅１μｍ深さ５
μｍ程度に穿設した後、深ｉ’＃２１ａ内の周囲部はＰ
型のエミッタ領域２２で、深溝２１１〕内の周囲部はＰ
型のコレクタ領域２３とされており、深溝２Ｉａ内には
導電性物質たるポリシリコンが充填されてエミッタ埋込
み電極（エミッタコンタクト）２２ａが形成され、また
深溝２１ｂ内にも導電性物質たるポリノリコンが充填さ
れてコレクタ埋込み電極（コレクタコンタクト）２３ａ
が形成されている。
リキンヤル層）で、その平面に対して垂直方向（縦方向
）にはストライプ状の深溝２１ａおよびこれを取り囲む
トラック状の深溝２１ｂを例えば開口部幅１μｍ深さ５
μｍ程度に穿設した後、深ｉ’＃２１ａ内の周囲部はＰ
型のエミッタ領域２２で、深溝２１１〕内の周囲部はＰ
型のコレクタ領域２３とされており、深溝２Ｉａ内には
導電性物質たるポリシリコンが充填されてエミッタ埋込
み電極（エミッタコンタクト）２２ａが形成され、また
深溝２１ｂ内にも導電性物質たるポリノリコンが充填さ
れてコレクタ埋込み電極（コレクタコンタクト）２３ａ
が形成されている。
エミッタ領域２２は深溝２１ａ内から拡散形成され、ま
たコレクタ領域２３は深溝２１ｂ内から拡散形成される
。深溝２１８．２１ｂの側面から横方向に縦方向拡散が
進行するが、エミッタ領域２２とコレクタ領域２３との
間には非拡散領域としてのＮ−型のベース領域２４が残
されている。本実施例のベース領域２４は Ｎ−型半導
体基板自体であるので、ベース電極〈ベースコンタクト
）として図示しない基板表面に形成しても良く、またス
トライプ状の深溝２１ａとこれを取り囲むトラック状の
深溝２１ｂとの間の表面に浅いＮ型拡散領域を形成して
も良い。
たコレクタ領域２３は深溝２１ｂ内から拡散形成される
。深溝２１８．２１ｂの側面から横方向に縦方向拡散が
進行するが、エミッタ領域２２とコレクタ領域２３との
間には非拡散領域としてのＮ−型のベース領域２４が残
されている。本実施例のベース領域２４は Ｎ−型半導
体基板自体であるので、ベース電極〈ベースコンタクト
）として図示しない基板表面に形成しても良く、またス
トライプ状の深溝２１ａとこれを取り囲むトラック状の
深溝２１ｂとの間の表面に浅いＮ型拡散領域を形成して
も良い。
深溝２１．ａの周囲に形成された縦長のエミッタ領域２
２と深溝２１ｂの周囲に形成された縦長のコレクタ領域
２３の対向面積は両者の占める平面積に比して相当大き
い。勿論、深溝２１８．２１ｂの開口部幅を小さく、そ
の深さを大きく、しかも溝間隔を小さくすれば、その比
率は極めて大となるが、従来の横型バイポーラトランジ
スタが第１図示２点鎖線より下の部分にほぼ１目当する
のに比べても、深ｉｌ！２１ ａ 、 ２１ ｂの対向
面積に相当する部分だけ、実質上エミッタ領域２２とコ
レクタ領域２３の対向面積が増大している。このため、
従来における素子占有面積の増大に伴う領域対向面壁の
増大という不可避的な連関が解消されているので、素子
占有面積の縮少化と同時に大電流容造化が実現される。
２と深溝２１ｂの周囲に形成された縦長のコレクタ領域
２３の対向面積は両者の占める平面積に比して相当大き
い。勿論、深溝２１８．２１ｂの開口部幅を小さく、そ
の深さを大きく、しかも溝間隔を小さくすれば、その比
率は極めて大となるが、従来の横型バイポーラトランジ
スタが第１図示２点鎖線より下の部分にほぼ１目当する
のに比べても、深ｉｌ！２１ ａ 、 ２１ ｂの対向
面積に相当する部分だけ、実質上エミッタ領域２２とコ
レクタ領域２３の対向面積が増大している。このため、
従来における素子占有面積の増大に伴う領域対向面壁の
増大という不可避的な連関が解消されているので、素子
占有面積の縮少化と同時に大電流容造化が実現される。
例えばストライブ状深溝２１ａが開口部幅１μｍ、長さ
２０μｍ、深さ５μｍの場合には、エミッタ・コレクタ
対向面積１；！２０μｍｘ ５ μｍｘ ２ テ、約２
００ ｔ−ｔｍ２にも達し、従来の約１０倍にもなる。
２０μｍ、深さ５μｍの場合には、エミッタ・コレクタ
対向面積１；！２０μｍｘ ５ μｍｘ ２ テ、約２
００ ｔ−ｔｍ２にも達し、従来の約１０倍にもなる。
そして単位平面積当たりの電流容量は、ＪＥ＞ｔｏｏμ
Ａ／μｍ２とすることが可能である。また、横型構造で
あるから、キャリア取り出し用のウオール領域の拡１１
に形成が不要である。このため電流路が短くなるので、
コレクタ抵抗が低減されている。
Ａ／μｍ２とすることが可能である。また、横型構造で
あるから、キャリア取り出し用のウオール領域の拡１１
に形成が不要である。このため電流路が短くなるので、
コレクタ抵抗が低減されている。
深溝２１ａ、２１ｂはエミッタ領域２２．コレクタ領域
２３の拡散用窓として機能すると共に、埋込み電極２２
ａ、２３ａの充填位置決め部として機能する。
２３の拡散用窓として機能すると共に、埋込み電極２２
ａ、２３ａの充填位置決め部として機能する。
本実施例の深溝２１ａ、２１ｂの断面形状は細長矩形で
あるが、Ｕ字形またはＶ字形のものでも十分である。な
お、２５はシリコン酸化膜を示す。
あるが、Ｕ字形またはＶ字形のものでも十分である。な
お、２５はシリコン酸化膜を示す。
第２図（Ａ）は本発明の第２実施例を示す平面図で、第
２図（Ｂ）は第２図（Ａ）中の［ＩＢ−ＩＩＢ線に沿っ
て切断した状態を示す切断矢視図である。なお、第２図
において第１図に示す部分と同一部分には同一参照符号
を付し、その説明は省略する。
２図（Ｂ）は第２図（Ａ）中の［ＩＢ−ＩＩＢ線に沿っ
て切断した状態を示す切断矢視図である。なお、第２図
において第１図に示す部分と同一部分には同一参照符号
を付し、その説明は省略する。
ストライブ状の深溝２１ａ内の周囲にはＮ型のエミッタ
領域２６が拡散形成され、その外側にはＰ型のベース領
域２７が拡散形成されている。深溝２１ａは二重拡散用
の窓として機能し、拡散長大なるベース領域２７と拡１
ｉｋ長小なるエミッタ領域２６がセルファラインで形成
されている。トラック状の深溝２１ｂ内の周囲にはＮ型
のコレクタ領域２８が形成されている。深溝２１ａ、２
１ｂには導電性物質が充填されてエミッタ埋込み電極２
２ａ、コレクタ埋込み電極２３ａが設けられている。ス
トライブ状のエミッタ電極２２ａとトランク状のコレク
タ埋込み電極２３ａとの間の基板表面側にはＰ型のベー
ス領域２７に導電接触する浅いベース電極（ベースコン
タクト）２７ａがトラック状に形成されている。
領域２６が拡散形成され、その外側にはＰ型のベース領
域２７が拡散形成されている。深溝２１ａは二重拡散用
の窓として機能し、拡散長大なるベース領域２７と拡１
ｉｋ長小なるエミッタ領域２６がセルファラインで形成
されている。トラック状の深溝２１ｂ内の周囲にはＮ型
のコレクタ領域２８が形成されている。深溝２１ａ、２
１ｂには導電性物質が充填されてエミッタ埋込み電極２
２ａ、コレクタ埋込み電極２３ａが設けられている。ス
トライブ状のエミッタ電極２２ａとトランク状のコレク
タ埋込み電極２３ａとの間の基板表面側にはＰ型のベー
ス領域２７に導電接触する浅いベース電極（ベースコン
タクト）２７ａがトラック状に形成されている。
この実施例のバイポーラトランジスタは横型ＮＰＮトラ
ンジスタで、第１実施例がＮ型半導体基板２０を用いる
ときにはＰ Ｎ Ｐ ）ランジスタであるのに対して逆
導電型のトランジスタが得られている。ベース領域２７
の厚さはセルファラインによる二重拡散の拡ｎｋ長の差
で精度良＜ ＩＩＩ御できるから、第１実施例の場合に
比してベース抵抗の低減を図ることかで・きる。またベ
ース領域の拡散深さ方向（横方向）に濃度勾配が必然的
に生じているので、ドリフト効果が得られ、電流増幅率
ｈｐ２が向上する。
ンジスタで、第１実施例がＮ型半導体基板２０を用いる
ときにはＰ Ｎ Ｐ ）ランジスタであるのに対して逆
導電型のトランジスタが得られている。ベース領域２７
の厚さはセルファラインによる二重拡散の拡ｎｋ長の差
で精度良＜ ＩＩＩ御できるから、第１実施例の場合に
比してベース抵抗の低減を図ることかで・きる。またベ
ース領域の拡散深さ方向（横方向）に濃度勾配が必然的
に生じているので、ドリフト効果が得られ、電流増幅率
ｈｐ２が向上する。
第３図くΔ）は本発明の第３実施例を示す平面図で、第
３図（Ｃ）は第３図（Ａ）中のＩＩＩＢ−ＩＩＩＢ線に
沿って切断した状態を示す切断矢視図である。なお、第
３図において第１図に示す部分と同一部分には同一参照
符号を付し、その説明は省略する。
３図（Ｃ）は第３図（Ａ）中のＩＩＩＢ−ＩＩＩＢ線に
沿って切断した状態を示す切断矢視図である。なお、第
３図において第１図に示す部分と同一部分には同一参照
符号を付し、その説明は省略する。
この実施例の第２実施例と異なる点は、比較的マスクル
ールがゆるやかで、ベース・コレクタエミッタ・コレク
タ間の耐圧が高いＮＰＮ ｌ−ランジスタを得るため、
深溝２１ａ内から二重拡散法により形成されたＰ型のベ
ース領域２７の表面部に接続するＰ型コンタクト領域２
７ｂが表面から拡散形成されており、深溝２１ｂの周囲
のコレクタ領域２８とベース領域２７との間には非拡１
ｉｋ領域としてのＮ−型エピタキシャル領域２９が残さ
れている。またＰ型コンタクト領域２７ｂにはトラック
状のベース電極２７ｃが導電接触している。
ールがゆるやかで、ベース・コレクタエミッタ・コレク
タ間の耐圧が高いＮＰＮ ｌ−ランジスタを得るため、
深溝２１ａ内から二重拡散法により形成されたＰ型のベ
ース領域２７の表面部に接続するＰ型コンタクト領域２
７ｂが表面から拡散形成されており、深溝２１ｂの周囲
のコレクタ領域２８とベース領域２７との間には非拡１
ｉｋ領域としてのＮ−型エピタキシャル領域２９が残さ
れている。またＰ型コンタクト領域２７ｂにはトラック
状のベース電極２７ｃが導電接触している。
以上説明したように、本発明は基板に穿設した溝内から
拡散して溝周囲部に側面積大なる拡散領域を形成すると
共に、溝内に充填した導電性物質を埋込み電極とするも
のであるから、次の効果を奏する。
拡散して溝周囲部に側面積大なる拡散領域を形成すると
共に、溝内に充填した導電性物質を埋込み電極とするも
のであるから、次の効果を奏する。
■溝底部の拡散領域の規模に比較して溝周囲部の拡散領
域の面積が広く、領域対向面積が平面占有面積に連関せ
ずに増大させることができるので、素子面積ないしチッ
プサイズの縮少化と共に大電流容量化が実現される。ま
た横型構造で、縦型構造の如くのコレクタウオール等の
拡散領域が不要であり、その分占有面債の節約が図れる
。
域の面積が広く、領域対向面積が平面占有面積に連関せ
ずに増大させることができるので、素子面積ないしチッ
プサイズの縮少化と共に大電流容量化が実現される。ま
た横型構造で、縦型構造の如くのコレクタウオール等の
拡散領域が不要であり、その分占有面債の節約が図れる
。
■溝内に充填された導電性物質を埋込み電極とするもの
であるから、これは溝周囲に形成された拡散領域とセル
ファラインで形成されるので、マスク合わせのマージン
が不要で、高精度の素子作り込みが可能となる。
であるから、これは溝周囲に形成された拡散領域とセル
ファラインで形成されるので、マスク合わせのマージン
が不要で、高精度の素子作り込みが可能となる。
■溝内から二重拡散により拡散長の差で第２導電型第１
領域たるベース領域が形成されたものにあっては、セル
ファラインによりベース領域が得られるので、拡散深さ
制御の精度が高く、ベース抵抗の低減や濃度勾配による
ドリフト効果に伴って電流増幅率り４．の増大が実現さ
れる。
領域たるベース領域が形成されたものにあっては、セル
ファラインによりベース領域が得られるので、拡散深さ
制御の精度が高く、ベース抵抗の低減や濃度勾配による
ドリフト効果に伴って電流増幅率り４．の増大が実現さ
れる。
第１図（△）は本発明に係るバイポーラトランジスタを
備えた半導体装置の第１実施例を示す平面図で、第１図
＜８＞は第１図（Ａ＞中のＩＢ−１８線に沿う切断矢視
図である。 第２図（Ａ）は本発明に係るバイポーラトランジスタを
備えた半導体装置の第２実施例を示す平面図で、第２図
（Ｂ）は第２図（△）中のＩＩＢ−ＩＩＢ線に沿う切断
矢視図である。 第３図（Δ）は本発明に係るバイポーラトランジスタを
備えた半導体装置の第３実施例を示す平面図で、第３図
（Ｂ）は第３図（Ａ）中のＩＩＩＢ−ＩＢ線に沿う切断
矢視図である。 第４図（Ａ）は従来の縦型ＮＰＮ ）ランジスタの構造
を示す平面図で、第４図（Ｂ）は第４図（Ａ＞中の［Ｖ
Ｂ−ｒＶＢ線に沿う切断矢視図である。 第５図（Ａ）は従来の横型ＰＮＰ トランジスタの構造
を示す平面図で、第５図（Ｂ）は第５図（Ｂ）中のＶＢ
−ＶＢ線に沿う切断矢視図である。 ２０− Ｎ−ａ半導体基板、２１ａ ストライプ状
深溝、２１ｂ トラック状深溝、２２−Ｐ型エミッタ領
域、２２ａ エミッタ埋込み電極、２３ Ｐ型コレク
タ領域、２３ａ コレクタ埋込み電極、２ｔ−Ｎ−型
エピタキシャル層のベース領域、２５ ンリコン酸化
膜、２６−Ｎ型エミッタ領域、２７ Ｐ型ベース領域、
２７ａ ベース電極、２８−Ｎ型コレクタ領域、２７
ｂ ベースコンタクト領域、２７ｃ ベース電極、篤 Σ 第 区 第 図
備えた半導体装置の第１実施例を示す平面図で、第１図
＜８＞は第１図（Ａ＞中のＩＢ−１８線に沿う切断矢視
図である。 第２図（Ａ）は本発明に係るバイポーラトランジスタを
備えた半導体装置の第２実施例を示す平面図で、第２図
（Ｂ）は第２図（△）中のＩＩＢ−ＩＩＢ線に沿う切断
矢視図である。 第３図（Δ）は本発明に係るバイポーラトランジスタを
備えた半導体装置の第３実施例を示す平面図で、第３図
（Ｂ）は第３図（Ａ）中のＩＩＩＢ−ＩＢ線に沿う切断
矢視図である。 第４図（Ａ）は従来の縦型ＮＰＮ ）ランジスタの構造
を示す平面図で、第４図（Ｂ）は第４図（Ａ＞中の［Ｖ
Ｂ−ｒＶＢ線に沿う切断矢視図である。 第５図（Ａ）は従来の横型ＰＮＰ トランジスタの構造
を示す平面図で、第５図（Ｂ）は第５図（Ｂ）中のＶＢ
−ＶＢ線に沿う切断矢視図である。 ２０− Ｎ−ａ半導体基板、２１ａ ストライプ状
深溝、２１ｂ トラック状深溝、２２−Ｐ型エミッタ領
域、２２ａ エミッタ埋込み電極、２３ Ｐ型コレク
タ領域、２３ａ コレクタ埋込み電極、２ｔ−Ｎ−型
エピタキシャル層のベース領域、２５ ンリコン酸化
膜、２６−Ｎ型エミッタ領域、２７ Ｐ型ベース領域、
２７ａ ベース電極、２８−Ｎ型コレクタ領域、２７
ｂ ベースコンタクト領域、２７ｃ ベース電極、篤 Σ 第 区 第 図
Claims (1)
- 【特許請求の範囲】 １）第１導電型半導体基板平面のほぼ縦方向に穿設され
た第１の溝から拡散してその周囲に形成された第２導電
型第１領域と、第１の溝に離間し該基板平面のほぼ縦方
向に穿設された第２の溝から拡散してその周囲に形成さ
れた第２導電型第２領域と、第１の溝と第２の溝との間
で第２導電型非拡散領域としての第１導電型第３領域と
を有し、第１および第２の溝内に充填された導電性物質
を埋込み電極とすることを特徴とするバイポーラトラン
ジスタを備えた半導体装置。 ２）第１導電型半導体基板平面のほぼ縦方向に穿設され
た第１の溝から二重拡散してその周囲に形成された拡散
長大なる第２導電型第１領域および拡散長小なる第１導
電型第２領域と、第１の溝に離間し該基板平面のほぼ縦
方向に穿設された第２の溝から拡散してその周囲に形成
された第１導電型第３領域とを有し、第１および第２の
溝内に充填された導電性物質を埋込み電極とすることを
特徴とするバイポーラトランジスタを備えた半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105226A JP2590561B2 (ja) | 1989-04-25 | 1989-04-25 | バイポーラトランジスタを備えた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1105226A JP2590561B2 (ja) | 1989-04-25 | 1989-04-25 | バイポーラトランジスタを備えた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02283030A true JPH02283030A (ja) | 1990-11-20 |
| JP2590561B2 JP2590561B2 (ja) | 1997-03-12 |
Family
ID=14401752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1105226A Expired - Fee Related JP2590561B2 (ja) | 1989-04-25 | 1989-04-25 | バイポーラトランジスタを備えた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590561B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0456231A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体装置 |
| JP2007318020A (ja) * | 2006-05-29 | 2007-12-06 | Seiko Instruments Inc | 半導体装置及びその製造方法 |
| CN108133959A (zh) * | 2017-12-25 | 2018-06-08 | 深圳市晶特智造科技有限公司 | 沟槽三极管及其制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244186A (en) * | 1975-10-06 | 1977-04-06 | Hitachi Ltd | Semiconductor intergrated circuit device |
| JPS5253673A (en) * | 1975-10-29 | 1977-04-30 | Hitachi Ltd | Device and production for semiconductor |
| JPS5762559A (en) * | 1980-10-01 | 1982-04-15 | Nec Corp | Semiconductor device |
| JPS57201070A (en) * | 1981-06-05 | 1982-12-09 | Seiko Epson Corp | Semiconductor device |
-
1989
- 1989-04-25 JP JP1105226A patent/JP2590561B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5244186A (en) * | 1975-10-06 | 1977-04-06 | Hitachi Ltd | Semiconductor intergrated circuit device |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007318020A (ja) * | 2006-05-29 | 2007-12-06 | Seiko Instruments Inc | 半導体装置及びその製造方法 |
| TWI452692B (zh) * | 2006-05-29 | 2014-09-11 | Seiko Instr Inc | 半導體裝置及其製造方法 |
| CN108133959A (zh) * | 2017-12-25 | 2018-06-08 | 深圳市晶特智造科技有限公司 | 沟槽三极管及其制作方法 |
| CN108133959B (zh) * | 2017-12-25 | 2020-12-15 | 浙江昌新生物纤维股份有限公司 | 沟槽三极管及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2590561B2 (ja) | 1997-03-12 |
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Legal Events
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