CN116210086A - 半导体装置及其制造方法 - Google Patents

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合田健太
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Abstract

单元部(2)的沿着一个方向的长度设为第2杂质区域(14)的沿着一个方向的长度，第2杂质区域用接触区域(14b)从单元部(1)延伸设置至外周部(2)。并且，设第2杂质区域用接触区域(14b)的延伸设置到外周部(2)的部分的沿着一个方向的长度为突出长度d，设第2杂质区域(14)的沿着一个方向的长度为第2杂质区域长度A，突出长度d相对于第2杂质区域长度A的比即d/A为0.1以下。

Description

半导体装置及其制造方法
对关联申请的相互参照
本申请基于2020年8月26日申请的日本专利申请第2020－142629号，其记载内容通过参照包含于此。
技术领域
本公开涉及具有双栅极的沟槽栅构造的半导体装置及其制造方法。
背景技术
以往，提出了具有单元部和外周部并且在单元部形成具有双栅极的沟槽栅构造的半导体元件的技术(例如参照专利文献1)。具体而言，这样的半导体装置利用在n+型的漏极层之上形成有n-型的漂移层的半导体衬底而构成。并且，在半导体衬底的表层部，形成有体(body)区域、源极区域等。此外，在半导体衬底中，以将体区域及源极区域贯通而达到漂移层的方式形成有沟槽栅构造。该半导体装置中的沟槽栅构造具有双栅极，在栅极沟槽的底部侧隔着屏蔽绝缘膜而配置有被设为源极电位的屏蔽电极，并且在栅极沟槽的开口部侧隔着栅极绝缘膜而配置有栅极电极。由此，能够降低在栅极电极与漏极电极之间产生的寄生电容。另外，在屏蔽电极与栅极电极之间形成有中间绝缘膜。
此外，在半导体衬底中，配置有与体区域、源极区域电连接的上部电极，并且配置有与漏极层电连接的下部电极。
现有技术文献
专利文献
专利文献1：日本特开2013-201361号公报
发明内容
此外，上述那样的半导体装置中，已知在半导体衬底中形成接触沟槽、经由接触沟槽将上部电极与体区域、源极区域电连接的结构。
该情况下，通过沿着接触沟槽形成杂质浓度比源极区域高的源极区域用接触区域，能够降低上部电极与半导体衬底之间的接触电阻。另外，源极区域用接触区域例如利用与形成接触沟槽的掩模相同的掩模构成，从而形成在接触沟槽的周围。
此外，上述那样的半导体装置中，有可能由于雪崩动作从而寄生双极晶体管动作。因此，在形成接触沟槽的情况下，通过将接触沟槽从单元部延伸设置至外周部，能够抑制在半导体装置内构成的寄生双极晶体管的动作，能够实现雪崩耐量的提高。
进而，在上述那样的半导体装置中，作为单元部，可以考虑做成具有主单元区域以及流过比流过主单元区域的电流少的电流且与主单元区域结构相同的感测单元区域的结构。并且，在半导体装置中，可以考虑基于流过感测单元区域的电流来检测流过主单元区域的电流。
但是，在采用在半导体衬底中形成接触沟槽、并且使单元部为具有主单元区域和感测单元区域的结构的情况下，电流的检测精度有可能下降。即，有通过将接触沟槽从单元部延伸设置至外周部从而源极区域用接触区域的向外周部突出的长度过长的情况。该情况下，在感测单元区域中，流过外周部的电流的比率变多从而流过该感测单元区域的电流的比率减少。因此，电流的检测精度有可能下降。
本公开的目的在于，提供能够抑制电流的检测精度的下降的半导体装置及其制造方法。
根据本公开的1个观点，形成有具有双栅极的沟槽栅构造的半导体元件的半导体装置，具备形成有半导体元件的单元部和将单元部包围的外周部，单元部具有主单元区域和流过比流过主单元区域的电流少的电流且与主单元区域结构相同的感测单元区域，主单元区域及感测单元区域具备：具有第1导电型的漂移层的半导体衬底、形成在漂移层上的第2导电型的第1杂质区域、形成在第1杂质区域内的该第1杂质区域的表层部且杂质浓度比漂移层高的第1导电型的第2杂质区域、在以一个方向为长度方向且从第2杂质区域将第1杂质区域贯通而达到漂移层的呈条状配置的多个栅极沟槽内分别隔着绝缘膜依次层叠屏蔽电极、中间绝缘膜以及栅极电极而被设为双栅极的多个沟槽栅构造、形成在沟槽栅构造之间且以一个方向为长度方向而从单元部延伸设置到外周部并且将第2杂质区域贯通而达到第1杂质区域的接触沟槽、沿着接触沟槽的壁面形成且杂质浓度比第2杂质区域高的第2杂质区域用接触区域、隔着漂移层而形成在第1杂质区域的相反侧且杂质浓度比漂移层高的第1导电型或第2导电型的高浓度层、配置在沟槽栅构造、第1杂质区域以及第2杂质区域之上且形成有与接触沟槽相连的接触孔的层间绝缘膜、经由接触孔及接触沟槽而与第2杂质区域用接触区域及第1杂质区域电连接的第1电极、以及与高浓度层电连接的第2电极，单元部的沿着一个方向的长度被设为第2杂质区域的沿着一个方向的长度，第2杂质区域用接触区域从单元部延伸设置至外周部，设第2杂质区域用接触区域的延伸设置到外周部的部分的沿着一个方向的长度为突出长度d，设第2杂质区域的沿着一个方向的长度为第2杂质区域长度A，突出长度d相对于第2杂质区域长度A的比即d/A为0.1以下。
由此，能够实现雪崩耐量的提高，并且减小流过主单元区域及感测单元区域的电流的比率的偏差。因而，能够实现雪崩耐量的提高，并且抑制电流的检测精度的降低。
此外，根据本公开的其他观点，在上述半导体装置的制造方法中，进行以下工序：准备半导体衬底；形成第2杂质区域用接触区域；以及在半导体衬底中形成接触沟槽；在形成第2杂质区域用接触区域的工序中，使突出长度d相对于第2杂质区域长度A的比即d/A为0.1以下。
由此，能够制造实现雪崩耐量的提高并且抑制了电流的检测精度的下降的半导体装置。
另外，对于各构成要素等附加的带括号的参照标记表示该构成要素等与后述实施方式中记载的具体构成要素等的对应关系的一例。
附图说明
图1是表示第1实施方式的半导体装置的整体的示意图。
图2是第1实施方式的半导体装置的上表面布局图。
图3是沿着图2中的III－III线的剖面图。
图4是沿着图2中的IV－IV线的剖面图。
图5是第1实施方式的半导体装置的立体示意图。
图6是表示半导体装置为导通状态时的电流路径的示意图。
图7是表示突出长度与流过主单元区域及感测单元区域的电流的比率的偏差之间的关系的模拟结果的图。
图8A是表示第1实施方式的半导体装置的制造工序的剖面图。
图8B是表示接着图8A的半导体装置的制造工序的剖面图。
图8C是表示接着图8B的半导体装置的制造工序的剖面图。
图8D是表示接着图8C的半导体装置的制造工序的剖面图。
图9是第2实施方式的半导体装置的上表面布局图。
图10是沿着图9中的X－X线的剖面图。
图11是第3实施方式的半导体装置的上表面布局图。
图12A是表示第3实施方式的半导体装置的制造工序的剖面图。
图12B是表示接着图12A的半导体装置的制造工序的剖面图。
具体实施方式
以下，根据附图说明本公开的实施方式。另外，以下的各实施方式中，对于相同或等同的部分附加同一标记而进行说明。
(第1实施方式)
参照附图说明第1实施方式。对第1实施方式进行说明。本实施方式中，作为半导体元件，以具备具有双栅极的沟槽栅构造的n沟道型的纵型MOSFET(Metal OxideSemiconductor Field Effect Transistor的简写)的半导体装置为例而进行说明。
首先，本实施方式的半导体装置如图1所示，具备具有成为主单元的主单元区域Rm及成为感测单元的感测单元区域Rs的单元部1、以及外周部2。主单元区域Rm及感测单元区域Rs具备相同构造的MOSFET，彼此的区域之间被进行了元件分离。
此外，主单元区域Rm及感测单元区域Rs被调整了面积比，以使得流过主单元区域Rm的电流以规定比率减少地流过感测单元区域Rs。虽不特别限定，但感测单元区域Rs被设为主单元区域Rm的几百～几万分之一的大小。并且，在半导体装置中，由于流动的电流与面积比成比例，所以根据流过感测单元区域Rs的电流，检测流过主单元区域Rm的电流。此外，本实施方式的半导体装置具有源极区域14，具体后述。并且，本实施方式中，单元部1和外周部2根据是否形成了源极区域14而划分，形成有源极区域14的部分被作为单元部1。
以下，如图2～图5所示，以MOSFET的宽度方向为x方向，以与x方向交叉的MOSFET的进深方向为y方向，来说明半导体装置的结构。另外，如上述那样，单元部1中的主单元区域Rm和感测单元区域Rs为相同结构。因此，以下说明的单元部1的结构适用于主单元区域Rm及感测单元区域Rs双方。
如图3～图5所示，本实施方式的半导体装置利用具有由杂质浓度高的n+型硅衬底等构成的衬底11的半导体衬底10而形成。在衬底11的表面上，形成有杂质浓度比衬底11低的n-型的漂移层12。另外，本实施方式中，衬底11作为漏极层发挥功能，相当于高浓度层。
在漂移层12的表层部的希望位置，形成有杂质浓度设定得比较低的p型的体区域13。体区域13例如通过对漂移层12离子注入p型杂质等而形成，也作为形成沟道区域的沟道层发挥功能。另外，体区域13如图2所示，在后述的多个沟槽栅构造之间以y方向为长度方向而形成。并且，体区域13如图2所示，从单元部1延伸设置至外周部2。图2中，将形成有体区域13的部分与没有形成体区域13的部分的边界作为体区域边界部13a而用虚线表示。
在体区域13的表层部，具备杂质浓度比漂移层12高的n型的源极区域14。另外，源极区域14如图2所示，在后述的多个沟槽栅构造之间以y方向为长度方向而形成。但是，源极区域14以在体区域13内终止的方式形成。并且，本实施方式中，将形成有源极区域14的部分作为单元部1。图2中，将形成有源极区域14的部分与没有形成源极区域14的部分的边界作为源极区域边界部14a来表示。此外，本实施方式中，体区域13相当于第1杂质区域，源极区域14相当于第2杂质区域。
并且，在半导体衬底10中，形成有将源极区域14贯通而达到体区域13的多个接触沟槽15。由此，在接触沟槽15的底面，成为体区域13露出的状态。并且，在体区域13中的从接触沟槽15的底面露出的部分，形成有成为体接触部的p+型的体区域用接触区域13b。在源极区域14中的从接触沟槽15的侧面露出的部分，形成有成为源极接触部的n+型的源极区域用接触区域14b。另外，本实施方式中，源极区域用接触区域14b相当于第2杂质区域用接触区域。
这里，接触沟槽15如图2所示，在后述的多个沟槽栅构造之间以y方向为长度方向而形成。具体而言，接触沟槽15在y方向上以从源极区域14突出的方式形成。即，接触沟槽15从单元部1形成到外周部2。但是，接触沟槽15在y方向上以在体区域13的内侧终止的方式形成。此外，接触沟槽15沿x方向排列形成，分别形成在后述的多个沟槽栅构造之间。即，接触沟槽15为等间隔地平行排列的条状的布局。
并且，源极区域用接触区域14b如图2及图5所示，形成在接触沟槽15的周围。换言之，源极区域用接触区域14b在半导体衬底10的一面10a中以将接触沟槽15包围的方式形成。因此，本实施方式中，源极区域用接触区域14b在y方向上成为比源极区域14突出的状态。即，源极区域用接触区域14b成为延伸设置至外周部2的状态。
在漂移层12的表层部中的体区域13及源极区域14之间，以y方向(即，一个方向)为长度方向，以沿x方向排列的方式形成有多个栅极沟槽16。该栅极沟槽16是用来形成沟槽栅构造的沟槽，本实施方式中，各栅极沟槽16等间隔地平行排列而成为条状的布局。
并且，各栅极沟槽16在y方向上从单元部1延伸设置至外周部2。本实施方式中，栅极沟槽16如图2所示，在外周部2中以比体区域13突出的方式形成。换言之，体区域13在y方向上在栅极沟槽16的延伸设置方向的内侧终止。
栅极沟槽16比体区域13形成得深。即，栅极沟槽16被设为从半导体衬底10的一面10a侧将源极区域14及体区域13贯通而达到漂移层12的深度。此外，本实施方式中，栅极沟槽16越朝向底部宽度越逐渐变窄，成为底部变圆的形状。
另外，多个栅极沟槽16形成为，位于x方向两端的栅极沟槽16位于外周部2。因此，位于x方向两端的栅极沟槽16形成为，将体区域13贯通而达到漂移层12。
栅极沟槽16的内壁面被绝缘膜17覆盖。本实施方式的绝缘膜17具有将栅极沟槽16中的下方部分覆盖的屏蔽绝缘膜17a和将上方部分覆盖的栅极绝缘膜17b。具体而言，屏蔽绝缘膜17a形成为，从栅极沟槽16的底部将下方部分的侧面覆盖。栅极绝缘膜17b形成为，将栅极沟槽16的上方部分的侧面覆盖。
在栅极沟槽16内，隔着绝缘膜17而层叠配置有由掺杂多晶硅(Poly－Si)构成的屏蔽电极18以及栅极电极19。即，在栅极沟槽16内配置有双栅极。
屏蔽电极18如后述那样，通过与上部电极22连接而被固定为源极电位。由此，本实施方式的半导体装置，能够减小栅极－漏极间的电容，能够实现MOSFET的电气特性的提高。栅极电极19进行MOSFET的开关动作，在栅极电压施加时在栅极沟槽16的侧面的体区域13形成沟道区域。
在屏蔽电极18与栅极电极19之间形成有中间绝缘膜20。由此，屏蔽电极18与栅极电极19绝缘。并且，由这些栅极沟槽16、绝缘膜17、屏蔽电极18、栅极电极19以及中间绝缘膜20构成沟槽栅构造。该沟槽栅构造由于如上述那样形成有栅极沟槽16，所以以图2的成为纸面左右方向的y方向为长度方向、在图2的成为纸面上下方向的x方向上排列多个从而成为条状的布局。
并且，如上述那样在沟槽栅构造中的长度方向的内侧的部分形成有源极区域14，在该部分构成了作为MOSFET发挥功能的单元部1。此外，比单元部1靠外侧的沟槽栅构造的前端部分位于外周部2。
在栅极沟槽16的长度方向的端部，如图4所示，屏蔽电极18延伸设置至比栅极电极19靠外侧。并且，这些部分作为屏蔽衬垫(liner)18a而从体区域13、源极区域14的表面侧露出。此外，在该栅极沟槽16的长度方向的端部，屏蔽电极18中的比栅极电极19向外侧延伸设置的部分与栅极电极19的前端之间也被中间绝缘膜20中的前端部20a绝缘。
另外，本实施方式中，屏蔽衬垫18a以将单元部1包围的方式引绕。图2虽非剖面图，但为了容易理解，对屏蔽衬垫18a施加了影线。此外，在后述的与图2对应的图中，也为了容易理解而对屏蔽衬垫18a施加了影线。
在半导体衬底10的一面10a侧，以将栅极电极19覆盖的方式形成有由氧化膜等构成的层间绝缘膜21。在层间绝缘膜21中，如图3所示，形成有与形成于半导体衬底10的接触沟槽15连通的第1接触孔21a。
另外，具体后述，本实施方式中，接触沟槽15及源极区域用接触区域14b如以下那样形成。即，在对层间绝缘膜21形成了第1接触孔21a之后，以层间绝缘膜21为掩模，经由第1接触孔21a将杂质离子注入并热扩散从而形成源极区域用接触区域14b。此外，接触沟槽15形成为，在形成了源极区域用接触区域14b后，再次以层间绝缘膜21为掩模，将源极区域用接触区域14b贯通而与第1接触孔21a连通。即，本实施方式中，源极区域用接触区域14b和接触沟槽15利用相同的作为层间绝缘膜21的掩模而形成。因此，源极区域用接触区域14b成为形成在接触沟槽15的周围的状态。
此外，在层间绝缘膜21中，如图2及图4所示，在外周部2中，形成有使栅极电极19露出的第2接触孔21b以及使屏蔽衬垫18a露出的第3接触孔21c。
并且，在层间绝缘膜21上，形成有相当于源极电极的上部电极22、栅极布线23以及屏蔽布线24。具体而言，上部电极22如图2及图3所示那样形成为，在单元部1中，经由连接部22a而与体区域13(即，体区域用接触区域13b)、源极区域14(即，源极区域用接触区域14b)电连接。另外，连接部22a由钨(W)插件等构成，被埋入到形成于层间绝缘膜21的第1接触孔21a以及接触沟槽15内。此外，本实施方式中，上部电极22相当于第1电极。
栅极布线23如图4所示那样形成为，经由在层间绝缘膜21中形成的第2接触孔21b内所埋入的W插件等连接部23a而与栅极电极19电连接。屏蔽布线24形成为，经由在层间绝缘膜21中形成的第3接触孔21c内所埋入的W插件等连接部24a而与屏蔽电极18电连接。另外，图2虽非剖面图，但为了容易理解，对于栅极电极19中的与栅极布线23连接的部分以及屏蔽电极18中的与屏蔽布线24连接的部分施加了影线。此外，在后述的与图2对应的图中，也为了容易理解而对这些部分施加了影线。
在衬底11中的与漂移层12相反侧的面，形成有相当于漏极电极的下部电极25。即，在半导体衬底10的另一面10b形成有下部电极25。另外，本实施方式中，下部电极25相当于第2电极。通过这样的结构，构成了本实施方式的纵型的MOSFET。
以上是本实施方式的半导体装置的结构。另外，本实施方式中，n-型、n型、n+型相当于第1导电型，p型、p+型相当于第2导电型。此外，本实施方式中，如上述那样，将衬底11、漂移层12、体区域13、源极区域14等包含在内而构成了半导体衬底10。
这样的半导体装置，与通常的MOSFET同样地，通过向栅极电极19施加规定以上的电压，在体区域13中的与栅极沟槽16相接的部分形成沟道，在源极－漏极间流过电流从而成为导通状态。此外，若向栅极电极19施加的电压变得不到规定电压，则在体区域13中形成的沟道消失，电流被切断从而成为截止状态。
并且，在上述那样的半导体装置中，通过漂移层12、体区域13、源极区域14构成寄生双极晶体管。因此，在上述那样的半导体装置中，当从导通状态成为截止状态时，有可能寄生双极晶体管通过雪崩动作而工作从而在源极－漏极间流过过大的电流。
因此，本实施方式中，将接触沟槽15形成至外周部2。由此，在半导体装置进行了雪崩动作时，能够将在外周部2产生的空穴从形成至外周部2的接触沟槽15抽取。因而，能够抑制寄生双极晶体管的动作，能够实现雪崩耐量的提高。
这里，具体后述，本实施方式的源极区域用接触区域14b及接触沟槽15利用相同的掩模而构成。因此，源极区域用接触区域14b形成在接触沟槽15的周围。因而，在使接触沟槽15向外周部2突出的突出长度较长的情况下，源极区域用接触区域14b向外周部2突出的突出长度也变长。
并且，在使半导体装置成为了导通状态时，在源极－漏极间流过电流。该情况下，如图6所示，电流以衬底11、漂移层12、体区域13、源极区域14、源极区域用接触区域14b的顺序在主路径R1中流动。此外，电流以漂移层12、体区域13、源极区域用接触区域14b的顺序在寄生路径R2中流动。另外，主路径R1是仅在单元部1流动的电流，寄生路径R2是经由外周部2流动的电流。并且，在使源极区域用接触区域14b的向外周部2突出的突出长度较长的情况下，在寄生路径R2中流动的电流变大，流过主路径R1的电流减少。
该情况下，感测单元区域Rs如上述那样相对于主单元区域Rm而言面积极小，与主单元区域Rm相比，寄生路径R2的电流的增大所带来的电流的偏差不再能够忽视。即，在使接触沟槽15的向外周部2突出的突出长度较长的情况下，虽然能够实现雪崩耐量的提高，但是在感测单元区域Rs中，流动的电流的减少比率变大。
因而，本发明的发明人们如图2及图5所示那样将源极区域用接触区域14b中的从单元部1沿y方向突出的部分的长度设为突出长度d而进行了以下研究。即，本发明的发明人们关于突出长度d与流过主单元区域Rm及感测单元区域Rs的电流的比率的偏差进行了研究。并且，本发明的发明人们得到了图7所示的结果。另外，图7是如图2所示那样将源极区域14的沿着y方向的长度即源极区域长度A设为20μm的情况的实验结果。源极区域14的沿着y方向的长度换言之是栅极沟槽16的长度方向的长度，是感测单元区域Rs的长度方向的长度。
如图7所示，确认到突出长度d越长则偏差越大。具体而言，偏差当突出长度d为2μm以上时急剧变大。换言之，在表示突出长度d与偏差的关系的近似线中，在倾斜开始变大的部分的第1切线S1与倾斜最大的部分的第2切线S2的交点即2μm以上时偏差急剧变大。
这里，流过寄生路径R2的电流对流过主路径R1的电流带来的影响随着流过主路径R1的电流的增大而减小，随着流过寄生路径R2的电流的减小而减小。即，流过寄生路径R2的电流对流过主路径R1的电流带来的影响随着感测单元区域Rs的沿着y方向的长度的增长而减小，随着突出长度d的减小而减小。即，与偏差对应的感测单元区域Rs的沿着y方向的长度(即，源极区域14的沿着y方向的长度)与突出长度d处于反比例的关系。
因此，图7中，由于源极区域长度A为20μm，所以可以说突出长度d相对于源极区域长度A的比即d/A大于0.1时偏差急剧增大。因而，本实施方式中，以使突出长度d相对于源极区域长度A的比即d/A为0.1以下的方式，规定了源极区域长度A及突出长度d。另外，本实施方式中，源极区域长度A相当于第2杂质区域长度。此外，以下，将突出长度d相对于源极区域长度A的比即d/A也简称作d/A。
接着，说明上述半导体装置的制造方法。另外，以下，参照图8A～图8D说明关于接触沟槽15及源极区域用接触区域14b的制造方法。另外，图8A～图8D相当于沿着图2中的VIIIA－VIIIA线的剖面。
首先，如图8A所示，准备形成有体区域13及源极区域14等的半导体衬底10。
接着，如图8B所示，在半导体衬底10的一面10a形成层间绝缘膜21，在层间绝缘膜21中形成第1接触孔21a。接着，如图8C所示，以层间绝缘膜21为掩模，经由第1接触孔21a将构成源极区域用接触区域14b的杂质离子注入并进行热扩散，从而形成源极区域用接触区域14b。此时，源极区域用接触区域14b形成为，d/A为0.1以下。即，形成在层间绝缘膜21中的第1接触孔21a以d/A为0.1以下的方式被规定了开口部的沿着y方向的长度。另外，源极区域用接触区域14b由于被热扩散而构成，因此以进入到层间绝缘膜21的下方的状态形成。
接着，如图8D所示，以层间绝缘膜21为掩模，形成与第1接触孔21a连通并且将源极区域用接触区域14b贯通的接触沟槽15。由此，成为在接触沟槽15的周围形成有源极区域用接触区域14b的状态。
之后虽未特别图示，但以层间绝缘膜21为掩模，经由第1接触孔21a及接触沟槽15将构成体区域用接触区域13b的杂质离子注入并进行热扩散。由此，在接触沟槽15的底面侧构成体区域用接触区域13b。并且，进行规定的半导体制造工艺形成上部电极22等，从而制造出上述半导体装置。
根据以上说明的本实施方式，接触沟槽15延伸设置至外周部2。并且，源极区域用接触区域14b形成为，d/A为0.1以下。因此，能够实现雪崩耐量的提高，并且减小流过主单元区域Rm及感测单元区域Rs的电流的比率的偏差。因而，在本实施方式的半导体装置中，能够实现雪崩耐量的提高并且抑制电流的检测精度的下降。
(第2实施方式)
对第2实施方式进行说明。本实施方式相对于第1实施方式，在外周部2也将上部电极22与体区域13电连接。其他与第1实施方式相同所以这里省略说明。
本实施方式中，如图9及图10所示，在层间绝缘膜21中，在外周部2形成有使体区域13的表面露出的第4接触孔21d。并且，上部电极22在外周部2中经由在层间绝缘膜21中形成的第4接触孔21d内所埋入的W插件等连接部22b，与体区域13也连接。即，在形成于外周部2的体区域13，构成了与上部电极22连接的接触部C。
根据以上说明的本实施方式，在外周部2中，体区域13具有与上部电极22电连接的接触部C。换言之，上部电极22在外周部2中与体区域13的接触部C连接。因而，当半导体装置进行雪崩动作时，在外周部2中，经由接触部C将空穴从上部电极22容易地抽取。由此，进一步实现雪崩耐量的提高从而能够实现半导体装置的耐压的提高。
(第3实施方式)
对第3实施方式进行说明。本实施方式相对于第1实施方式，使突出长度d比接触沟槽15的突出长度短。其他与第1实施方式相同所以这里省略说明。
本实施方式中，如图11所示，源极区域用接触区域14b的突出长度d比接触沟槽15的突出长度短。但是，源极区域用接触区域14b在本实施方式中也形成为，d/A为0.1以下。另外，接触沟槽15的突出长度是接触沟槽15中的从单元部1沿y方向的突出的部分的长度。
以上是本实施方式的半导体装置的结构。接着，参照图12A、图12B具体说明这样的半导体装置的接触沟槽15以及源极区域用接触区域14b的制造方法。另外，图12A及图12B相当于沿着图10中的XIIA－XIIA线的剖面图。
首先，如图12A所示，在准备了形成有体区域13及源极区域14等的半导体衬底10后，利用未图示的掩模，形成源极区域用接触区域14b。另外，源极区域用接触区域14b形成为，d/A为0.1以下。
接着，如图12B所示，在半导体衬底10的一面10a形成层间绝缘膜21，在层间绝缘膜21中形成第1接触孔21a。另外，第1接触孔21a在y方向上比源极区域用接触区域14b突出而形成。即，第1接触孔21a形成为，在y方向上使源极区域用接触区域14b及体区域13露出。
之后虽不特别图示，但以层间绝缘膜21为掩模，形成与第1接触孔21a连通并且将源极区域用接触区域14b贯通的接触沟槽15。即，本实施方式中，源极区域用接触区域14b及接触沟槽15用不同的掩模形成。
如以上说明的那样，即使使源极区域用接触区域14b的突出长度d比接触沟槽15的突出长度短，也只要d/A为0.1以下，就能够得到与上述第1实施方式相同的效果。此外，通过用不同的掩模形成源极区域用接触区域14b和接触沟槽15，能够容易地使源极区域用接触区域14b的突出长度d和接触沟槽15的突出长度不同。因此，能够对应于半导体装置的特性，容易地调整源极区域用接触区域14b的突出长度d和接触沟槽15的突出长度。
(其他实施方式)
本公开依据实施方式进行了记载，但应理解的是本公开不限于该实施方式及构造。本公开也包含各种各样的变形例及均等范围内的变形。此外，各种各样的组合及形态、进而在它们中仅包含一要素、其以上或其以下的其他组合及形态也落入本公开的范畴及思想范围。
例如，上述各实施方式中，以设第1导电型为n型、设第2导电型为p型的n沟道型的沟槽栅构造的MOSFET作为半导体装置的一例进行了说明。但是，这只不过示出了一例，也可以设为其他构造的半导体装置、例如相对于n沟道型使各构成要素的导电型反转了的p沟道型的沟槽栅构造的MOSFET。进而，半导体装置除了MOSFET以外，也可以设为形成有同样构造的IGBT的结构。在IGBT的情况下，除了将上述各实施方式中的n+型的衬底11变更为P+型的集电极层以外，与上述各实施方式中说明的纵型MOSFET是同样的。
此外，上述第3实施方式中，说明了在形成层间绝缘膜21前形成源极区域用接触区域14b的例子，但也可以如以下这样。即，在层间绝缘膜21中形成了第1接触孔21a后，在层间绝缘膜21上，配置以使d/A为0.1以下的方式形成有开口部的掩模而形成源极区域用接触区域14b。之后，可以以层间绝缘膜为掩模而形成接触沟槽15。
并且，还能够做成将上述各实施方式适当组合了的半导体装置。例如，可以将上述第2实施方式与上述第3实施方式组合，在外周部2中使体区域13与上部电极22连接。

Claims (7)

1.一种半导体装置，形成有具有双栅极的沟槽栅构造的半导体元件，其特征在于，
具备：
单元部(1)，形成有上述半导体元件；以及
外周部(2)，将上述单元部包围，
上述单元部具有主单元区域(Rm)、以及流过比流过上述主单元区域的电流少的电流且与上述主单元区域结构相同的感测单元区域(Rs)，
上述主单元区域及上述感测单元区域具有：
半导体衬底(10)，具有第1导电型的漂移层(12)；
第2导电型的第1杂质区域(13)，形成在上述漂移层上；
第1导电型的第2杂质区域(14)，形成在上述第1杂质区域内的该第1杂质区域的表层部，杂质浓度比上述漂移层高；
多个上述沟槽栅构造，在以一个方向为长度方向且从上述第2杂质区域将上述第1杂质区域贯通而达到上述漂移层的呈条状配置的多个栅极沟槽(16)内分别隔着绝缘膜(17)依次层叠屏蔽电极(18)、中间绝缘膜(20)以及栅极电极(19)而被设为上述双栅极；
接触沟槽(15)，形成在上述沟槽栅构造之间，以上述一个方向为长度方向，从上述单元部延伸设置到上述外周部，并且将上述第2杂质区域贯通而达到上述第1杂质区域；
第2杂质区域用接触区域(14b)，沿着上述接触沟槽的壁面而形成，杂质浓度比上述第2杂质区域高；
第1导电型或第2导电型的高浓度层(11)，隔着上述漂移层而形成在上述第1杂质区域的相反侧，杂质浓度比上述漂移层高；
层间绝缘膜(21)，配置在上述沟槽栅构造、上述第1杂质区域以及上述第2杂质区域之上，形成有与上述接触沟槽相连的接触孔(21a)；
第1电极(22)，经由上述接触孔及上述接触沟槽而与上述第2杂质区域用接触区域及上述第1杂质区域电连接；以及
第2电极(25)，与上述高浓度层电连接，
上述单元部的沿着上述一个方向的长度被设为上述第2杂质区域的沿着上述一个方向的长度，
上述第2杂质区域用接触区域从上述单元部延伸设置至上述外周部，
设上述第2杂质区域用接触区域的延伸设置到上述外周部的部分的沿着上述一个方向的长度为突出长度d，设上述第2杂质区域的沿着上述一个方向的长度为第2杂质区域长度A，突出长度d相对于上述第2杂质区域长度A的比即d/A为0.1以下。
2.如权利要求1所述的半导体装置，其特征在于，
上述第1杂质区域从上述单元部延伸设置至上述外周部，
上述层间绝缘膜中，在上述外周部中的比上述单元部靠上述一个方向侧的部分，形成有使上述第1杂质区域露出的接触孔(21d)，
上述第1电极在上述外周部中经由该接触孔而与上述第1杂质区域电连接。
3.如权利要求1或2所述的半导体装置，其特征在于，
上述第2杂质区域用接触区域以将上述接触沟槽包围的方式形成。
4.一种半导体装置的制造方法，
上述半导体装置具备：
单元部(1)，形成有半导体元件；以及
外周部(2)，将上述单元部包围，
上述单元部具有主单元区域(Rm)、以及流过比流过上述主单元区域的电流少的电流且与上述主单元区域结构相同的感测单元区域(Rs)，
上述主单元区域及上述感测单元区域具有：
半导体衬底(10)，具有第1导电型的漂移层(12)；
第2导电型的第1杂质区域(13)，形成在上述漂移层上；
第1导电型的第2杂质区域(14)，形成在上述第1杂质区域内的该第1杂质区域的表层部，杂质浓度比上述漂移层高；
多个沟槽栅构造，在以一个方向为长度方向且从上述第2杂质区域将上述第1杂质区域贯通而达到上述漂移层的呈条状配置的多个栅极沟槽(16)内分别隔着绝缘膜(17)依次层叠屏蔽电极(18)、中间绝缘膜(20)以及栅极电极(19)而被设为双栅极；
接触沟槽(15)，形成在上述沟槽栅构造之间，以上述一个方向为长度方向，从上述单元部延伸设置到上述外周部，并且将上述第2杂质区域贯通而达到上述第1杂质区域；
第2杂质区域用接触区域(14b)，沿着上述接触沟槽的壁面而形成，杂质浓度比上述第2杂质区域高；
第1导电型或第2导电型的高浓度层(11)，隔着上述漂移层而形成在上述第1杂质区域的相反侧，杂质浓度比上述漂移层高；
层间绝缘膜(21)，配置在上述沟槽栅构造、上述第1杂质区域以及上述第2杂质区域之上，形成有与上述接触沟槽相连的接触孔(21a)；
第1电极(22)，经由上述接触孔及上述接触沟槽而与上述第2杂质区域用接触区域及上述第1杂质区域电连接；以及
第2电极(25)，与上述高浓度层电连接，
上述单元部的沿着上述一个方向的长度被设为上述第2杂质区域的沿着上述一个方向的长度，
上述第2杂质区域用接触区域从上述单元部延伸设置至上述外周部，
设上述第2杂质区域用接触区域的延伸设置到上述外周部的部分的沿着上述一个方向的长度为突出长度d，设上述第2杂质区域的沿着上述一个方向的长度为第2杂质区域长度A，突出长度d相对于上述第2杂质区域长度A的比即d/A为0.1以下，
上述半导体装置的制造方法的特征在于，进行以下工序：
准备上述半导体衬底；
形成上述第2杂质区域用接触区域；以及
在上述半导体衬底中形成上述接触沟槽，
在形成上述第2杂质区域用接触区域的工序中，使突出长度d相对于上述第2杂质区域长度A的比即d/A为0.1以下。
5.如权利要求4所述的半导体装置的制造方法，其特征在于，
形成上述第2杂质区域用接触区域的工序与形成上述接触沟槽的工序利用相同的掩模进行。
6.如权利要求5所述的半导体装置的制造方法，其特征在于，
在准备上述半导体衬底的工序之后，进行在上述半导体衬底上形成上述层间绝缘膜的工序，
在形成上述层间绝缘膜的工序之后，进行在上述层间绝缘膜中形成上述接触孔的工序，
在形成上述第2杂质区域用接触区域的工序中，以上述层间绝缘膜为掩模，经由上述接触孔向上述半导体衬底将杂质离子注入并且使该杂质热扩散，从而形成上述第2杂质区域用接触区域，
在形成上述接触沟槽的工序中，以上述层间绝缘膜为掩模，形成与上述接触孔连通并且将上述第2杂质区域用接触区域贯通的上述接触沟槽。
7.如权利要求4所述的半导体装置的制造方法，其特征在于，
形成上述第2杂质区域用接触区域的工序与形成上述接触沟槽的工序利用不同的掩模进行。
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