KR20160016519A - 반도체 장치 - Google Patents

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KR20160016519A
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semiconductor
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도모코 마츠다이
유우이치 오시노
분고 다나카
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가부시끼가이샤 도시바
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Abstract

본 발명의 실시 형태에 따른 반도체 장치는 제1 반도체층과, 상기 제1 반도체층 상의 일부에 형성된 제2 반도체층과, 상기 제1 반도체층 상에 있어서의 상기 제2 반도체층보다도 종단부측에 형성된 제1 절연층과, 상기 제1 반도체층 상에 있어서의 상기 제1 절연층보다도 종단부측에 형성된 제3 반도체층과, 상기 제1 반도체층 상에 있어서의 상기 제3 반도체층보다도 종단부측에 형성된 제2 절연층과, 상기 제1 반도체층과 상기 제2 절연층의 사이에 형성된 제4 반도체층과, 층간 절연막 내에 형성되고, 상기 제1 반도체층으로부터의 거리가 서로 상이한 복수개의 필드 플레이트 전극을 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 출원은, 일본 특허 출원 제2014-158930호(출원일: 2014년 8월 4일)를 기초 출원으로 하는 우선권을 향수한다. 본 출원은 이 기초 출원을 참조함으로써 기초 출원의 모든 내용을 포함한다.
본 발명의 실시 형태는 반도체 장치에 관한 것이다.
IGBT(Insulated Gate Bipolar Transistor) 등의 파워 반도체 소자는 파워 일렉트로닉스 기술에 사용된다. 최근 전력 에너지를 한없이 효율적으로 사용하는 것이 요구되는 가운데, 전력 변환을 고효율로 행하기 위해서, 파워 일렉트로닉스 기술이나 파워 반도체 소자의 개발은 점점 중요해지고 있다. 이들 파워 반도체 소자는 저스위칭 손실, 고속 동작, 넓은 안전 동작 영역과 함께 폭넓은 내압 전개가 필요해진다.
이 중, 내압은 소자 동작부, 즉 소자 그 자체의 내압과 함께, 소자 종단부의 내압도 필요해진다. 소자 종단부에 있어서는, 그 구조에 따라 국부적으로 높은 전계가 발생하여 브레이크 다운이 발생하는 일이 있다. 이로 인해, 소자 종단부의 내압 설계도 중요하며, 현재까지 VLD(Variation of Lateral Doping) 구조, 리서프 구조, 가드링 구조 등의 구조가 제안되어 있다. 또한, 고온, 장시간의 전압 인가 조건 하에서도, 내압 변동이나 누설 전류 증가 등이 발생하지 않는 신뢰성도 요구된다.
본 발명의 실시 형태는 내압 및 신뢰성의 향상을 가능하게 하는 반도체 장치를 제공한다.
실시 형태에 따른 반도체 장치는, 제1 도전형의 제1 반도체층과, 상기 제1 반도체층 상의 일부에 형성된 제2 도전형의 제2 반도체층과, 게이트 절연막을 개재하여, 상기 제1 반도체층 및 상기 제2 반도체층 내에 형성된 게이트 전극과, 상기 제1 반도체층 상에 있어서의 상기 제2 반도체층보다도 종단부측에 형성된 제1 절연층과, 상기 제1 반도체층 상에 있어서의 상기 제1 절연층보다도 종단부측에 형성된 제2 도전형의 제3 반도체층과, 상기 제1 반도체층 상에 있어서의 상기 제3 반도체층보다도 종단부측에 형성된 제2 절연층과, 상기 제1 반도체층과 상기 제2 절연층의 사이에 형성된 제1 도전형의 제4 반도체층과, 상기 제1 반도체층 상에 상기 제2 반도체층, 상기 제3 반도체층, 상기 제1 절연층 및 상기 제2 절연층에 접해서 형성된 층간 절연막과, 상기 층간 절연막 내에 형성되고, 상기 제1 반도체층으로부터의 거리가 서로 상이한 복수개의 필드 플레이트 전극을 구비한다.
도 1의 (a)는 제1 실시 형태에 따른 반도체 장치를 예시하는 평면도, 도 1의 (b)는 제1 실시 형태에 따른 반도체 장치의 도 1의 (a)의 A-A'선에 따른 단면도.
도 2의 (a) 내지 도 2의 (c)는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도이고, 도 1의 (a)의 A-A'선에 따른 단면을 도시함.
도 3의 (a) 내지 도 3의 (c)는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도이고, 도 1의 (a)의 A-A'선에 따른 단면을 도시함.
도 4의 (a) 내지 도 4의 (c)는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 예시하는 공정 단면도이고, 도 1의 (a)의 A-A'선에 따른 단면을 도시함.
도 5는 제1 실시 형태의 비교예에 관한 반도체 장치를 예시하는 도 1의 (a)의 A-A'선에 따른 단면에 상당하는 단면도.
도 6의 (a)는 제1 실시예의 비교예에 관한 반도체 장치의 n형 드리프트층이 저비저항인 경우의 공핍층의 확산을 예시하는 도면, 도 6의 (b)는 제1 실시예의 비교예에 관한 반도체 장치의 n형 드리프트층이 고비저항인 경우의 공핍층의 확산을 예시하는 도면.
도 7은 제2 실시 형태에 따른 반도체 장치의 단면도.
도 8은 제3 실시 형태에 따른 반도체 장치의 단면도.
도 9는 제4 실시 형태에 따른 반도체 장치의 단면도.
이하, 도면을 참조하면서, 본 발명의 실시 형태에 대해서 설명한다. 또한, 실시 형태 중에서는 제1 도전형을 n형이라고 하고, 제2 도전형을 p형이라고 하여 설명하지만, 양자를 교체해서 실시하는 것도 가능하다.
먼저, 제1 실시 형태의 반도체 장치에 대해서 설명한다.
도 1의 (a)는 본 실시 형태에 따른 반도체 장치(100)를 예시하는 평면도이고, 도 1의 (b)는 도 1의 (a)의 A-A'선에 따른 단면도이다.
도 1의 (a)에 도시한 바와 같이, 반도체 장치(100)에는 셀부(100a)가 형성되어 있고, 셀부(100a)의 외측에는 제1 종단부(100b) 및 제2 종단부(100c)가 형성되어 있다. 즉, 셀부(100a)는 제1 종단부(100b)에 둘러싸여 있고, 또한 제1 종단부(100b)는 제2 종단부(100c)에 둘러싸여 있다.
도 1의 (b)에 도시한 바와 같이, 본 실시 형태에 따른 반도체 장치(100)에 있어서는, n형 드리프트층(101)(제1 반도체층)이 형성되어 있고, n형 드리프트층(101)의 상면에 접하여, 층간 절연막(102)이 형성되어 있다. n형 드리프트층(101)의 층간 절연막(102)이 형성되어 있는 면과는 반대측에는 p형 콜렉터층(103)이 형성되어 있다. p형 콜렉터층(103) 아래에는 콜렉터 전극(125)이 형성되어 있다.
또한, 본 명세서에 있어서는 n형 드리프트층(101)으로부터 층간 절연막(102)을 향하는 방향을 「위」라고 하고, 그 반대 방향을 「아래」라고 하지만, 이것은 편의적인 것이며, 중력의 방향과는 관계없다.
n형 드리프트층(101)의 상층부에는 p형 가드링층(104, 105)(제2, 3 반도체층), p형 바디층(106), 절연층(107)(제2 절연층), 절연층(108)(제1 절연층) 및 n형 영역(109)이 형성되어 있다. p형 가드링층(105)은 제1 종단부(100b)와 제2 종단부(100c)의 경계 영역을 걸치도록 형성되어 있고, p형 가드링층(104)은 셀부(100a)와 제1 종단부(100b)의 경계 영역을 걸치도록 형성되어 있다. p형 바디층(106)은 셀부(100a)에 복수 형성되어 있다. 또한, p형 가드링층(104, 105)(제2, 3 반도체층)은 각각 층간 절연막(102)의 하면에 접하도록 형성되어 있다. 또한, n형 영역(109)은 제2 종단부(100c)의 최외주 부분에 형성되고, 층간 절연막(102)의 하면에 접하고 있다. 절연층(107)은 p형 가드링층(105)과 n형 영역(109)의 사이에 위치하도록 n형 드리프트층(101) 상에 형성되고, 층간 절연막(102)의 하면에 접하고 있다. 또한, 절연층(107)은 p형 가드링층(105) 및 n형 영역(109)과는 이격해서 형성되어 있다. 절연층(107)의 하면의 n형 드리프트층(101) 내에는 n형 반도체층(110)이 형성되어 있다. 절연층(108)은 p형 가드링층(105)과 p형 가드링층(104)의 사이에 위치하도록 n형 드리프트층(101) 상에 형성되고, 층간 절연막(102)의 하면에 접하고 있다. 또한, 절연층(108)은 p형 가드링층(105) 및 p형 가드링층(104)과는 이격해서 형성되어 있다. 절연층(108)은 p형 가드링층(105)에 접하도록 형성되어도 된다.
게이트 전극(111)은 상단부가 층간 절연막(102)에 접하고, 하단부가 n형 드리프트층(101) 내에 위치하고, 인접하는 p형 바디층(106) 사이에 형성되어 있다. 또한, 셀부(100a)의 최외주 부분에 있어서는, 게이트 전극(111)은 p형 바디층(106)과 p형 가드링층(104)의 사이에 위치하도록 형성되어 있다. n형 소스층(112)은 p형 바디층(106)의 상부와 게이트 전극(111)의 상부 사이에 각각에 접해서 형성되어 있고, 층간 절연막(102)에도 접하고 있다. 또한, 게이트 전극(111)과 n형 드리프트층(101), p형 바디층(106), n형 소스층(112) 및 층간 절연막(102)과의 사이에는 게이트 절연막(126)이 형성되어 있다.
n형 드리프트층(101)은 예를 들어 실리콘(Si), 탄화규소(SiC)나 질화갈륨(GaN) 등에 의해 형성되어 있다. 층간 절연막(102)은, 예를 들어 CVD(Chemical Vapor Deposition)나 열산화 등에 의해 형성된 산화 실리콘(SiO2), PSG(Phosphorus Silicon Glass), BPSG(Boron Phosphorus Silicon Glass), TEOS(Tetra Ethyl Ortho Silicate) 등에 의해 형성되어 있다.
필드 플레이트 전극(113, 114, 115)(제1 필드 플레이트 전극)은 층간 절연막(102) 내에 평탄하게 형성되어 있다. 필드 플레이트 전극(113, 114, 115)은 n형 드리프트층(101)으로부터 이격되어 있고, 필드 플레이트 전극(113, 114, 115)과 n형 드리프트층(101)과의 사이에는 층간 절연막(102)의 일부가 개재되어 있다. 필드 플레이트 전극(113)은 제1 종단부(100b) 내에 위치하고, 필드 플레이트 전극(114)은 제2 종단부(100c) 내에 위치하고, 필드 플레이트 전극(115)은 제2 종단부(100c) 내에 위치하고 있다.
상방으로부터 보아, 필드 플레이트 전극(113)의 내주측의 단부는 p형 가드링층(104)의 외주측의 단부에 겹쳐져 있고, 필드 플레이트 전극(113)의 외주측의 단부는 절연층(108)의 내주측의 단부와 겹쳐져 있다.
또한, 상방으로부터 보아, 필드 플레이트 전극(114)의 내주측의 단부는 p형 가드링층(105)의 외주측의 단부에 겹쳐져 있고, 필드 플레이트 전극(114)의 외주측의 단부는 절연층(107)의 내주측의 단부와 겹쳐져 있다.
또한, 상방으로부터 보아, 필드 플레이트 전극(115)의 내주측의 단부는 절연층(107)의 외주측의 단부와 겹쳐져 있고, 필드 플레이트 전극(115)의 외주측의 단부는 n형 영역(109)의 내주측의 단부에 겹쳐져 있다.
필드 플레이트 전극(117, 118, 119)(제2 필드 플레이트 전극)은 층간 절연막(102) 내에 평탄하게 형성되어 있다. 필드 플레이트 전극(117, 118, 119)은 n형 드리프트층(101)으로부터 격리되어 있고, 필드 플레이트 전극(117, 118, 119)과 n형 드리프트층(101)과의 사이에는 층간 절연막(102)의 일부가 개재되어 있다. 필드 플레이트 전극(117)은 제1 종단부(100b) 내에 위치하고, 필드 플레이트 전극(118) 및 필드 플레이트 전극(115)은 제2 종단부(100c) 내에 위치하고 있다.
상방으로부터 보아, 필드 플레이트 전극(117)은 절연층(108)의 일부 또는 전부에 겹쳐져 있고, 필드 플레이트 전극(117)의 내주측의 단부는, 필드 플레이트 전극(113)의 외주측의 단부에 겹쳐져 형성되어 있다.
또한, 상방으로부터 보아, 필드 플레이트 전극(118)은 절연층(107)의 일부 또는 전부에 겹쳐져 있고, 필드 플레이트 전극(118)의 내주측의 단부는 필드 플레이트 전극(114)의 외주측의 단부에 겹쳐져 있다.
또한, 상방으로부터 보아, 필드 플레이트 전극(119)은 절연층(107)의 일부 또는 전부에 겹쳐져 형성되어 있고, 필드 플레이트 전극(119)의 외주측의 단부는 필드 플레이트 전극(115)의 내주측의 단부에 겹쳐져 형성되어 있다.
필드 플레이트 전극(121, 122, 123)(제3 필드 플레이트 전극)은 층간 절연막(102) 상에 평탄하게 형성되어 있다. 즉, 필드 플레이트 전극(121, 122, 123)은 층간 절연막(102)을 개재하여 n형 드리프트층(101)으로부터 격리되어 있다. 필드 플레이트 전극(121)은 제1 종단부(100b) 내에 위치하고, 필드 플레이트 전극(122)은 제1 종단부(100b) 및 제2 종단부(100c) 내에 위치하고, 필드 플레이트 전극(123)은 제2 종단부(100c) 내에 위치하고 있다.
상방으로부터 보아, 필드 플레이트 전극(121)은 p형 가드링층(104), 필드 플레이트 전극(113, 114) 및 절연층(108)에 겹쳐져 있다.
또한, 상방으로부터 보아, 필드 플레이트 전극(122)은 p형 가드링층(105), 필드 플레이트 전극(114, 118) 및 절연층(107)의 내주측의 일부에 겹쳐져 있다.
또한, 상방으로부터 보아, 필드 플레이트 전극(123)은 절연층(107)의 외주측의 일부, 필드 플레이트 전극(119, 115) 및 n형 영역(109)에 겹쳐져 있다.
필드 플레이트 전극(113, 114, 115)과 n형 드리프트층(101)과의 최단 거리를a라고 하고, 필드 플레이트 전극(117, 118, 119)과 n형 드리프트층(101)과의 최단 거리를 b라고 하고, 필드 플레이트 전극(121, 122, 123)과 n형 드리프트층(101)과의 최단 거리를 c라고 하면 거리 a는 거리 b보다도 짧고, 거리 b는 거리 c보다도 짧다.
필드 플레이트 전극(113, 114, 115)은, 예를 들어 폴리실리콘 등을 사용할 수 있다. 필드 플레이트 전극(117, 118, 119, 121, 122, 123)은, 예를 들어 텅스텐(W), 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 루테늄(Ru) 등 저저항 금속 등을 사용할 수 있다.
셀부(100a)에 가장 가까운 제1 종단부(100b)에서는, p형 가드링층(104), 필드 플레이트 전극(113, 117, 121)은 이미터 전위에 접속되어 있다. 또한 제1 종단부(100b)의 최외주 및 제2 종단부(100c)의 내주부에서는 p형 가드링층(105), 필드 플레이트 전극(114, 118, 122)은 서로 접속되어 있다. 이에 의해, 필드 플레이트 전극(114, 118, 122)은 플로팅 상태로 되어 있다. 또한, 제2 종단부(100c)의 최외주 부분에 가까운 영역에서는, n형 영역(109), 필드 플레이트 전극(115, 119, 123)은 서로 접속되어 있고, 플로팅 상태로 되어 있다.
이미터 전극(124)은 셀부의 층간 절연막(102) 상에 형성되어 있다. 이미터 전극(124)은 n형 드리프트층(101)으로부터 이격되어 있고, 이미터 전극(124)과 n형 드리프트층(101)과의 사이에는 층간 절연막(102)의 일부가 개재되어 있다. 상방으로부터 보아, 이미터 전극(124)은 각 p형 바디층(106), 게이트 전극(111) 및 n형 소스층(112)에 겹쳐져 있다. 이미터 전극(124)은 각 p형 바디층(106) 및 n형 소스층(112)에 접속되어 있다.
이어서, 반도체 장치(100)의 제조 방법에 대해서 설명한다.
도 2의 (a) 내지 도 4의 (c)는 제1 실시 형태에 따른 반도체 장치(100)의 제조 방법을 예시하는 공정 단면도이고, 도 1의 (a)의 A-A'선에 따른 단면에 상당하는 단면을 도시한다.
먼저, 도 2의 (a)에 도시한 바와 같이, n형 드리프트층(101)의 상층부에, 포토레지스트 등을 마스크로 하여 억셉터가 되는 불순물, 예를 들어 붕소(B) 등을 선택적으로 이온 주입 및 열확산함으로써, p형 가드링층(104, 105)을 형성한다. p형 가드링층(104)은 셀부(100a)와 제1 종단부(100b)의 경계 영역을 걸치도록 형성되고, p형 가드링층(105)은 제1 종단부(100b)와 제2 종단부(100c)의 경계 영역을 걸치도록 형성된다.
이어서, 도 2의 (b)에 도시한 바와 같이, n형 드리프트층(101)의 상면에, 예를 들어 2군데의 홈부(201, 202)를 형성한다. 홈부(201)는 p형 가드링층(104)과 p형 가드링층(105)과의 사이에, p형 가드링층(104)과 p형 가드링층(105)으로부터 이격해서 형성한다. 홈부(202)는 p형 가드링층(105)과 후술하는 공정에서 n형 영역(109)을 형성하는 부분, 즉 제2 종단부(100c)의 최외주 부분과의 사이에, p형 가드링층(105)과 n형 영역(109)을 형성하는 부분으로부터 이격해서 형성한다.
이어서, 도 2의 (c)에 도시한 바와 같이, n형 드리프트층(101)의 상면에 있어서의 홈부(202)가 형성된 영역 이외의 영역을, 포토레지스트 등을 포함하는 마스크(203)에 의해 덮고, 도너가 되는 불순물, 예를 들어 인(P) 등을 선택적으로 이온 주입한다. 그 후, 마스크(203)를 제거한다.
또한, 선택적으로 홈부(202)를 형성한 후, 계속해서 선택적으로 인(P) 등을 이온 주입하고, 그 후 홈부(201)를 형성해도 된다.
이에 의해, 도 3의 (a)에 도시한 바와 같이, n형 드리프트층(101)에 있어서의 홈부(202)의 직하 영역에 n형 반도체층(110)이 형성된다. 이어서, 홈부(201 및 202) 내에, CVD(Chemical Vapor Deposition)법 등에 의해, 예를 들어 실리콘 산화물을 퇴적하여 절연층(107, 108)을 형성한다.
이어서, 도 3의 (b)에 도시한 바와 같이, n형 드리프트층(101)의 셀부(100a)에 복수의 트렌치(204)를 임의인 간격으로 형성한다. 셀부(100a)에 있어서 가장 외주측 중 적어도 하나의 트렌치(204)는 p형 가드링층(104)의 내주측의 단부를 관통하여, n형 드리프트층(101)에 도달하도록 형성한다. 이어서, 트렌치(204)의 내면 상에 게이트 절연막(126)을 형성하고, 트렌치(204)의 내부에는 폴리실리콘을 매립함으로써 게이트 전극(111)을 형성한다.
이어서, 열산화법 또는 CVD법 등, 또는 이들 복수의 방법을 사용하여, 얇은 층간 절연막(102a)을 형성하고, 그 위에 폴리실리콘의 퇴적 등에 의해 실리콘 퇴적 막을 형성한다. 그 후, 원하는 위치에 필드 플레이트 전극(113, 114, 115)이 남도록 포토레지스트 등을 형성하고, 이것을 마스크로 해서 RIE(Reactive Ion Etching)법 등에 의해 실리콘 퇴적 막을 선택적으로 제거한다. 이에 의해, 필드 플레이트 전극(113, 114, 115)을 층간 절연막(102a) 상에 형성한다.
이어서, 도 3의 (c)에 도시한 바와 같이, 트렌치(204) 사이에 p형 바디층(106)을 형성한다.
예를 들어, 상방으로부터 보아, 필드 플레이트 전극(113)은 필드 플레이트 전극(113)의 내주측의 단부가 p형 가드링층(104)의 외주측의 단부에 겹쳐지고, 필드 플레이트 전극(113)의 외주측의 단부가 절연층(108)의 내주측의 단부에 겹쳐지는 위치에 형성된다. 또한, 필드 플레이트 전극(114)은 상방으로부터 보아, 필드 플레이트 전극(114)의 내주측의 단부가 p형 가드링층(105)의 외주측의 단부에 겹쳐지고, 필드 플레이트 전극(114)의 외주측의 단부가 절연층(107)의 내주측의 단부에 겹쳐지는 위치에 형성된다. 또한, 필드 플레이트 전극(115)은 상방으로부터 보아, 필드 플레이트 전극(115)의 내주측의 단부가 절연층(107)의 외주측의 단부에 겹쳐지고, 필드 플레이트 전극(115)의 외주측의 단부가 후술하는 공정에서 제2 종단부(100c)의 최외주 부분에 형성되는 n형 영역(109)에 겹쳐지도록 형성된다.
또한, p형 바디층(106)은 트렌치(204)를 형성하기 전에 형성해도 된다.
이어서, 도 4의 (a)에 도시한 바와 같이, 도너가 되는 불순물, 예를 들어 인 또는 비소(As) 등을 선택적으로 이온 주입함으로써, n형 영역(109) 및 n형 소스층(112)을 형성한다. 예를 들어, n형 영역(109)은 제2 종단부(100c)의 최외주 부분에 형성하고, n형 소스층(112)은 p형 바디층(106)의 상부와 게이트 절연막(126)의 상부에 접하도록 형성한다.
이어서, CVD법 등에 의해 층간 절연막(102b)을 형성한다. 포토레지스트 등을 마스크로 하여 RIE법 등에 의해, 후속 공정에서 필드 플레이트 전극(117, 118, 119)이 되는 홈부(205, 206, 207)와, 후술하는 공정에서 형성하는 필드 플레이트 전극(121, 122, 123)과 필드 플레이트 전극(113, 114, 115)을 접속하는 관통 구멍(211, 213, 214), 필드 플레이트 전극(121, 122, 123)과 p형 가드링층(104, 105) 및 n형 영역(109)을 접속하는 관통 구멍(210, 212, 215)과, 후술하는 공정에서 형성되는 이미터 전극(124)과 p형 바디층(106)을 접속하는 관통 구멍(208)을 형성한다.
예를 들어, 상방으로부터 보아, 홈부(205)는 절연층(108)의 일부에 겹쳐지고, 홈부(205)의 내주측의 단부가 필드 플레이트 전극(113)의 외주측의 단부에 겹쳐지도록 형성한다. 또한, 예를 들어 상방으로부터 보아, 홈부(206)는 절연층(107)의 일부에 겹쳐지고, 홈부(206)의 내주측의 단부가 필드 플레이트 전극(114)의 외주측의 단부에 겹쳐지도록 형성한다. 또한, 예를 들어 상방으로부터 보아, 홈부(207)는 절연층(107)의 일부에 겹쳐지고, 홈부(207)의 외주측의 단부가, 필드 플레이트 전극(115)의 외주측의 단부에 겹쳐지도록 형성한다. 이때, 필드 플레이트 전극(113, 114, 115)과 n형 드리프트층(101)과의 최단 거리를 a라고 하고, 홈부(205, 206, 207)의 저면과 n형 드리프트층(101)과의 최단 거리를 b라고 하면, 거리 a는 거리 b보다도 짧다.
또한, 관통 구멍(208)은 하나의 p형 바디층(106)에 대하여 층간 절연막(102b)의 상면으로부터 하나의 관통 구멍(208)이 신장되도록 복수 형성한다. 또한, 관통 구멍(210)은 층간 절연막(102b)의 상면으로부터 신장되어 p형 가드링층(104)의 상면에 도달하도록 형성한다. 또한, 관통 구멍(211)은 층간 절연막(102b)의 상면으로부터 신장되어 필드 플레이트 전극(113)의 상면에 도달하도록 형성한다. 또한, 관통 구멍(212)은 층간 절연층(102b)의 상면으로부터 신장되어 p형 가드링층(105)의 상면에 도달하도록 형성한다. 또한, 관통 구멍(213)은 층간 절연막(102b)의 상면으로부터 신장되어 필드 플레이트 전극(114)의 상면에 도달하도록 형성한다. 또한, 관통 구멍(214)은 층간 절연막(102b)의 상면으로부터 신장되어 필드 플레이트 전극(115)의 상면에 도달하도록 형성한다. 또한, 관통 구멍(215)은 층간 절연막(102b)의 상면으로부터 신장되어 n형 영역(109)의 상면까지 도달하도록 형성한다.
이어서, 도 4의 (b)에 도시한 바와 같이, 홈부(205, 206, 207)에 저저항 금속을 매립하고, CMP(Chemical Mechanical Polishing)법 등에 의해 평탄화함으로써, 필드 플레이트 전극(117, 118, 119)을 형성한다. 이때, 각 관통 구멍에도 저저항 금속을 매립한다. 다음으로 CVD법 등에 의해 층간 절연막(102c)을 형성한다. 층간 절연막(102a, 102b, 102c)으로부터 층간 절연막(102)이 구성된다. 이어서, 포토레지스트 등을 마스크로 하여 RIE법 등에 의해 관통 구멍(216, 217, 218)을 형성한다. 관통 구멍(216)은 층간 절연막(102)의 상면으로부터 신장되어 필드 플레이트 전극(117)에 도달하도록 형성한다. 또한, 관통 구멍(217)은 층간 절연막(102)의 상면으로부터 신장되어 필드 플레이트 전극(118)에 도달하도록 형성되어 있다. 또한, 관통 구멍(119)은 층간 절연막(102)의 상면으로부터 신장되어 있다. 또한, 관통 구멍(208, 210, 211, 212, 213, 214, 215)은, 층간 절연막(102c)의 상면까지 도달하도록 신장되고, 신장된 관통 구멍 내에는 저저항 금속을 매립한다.
이어서, 도 4의 (c)에 도시한 바와 같이, 스퍼터법 등에 의해 금속 재료를 퇴적하고, 포토레지스트 등을 마스크로 하여 RIE법 등에 의해 선택적으로 에칭함으로써, 필드 플레이트 전극(121, 122, 123) 및 이미터 전극(124)을 형성한다. 예를 들어, 상방으로부터 보아, 필드 플레이트 전극(121)은 p형 가드링층(104), 필드 플레이트 전극(113, 117) 및 절연층(108)에 겹쳐지도록 형성된다. 또한, 예를 들어 상방으로부터 보아, 필드 플레이트 전극(122)은 p형 가드링층(105), 필드 플레이트 전극(114, 118)에 겹쳐지도록 형성되고, 필드 플레이트 전극(122)의 외주측의 단부는, 절연층(107)의 내주측의 단부에 겹쳐지도록 형성된다. 또한, 예를 들어 상방으로부터 보아, 필드 플레이트 전극(123)은 n형 영역(109), 필드 플레이트 전극(115, 119)에 겹쳐지도록 형성되고, 필드 플레이트 전극(123)의 내주측의 단부는, 절연층(107)의 외주측의 단부에 겹쳐지도록 형성된다. 또한, 예를 들어 상방으로부터 보아, 이미터 전극(124)은 p형 바디층(106), 게이트 전극(111)에 겹쳐지도록 형성된다.
이에 의해, 필드 플레이트 전극(121)은 관통 구멍(210) 내의 금속 재료를 통해서 p형 가드링층(104)에 접속되고, 관통 구멍(211) 내의 금속 재료를 통해서 필드 플레이트 전극(113)에 접속되고, 관통 구멍(216) 내의 금속 재료를 통해서 필드 플레이트 전극(117)에 접속된다. 필드 플레이트 전극(122)은 관통 구멍(212) 내의 금속 재료를 통해서 p형 가드링층(105)에 접속되고, 관통 구멍(213) 내의 금속 재료를 통해서 필드 플레이트 전극(114)에 접속되고, 관통 구멍(217) 내의 금속 재료를 통해서 필드 플레이트 전극(118)에 접속된다. 필드 플레이트 전극(123)은 관통 구멍(218) 내의 금속 재료를 통해서 필드 플레이트 전극(119)에 접속되고, 관통 구멍(214) 내의 금속 재료를 통해서 필드 플레이트 전극(115)에 접속되고, 관통 구멍(215) 내의 금속 재료를 통해서 n형 영역(109)에 접속된다. 이미터 전극(124)은 관통 구멍(108) 내의 금속 재료를 통해서 p형 바디층(106)에 접속되어 있다.
이어서, 도 1의 (b)에 도시한 바와 같이, n형 드리프트층(101)의 하층부를 제거하고, 원하는 두께로 박층화하고, 또한 n형 드리프트층(101)의 하면에 억셉터가 되는 불순물, 예를 들어 붕소(B) 등을 이온 주입함으로써, p형 콜렉터층(103)을 형성한다. p형 콜렉터층(103) 아래에는 콜렉터 전극(125)을 형성한다.
여기서, p형 콜렉터층(103)과 함께 n형 버퍼층(도시하지 않음)도 형성하는 경우가 있다.
이상, 도 2의 (a) 내지 도 4의 (c)에 도시한 바와 같은 공정에 의해, 반도체 장치(100)는 제조된다.
상기에서 설명한 제조 방법은 어디까지나 일례이고, 예를 들어 성막 방법에 대해서는 CVD법 이외에, 원자층 단체에서의 성장 제어가 가능한 ALD(Atomic Layer Deposition)법이나 진공 증착법, 도포법 및 분무법 등으로도 실시는 가능하다.
이어서, 본 실시 형태의 작용에 대해서 설명한다.
본 실시 형태에 따르면, 본 실시 형태에 따른 반도체 장치(100)에 역방향 바이어스의 전압을 인가하면, 셀부(100a)의 p형 바디층(106)과 n형 드리프트층(101)의 pn 접합 계면 및 제1 종단부(100b)의 이미터 전위에 접속된 p형 가드링층(104)과 n형 드리프트층(101)의 pn 접합 계면을 기점으로 공핍층이 발생한다. 이 공핍층이, 이미터 전위에 접속된 필드 플레이트 전극(113)의 직하, 필드 플레이트 전극(117)의 직하, 필드 플레이트 전극(121)의 직하의 n형 드리프트층(101)으로, 셀부(100a)로부터 제1 종단부(100b)에 확산된다. 또한, 이 공핍층은, 제1 종단부(100b)의 외측에 있는 제2 종단부(100c)로 확산되고, 플로팅 상태가 된 p형 가드링층(105)과 n형 드리프트층(101)의 pn 접합 계면, 플로팅 상태가 된 필드 플레이트 전극(114), 필드 플레이트 전극(118), 필드 플레이트 전극(122) 직하의 n형 드리프트층(101)으로, 제1 종단부(100b)로부터 제2 종단부(100c)에 확산된다.
이 경우, 셀부(100a)의 외측에 이미터 전위에 접속된 필드 플레이트를 갖는 제1 종단부(100b)와, 플로팅 상태가 된 필드 플레이트를 갖는 제2 종단부(100c)를 형성하고, 예를 들어 제1 종단부(100b)에 있어서는, 필드 플레이트 전극(113)과 n형 드리프트층(101)과의 거리 a, 필드 플레이트 전극(117)과 n형 드리프트층(101)과의 거리 b, 필드 플레이트 전극(121)과 n형 드리프트층(101)과의 거리 c를 차례로 두껍게 해 감으로써, 전위 구배가 완만해진다. 또한, n형 드리프트층(101)보다 농도가 높은 n형 반도체층(110)을 형성함으로써, 역방향 바이어스 시의 최외주부로의 공핍층의 신장을 억제하고, 소자의 주연부에서 소자 파괴를 억제할 수 있다.
특히, n형 드리프트층(101)이 고비저항 웨이퍼를 포함하고, n형 드리프트층(101)의 불순물 농도가 낮은 경우에는, 역방향 바이어스의 전압을 인가했을 때의 공핍층의 신장이 커진다. 이때, 가령 n형 반도체층(110)이 형성되어 있지 않으면, 필드 플레이트 전극이 부분적으로 없어지는 제2 종단부(100c)에서는 공핍층의 신장이 촉진되어, 최외주부에 공핍층이 도달함으로써 소자 파괴가 일어나는 일이 있다. 이에 반해, 본 실시 형태에 따르면, n형 드리프트층(101)으로서 고비저항 웨이퍼를 사용한 경우에 있어서도, n형 드리프트층(101)보다도 불순물 농도가 높은 n형 반도체층(110)을 형성함으로써, 역방향 바이어스 시의 최외주부로의 공핍층의 신장을 억제하고, 소자의 주연부에서의 소자 파괴를 억제할 수 있다.
상술한 바와 같이, 본 실시 형태에 따르면, 종단부에서 보다 높은 내압을 얻는 것이 가능하다.
또한, n형 드리프트층(101)으로서 고비저항 웨이퍼를 사용한 경우에 있어서도, n형 드리프트층(101)보다 농도가 높은 n형 반도체층(110)을 형성함으로써, 역방향 바이어스 시의 최외주부로의 공핍층의 신장을 억제하고, 소자의 주연부에서의 소자 파괴를 억제할 수 있다.
또한, 고내압 소자의 경우, 제조 시 등에 소자 표면에 형성되는 패시베이션막이나 산화막과 기판 계면 등에는 외부 전하가 축적되어 있다. 이 외부 전하의 영향에 의해 기판 표면에 가까운 영역에서는, 공핍층의 전계 강도 분포의 변동이 발생하기 쉽다.
따라서, 절연층(107) 아래에 n형 반도체층(110)을 형성함으로써, 전계가 집중하는 위치를 절연층(107)의 하면으로부터 n형 반도체층(110) 중에 이동시킴으로써, 패시베이션막(도시하지 않음)이나 층간 절연막(102)과 n형 드리프트층(101)의 사이에 축적되어 있는 외부 전하의 영향에 의한 내압의 변동을 억제하는 것이 가능하게 된다.
또한, 필드 플레이트 전극(115), 필드 플레이트 전극(119), 필드 플레이트 전극(123)을 형성함으로써, 공핍층이 외주 방향으로 신장되는 것을 제어하여 주연부에서의 소자 파괴를 억제할 수 있다. 즉, 소자 전체적인 내압을 향상시키는 것이 가능하다.
필드 플레이트를 평탄이 아닌 계단 형상으로 했을 경우에는, 단차부에서의 절연층 및 필드 플레이트 막의 단끊김이 일어나기 쉬워 전기적으로 접속되지 않을 가능성이 있는 점에서, 단끊김되지 않도록 절연층 및 필드 플레이트 막을 두껍게 할 필요가 있다. 그러나, 평탄한 필드 플레이트를 복수 설치함으로써, 막의 단끊김은 일어나지 않고 절연층 및 필드 플레이트 막의 박막화가 가능하여, 소자 전체의 두께를 얇게 하는 것이 가능하다. 또한, 평탄한 필드 플레이트에서는 필드 플레이트마다 재료가 상이해도 되므로, 재료 선택의 폭을 넓히는 것이 가능하다.
(제1 실시 형태의 비교예)
다음으로 제1 실시 형태의 비교예에 대해서 설명한다.
도 5는 본 비교예에 관한 반도체 장치를 예시하는 도 1의 (a)의 A-A'선에 따른 단면도이다.
도 5에 도시한 바와 같이, 본 비교예에 관한 반도체 장치에 있어서는, 절연층(107) 아래에 n형 반도체층이 형성되어 있지 않다. n형 반도체층이 형성되어 있지 않은 것 이외에는, 제1 실시 형태에 따른 반도체 장치(100)와 마찬가지이다.
도 6의 (a)는 본 비교예에 관한 반도체 장치의 n형 드리프트층, n형 영역, n형 드리프트층의 상층부에 형성된 절연층, p형 가드링 영역, 게이트 전극 및 p형 바디층의 단면에 상당하는 단면이고, n형 드리프트층이 저비저항인 경우에 있어서, 역방향 바이어스의 전압을 반도체 장치에 인가했을 때의 공핍층의 확산을 예시하는 도면이고, 도 6의 (b)는 본 비교예에 관한 반도체 장치의 n형 드리프트층, n형 영역, n형 드리프트층 상층에 형성된 절연층, p형 가드링 영역, 게이트 전극 및 p형 바디층의 단면에 상당하는 단면이고, n형 드리프트층이 고비저항인 경우에 있어서, 역방향 바이어스의 전압을 반도체 장치에 인가했을 때의 공핍층의 확산을 예시하는 도면이다.
도 6의 (a) 및 도 6의 (b)에 도시한 바와 같이, 역방향 바이어스의 전압을 인가했을 때, n형 드리프트층(101)이 고비저항인 경우 쪽이, 저비저항인 경우보다도 공핍층이 외주부로 신장되기 쉽다. 따라서, 본 비교예에 관한 반도체 장치에 고비저항의 n형 드리프트층(101)을 사용하는 경우, 공핍층이 외주부에 도달해서 전계의 집중이 일어나기 쉬워, 내압이 저하되어버리는 일이 있다. 또한, 공핍층이 너무 신장되면, 최외주부의 격자 결함 등에 기인하여 소자 파괴가 발생할 가능성이 있다.
(제2 실시 형태)
다음으로 제2 실시 형태에 대해서 설명한다.
도 7은 제2 실시 형태에 따른 반도체 장치를 예시하는 단면도이다.
도 7에 도시한 바와 같이, 본 실시 형태에 따른 반도체 장치(200)에 있어서는, n형 드리프트층(101)과 절연층(108)과의 사이에, n형 반도체층(301)이 형성되어 있다. n형 반도체층(301)의 상면은 절연층(108)에 접하고, n형 반도체층(301)의 하면 및 측면은 n형 드리프트층(101)에 접하고 있다.
n형 반도체층(301)이 형성되어 있는 것 이외에는 제1 실시 형태에 나타내는 반도체 장치와 마찬가지이다.
이어서, 본 실시 형태의 효과에 대해서 설명한다.
본 실시 형태에 따르면, 절연층(108)의 하면에도 n형 반도체층(301)을 형성함으로써, 제1 종단부(100b)에 있어서도 외부 전하의 영향에 따른 내압의 변동을 억제하는 것이 가능하게 된다.
또한 n형 반도체층(110)과 n형 반도체층(301)은 동시에 형성할 수 있다.
(제3 실시 형태)
이어서, 제3 실시 형태에 대해서 설명한다.
도 8은 제3 실시 형태에 따른 반도체 장치를 예시하는 단면도이다.
도 8에 도시한 바와 같이, 본 실시 형태에 따른 반도체 장치(300)에 있어서, 제2 종단부(100c)의 n형 영역(109)과 p형 가드링층(105)의 사이에는, n형 영역(109)과 p형 가드링층(105)으로부터 이격해서 깊은 n형 반도체층(401)이 형성되어 있다. 이 n형 반도체층(401)은 제1 실시 형태에서 형성한 n형 반도체층(110)보다도 넓은 확산층으로 형성되어 있고, 절연층(107)의 하면 및 측면의 전체를 덮고 있다.
기타 구성은, 제1 실시 형태에 나타내는 반도체 장치와 마찬가지이다.
이어서, 본 실시 형태의 효과에 대해서 설명한다.
본 실시 형태에 있어서는, 우선 절연층(107)을 배치하는 영역보다도 넓은 범위에 n형 반도체층(401)을 깊은 확산층으로서 형성한다. 이어서, n형 반도체층(401) 위에 절연층(107)을 형성한다. 이때, n형 반도체층(401)이 절연층(107)을 배치하는 영역보다도 넓게 형성되어 있기 때문에, 절연층(107)을 형성할 때의 위치 정렬이 용이해진다.
(제4 실시 형태)
이어서, 제4 실시 형태에 대해서 설명한다.
도 9는 제4 실시 형태에 따른 반도체 장치를 예시하는 단면도이다.
도 9에 도시한 바와 같이, 본 실시 형태에 따른 반도체 장치(400)에 있어서는, 제1 종단부(100b) 및 제2 종단부(100c)에 있어서, n형 드리프트층(101)의 상면의 거의 전체면에 n형 반도체층(501 및 502)이 형성되어 있다. 이 n형 반도체층(501 및 502)은, 예를 들어 에피택셜 성장에 의해 형성된 것이다.
기타 구성은, 제1 실시 형태에 나타내는 반도체 장치와 마찬가지이다.
이어서, 본 실시 형태의 효과에 대해서 설명한다.
본 실시 형태에 따르면, n형 드리프트층(101)에 홈부를 형성하지 않고 n형 반도체층(501, 502), 제2 절연층(108)의 형성이 가능하다. 또한, 제2 종단부(100c)에도 홈부를 형성하지 않고, 절연층(107)을 형성할 수 있다.
또한, 절연층(107) 및 절연층(108)의 n형 반도체층(501 및 502) 상으로의 배치도 용이해진다.
이상 설명한 실시 형태에 따르면, 내압이 높은 종단부 구조를 갖는 반도체 장치를 실현할 수 있다.
본 발명의 몇 가지 실시 형태를 설명했지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는, 기타 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은 발명의 범위나 요지에 포함되는 동시에, 특허 청구 범위에 기재된 발명과 그 균 등의 범위에 포함된다.

Claims (6)

  1. 제1 도전형의 제1 반도체층과,
    상기 제1 반도체층 상의 일부에 형성된 제2 도전형의 제2 반도체층과,
    게이트 절연막을 개재하여, 상기 제1 반도체층 및 상기 제2 반도체층 내에 형성된 게이트 전극과,
    상기 제1 반도체층 상에 있어서의 상기 제2 반도체층보다도 종단부측에 형성된 제1 절연층과,
    상기 제1 반도체층 상에 있어서의 상기 제1 절연층보다도 종단부측에 형성된 제2 도전형의 제3 반도체층과,
    상기 제1 반도체층 상에 있어서의 상기 제3 반도체층보다도 종단부측에 형성된 제2 절연층과,
    상기 제1 반도체층과 상기 제2 절연층의 사이에 형성된 제1 도전형의 제4 반도체층과,
    상기 제1 반도체층 상에 상기 제2 반도체층, 상기 제3 반도체층, 상기 제1 절연층 및 상기 제2 절연층에 접해서 형성된 층간 절연막과,
    상기 층간 절연막 내에 형성되고, 상기 제1 반도체층으로부터의 거리가 서로 상이한 복수개의 필드 플레이트 전극을 구비한 반도체 장치.
  2. 제1항에 있어서, 상기 제1 반도체층과 상기 제1 절연층의 사이에 형성된 제1 도전형의 제5 반도체층을 더 구비한 반도체 장치.
  3. 제1항에 있어서, 상기 제4 반도체층은 상기 제2 절연층의 상면 이외의 표면을 덮는 반도체 장치.
  4. 제1항에 있어서, 상기 제1 반도체층 상에 있어서의 상기 제4 반도체층보다도 종단부측에 형성된 제1 도전형의 제4 반도체층을 더 구비한 반도체 장치.
  5. 제1 도전형의 제1 반도체층과,
    상기 제1 반도체층 상의 일부에 형성된 제2 도전형의 제2 반도체층과,
    상기 제2 반도체층을 관통하여, 하단부가 상기 제1 반도체층 내에 진입한 게이트 전극과,
    상기 게이트 전극과 상기 제1 반도체층 및 상기 제2 반도체층과의 사이에 형성된 게이트 절연막과,
    상기 제1 반도체층 상에 있어서의 상기 제2 반도체층보다도 종단부측에 형성된 제1 도전형의 제4 반도체층과,
    상기 제1 반도체층 상에 있어서의 상기 제4 반도체층보다도 종단부측에 형성된 제2 도전형의 제3 반도체층과,
    상기 제1 반도체층 상에 있어서의 상기 제3 반도체층보다도 종단부측에 형성된 제1 도전형의 제5 반도체층과,
    상기 제4 반도체층 상에 형성된 제1 절연층과,
    상기 제5 반도체층 상에 형성된 제2 절연층과,
    상기 제1 반도체층 상에 상기 제2 반도체층, 상기 제3 반도체층, 상기 제4 반도체층, 상기 제5 반도체층, 상기 제1 절연층 및 상기 제2 절연층에 접해서 형성된 층간 절연막과,
    상기 층간 절연막 내에 형성되고, 상기 제1 반도체층으로부터의 거리가 서로 상이한 복수개의 필드 플레이트 전극을 구비한 반도체 장치.
  6. 제5항에 있어서, 상기 제4 반도체층 및 상기 제5 반도체층이 에피택셜 성장에 의해 형성된 반도체 장치.
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