CN109713032B - 一种抗辐射半导体器件终端结构 - Google Patents
一种抗辐射半导体器件终端结构 Download PDFInfo
- Publication number
- CN109713032B CN109713032B CN201811621620.1A CN201811621620A CN109713032B CN 109713032 B CN109713032 B CN 109713032B CN 201811621620 A CN201811621620 A CN 201811621620A CN 109713032 B CN109713032 B CN 109713032B
- Authority
- CN
- China
- Prior art keywords
- conduction type
- radiation
- drift region
- type semiconductor
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供一种抗辐射半导体器件终端结构，包括第一种导电类型半导体衬底、第一种导电类型半导体漂移区、第二种导电类型元胞区延伸阱、绝缘层、第一金属电极、多晶硅条，本发明能够有效抑制因辐射终端氧化层中电荷积累现象，避免器件由于终端氧化层电荷积累而发生击穿。能够改善辐射后器件终端表面电场，提高器件终端击穿电压，本发明简单可行工艺难度较低，能很好地解决辐射后终端耐压问题。
Description
技术领域
本发明属于功率半导体器件技术领域，具体的说涉及一种抗辐射半导体器件终端结构。
背景技术
理想的器件击穿电压是指PN结为平面结的情况，由于存在结终端效应的影响，器件击穿电压受到终端区击穿电压的制约。辐射效应不止会造成有源区电学特性的退化，也会对器件终端区造成影响。传统加固抗辐射加固方式仅针对有源区进行加固，无法减缓终端区辐射效应导致的电学特性退化。
发明内容
本发明所要解决的，就是针对上述问题，提出提出一种抗辐射功率器件终端结构，以调节器件边缘的电荷平衡，改善辐射后器件边缘的表面电场分布，从而提高器件抗辐射性能。
为实现上述发明目的，本发明技术方案如下：
一种抗辐射半导体器件终端结构，包括第一种导电类型半导体衬底3、位于第一种导电类型半导体衬底3上表面的第一种导电类型半导体漂移区2、形成于第一导电类型半导体漂移区2中的第二种导电类型元胞区延伸阱1；第一种导电类型半导体漂移区2的上表面和第二种导电类型元胞区延伸阱1的部分上表面具有绝缘层6，第一金属电极4位于第二种导电类型元胞区延伸阱1的部分上表面，多晶硅条7位于第一种导电类型半导体漂移区2的上表面和第二种导电类型元胞区延伸阱1的部分上表面的绝缘层6中，多晶硅条7从第二种导电类型元胞区延伸阱1一侧延伸至靠近终端区结束部分。
作为优选方式，在纵向方向上设置多个多晶硅条7，其相互平行，长度相等。
作为优选方式，所述多晶硅条7在横向方向呈断续分布。
作为优选方式，多晶硅条7横向方向上各断续部分和第一种导电类型半导体漂移区2的上表面的距离不同。
作为优选方式，相邻多个多晶硅条7之间在纵向上具有间隔。
作为优选方式，多个多晶硅条中最靠近第一种导电类型半导体漂移区2上表面的多晶硅条7，和第一种导电类型半导体漂移区2的上表面之间有间隔。
作为优选方式，还包括了场板41，所述场板41在靠近第一金属电极4的绝缘层6的上方，对第一金属电极4、第二种导电类型元胞区延伸阱1的电场集中起缓解作用，可有效降低第二种导电类型元胞区延伸阱1周围的电场集中引起的击穿，将电场延伸到较宽的表面区域。
作为优选方式，还包括第一种导电类型截止环13、第二金属电极12，所述第一种导电类型截止环13位于第一种导电类型半导体漂移区2边缘上方，所述第二金属电极12位于第一种导电类型截止环13上方。在终端边缘加截止环，由于终端截止环与第一种导电类型半导体漂移区2为同种导电类型掺杂，且电位相同，能使由源端引起的电场线终止于第一种导电类型截止环13和第一种导电类型半导体漂移区2边界，耗尽便不会向器件边缘外扩展，同样终止于第一种导电类型截止环13和第一种导电类型半导体漂移区2边界。在器件终端边缘加上截止环，能够保护同衬底上其他器件能够正常工作，减小芯片面积，提高电路整体性能。
为实现上述发明目的，本发明还提供一种抗辐射半导体器件终端结构，通过如下方法制备：
第一步：在硅片上方淀积二氧化硅；
第二步：刻蚀，淀积第一层多晶硅；
第三步：刻蚀，形成第一层多晶硅阻挡层；
第四步：淀积二氧化硅与多晶硅；
第五步：刻蚀，形成第二层多晶硅阻挡层；
第六步：淀积二氧化硅，并利用CMP使硅片平整。
本发明的有益效果为：本发明能够有效抑制因辐射终端氧化层中电荷积累现象，避免器件由于终端氧化层电荷积累而发生击穿。能够改善辐射后器件终端表面电场，提高器件终端击穿电压。本发明简单可行工艺难度较低，能很好地解决辐射后终端耐压问题。
附图说明
图1是传统终端结构；
图2是本发明实施例1中给出的一种多晶硅条抗辐射终端结构示意图；
图3A-3G是本发明实施例1中提出的一种可能的器件工艺流程示意图；
图4是本发明实施例2中的多晶硅条抗辐射终端结构示意图；
图5是本发明实施例3中对平面栅器件的应用；
图6是本发明实施例4中对槽栅器件的应用；
图7是本发明实施例5中加场板后的本发明结构；
图8是本发明实施例6中加截止环后的本发明结构。
1为第二种导电类型元胞区延伸阱，2为第一种导电类型半导体漂移区，3为第一种导电类型半导体衬底，4为第一金属电极，5是第一导电类型重掺杂区，6为绝缘层，7为多晶硅条，8是栅介质，9是栅电极，41为场板，12为第二金属电极，13为第一种导电类型截止环。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如图1所示，为传统的纵向器件终端结构剖面图，包括第一种导电类型半导体衬底3、第一种导电类型半导体漂移区2、第二种导电类型元胞区延伸阱1、绝缘层6、第一金属电极4；其第一种导电类型半导体漂移区2在第一种导电类型半导体衬底3上，绝缘层6位于漂移区上方，第二种导电类型元胞区延伸阱1位于绝缘层6和漂移区之间与元胞内第二种导电类型阱相连，第一金属电极4位于第二种导电类型元胞区延伸阱1上方。
实施例1
如图2所示，包括第一种导电类型半导体衬底3、位于第一种导电类型半导体衬底3上表面的第一种导电类型半导体漂移区2、形成于第一导电类型半导体漂移区2中的第二种导电类型元胞区延伸阱1；第一种导电类型半导体漂移区2的上表面和第二种导电类型元胞区延伸阱1的部分上表面具有绝缘层6，第一金属电极4位于第二种导电类型元胞区延伸阱1的部分上表面，多晶硅条7位于第一种导电类型半导体漂移区2的上表面和第二种导电类型元胞区延伸阱1的部分上表面的绝缘层6中，多晶硅条7从第二种导电类型元胞区延伸阱1一侧延伸至靠近终端区结束部分。
作为优选方式，在纵向方向上设置多个多晶硅条7，其相互平行，长度相等。
作为优选方式，相邻多个多晶硅条7之间在纵向上具有间隔。
作为优选方式，多个多晶硅条中最靠近第一种导电类型半导体漂移区2上表面的多晶硅条7，和第一种导电类型半导体漂移区2的上表面之间有间隔。
如图3A-3G所示，一种抗辐射半导体器件终端结构，通过如下方法制备：
第一步：在硅片上方淀积二氧化硅；
第二步：刻蚀，淀积第一层多晶硅；
第三步：刻蚀，形成第一层多晶硅阻挡层；
第四步：淀积二氧化硅与多晶硅；
第五步：刻蚀，形成第二层多晶硅阻挡层；
第六步：淀积二氧化硅，并利用CMP使硅片平整。
上述方案中，位于绝缘层6中的多晶硅条将会减少辐射后在氧化层中的电荷密度，减弱辐射诱生陷阱电荷对于器件终端部分电场调制，从而稳定器件的终端耐压。传统器件终端并未对氧化层进行加固，辐射后产生的诱生电荷将会直接对终端电场进行调制，从而导致器件提前击穿，影响器件总体耐压。
本发明的工作原理为：
本发明给出一种以调整终端绝缘层中的介质，采用多晶硅复合介质。该方案只需更改多晶硅淀积时光刻板，工艺实现简单，效果显著。本发明还在采用了多层多晶硅条，或断续多晶硅条的复合方式。提供了一种抗辐射纵向器件终端的技术方案。
实施例2
如图4所示，本实施例和实施例1的区别在于：所述多晶硅条7在横向方向呈断续分布，此结构除将会进一步提高终端抗辐射能力。断续的多条多晶硅条将会调制非辐射状态下终端电场，提高器件耐压。
作为优选方式，多晶硅条7横向方向上各断续部分和第一种导电类型半导体漂移区2的上表面的距离不同。
实施例3
图5给出了本实施例对平面栅的应用实例，表明本发明可用于多种纵向器件结构。
此外多晶硅条的覆盖程度与条宽与数量可根据工艺条件进行调整，多条多晶硅或加厚多晶硅条将会提高终端抗辐射能力。
实施例4
图6给出了本实施例对槽栅VDMOS的应用实例，表明本发明可用于多种纵向器件结构。此外多晶硅条的覆盖程度与条宽与数量可根据工艺条件进行调整，多条多晶硅或加厚多晶硅条将会提高终端抗辐射能力。
实施例5
如图7所示，本实施例和实施例2的区别在于：还包括了场板41，所述场板41在靠近第一金属电极4的绝缘层6的上方，对第一金属电极4、第二种导电类型元胞区延伸阱1的电场集中起缓解作用，可有效降低第二种导电类型元胞区延伸阱1周围的电场集中引起的击穿，将电场延伸到较宽的表面区域。
实施例6
如图8所示，本实施例和实施例1的区别在于：还包括第一种导电类型截止环13、第二金属电极12，所述第一种导电类型截止环13位于第一种导电类型半导体漂移区2边缘上方，所述第二金属电极12位于第一种导电类型截止环13上方。在终端边缘加截止环，由于终端截止环与第一种导电类型半导体漂移区2为同种导电类型掺杂，且电位相同，能使由源端引起的电场线终止于第一种导电类型截止环13和第一种导电类型半导体漂移区2边界，耗尽便不会向器件边缘外扩展，同样终止于第一种导电类型截止环13和第一种导电类型半导体漂移区2边界。在器件终端边缘加上截止环，能够保护同衬底上其他器件能够正常工作，减小芯片面积，提高电路整体性能。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (7)
1.一种抗辐射半导体器件终端结构，其特征在于：包括第一种导电类型半导体衬底（3）、位于第一种导电类型半导体衬底（3）上表面的第一种导电类型半导体漂移区（2）、形成于第一种导电类型半导体漂移区（2）中的第二种导电类型元胞区延伸阱（1）；第一种导电类型半导体漂移区（2）的上表面和第二种导电类型元胞区延伸阱（1）的部分上表面具有绝缘层（6），第一金属电极（4）位于第二种导电类型元胞区延伸阱（1）的部分上表面，多晶硅条(7)位于第一种导电类型半导体漂移区(2)的上表面和第二种导电类型元胞区延伸阱（1）的部分上表面的绝缘层（6）中，多晶硅条(7)从第二种导电类型元胞区延伸阱（1）一侧延伸至靠近终端区结束部分，在纵向方向上设置多个多晶硅条（7），其相互平行，长度相等；所述多晶硅条（7）在横向方向呈断续分布。
2.根据权利要求1所述的一种抗辐射半导体器件终端结构，其特征在于：多晶硅条（7）横向方向上各断续部分和第一种导电类型半导体漂移区（2）的上表面的距离不同。
3.根据权利要求1所述的一种抗辐射半导体器件终端结构，其特征在于：相邻多个多晶硅条（7）之间在纵向上具有间隔。
4.根据权利要求1所述的一种抗辐射半导体器件终端结构，其特征在于：多个多晶硅条中最靠近第一种导电类型半导体漂移区（2）上表面的多晶硅条（7），和第一种导电类型半导体漂移区（2）的上表面之间有间隔。
5.根据权利要求1所述的一种抗辐射半导体器件终端结构，其特征在于：还包括了场板（41），所述场板（41）在靠近第一金属电极（4）的绝缘层（6）的上方。
6.根据权利要求1所述的一种抗辐射半导体器件终端结构，其特征在于：还包括第一种导电类型截止环（13）、第二金属电极（12），所述第一种导电类型截止环（13）位于第一种导电类型半导体漂移区（2）边缘上方，所述第二金属电极（12）位于第一种导电类型截止环（13）上方。
7.根据权利要求1至6任意一项所述的一种抗辐射半导体器件终端结构，其特征在于通过如下方法制备：
第一步：在硅片上方淀积二氧化硅；
第二步：刻蚀，淀积第一层多晶硅；
第三步：刻蚀，形成第一层多晶硅阻挡层；
第四步：淀积二氧化硅与多晶硅；
第五步：刻蚀，形成第二层多晶硅阻挡层；
第六步：淀积二氧化硅，并利用CMP使硅片平整。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811621620.1A CN109713032B (zh) | 2018-12-28 | 2018-12-28 | 一种抗辐射半导体器件终端结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811621620.1A CN109713032B (zh) | 2018-12-28 | 2018-12-28 | 一种抗辐射半导体器件终端结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109713032A CN109713032A (zh) | 2019-05-03 |
| CN109713032B true CN109713032B (zh) | 2020-12-18 |
Family
ID=66259073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811621620.1A Active CN109713032B (zh) | 2018-12-28 | 2018-12-28 | 一种抗辐射半导体器件终端结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109713032B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1649168A (zh) * | 2004-01-26 | 2005-08-03 | 三菱电机株式会社 | 半导体器件 |
| CN104576710A (zh) * | 2013-10-10 | 2015-04-29 | 三菱电机株式会社 | 半导体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006005275A (ja) * | 2004-06-21 | 2006-01-05 | Toshiba Corp | 電力用半導体素子 |
| CN103779399A (zh) * | 2014-02-20 | 2014-05-07 | 西安芯派电子科技有限公司 | 一种具有超结结构的半导体器件 |
| JP2016035989A (ja) * | 2014-08-04 | 2016-03-17 | 株式会社東芝 | 半導体装置 |
-
2018
- 2018-12-28 CN CN201811621620.1A patent/CN109713032B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1649168A (zh) * | 2004-01-26 | 2005-08-03 | 三菱电机株式会社 | 半导体器件 |
| CN104576710A (zh) * | 2013-10-10 | 2015-04-29 | 三菱电机株式会社 | 半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109713032A (zh) | 2019-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10211333B2 (en) | Scalable SGT structure with improved FOM | |
| US7586151B2 (en) | Insulated gate semiconductor device | |
| CN107342326B (zh) | 一种降低导通电阻的功率半导体器件及制造方法 | |
| CN107464837B (zh) | 一种超结功率器件 | |
| CN110600552B (zh) | 具有快速反向恢复特性的功率半导体器件及其制作方法 | |
| CN114038908B (zh) | 集成二极管的沟槽栅碳化硅mosfet器件及制造方法 | |
| US8598654B2 (en) | MOSFET device with thick trench bottom oxide | |
| CN116666425B (zh) | 一种SiC沟槽型MOSFET器件 | |
| CN116110796B (zh) | 集成sbd的碳化硅sgt-mosfet及其制备方法 | |
| CN110739303B (zh) | 集成ESD防护的Trench VDMOS器件及制造方法 | |
| CN117650158B (zh) | 一种宽禁带半导体沟槽mosfet器件及其制造方法 | |
| US20220216331A1 (en) | Semiconductor device and method for designing thereof | |
| CN117174756A (zh) | 具有双重多层屏蔽结构的SiC MOSFET元胞结构、器件及制备方法 | |
| CN109713032B (zh) | 一种抗辐射半导体器件终端结构 | |
| US20230215911A1 (en) | Buried grid with shield in wide band gap material | |
| CN107359194B (zh) | 一种消除高电场的器件 | |
| JPH11511594A (ja) | ｐｎ接合部と該ｐｎ接合部の絶縁破壊の危険性を低減させる手段とを有する装置 | |
| CN107359195B (zh) | 一种高耐压横向超结器件 | |
| CN107863386B (zh) | 集成tmbs结构的沟槽mos器件及其制造方法 | |
| CN112201685B (zh) | 一种超级结器件及电介质组合终端 | |
| JP2023553358A (ja) | フィンｆｅｔパワー半導体デバイス | |
| CN107863378B (zh) | 超结mos器件及其制造方法 | |
| CN113659008A (zh) | 具有电场钳位层的匀场器件及其制造方法和应用 | |
| CN208173597U (zh) | 一种超低正向压降的Trench肖特基器件 | |
| CN207409500U (zh) | 一种半导体器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |