JP7410346B2 - スイッチ装置 - Google Patents

Description

本明細書中に開示されている発明は、スイッチ装置に関する。

本願出願人は、以前より、車載ＩＰＤ［intelligent power device］などのスイッチ装置に関して、数多くの新技術を提案している（例えば特許文献１を参照）。

国際公開第２０１７／１８７７８５号

しかしながら、スイッチ装置における出力電流の検出精度については、さらなる検討の余地があった。

本明細書中に開示されている発明は、本願発明者らにより見出された上記課題に鑑み、出力電流を精度良く検出することのできるスイッチ装置を提供することを目的とする。

本明細書中に開示されているスイッチ装置は、第１ノードと第２ノードとの間に接続された第１スイッチと、第１端が前記第１ノードに接続されており前記第１スイッチと共通の駆動信号でオン／オフされる第２スイッチと、前記第２スイッチの第２端と前記第２ノードとをイマジナリショートすることで前記第１スイッチに流れる出力電流に応じたセンス電流を生成する出力電流検出部と、前記第１スイッチの両端間電圧を所定の下限値以上に制限する両端間電圧制限部と、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成るスイッチ装置は、前記駆動信号を生成するドライバをさらに有する構成（第２の構成）にするとよい。

また、上記第２の構成から成るスイッチ装置において、前記両端間電圧制限部は、前記第２ノードの出力電圧と所定の閾値電圧との比較結果に応じて前記ドライバを制御する構成（第３の構成）にするとよい。

また、上記第３の構成から成るスイッチ装置において、前記ドライバの出力段は、前記駆動信号の印加端にソース電流を流し込むソース電流源と、前記駆動信号の印加端からシンク電流を引き込むシンク電流源を含み、前記両端間電圧制限部は、前記ソース電流及び前記シンク電流のオン／オフ制御と電流値制御を行う構成（第４の構成）にするとよい。

また、上記第４の構成から成るスイッチ装置において、前記ソース電流源は、第１ソース電流を生成する第１ソース電流源と、前記第１ソース電流よりも小さい第２ソース電流を生成する第２ソース電流源を含み、前記シンク電流源は、第１シンク電流を生成する第１シンク電流源と、前記第１シンク電流よりも小さく前記第２ソース電流よりも大きい第２シンク電流を生成する第２シンク電流源を含み、前記第１スイッチのオン期間には、前記出力電圧が第１閾値電圧よりも低いときに前記第１ソース電流源及び前記第２ソース電流源がオンして前記第１シンク電流源及び前記第２シンク電流源がオフし、前記出力電圧が前記第１閾値電圧よりも高く第２閾値電圧よりも低いときに前記第２ソース電流源がオンして前記第１ソース電流源並びに前記第２シンク電流源及び前記第２シンク電流源がオフし、前記出力電圧が前記第２閾値電圧よりも高いときに前記第２ソース電流源及び前記第２シンク電流源がオンして前記第１ソース電流源及び前記第１シンク電流源がオフする一方、前記第１スイッチのオフ期間には、前記第１シンク電流源がオンして前記第１ソース電流源及び前記第２ソース電流源並びに前記第２シンク電流源がオフする構成（第５の構成）にするとよい。

また、上記した第２～第５いずれかの構成から成るスイッチ装置において、前記両端間電圧制限部は、前記第２ノードの出力電圧と所定の閾値電圧との比較結果に応じて前記ドライバの駆動電圧を切り替える構成（第６の構成）にしてもよい。

また、上記した第１～第６いずれかの構成から成るスイッチ装置において、前記両端間電圧制限部は、前記第２ノードの出力電圧と所定の閾値電圧との比較結果に応じて前記第１スイッチとして用いられるトランジスタを選択する構成（第７の構成）にしてもよい。

また、本明細書中に開示されている電子機器は、上記第１～第７いずれかの構成から成るスイッチ装置と、前記スイッチ装置に接続される負荷と、を有する構成（第８の構成）とされている。

なお、上記第８の構成から成る電子機器において、前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータである構成（第９の構成）にするとよい。

また、本明細書中に開示されている車両は、上記第８または第９の構成から成る電子機器を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、出力電流を精度良く検出することのできるスイッチ装置を提供することが可能となる。

半導体集積回路装置の全体構成を示すブロック図 信号出力部の一構成例を示すブロック図 ゲート制御部の一構成例を示すブロック図 出力電流検出部の一構成例を示すブロック図 Ｖｄｓ制限部の第１実施形態を示す図 Ｖｄｓ制限部の動作例を示す図 Ｖｄｓ制限部の第２実施形態を示す図 Ｖｄｓ制限部の第３実施形態を示す図 車両の一構成例を示す外観図

＜半導体集積回路装置（全体構成）＞
図１は、半導体集積回路装置の全体構成を示すブロック図である。本実施形態の半導体集積回路装置１は、ＥＣＵ［electronic control unit］２からの指示に応じて電源電圧ＶＢＢの印加端と負荷３との間を導通／遮断する車載用ハイサイドスイッチＩＣ（＝車載ＩＰＤの一種）である。

なお、半導体集積回路装置１は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１～Ｔ４を備えている。外部端子Ｔ１は、不図示のバッテリから電源電圧ＶＢＢ（例えば１２Ｖ）の供給を受け付けるための電源端子（ＶＢＢピン）である。外部端子Ｔ２は、負荷３（バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータなど）を外部接続するための負荷接続端子ないしは出力端子（ＯＵＴピン）である。外部端子Ｔ３は、ＥＣＵ２から外部制御信号Ｓｉの外部入力を受け付けるための信号入力端子（ＩＮピン）である。外部端子Ｔ４は、ＥＣＵ２に状態報知信号Ｓｏを外部出力するための信号出力端子（ＳＥＮＳＥピン）である。なお、外部端子Ｔ４と接地端との間には、外部センス抵抗４が外付けされている。

また、半導体集積回路装置１は、ＮＭＯＳＦＥＴ１０と、出力電流監視部２０と、ゲート制御部３０と、制御ロジック部４０と、信号入力部５０と、内部電源部６０と、異常保護部７０と、出力電流検出部８０と、信号出力部９０と、を集積化して成る。

ＮＭＯＳＦＥＴ１０は、ドレインが外部端子Ｔ１に接続されてソースが外部端子Ｔ２に接続された高耐圧（例えば４２Ｖ耐圧）のパワートランジスタである。このように接続されたＮＭＯＳＦＥＴ１０は、電源電圧ＶＢＢの印加端から負荷３を介して接地端に至る電流経路を導通／遮断するためのスイッチ素子（ハイサイドスイッチ）として機能する。ＮＭＯＳＦＥＴ１０は、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート駆動信号Ｇ１がローレベルであるときにオフする。

なお、ＮＭＯＳＦＥＴ１０は、フルオン時におけるオン抵抗値が数十ｍΩとなるように設計すればよい。ただし、ＮＭＯＳＦＥＴ１０のオン抵抗値が低いほど、外部端子Ｔ２の地絡時（＝接地端ないしはこれに準ずる低電位端への出力ショート時）に過電流が流れやすくなり、異常発熱を生じやすくなる。従って、ＮＭＯＳＦＥＴ１０のオン抵抗値を下げるほど、後述する過電流保護回路７１や温度保護回路７３の重要性が高くなる。

出力電流監視部２０は、ＮＭＯＳＦＥＴ２１及び２１’とセンス抵抗２２を含み、ＮＭＯＳＦＥＴ１０に流れる出力電流Ｉｏに応じたセンス電圧Ｖｓ（＝センス信号に相当）を生成する。

ＮＭＯＳＦＥＴ２１及び２１’は、いずれもＮＭＯＳＦＥＴ１０に対して並列接続されたミラートランジスタであり、出力電流Ｉｏに応じたセンス電流Ｉｓ及びＩｓ’を生成する。ＮＭＯＳＦＥＴ１０とＮＭＯＳＦＥＴ２１及び２１’とのサイズ比は、ｍ：１（ただしｍ＞１）である。従って、センス電流Ｉｓ及びＩｓ’は、出力電流Ｉｏを１／ｍに減じた大きさとなる。なお、ＮＭＯＳＦＥＴ２１及び２１’は、ＮＭＯＳＦＥＴ１０と同様、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート電圧Ｇ２がローレベルであるときにオフする。

センス抵抗２２（抵抗値：Ｒｓ）は、ＮＭＯＳＦＥＴ２１のソースと外部端子Ｔ２との間に接続されており、センス電流Ｉｓに応じたセンス電圧Ｖｓ（＝Ｉｓ×Ｒｓ＋Ｖｏ、ただし、Ｖｏは外部端子Ｔ２に現れる出力電圧）を生成する電流／電圧変換素子である。

ゲート制御部３０は、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成してＮＭＯＳＦＥＴ１０及び２１それぞれのゲートに出力することにより、ＮＭＯＳＦＥＴ１０及び２１のオン／オフ制御を行う。なお、ゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにＮＭＯＳＦＥＴ１０及び２１を制御する機能を備えている。

制御ロジック部４０は、内部電源電圧Ｖｒｅｇの供給を受けてゲート制御信号Ｓ１を生成する。例えば、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されるので、制御ロジック部４０が動作状態となり、ゲート制御信号Ｓ１がハイレベル（＝Ｖｒｅｇ）となる。一方、外部制御信号Ｓｉがローレベル（＝ＮＭＯＳＦＥＴ１０をオフさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されないので、制御ロジック部４０が非動作状態となり、ゲート制御信号Ｓ１がローレベル（＝ＧＮＤ）となる。また、制御ロジック部４０は、各種の異常保護信号（過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、温度保護信号Ｓ７３、及び、減電圧保護信号Ｓ７４）を監視している。なお、制御ロジック部４０は、上記した異常保護信号のうち、過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、及び、温度保護信号Ｓ７３の監視結果に応じて出力切替信号Ｓ２を生成する機能も備えている。

信号入力部５０は、外部端子Ｔ３から外部制御信号Ｓｉの入力を受け付けて制御ロジック部４０や内部電源部６０に伝達するシュミットトリガである。なお、外部制御信号Ｓｉは、例えば、ＮＭＯＳＦＥＴ１０をオンさせるときにハイレベルとなり、ＮＭＯＳＦＥＴ１０をオフさせるときにローレベルとなる。

内部電源部６０は、電源電圧ＶＢＢから所定の内部電源電圧Ｖｒｅｇを生成して半導体集積回路装置１の各部に供給する。なお、内部電源部６０の動作可否は、外部制御信号Ｓｉに応じて制御される。より具体的に述べると、内部電源部６０は、外部制御信号Ｓｉがハイレベルであるときに動作状態となり、外部制御信号Ｓｉがローレベルであるときに非動作状態となる。

異常保護部７０は、半導体集積回路装置１の各種異常を検出する回路ブロックであり、過電流保護回路７１と、オープン保護回路７２と、温度保護回路７３と、減電圧保護回路７４と、を含む。

過電流保護回路７１は、センス電圧Ｖｓの監視結果（＝出力電流Ｉｏの過電流異常が生じているか否か）に応じた過電流保護信号Ｓ７１を生成する。なお、過電流保護信号Ｓ７１は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

オープン保護回路７２は、出力電圧Ｖｏの監視結果（＝負荷３のオープン異常が生じているか否か）に応じたオープン保護信号Ｓ７２を生成する。なお、オープン保護信号Ｓ７２は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

温度保護回路７３は、半導体集積回路装置１（特にＮＭＯＳＦＥＴ１０周辺）の異常発熱を検出する温度検出素子（不図示）を含み、その検出結果（＝異常発熱が生じているか否か）に応じた温度保護信号Ｓ７３を生成する。なお、温度保護信号Ｓ７３は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

減電圧保護回路７４は、電源電圧ＶＢＢないしは内部電源電圧Ｖｒｅｇの監視結果（＝減電圧異常が生じているか否か）に応じた減電圧保護信号Ｓ７４を生成する。なお、減電圧保護信号Ｓ７４は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

出力電流検出部８０は、不図示のバイアス手段を用いてＮＭＯＳＦＥＴ２１’のソース電圧と出力電圧Ｖｏとを一致させることにより、出力電流Ｉｏに応じたセンス電流Ｉｓ’（＝Ｉｏ／ｍ）を生成して信号出力部９０に出力する。

信号出力部９０は、出力選択信号Ｓ２に基づいてセンス電流Ｉｓ’（＝出力電流Ｉｏの検出結果に相当）と固定電圧Ｖ９０（＝異常フラグに相当、本図では明示せず）の一方を外部端子Ｔ４に選択出力する。なお、センス電流Ｉｓ’が選択出力された場合には、状態報知信号Ｓｏとして、センス電流Ｉｓ’を外部センス抵抗４（抵抗値：Ｒ４）で電流／電圧変換した出力検出電圧Ｖ８０（＝Ｉｓ’×Ｒ４）がＥＣＵ２に伝達される。なお、出力検出電圧Ｖ８０は、出力電流Ｉｏが大きいほど高くなり、出力電流Ｉｏが小さいほど低くなる。一方、固定電圧Ｖ９０が選択出力された場合には、状態報知信号Ｓｏとして、固定電圧Ｖ９０がＥＣＵ２に伝達される。

＜信号出力部＞
図２は、信号出力部９０の一構成例を示すブロック図である。本構成例の信号出力部９０はセレクタ９１を含む。セレクタ９１は、出力選択信号Ｓ２が異常未検出時の論理レベル（例えばローレベル）であるときに、センス電流Ｉｓ’を外部端子Ｔ４に選択出力し、出力選択信号Ｓ２が異常検出時の論理レベル（例えばハイレベル）であるときに、固定電圧Ｖ９０を外部端子Ｔ４に選択出力する。なお、固定電圧Ｖ９０は、先述した出力検出電圧Ｖ８０の上限値よりも高い電圧値に設定されている。

このような信号出力部９０によれば、単一の状態報知信号Ｓｏを用いて出力電流Ｉｏの検出結果と異常フラグの双方をＥＣＵ２に伝達することができるので、外部端子数の削減に貢献することが可能となる。なお、状態報知信号Ｓｏから出力電流Ｉｏの電流値を読み取る場合には、状態報知信号ＳｏをＡ／Ｄ［analog-to-digital］変換してやればよい。一方、状態報知信号Ｓｏから異常フラグを読み取る場合には、固定電圧Ｖ９０よりもやや低い閾値を用いて状態報知信号Ｓｏの論理レベルを判定してやればよい。

＜ゲート制御部＞
図３は、ゲート制御部３０の一構成例を示すブロック図である。本構成例のゲート制御部３０は、ゲートドライバ３１と、オシレータ３２と、チャージポンプ３３と、クランパ３４と、ＮＭＯＳＦＥＴ３５と、抵抗３６（抵抗値：Ｒ３６）と、キャパシタ３７（容量値：Ｃ３７）と、ツェナダイオード３８と、を含む。

ゲートドライバ３１は、チャージポンプ３３の出力端（＝昇圧電圧ＶＧの印加端）と外部端子Ｔ２（＝出力電圧Ｖｏの印加端）との間に接続されており、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成する。なお、ゲート駆動信号Ｇ１は、ゲート制御信号Ｓ１がハイレベルであるときにハイレベル（＝ＶＧ）となり、ゲート制御信号Ｓ１がローレベルであるときにローレベル（＝Ｖｏ）となる。

オシレータ３２は、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ３３に出力する。なお、オシレータ３２の動作可否は、制御ロジック部４０からのイネーブル信号Ｓａに応じて制御される。

チャージポンプ３３は、クロック信号ＣＬＫを用いてフライングキャパシタを駆動することにより、電源電圧ＶＢＢよりも高い昇圧電圧ＶＧを生成してゲートドライバ３１に供給する昇圧部の一例である。なお、チャージポンプ３３の動作可否は、制御ロジック部４０からのイネーブル信号Ｓｂに応じて制御される。

クランパ３４は、外部端子Ｔ１（＝電源電圧ＶＢＢの印加端）とＮＭＯＳＦＥＴ１０のゲートとの間に接続されている。外部端子Ｔ２に誘導性の負荷３が接続されるアプリケーションでは、ＮＭＯＳＦＥＴ１０をオンからオフへ切り替える際、負荷３の逆起電力により、出力電圧Ｖｏが負電圧（＜ＧＮＤ）となる。そのため、エネルギー吸収用にクランパ３４（いわゆるアクティブクランプ回路）が設けられている。

ＮＭＯＳＦＥＴ３５のドレインは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ＮＭＯＳＦＥＴ３５のソースは、外部端子Ｔ２に接続されている。ＮＭＯＳＦＥＴ３５のゲートは、過電流保護信号Ｓ７１の印加端に接続されている。また、ＮＭＯＳＦＥＴ３５のドレイン・ゲート間には、抵抗３６とキャパシタ３７が直列に接続されている。

ツェナダイオード３８のカソードは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ツェナダイオード３８のアノードは、ＮＭＯＳＦＥＴ１０のソースに接続されている。このように接続されたツェナダイオード３８は、ＮＭＯＳＦＥＴ１０のゲート・ソース間電圧（＝ＶＧ－Ｖｏ）を所定値以下に制限するクランプ素子として機能する。

本構成例のゲート制御部３０において、過電流保護信号Ｓ７１がハイレベルに立ち上げられると、ゲート駆動信号Ｇ１が定常時のハイレベル（＝ＶＧ）から所定の時定数τ（＝Ｒ３６×Ｃ３７）で引き下げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に低下していくので、出力電流Ｉｏに制限が掛けられる。一方、過電流保護信号Ｓ７１がローレベルに立ち下げられると、ゲート駆動信号Ｇ１が所定の時定数τで引き上げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に上昇していくので、出力電流Ｉｏの制限が解除される。

このように、本構成例のゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにゲート駆動信号Ｇ１を制御する機能を備えている。

＜出力電流検出部＞
図４は、出力電流検出部８０の一構成例を示す図である。本構成例の出力電流検出部８０は、オペアンプ８１と、ＰＭＯＳＦＥＴ８２とを含む。オペアンプ８１の非反転入力端（＋）は、ＮＭＯＳＦＥＴ１０のソースと外部端子Ｔ２（＝出力電圧Ｖｏの印加端）に接続されている。オペアンプ８１の反転入力端（－）とＰＭＯＳＦＥＴ８２のソースは、ＮＭＯＳＦＥＴ２１’のソースに接続されている。オペアンプ８１の出力端は、ＰＭＯＳＦＥＴ８２のゲートに接続されている。ＰＭＯＳＦＥＴ８２のドレインは、外部端子Ｔ４に接続されている。なお、ＰＭＯＳＦＥＴ８２のドレインと外部端子Ｔ４との間には、先出の信号出力部９０（図１）を挿入してもよい。

オペアンプ８１は、ＮＭＯＳＦＥＴ２１’のソースと外部端子Ｔ２とをイマジナリショートするようにＰＭＯＳＦＥＴ８２のゲート制御を行う。従って、オペアンプ８１がオフセット電圧Ｖｏｆｓを持たない理想アンプであれば、ＮＭＯＳＦＥＴ２１’のソース電圧と出力電圧Ｖｏが一致し、延いては、ＮＭＯＳＦＥＴ２１’のドレイン・ソース間電圧がＮＭＯＳＦＥＴ１０のドレイン・ソース間電圧Ｖｄｓと一致する。その結果、ＮＭＯＳＦＥＴ２１’には、出力電流Ｉｏに比例するセンス電流Ｉｓ’（＝Ｉｏ／ｍ）が流れる。

しかし、現実的には、オペアンプ８１がオフセット電圧Ｖｏｆｓを持つので、センス電流Ｉｓ’は、オフセット電圧Ｖｏｆｓの影響を受けて変動する。特に、出力電流Ｉｏが小さいときには、ＮＭＯＳＦＥＴ１０（オン抵抗値：Ｒｏｎ）のドレイン・ソース間電圧Ｖｄｓ（＝Ｉｏ×Ｒｏｎ）が低くなるので、オフセット電圧Ｖｏｆｓの影響が相対的に大きくなり、出力電流Ｉｏの検出精度（＝センス電流Ｉｓ’の生成精度）が下がる。例えば、バルブランプと発光ダイオードでは、後者に流れる出力電流Ｉｏの方が小さいので、ＮＭＯＳＦＥＴ１０のドレイン・ソース間電圧Ｖｄｓが低く、オフセット電圧Ｖｏｆｓの影響を受けやすいと言える。

このような不具合を解消するためには、ＮＭＯＳＦＥＴ１０のドレイン・ソース間電圧Ｖｄｓが下がり過ぎないように、これを所定の下限値以上に制限するＶｄｓ制限部（＝両端間電圧制限部に相当）を設けることが望ましい。

＜Ｖｄｓ制限部（第１実施形態）＞
図５は、Ｖｄｓ制限部の第１実施形態を示す図である。本実施形態のＶｄｓ制限部１００は、本実施形態のＶｄｓ制限部１００は、コンパレータ１０１及び１０２と、抵抗１０３及び１０４と、電流源１０５と、を含む。

コンパレータ１０１は、非反転入力端（＋）に入力される出力電圧Ｖｏと、反転入力端（－）に入力される閾値電圧ＶＢＢ－ＶｄｓＡとを比較して、比較信号ＳＡを生成する。比較信号ＳＡは、Ｖｏ＞ＶＢＢ－ＶｄｓＡであるときにハイレベルとなり、Ｖｏ＜ＶＢＢ－ＶｄｓＡであるときにローレベルとなる。言い換えると、比較信号ＳＡは、Ｖｄｓ＜ＶｄｓＡ（例えば３０ｍＡ）であるときにハイレベルとなり、Ｖｄｓ＞ＶｄｓＡであるときにローレベルとなる。

コンパレータ１０２は、非反転入力端（＋）に入力される出力電圧Ｖｏと、反転入力端（－）に入力される閾値電圧ＶＢＢ－ＶｄｓＢとを比較して、比較信号ＳＢを生成する。比較信号ＳＢは、Ｖｏ＞ＶＢＢ－ＶｄｓＢであるときにハイレベルとなり、Ｖｏ＜ＶＢＢ－ＶｄｓＢであるときにローレベルとなる。言い換えると、比較信号ＳＢは、Ｖｄｓ＜ＶｄｓＢ（例えば１００ｍＡ）であるときにハイレベルとなり、Ｖｄｓ＞ＶｄｓＢであるときにローレベルとなる。

抵抗１０３及び１０４と電流源１０５は、外部端子Ｔ１（＝電源電圧ＶＢＢの印加端）と内部基準電圧ＶＲＥＦの印加端との間に図示の順序で直列接続されている。抵抗１０３と抵抗１０４との接続ノードは、閾値電圧ＶＢＢ－ＶｄｓＡの出力端に相当する。抵抗１０４と電流源１０５との接続ノードは、閾値電圧ＶＢＢ－ＶｄｓＢの出力端に相当する。

なお、上記構成から成るＶｄｓ制限部１００は、比較信号ＳＡ及びＳＢを用いて、ゲートドライバ３１を制御する。ゲートドライバ３１は、その出力段を形成するソース電流源３１１及びシンク電流源３１２と、これらを制御するコントローラ３１３と、を含む。

ソース電流源３１１は、ゲート駆動信号Ｇ１の印加端にソース電流ＩＨを流し込むための回路部であり、昇圧電圧ＶＧの印加端とゲート駆動信号Ｇ１の印加端との間に並列接続されたソース電流源３１１ａ及び３１１ｂを含む。なお、ソース電流源３１１ａは、ソース電流ＩＨ１（例えば６０～７０μＡ）を生成する。一方、ソース電流源３１１ｂは、ソース電流ＩＨ１よりも小さいソース電流ＩＨ２（例えば３μＡ）を生成する。

シンク電流源３１２は、ゲート駆動信号Ｇ１の印加端からシンク電流ＩＬを引き込むための回路部であり、ゲート駆動信号Ｇ１の印加端と外部端子Ｔ２（＝出力電圧Ｖｏの印加端）との間に並列接続されたシンク電流源３１２ａ及び３１２ｂを含む。なお、シンク電流源３１２ａは、シンク電流ＩＬ１（例えば６０～７０μＡ）を生成する。一方、シンク電流源３１２ｂは、シンク電流ＩＬ１よりも小さくソース電流ＩＨ２よりも大きいシンク電流ＩＬ２（例えば６μＡ）を生成する。

コントローラ３１３は、ゲート制御信号Ｓ１と比較信号ＳＡ及びＳＢに応じて、ソース電流源３１１及びシンク電流源３１２を制御することにより、ソース電流ＩＨ及びシンク電流ＩＬそれぞれのオン／オフ制御と電流値制御を行う。なお、本図では、コントローラ３１３をゲートドライバ３１の一部として描写しているが、その機能を鑑みると、Ｖｄｓ制限部１００の一部として理解することもできる。

図６は、Ｖｄｓ制限部１００（ないしはコントローラ３１３）の一動作例を示す図であり、上から順に、外部制御信号Ｓｉ、出力電圧Ｖｏ、比較信号ＳＡ及びＳＢ、ソース電流ＩＨ１及びＩＨ２のオン／オフ状態、並びに、シンク電流ＩＬ１及びＩＬ２のオン／オフ状態が描写されている。なお、本図では、大きな出力電流Ｉｏを要しない負荷３（発光ダイオードなど）が接続されている場合の挙動を示している。

時刻ｔ１において、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンさせるときの論理レベル）に立ち上げられた後、時刻ｔ２において、半導体集積回路装置１が動作可能状態（＝ＵＶＬＯ解除状態）となった時点では、出力電圧Ｖｏが未だ立ち上がっていないので、Ｖｏ＜ＶＢＢ－ＶｄｓＢ（すなわちＶｄｓ＞ＶｄｓＢ）である。従って、ＳＡ＝ＳＢ＝Ｌとなる。

このとき、コントローラ３１３は、ソース電流源３１１ａ及び３１１ｂをオンして、シンク電流源３１２ａ及び３１２ｂをオフする。その結果、ゲート駆動信号Ｇ１は、ソース電流ＩＨ１及びＩＨ２を足し合わせたソース電流ＩＨ（＝ＩＨ１＋ＩＨ２）により急峻に立ち上げられるので、出力電圧Ｖｏも急峻に上昇し始める。

出力電圧Ｖｏの上昇が進み、時刻ｔ３において、Ｖｏ＞ＶＢＢ－ＶｄｓＢ（すなわちＶｄｓ＜ＶｄｓＢ）になると、ＳＢ＝Ｈとなる。このとき、コントローラ３１３は、ソース電流源３１１ａをオフする。その結果、ゲート駆動信号Ｇ１を立ち上げるためのソース電流ＩＨが減少するので（ＩＨ＝ＩＨ１＋ＩＨ２→ＩＨ＝ＩＨ２のみ）、出力電圧Ｖｏの上昇が緩やかとなる。

さらに、出力電圧Ｖｏが上昇し、時刻ｔ４において、Ｖｏ＞ＶＢＢ－ＶｄｓＡ（すなわちＶｄｓ＜ＶｄｓＡ）になると、ＳＡ＝Ｈとなる。このとき、コントローラ３１３は、シンク電流源３１２ｂをオンする。その結果、ソース電流ＩＨ２とシンク電流ＩＬ２との差分電流（＝ＩＨ２－ＩＬ２＜０）がゲート駆動信号Ｇ１の印加端から引き抜かれる状態となるので、ゲート駆動信号Ｇ１が低下して、出力電圧Ｖｏが上昇から低下に転じる。

その後、時刻ｔ５において、Ｖ０＜ＶＢＢ－ＶｄｓＡ（すなわちＶｄｓ＞ＶｄｓＡ）になると、ＳＡ＝Ｌとなる。このとき、コントローラ３１３は、シンク電流源３１２ｂをオフする。その結果、ゲート駆動信号Ｇ１が再び上昇に転じ、出力電圧Ｖｏが緩やかに上昇し始める。なお、時刻ｔ５～ｔ６においても、上記と同様の動作が繰り返されることにより、出力電圧Ｖｏが閾値電圧ＶＢＢ－ＶｄｓＡに維持される。このような状態は、ＮＭＯＳＦＥＴ１０のフルオンが防止されて、そのドレイン・ソース間電圧Ｖｄｓが所定の下限値（＝ＶｄｓＡ）以上に制限された状態に相当する。

時刻ｔ６において、外部制御信号Ｓｉがローレベル（＝ＮＭＯＳＦＥＴ１０をオフさせるときの論理レベル）に立ち下げられると、コントローラ３１３は、シンク電流源３１２ａをオンして、ソース電流源３１１ａ及び３１１ｂとシンク電流源３１２ｂをオフする。その結果、ゲート駆動信号Ｇ１は、シンク電流ＩＬ１により急峻に立ち下げられるので、出力電圧Ｖｏも急峻に低下し始める。

なお、時刻ｔ７において、出力電圧Ｖｏがゼロ値まで低下したときには、シンク電流源３１２ａをオフするとよい。

このように、Ｖｄｓ制限部１００を導入すれば、ＮＭＯＳＦＥＴ１０のドレイン・ソース間電圧Ｖｄｓを所定の下限値（＝ＶｄｓＡ）以上に制限することができる。従って、大きな出力電流Ｉｏを要しない負荷３（発光ダイオードなど）を接続したときでも、オペアンプ８１が持つオフセット電圧Ｖｏｆｓの影響を受け難くなるので、出力電流Ｉｏの検出精度（＝センス電流Ｉｓ’の生成精度）を高めることが可能となる。

また、上記したドレイン・ソース間電圧Ｖｄｓの制限動作（＝ＮＭＯＳＦＥＴ１０のフルオン防止動作）は、出力電流Ｉｏが小さいときにのみ発動するので、ＮＭＯＳＦＥＴ１０の異常発熱を懸念する必要はない。

また、大小のソース電流ＩＨ１及びＩＨ２を組み合わせて用いることにより、出力電圧Ｖｏの高速起動（時刻ｔ２～ｔ３）と、ドレイン・ソース間電圧Ｖｄｓの制限動作時（時刻ｔ４～ｔ６）における出力電圧Ｖｏのオーバーシュート抑制を両立することができる。

＜Ｖｄｓ制限部（第２実施形態）＞
図７は、Ｖｄｓ制限部の第２実施形態を示す図である。本実施形態のＶｄｓ制限部１００では、先出のコンパレータ１０２（図５）が割愛されており、比較信号ＳＡ（＝出力電圧Ｖｏと所定の閾値電圧ＶＢＢ－ＶｄｓＡとの比較結果）に応じて、ゲートドライバ３１の駆動電圧（延いてはゲート駆動信号Ｇ１のハイレベル電圧）が切り替えられる。

より具体的に述べると、ゲートドライバ３１の駆動電圧は、ＳＡ＝Ｌ（Ｖｄｓ＞ＶｄｓＡ）であるときに、昇圧電圧ＶＧに切り替えられ、ＳＡ＝Ｈ（Ｖｄｓ＜ＶｄｓＡ）であるときに、昇圧電圧ＶＧよりも低い電圧（＝ＶＧ－α）に切り替えられる。すなわち、ＳＡ＝Ｈであるときには、ＮＭＯＳＦＥＴ１０がフルオンせず、そのオン抵抗値Ｒｏｎが引き上げられるので、出力電流Ｉｏが小さくてもドレイン・ソース間電圧Ｖｄｓが高くなる。

本実施形態によれば、先の第１実施形態（図５）と同じく、ＮＭＯＳＦＥＴ１０のドレイン・ソース間電圧Ｖｄｓを所定の下限値（＝ＶｄｓＡ）以上に制限することができる。従って、大きな出力電流Ｉｏを要しない負荷３（発光ダイオードなど）を接続したときでも、オペアンプ８１が持つオフセット電圧Ｖｏｆｓの影響を受け難くなるので、出力電流Ｉｏの検出精度（＝センス電流Ｉｓ’の生成精度）を高めることが可能となる。

＜Ｖｄｓ制限部（第３実施形態）＞
図８は、Ｖｄｓ制限部の第３実施形態を示す図である。本実施形態のＶｄｓ制限部１００では、第２実施形態（図７）と同様、先出のコンパレータ１０２（図５）が割愛されており、比較信号ＳＡ（＝出力電圧Ｖｏと所定の閾値電圧ＶＢＢ－ＶｄｓＡとの比較結果）に応じて、ＮＭＯＳＦＥＴ１０として用いられるトランジスタ（本図ではＮＭＯＳＦＥＴ１０ａ及び１０ｂ）が選択される。

なお、ＮＭＯＳＦＥＴ１０ａ及び１０ｂそれぞれのドレインは、いずれも外部端子Ｔ１に接続されている。ＮＭＯＳＦＥＴ１０ａ及び１０ｂそれぞれのソースは、いずれも外部端子Ｔ２に接続されている。また、ＮＭＯＳＦＥＴ１０ａのゲートは、ゲート駆動信号Ｇ１の印加端に常時接続されている。一方、ＮＭＯＳＦＥＴ１０ｂのゲートは、比較信号ＳＡに応じてゲート駆動信号Ｇ１の印加端かＮＭＯＳＦＥＴ１０ｂのソースに接続される。

より具体的に述べると、ＳＡ＝Ｌ（Ｖｄｓ＞ＶｄｓＡ）であるときには、ＮＭＯＳＦＥＴ１０ｂのゲートがゲート駆動信号Ｇ１の印加端に接続される。その結果、ＮＭＯＳＦＥＴ１０ａ及び１０ｂの双方がＮＭＯＳＦＥＴ１０として用いられる状態となる。

一方、ＳＡ＝Ｈ（Ｖｄｓ＜ＶｄｓＡ）であるときには、ＮＭＯＳＦＥＴ１０ｂのゲートがＮＭＯＳＦＥＴ１０ｂのソースに接続される。その結果、ＮＭＯＳＦＥＴ１０ａのみがＮＭＯＳＦＥＴ１０として用いられる状態となる。すなわち、ＳＡ＝Ｈであるときには、ＮＭＯＳＦＥＴ１０のオン抵抗値Ｒｏｎが引き上げられるので、出力電流Ｉｏが小さくてもドレイン・ソース間電圧Ｖｄｓが高くなる。

本実施形態によれば、先の第１実施形態（図５）や第２実施形態（図７）と同じく、ＮＭＯＳＦＥＴ１０のドレイン・ソース間電圧Ｖｄｓを所定の下限値（＝ＶｄｓＡ）以上に制限することができる。従って、大きな出力電流Ｉｏを要しない負荷３（発光ダイオードなど）を接続したときでも、オペアンプ８１が持つオフセット電圧Ｖｏｆｓの影響を受け難くなるので、出力電流Ｉｏの検出精度（＝センス電流Ｉｓ’の生成精度）を高めることが可能となる。

＜車両への適用＞
図９は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８とを搭載している。なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した半導体集積回路装置１、ＥＣＵ２、及び、負荷３は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。

＜その他の変形例＞
また、上記の実施形態では、車載用ハイサイドスイッチＩＣを例に挙げて説明を行ったが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、例えば、その他の車載用ＩＰＤ（車載用ローサイドスイッチＩＣや車載用電源ＩＣなど）はもちろん、車載用途以外の半導体集積回路装置にも広く適用することが可能である。

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、車載用ＩＰＤなどに利用することが可能である。

１ 半導体集積回路装置（スイッチ装置）
２ ＥＣＵ
３ 負荷
４ 外部センス抵抗
１０、１０ａ、１０ｂ ＮＭＯＳＦＥＴ（スイッチ素子）
２０ 出力電流監視部
２１、２１’ ＮＭＯＳＦＥＴ
２２ センス抵抗
３０ ゲート制御部
３１ ゲートドライバ
３１１、３１１ａ、３１１ｂ ソース電流源
３１２、３１２ａ、３１２ｂ シンク電流源
３１３ コントローラ
３２ オシレータ
３３ チャージポンプ（昇圧部）
３４ クランパ（アクティブクランプ回路）
３５ ＮＭＯＳＦＥＴ
３６ 抵抗
３７ キャパシタ
３８ ツェナダイオード（クランプ素子）
４０ 制御ロジック部
５０ 信号入力部
６０ 内部電源部
７０ 異常保護部
７１ 過電流保護回路（過電流保護部）
７２ オープン保護回路
７３ 温度保護回路
７４ 減電圧保護回路
８０ 出力電流検出部
８１ オペアンプ
８２ ＰＭＯＳＦＥＴ
９０ 信号出力部
９１ セレクタ
１００ Ｖｄｓ制限部
１０１、１０２ コンパレータ
１０３、１０４ 抵抗
１０５ 電流源
Ｔ１～Ｔ４ 外部端子
Ｘ 車両
Ｘ１１～Ｘ１８ 電子機器

Claims (4)

1. 第１ノードと第２ノードとの間に接続された第１スイッチと、
   第１端が前記第１ノードに接続されており前記第１スイッチと共通の駆動信号でオン／オフされる第２スイッチと、
   前記第２スイッチの第２端と前記第２ノードとをイマジナリショートすることで前記第１スイッチに流れる出力電流に応じたセンス電流を生成する出力電流検出部と、
   前記第１スイッチの両端間電圧を所定の下限値以上に制限する両端間電圧制限部と、
   前記駆動信号を生成するドライバと、
   を有し、
   前記ドライバの出力段は、前記駆動信号の印加端にソース電流を流し込むソース電流源と、前記駆動信号の印加端からシンク電流を引き込むシンク電流源と、を含み、
   前記両端間電圧制限部は、前記第２ノードの出力電圧と所定の閾値電圧との比較結果に応じて、前記ソース電流源及び前記シンク電流源を制御し、
   前記ソース電流源は、第１ソース電流を生成する第１ソース電流源と、前記第１ソース電流よりも小さい第２ソース電流を生成する第２ソース電流源を含み、前記シンク電流源は、第１シンク電流を生成する第１シンク電流源と、前記第１シンク電流よりも小さく前記第２ソース電流よりも大きい第２シンク電流を生成する第２シンク電流源を含み、
   前記第１スイッチのオン期間には、前記出力電圧が第１閾値電圧よりも低いときに前記第１ソース電流源及び前記第２ソース電流源がオンして前記第１シンク電流源及び前記第２シンク電流源がオフし、前記出力電圧が前記第１閾値電圧よりも高く第２閾値電圧よりも低いときに前記第２ソース電流源がオンして前記第１ソース電流源並びに前記第２シンク電流源及び前記第２シンク電流源がオフし、前記出力電圧が前記第２閾値電圧よりも高いときに前記第２ソース電流源及び前記第２シンク電流源がオンして前記第１ソース電流源及び前記第１シンク電流源がオフする一方、前記第１スイッチのオフ期間には、前記第１シンク電流源がオンして前記第１ソース電流源及び前記第２ソース電流源並びに前記第２シンク電流源がオフする、スイッチ装置。
2. 請求項１に記載のスイッチ装置と、前記スイッチ装置に接続される負荷を有する、電子機器。
3. 前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータである、請求項２に記載の電子機器。
4. 請求項２又は３に記載の電子機器を有する、車両。

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