JP2004086906A

JP2004086906A - 分割されたシステムデータバスに連結されるメモリモジュールを具備する半導体メモリシステム

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Publication number: JP2004086906A
Application number: JP2003298072A
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Inventors: Myun-Joo Park; 朴　勉　周; Heisei So; 蘇　秉　世; Saishun Ri; 李　載　濬
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-08-23
Filing date: 2003-08-22
Publication date: 2004-03-18
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Abstract

【課題】　分割されたシステムデータバスに連結されるメモリモジュールを具備する半導体メモリシステムが提供される。
【解決手段】　半導体メモリシステムは、メモリコントローラ、Ｎ個のシステムデータバス及び第１ないし第Ｐメモリモジュール群を具備する。Ｎ個のシステムデータバスはメモリコントローラから出力されてＭ／Ｎビットの幅を有する。第１ないし第Ｐメモリモジュール群はシステムデータバスに連結されて、それぞれＮ個のメモリモジュールを具備する。第１ないし第Ｐメモリモジュール群が具備するそれぞれのメモリモジュールは１つのメモリモジュールに１つのシステムデータバスが連結され、それぞれＭ／Ｎビットのデータバス幅を有する。第１ないし第Ｐメモリモジュール群は対応される第１ないし第Ｐチップ選択信号によって動作する。
【選択図】　　　図２.A

Description

　本発明は、半導体メモリシステムに係り、特に、本来のバス幅より小さい幅に分割されたシステムデータバスに連結されるメモリモジュールを具備する半導体メモリシステムに関する。

　メモリ装置は、主に高集積化及び大容量化に重点をおいて発展してきており、一方、コンピュータシステムの中心になるＣＰＵ（中央処理装置）は主に高速化に重点をおいて発展してきた。その結果、ＣＰＵとメモリ装置との間の動作速度差がますます大きくなり、最近ではメモリ装置の動作速度がコンピュータシステム全体の性能を制限する主要要因となっている。

　図１は、従来のメモリシステムの構造を示すブロック図である。
　Ｍビットの幅を有するシステムデータバスがメモリモジュール１２０、１３０、１４０、１５０とメモリコントローラ１１０とを連結している。メモリモジュール１２０、１３０、１４０、１５０はメモリスロット（図示せず）に装着されている。メモリモジュール１２０、１３０、１４０、１５０はシステムデータバスと同じデータバス幅を有しており、それぞれのメモリスロットがシステムデータバスに共通に接続される。

　また、メモリスロットはシステムデータバス上に順次連結される。１つのシステムデータバス線路上に全てのメモリスロットが連結されるので、大容量のメモリシステムではメモリスロットの数が増加するほど、これによるシステムデータバス線路上のチャンネル不連続とインピーダンス不整合効果が大きくなる。したがって、高周波領域でシステムデータバスの動作特性が悪くなるので、システムの高速動作を制限する要因として作用する。

　メモリ装置の大容量化は、特に高性能大容量のサーバーシステムでシステムの性能を十分に発揮するための必須条件である。メモリシステムの容量を最大化するためには、メモリシステムが装着されるメモリ素子の個数を最大化しなければならない。このためには、メモリモジュールが装着されるメモリスロットの個数を増やし、１つのメモリモジュール当たりのメモリ素子数を最大化する必要がある。

　一方、メモリシステムの高速動作のためには、システムデータバスのインピーダンス不整合要素やメモリ素子によるシステムデータバスの負荷を最小化する必要がある。このような高速動作要件を満足するためには、チャンネルに連結されるメモリスロット及びメモリモジュールの個数が少ないほど有利である。
　このように、メモリシステムの大容量化と高速化とは相反する傾向があるので、２つの目的を共に満足させ難い問題がある。

　本発明が解決しようとする技術的課題は、システムデータバスに連結されるメモリモジュールの数が少なく、高速動作が可能であり、かつ、メモリ容量を大容量に維持できる半導体メモリシステムを提供するところにある。

　前記技術的課題を達成するための本発明の第１実施例による半導体メモリシステムは、メモリコントローラ、Ｎ個のシステムデータバス及び第１ないし第Ｐメモリモジュール群を具備する。
　Ｎ個のシステムデータバスは、前記メモリコントローラから出力され、Ｍ／Ｎビットの幅を有する。第１ないし第Ｐメモリモジュール群は、前記システムデータバスに連結され、それぞれＮ個のメモリモジュールを具備する。

　前記第１ないし第Ｐメモリモジュール群が具備するそれぞれのメモリモジュールは、１つのメモリモジュールに１つのシステムデータバスが連結され、それぞれＭ／Ｎビットのデータバス幅を有する。
　前記第１ないし第Ｐメモリモジュール群は対応する第１ないし第Ｐチップ選択信号によって動作することを特徴とする。
　前記Ｍは前記半導体メモリシステムのシステムデータバスの幅であることを特徴とする。前記Ｎ個のシステムデータバスは同じチップ選択信号によって動作するＮ個のメモリモジュールから前記メモリコントローラまでのデータ伝送時間が同一になるように配線されることを特徴とする。

　前記メモリモジュールは、Ｌ個のメモリ装置が装着され、前記Ｌ個のメモリ装置はＬ／Ｎ個のメモリ装置をそれぞれ具備するＮ個のバンクに区分される。前記Ｎ個のバンクはそれぞれ前記メモリモジュールのＭ／Ｎビットのデータバスを共有し、前記対応するチップ選択信号に応答して別途に動作することを特徴とする。
　前記チップ選択信号は、前記Ｎ個のバンクにそれぞれ別個のチップ選択信号が印加されることを特徴とする。前記Ｌ個のメモリ装置はそれぞれＭ／Ｌビットのデータバス幅を有することを特徴とする。
　前記メモリモジュールは、Ｌ個のメモリ装置が装着され、前記Ｌ個のメモリ装置はＭ／（Ｎ＊Ｌ）ビットのデータバス幅を有することを特徴とする。

　前記技術的課題を達成するための本発明の第２実施例による半導体メモリシステムは、メモリコントローラ、Ｎ個のシステムデータバス、第１メモリモジュール群及び第２メモリモジュール群を具備する。
　Ｎ個のシステムデータバスは前記メモリコントローラから出力され、Ｍ／Ｎビットの幅を有する。第１メモリモジュール群は前記Ｎ個のシステムデータバスに連結され、Ｎ個のメモリモジュールを具備する。第２メモリモジュール群は前記Ｎ個のシステムデータバスに連結され、１つまたは２つ以上のメモリモジュールを具備する。

　前記第１メモリモジュール群が具備するそれぞれのメモリモジュールは、１つのメモリモジュールに１つのシステムデータバスが連結され、それぞれＭ／Ｎビットのデータバス幅を有し、同じチップ選択信号によって動作する。
　前記第２メモリモジュール群が具備するそれぞれのメモリモジュールは、メモリモジュールに前記Ｎ個のシステムデータバスが全て連結され、それぞれＭビットのデータバス幅を有し、それぞれのメモリモジュール毎に別個のチップ選択信号によって動作することを特徴とする。
　前記Ｍは前記半導体メモリシステムのシステムデータバスの幅であることを特徴とする。前記Ｎ個のシステムデータバスは、前記第１メモリ群のメモリモジュールから前記メモリコントローラまでのデータ伝送時間が同一になるように配線されることを特徴とする。

　前記第１メモリモジュール群のメモリモジュールは、Ｌ個のメモリ装置が装着され、前記Ｌ個のメモリ装置はＬ／Ｎ個のメモリ装置をそれぞれ具備するＮ個のバンクに区分され、前記Ｎ個のバンクはそれぞれ前記メモリモジュールのＭ／Ｎビットのデータバスを共有し、前記対応するチップ選択信号に応答して別途に動作することを特徴とする。
　前記チップ選択信号は、前記Ｎ個のバンクにそれぞれ別個のチップ選択信号が印加されることを特徴とする。前記Ｌ個のメモリ装置はそれぞれＭ／Ｌビットのデータバス幅を有することを特徴とする。
　前記第１メモリモジュール群のメモリモジュールは、Ｌ個のメモリ装置が装着され、前記Ｌ個のメモリ装置はＭ／（Ｎ＊Ｌ）ビットのデータバス幅を有することを特徴とする。

　前記技術的課題を達成するための本発明の第３実施例による半導体メモリシステムは、直列リンクバス方式の半導体メモリシステムにおいて、メモリコントローラ、Ｎ個のシステムデータバス及び第１ないし第Ｐメモリモジュール群を具備する。
　Ｎ個のシステムデータバスは、前記メモリコントローラから出力され、Ｍ／Ｎビットの幅を有する。第１ないし第Ｐメモリモジュール群は前記システムデータバスに連結され、それぞれＮ個のメモリモジュールを具備する。

　前記第１ないし第Ｐメモリモジュール群が具備するそれぞれのメモリモジュールは１つのメモリモジュールに１つのシステムデータバスが連結され、それぞれＭ／Ｎビットのデータバス幅を有し、データ伝送のためのデータバッファを具備し、前記第１ないし第Ｐメモリモジュール群は、対応する第１ないし第Ｐチップ選択信号によって動作し、共通されたシステムデータバスに連結されたそれぞれのメモリモジュールは前記データバッファを利用してデータを伝送することを特徴とする。
　前記Ｍは前記半導体メモリシステムのシステムデータバスの幅であることを特徴とする。前記Ｎ個のシステムデータバスは前記同じチップ選択信号によって動作するＮ個のメモリモジュールから前記メモリコントローラまでのデータ伝送時間が同一になるように配線されることを特徴とする。

　前記メモリモジュールはＬ個のメモリ装置が装着され、前記Ｌ個のメモリ装置はＬ／Ｎ個のメモリ装置をそれぞれ具備するＮ個のバンクに区分され、前記Ｎ個のバンクはそれぞれ前記メモリモジュールのＭ／Ｎビットのデータバスを共有し、前記対応されるチップ選択信号に応答して別途に動作することを特徴とする。
　前記チップ選択信号は前記Ｎ個のバンクにそれぞれ別個のチップ選択信号が印加されることを特徴とする。前記Ｌ個のメモリ装置はそれぞれＭ／Ｌビットのデータバス幅を有することを特徴とする。
　前記メモリモジュールはＬ個のメモリ装置が装着され、前記Ｌ個のメモリ装置はＭ／（Ｎ＊Ｌ）ビットのデータバス幅を有することを特徴とする。

　本発明による半導体メモリシステムは、システムデータバスに連結されるメモリモジュールの個数が減るので、高速動作が可能であり、大容量のメモリが維持できる長所がある。

　本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する図面及び図面に記載された内容を参照しなければならない。
　以下、図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に示される同一参照符号は同一部材を示す。
　図２Ａないし図２Ｄは、本発明の第１実施例による半導体メモリシステムを示すブロック図である。
　図３は、図２のメモリモジュールに装着されるメモリ装置を示す図である。

　まず、図２Ａを参照すれば、本発明の第１実施例による半導体メモリシステムは、メモリコントローラ２０１、Ｎ個のシステムデータバス２１５、２１７及び第１ないし第Ｐメモリモジュール群２０３、２０９を具備する。
　Ｎ個のシステムデータバス２１５、２１７はメモリコントローラ２０１から出力されてＭ／Ｎビットの幅を有する。ここで、Ｍは半導体メモリシステム２００の全体システムデータバスの幅である。Ｎ個のシステムデータバス２１５、２１７は、同じチップ選択信号ＣＳ１、ＣＳ２によって動作するＮ個のメモリモジュール２０５、２０７、２１１、２１３からメモリコントローラ２０１までのデータ伝送時間が同一になるように配線される。ここで、Ｎは２である。すなわち、２個のシステムデータバス２１５、２１７が存在する。

　第１ないし第Ｐメモリモジュール群２０３、２０９はシステムデータバス２１５、２１７に連結され、それぞれＮ個のメモリモジュール２０５、２０７、２１１、２１３を具備する。第１ないし第Ｐメモリモジュール群２０３、２０９が具備するそれぞれのメモリモジュール２０５、２０７、２１１、２１３は１つのメモリモジュールに１つのシステムデータバスが連結され、それぞれＭ／Ｎビットのデータバス幅を有する。ここで、Ｐは２である。すなわち、第１及び第２メモリモジュール群２０３、２０９がある。
　第１ないし第Ｐメモリモジュール群２０３、２０９は対応する第１ないし第Ｐチップ選択信号によって動作する。図２ＡのＮ個のメモリモジュール２０５、２０７、２１１、２１３は図３Ａ及び図３Ｂのように実現できる。

　図３Ｂを参照すれば、メモリモジュール３１０にはＬ個のメモリ装置が装着され、Ｌ個のメモリ装置はＬ／Ｎ個のメモリ装置をそれぞれ具備するＮ個のバンクＢ１、Ｂ２に区分される。
　Ｎ個のバンクＢ１、Ｂ２は、それぞれメモリモジュールのＭ／Ｎビットのデータバスを共有して、対応するチップ選択信号ＣＳ１＿Ａ、ＣＳ１＿Ｂに応答して別途に動作する。チップ選択信号ＣＳ１＿Ａ、ＣＳ１＿Ｂは、Ｎ個のバンクＢ１、Ｂ２にそれぞれ別個のチップ選択信号を印加する。Ｌ個のメモリ装置はそれぞれＭ／Ｌビットのデータバス幅を有することを特徴とする。

　図２Ａのメモリモジュール２０５、２０７、２１１、２１３は、Ｌ個のメモリ装置が装着されて、Ｌ個のメモリ装置はＭ／（Ｎ＊Ｌ）ビットのデータバス幅を有することを特徴とする。
　以下、図２及び図３を参照して本発明の第１実施例による半導体メモリシステムの動作を詳しく説明する。

　図２Ａの半導体メモリシステム２００のＮ個のシステムデータバス２１５、２１７は、メモリコントローラ２０１から出力され、Ｍ／Ｎビットの幅を有する。図２Ａには、２個のシステムデータバス２１５、２１７が示されている。したがって、ここでＮは２である。しかし、Ｎが２に限定されるわけではない。
　また、Ｍは半導体メモリシステム２００の全体システムデータバスの幅である。全体システムデータバスの幅がＭビットであるので、それぞれのシステムデータバス２１５、２１７の幅はＭ／２ビットを有する。もし、半導体メモリシステム２００が３個のシステムデータバスを具備すれば、それぞれのシステムデータバスはＭ／３ビットのデータ幅を有するであろう。

　第１ないし第Ｐメモリモジュール群２０３、２０９は、システムデータバス２１５、２１７に連結され、それぞれＮ個のメモリモジュール２０５、２０７、２１１、２１３を具備する。第１実施例で、Ｐは２である。すなわち、第１及び第２メモリモジュール群２０３、２０９がある。しかし、Ｐは２に限定されるわけではない。
　第１ないし第Ｐメモリモジュール群２０３、２０９が具備するそれぞれのメモリモジュール２０５、２０７、２１１、２１３は１つのメモリモジュールに１つのシステムデータバスが連結され、それぞれＭ／Ｎビットのデータバス幅を有する。それぞれのメモリモジュール２０５、２０７、２１１、２１３はＭ／２ビットのデータバスの幅を有する。

　１つのメモリモジュールだけではＭビットの全体システムデータバスを満たせないので、Ｎ個のメモリモジュールが全体システムデータバスを満たすように構成する。すなわち、２個のメモリモジュールがシステムデータバスを満たす。全体システムデータバスの幅であるＭビットを満たせるメモリモジュールがメモリモジュール群を構成する。ここでは２個のメモリモジュールがＭビットのシステムデータバスの幅を満たせるので、それぞれのメモリモジュール群は２個のメモリモジュールを有する。

　同じメモリモジュール群に属するメモリモジュールは同じチップ選択信号に応答して同時に動作する。したがって、Ｍビットのシステムデータバスの幅を満たせる。第１ないし第Ｐメモリモジュール群２０３、２０９は、対応される第１ないし第Ｐチップ選択信号ＣＳ１、ＣＳ２によって動作する。

　システムデータバス２１５、２１７は同じチップ選択信号ＣＳ１、ＣＳ２によって動作するＮ個のメモリモジュール２０５、２０７、２１１、２１３からメモリコントローラ２０１までのデータ伝送時間が同一になるように配線される。すなわち、メモリモジュール２０５はメモリモジュール２０７よりメモリコントローラ２０１にさらに近いので、メモリモジュール２０５からメモリコントローラ２０１へのデータ伝送時間がメモリモジュール２０７からメモリコントローラ２０１へのデータ伝送時間と異なりうる。
　したがって、メモリモジュール２０５からメモリコントローラ２０１までのシステムデータバス２１５の配線をさらに長くすれば、２つのメモリモジュール２０５、２０７からメモリコントローラ２０１までのデータ伝送時間を同一に合せられる。

　図２Ｂの半導体メモリシステム２２０は、メモリモジュールの配置を別にした。図２Ｂの半導体メモリシステム２２０は、４個のメモリモジュール２２５、２２７、２２９、２３１が１つのメモリモジュール群２２３を構成する。すなわち、Ｐは１であり、Ｎは４である。それぞれのシステムデータバス２３３、２３５、２３７、２３９はＭ／４ビットの幅を有する。メモリモジュール２２５、２２７、２２９、２３１が同じチップ選択信号ＣＳ１に応答して同時に動作する。システムデータバス２３３、２３５、２３７、２３９が同じ配線の長さを有するように配線するならば、メモリモジュール２２５、２２７、２２９、２３１からメモリコントローラ２２１までデータ伝送速度が同一となる。
　メモリモジュールからメモリコントローラまでのシステムデータバスの配線の長さを同一にするならば、メモリモジュールの配置は多様に構成できる。図２Ｃ及び図２Ｄは、多様なメモリモジュールの配置を適用した第１実施例による半導体メモリシステムを示す。

　図２Ｃを参照すれば、第１のデータバスは最初の２つのメモリモジュールに連結され、第２のデータバスは次の２つのメモリモジュールに連結される。図２Ｄを参照すれば、第１のデータバスは第１と第４のメモリモジュールに連結され、第２のデータバスは第２と第３のメモリモジュールに連結される。

　第１実施例によれば、１つのシステムデータバス線路にシステム全体のメモリモジュールのうち一部にだけ連結される。したがって、メモリチャンネル不連続及びインピーダンス不整合の影響が図１に示された従来の半導体メモリシステム１００に比べて大幅に減る。
　そして、システムデータバスの高速動作特性が改善され、それだけ高い周波数まで動作させることができる。また、１つのメモリモジュールで同時に動作するデータ入出力回路の数が半分に減って１つのメモリモジュール当たりの動作電力もその分減るので、これに関連した同時スイッチング雑音などの高周波雑音が少なくなりうる。
　加えて、メモリモジュールのデータピン数も減るので、メモリモジュールソケットのピン数を減らしたり、残るピンをモジュールの接地及び電力ピンなどに転用してモジュール特性の改善をはかることができる。

　図２に示された本発明の第１実施例に使われるメモリモジュール２０５、２０７、２１１、２１３のデータバス幅は、図１に示した既存の半導体メモリシステム１００のメモリモジュール１２０、１３０、１４０、１５０に比べて半分に減らさなければならない。
　このための最も簡単な方法は、既存のメモリモジュール１２０、１３０、１４０、１５０が具備するメモリ装置の数を半分に減らすことである。しかし、このような方法は１つのメモリモジュール及び半導体メモリシステム全体のメモリ容量を減らすので、望ましくない。

　このような問題を避けるための方法としては、メモリモジュールで１つのデータピンを２つのメモリ装置が共有するようにし、２つのメモリ装置を別のメモリバンクとして動作させるようにすることである。
　すなわち、既存のメモリモジュールに比べて本発明のメモリモジュールは、データバスの幅が半分に小さくなる代わりにメモリバンクの数が２倍に増える。その結果、メモリ容量を同一に維持しつつ図２Ａに示された本発明のシステムデータバスの長所をそのまま利用できる。
　さらに具体的に説明する。図３Ｂを参照すれば、メモリモジュール３１０はＬ個のメモリ装置が装着され、Ｌ個のメモリ装置はＬ／Ｎ個のメモリ装置をそれぞれ具備するＮ個のバンクＢ１、Ｂ２に区分される。

　図３Ａのメモリモジュール３００は従来のメモリモジュールを示す。メモリモジュール３００は、１８個のメモリ装置を具備する。例えば、メモリモジュール３００が７２ビットのデータバスを有しているならば、それぞれのメモリ装置は４ビットのデータバスを有する。メモリ装置は、チップ選択信号ＣＳ１に応答して同時に動作する。

　図３Ｂのメモリモジュール３１０は、本発明によるメモリモジュールである。メモリモジュール３１０は３６ビットのデータバスを必要とする。そして、メモリ装置は従来のメモリモジュール３００と同じく１８個が存在する。すなわち、Ｌは１８である。ここで、Ｎは２であるので、メモリモジュール３１０は９個のメモリ装置を具備する２個のメモリバンクＢ１、Ｂ２を具備する。
　２個のメモリバンクＢ１、Ｂ２は、それぞれメモリモジュールの３６ビットのデータバスを共有し、対応するチップ選択信号ＣＳ１＿Ａ、ＣＳ１＿Ｂに応答して別途に動作する。チップ選択信号ＣＳ１＿ＡはバンクＢ１に、チップ選択信号ＣＳ１＿ＢはバンクＢ２に印加される。１８個のメモリ装置はそれぞれ４ビットのデータバス幅を有する。

　チップ選択信号ＣＳ１＿Ａに応答してバンクＢ１が選択されれば、バンクＢ１の９個のメモリ装置は３６ビットのデータバスを利用してメモリコントローラにデータを伝送する。この時、バンクＢ２は動作しない。チップ選択信号ＣＳ１＿Ｂに応答してバンクＢ２が選択されれば、バンクＢ２の９個のメモリ装置は３６ビットのデータバスを利用してメモリコントローラにデータを伝送する。この時、バンクＢ１は動作されない。
　このような方法を使用すれば、メモリ容量を従来の半導体メモリシステムと同一に維持しつつも前述した本発明の長所が利用できる。

　図２Ｂのメモリモジュール２２０のように４個のシステムデータバスが存在するならば、すなわち、Ｎが４であれば、メモリモジュール２２０のメモリ装置の数は従来と同一に維持されるが、メモリバンクの数だけ４倍に増加する。そして、相異なる４個のメモリバンクに属するメモリ装置がメモリモジュールの１つのデータピンを共有する。それにより、データバスの幅は１／４に減少するがメモリ容量は同一に維持できる。

　メモリ容量を減らさずにメモリモジュールのデータバス幅を狭めるさらに他の方法は、メモリモジュールがデータバス幅の狭いメモリ装置を具備することである。１つのメモリ装置のデータバス幅が元のメモリ装置のデータバス幅の半分であるメモリ装置を使用すれば、同じ個数のメモリ装置を具備するメモリモジュールのデータバス幅も半分に狭まる。
　すなわち、図２Ａのメモリモジュール２００は１８個のメモリ装置を具備し、１８個のメモリ装置がＭ／（Ｎ＊Ｌ）ビット、すなわち、７２／（２＊１８）＝２ビットのデータバス幅を有する。
　この方法を利用すれば、元のメモリモジュールとメモリモジュールの容量だけでなく、メモリバンクの個数も同一で、データバス幅だけ半分に狭まったメモリモジュールを構成できる。

　図４は、本発明の第２実施例による半導体メモリシステムを示すブロック図である。
　図４Ａを参照すれば、本発明の第２実施例による半導体メモリシステム４００は、メモリコントローラ４１０、Ｎ個のシステムデータバス４２３、４２５、４２７、第１メモリモジュール群４１３及び第２メモリモジュール群４２０を具備する。
　Ｎ個のシステムデータバス４２３、４２５、４２７はメモリコントローラ４１０から出力され、Ｍ／Ｎビットの幅を有する。Ｍは半導体メモリシステム４００のシステムデータバスの幅である。Ｎ個のシステムデータバス４２３、４２５、４２７は第１メモリ群４１３のメモリモジュール４１５、４１７、４１９からメモリコントローラ４１０までのデータ伝送時間が同一になるように配線される。

　第１メモリモジュール群４１３はＮ個のシステムデータバス４２３、４２５、４２７に連結され、Ｎ個のメモリモジュール４１５、４１７、４１９を具備する。第２メモリモジュール群４２０はＮ個のシステムデータバスに連結され、１つまたは２つ以上のメモリモジュール４２１を具備する。
　第１メモリモジュール群４１３が具備するそれぞれのメモリモジュール４１５、４１７、４１９は１つのメモリモジュールに１つのシステムデータバスが連結され、それぞれＭ／Ｎビットのデータバス幅を有し、同じチップ選択信号ＣＳ１によって動作する。

　さらに説明すれば、第１メモリモジュール群４１３のメモリモジュール４１５、４１７、４１９はそれぞれＬ個のメモリ装置（図示せず）が装着され、Ｌ個のメモリ装置はＬ／Ｎ個のメモリ装置をそれぞれ具備するＮ個のバンク（図示せず）に区分され、Ｎ個のバンクはそれぞれメモリモジュールのＭ／Ｎビットのデータバスを共有し、対応するチップ選択信号に応答して別途に動作する。
　Ｌ個のメモリ装置はそれぞれＭ／Ｌビットのデータバス幅を有することを特徴とする。

　第２メモリモジュール群４２０が具備するそれぞれのメモリモジュール４２１は、メモリモジュール４２１にＮ個のシステムデータバス４２３、４２５、４２７が全て連結され、Ｍビットのデータバス幅を有し、それぞれのメモリモジュール毎に別個のチップ選択信号ＣＳ２によって動作する。
　第１メモリモジュール群４１３のメモリモジュール４１５、４１７、４１９はＬ個のメモリ装置が装着され、Ｌ個のメモリ装置はＭ／（Ｎ＊Ｌ）ビットのデータバス幅を有することを特徴とする。

　以下、図４Ａ及び図４Ｂを参照して本発明の第２実施例による半導体メモリ装置の動作を詳細に説明する。
　図４の第２実施例による半導体メモリシステム４００、４３０はデータバス幅が相異なるメモリモジュールを混合して使用する場合を示す。
　図４Ａを参照すれば、全体でＭビットの幅を有するシステムデータバスをＭ／３ビットの幅を有する３個のシステムデータバス４２３、４２５、４２７に分け、第１メモリモジュール群４１３には３個のメモリモジュール４１５、４１７、４１９がある。３個のメモリモジュール４１５、４１７、４１９はそれぞれＭ／３ビットのデータバス幅を有する。第１メモリモジュール群４１３の構成及び動作は第１実施例による半導体メモリシステムと同一である。

　第２メモリモジュール群４２０は３個のシステムデータバス４２３、４２５、４２７に連結されて１つのメモリモジュール４２１を具備する。しかし、図４Ｂの第２メモリモジュール群４４０と同じく２個のメモリモジュール４４１、４４３が具備できる。または、２個以上のメモリモジュールが具備できる。
　第２メモリモジュール群４２０が具備するメモリモジュール４２１は、全体システムデータバスの幅と同じＭビットのデータバス幅を有し、チップ選択信号ＣＳ２によって動作する。

　第１メモリモジュール群４１３のメモリモジュール４１５、４１７、４１９は分割されたシステムデータバス４２３、４２５、４２７と同じデータバス幅を有し、第２メモリモジュール群４２０のメモリモジュール４２１は全体システムデータバスと同じデータバス幅を有する。

　図４Ｂを参照すれば、第１メモリモジュール群４３３は２個のメモリモジュール４３５、４３７を具備し、２個の分割されたシステムデータバス４５０、４５３に連結される。第２メモリモジュール群４４０は２個のメモリモジュール４４１、４４３を具備し、それぞれのメモリモジュール４４１、４４３はＭビットのデータバス幅を有し、２個の分割されたシステムデータバス４５０、４５３のいずれにも連結される。
　第２実施例の半導体メモリシステム４００、４３０でのように、相異なるデータバス幅を有するメモリモジュールを多様な方式で組み合わせて使用しても第１実施例のような効果を発揮する。

　図５Ａは、従来の直列リンクバス方式の半導体メモリシステムを示す図である。
　図５Ｂは、本発明の第３実施例による直列リンク方式の半導体メモリシステムである。
　図５Ｂを参照すれば、本発明の第３実施例による半導体メモリシステム５６０は、直列リンクバス方式の半導体メモリシステムにおいて、メモリコントローラ５６５、Ｎ個のシステムデータバス５６７、５６９及び第１ないし第Ｐメモリモジュール群５７０、５７５を具備する。

　Ｎ個のシステムデータバス５６７、５６９はメモリコントローラ５６５から出力されてＭ／Ｎビットの幅を有する。ここで、Ｍは、半導体メモリシステム５６０のシステムデータバスの幅である。Ｎ個のシステムデータバス５６７、５６９は同じチップ選択信号ＣＳ１、ＣＳ２によって動作するＮ個のメモリモジュール５７１、５７３、５７７、５７９からメモリコントローラ５６５までのデータ伝送時間が同一になるように配線できる。

　第１ないし第Ｐメモリモジュール群５７０、５７５はシステムデータバスに連結され、それぞれＮ個のメモリモジュール５７１、５７３、５７７、５７９を具備する。第１ないし第Ｐメモリモジュール群５７０、５７５が具備するそれぞれのメモリモジュールは１つのメモリモジュールに１つのシステムデータバスが連結され、それぞれＭ／Ｎビットのデータバス幅を有し、データ伝送のためのデータバッファＤＢＮ１〜ＤＢＮ４を具備する。
　第１ないし第Ｐメモリモジュール群５７０、５７５は対応する第１ないし第Ｐチップ選択信号ＣＳ１、ＣＳ２によって動作され、共通するシステムデータバスに連結したそれぞれのメモリモジュールはデータバッファを利用してデータを伝送する。

　メモリモジュールは、Ｌ個のメモリ装置（図示せず）が装着され、Ｌ個のメモリ装置はＬ／Ｎ個のメモリ装置をそれぞれ具備するＮ個のバンク（図示せず）に区分され、Ｎ個のバンクはそれぞれメモリモジュールのＭ／Ｎビットのデータバスを共有し、対応するチップ選択信号に応答して別途に動作する。
　Ｌ個のメモリ装置はそれぞれＭ／Ｌビットのデータバス幅を有する。チップ選択信号はＮ個のバンクにそれぞれ別個のチップ選択信号が印加されることを特徴とする。
　メモリモジュールはＬ個のメモリ装置が装着され、Ｌ個のメモリ装置はＭ／（Ｎ＊Ｌ）ビットのデータバス幅を有することを特徴とする。

　以下、図５を参照して本発明の第３実施例による半導体メモリシステムの動作を詳細に説明する。
　図５Ａは、従来の直列リンクバス方式の半導体メモリシステムを示す図である。
　従来の直列リンクバス方式は、半導体メモリシステム５００のメモリモジュール５２０、５３０、５４０、５５０をシステムデータバス５５５に連結する場合、直列リンクを利用して１つのメモリモジュールから次のメモリモジュールに信号が順次に伝送されるデータ伝送方式である。

　１つのメモリモジュールは、その前のメモリモジュールから信号を伝達され、その次のクロックで、次のメモリモジュールに伝達する。このようなデータ伝送はメモリ装置とメモリ装置との間で直接行われる場合もあれば、データ伝送のための別途のデータバッファを通じて行われる場合もある。
　直列リンクバス方式での信号伝達は、隣接した２つのメモリ装置やデータバッファの間でポイントツーポイント方式で行われるので、メモリシステムの高速動作でも信号忠実度が非常に優れている。

　しかし、データを伝達されて次のメモリモジュールに伝達する過程で、データバッファリングに少なくとも１クロック以上の時間がかかり、半導体メモリシステムの遅延時間が長くなってしまうので、半導体メモリシステムの動作速度を低下させる問題がある。
　特に、大容量の半導体メモリシステムでメモリモジュールの個数が増加するほど中間バッファリング段階も増加するので、中間バッファリングによる時間遅延及び半導体メモリシステムの速度低下問題がさらに深刻になる。

　図５Ｂは、前記問題点を解決するために直列リンクバス方式の半導体メモリシステムに本発明の第１実施例の方式を適用したものである。
　図５Ｂは、メモリモジュール５７１、５７３、５７７、５７９のデータバス幅が全体システムデータバス幅の１／２である場合を例に挙げて説明したものである。半導体メモリシステムにメモリモジュールが４個の場合を比較すれば、図５Ａに示した既存の半導体メモリシステム５００ではメモリモジュール５２０でメモリモジュール５５０までデータを伝達するのに最大３回のデータバッファリングが必要である。

　しかし、図５Ｂに示された第３実施例による半導体メモリシステム５６０では、途中に１回だけのデータバッファリングが必要なので、データバッファリングにかかる時間遅延が大幅に減り、したがって、メモリシステム遅延時間の減少及び動作速度が増加する。図５Ｂのメモリモジュール５７１、５７３、５７７、５７９の構造や動作は第１実施例のメモリモジュールと同一なので、詳細な説明は省略する。

　以上、図面と明細書とで最適の実施例が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の技術的範囲を制限するために使われたものではない。したがって、本技術分野の当業者であれば、これより多様な変形及び均等な他の実施例が可能である点が理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によって定められねばならない。

　本発明は、半導体メモリ装置に係り、１つのメモリチップを高容量に作るためのメモリモジュールの開発分野で利用できる。

従来のメモリシステムの構造を示すブロック図である。本発明の第１実施例による半導体メモリシステムを示すブロック図である。本発明の第１実施例による半導体メモリシステムを示すブロック図である。本発明の第１実施例による半導体メモリシステムを示すブロック図である。本発明の第１実施例による半導体メモリシステムを示すブロック図である。図２のメモリモジュールに装着されるメモリ装置を示す図面である。図２のメモリモジュールに装着されるメモリ装置を示す図面である。本発明の第２実施例による半導体メモリシステムを示すブロック図である。本発明の第２実施例による半導体メモリシステムを示すブロック図である。従来の直列リンクバス方式の半導体メモリシステムを示す図面である。本発明の第３実施例による直列リンク方式の半導体メモリシステムである。

符号の説明

　　　２００　　半導体メモリシステム
　　　２０１　　メモリコントローラ
　　　２０３、２０９　　第Ｐメモリモジュール群
　　　２０５、２０７、２１１、２１３　　Ｎ個のメモリモジュール
　　　２１５、２１７　　システムデータバス

Claims

　メモリコントローラと、
　前記メモリコントローラから出力されてＭ／Ｎ（Ｍは自然数）ビットの幅を有するＮ（Ｎは２以上の自然数）個のシステムデータバスと、
　前記システムデータバスに連結されて、それぞれＮ個のメモリモジュールを具備する第１ないし第Ｐ（Ｐは自然数）メモリモジュール群と、を具備し、
　前記第１ないし第Ｐメモリモジュール群が具備するそれぞれのメモリモジュールは、
　１つのメモリモジュールに１つのシステムデータバスが連結され、
　前記第１ないし第Ｐメモリモジュール群は、
　対応される第１ないし第Ｐチップ選択信号によって動作することを特徴とする半導体メモリシステム。
　前記Ｍは、
　前記半導体メモリシステムの全体システムデータバスの幅であることを特徴とする請求項１に記載の半導体メモリシステム。
　前記Ｎ個のシステムデータバスは、
　第１ないし第Ｐメモリモジュール群のそれぞれのＮ個のメモリモジュールから前記メモリコントローラまでのデータ伝送時間が同一になるように配線されることを特徴とする請求項１に記載の半導体メモリシステム。
　前記メモリモジュールは、
　Ｌ個のメモリ装置が装着されて、
　前記Ｌ個のメモリ装置は、
　Ｎ個のバンクに区分され、
　前記Ｎ個のバンクはそれぞれ、
　前記メモリモジュールのＭ／Ｎビットのデータバスを共有し、前記対応されるチップ選択信号に応答して別途に動作することを特徴とする請求項１に記載の半導体メモリシステム。
　前記チップ選択信号は、
　前記Ｎ個のバンクにそれぞれ別個のチップ選択信号が印加されることを特徴とする請求項４に記載の半導体メモリシステム。
　前記Ｌ個のメモリ装置は、
　それぞれＭ／Ｌビットのデータバス幅を有することを特徴とする請求項４に記載の半導体メモリシステム。
　前記メモリモジュールは、
　Ｌ個のメモリ装置が装着され、
　前記Ｌ個のメモリ装置は、
　Ｍ／（Ｎ＊Ｌ）ビットのデータバス幅を有することを特徴とする請求項１に記載の半導体メモリシステム。
　メモリコントローラと、
　前記メモリコントローラから出力されてＭ／Ｎ（Ｍは自然数）ビットの幅を有するＮ（Ｎは２以上の自然数）個のシステムデータバスと、
　前記Ｎ個のシステムデータバスに連結してＮ個のメモリモジュールを具備する第１メモリモジュール群と、
　前記Ｎ個のシステムデータバスに連結され、１つまたは２つ以上のメモリモジュールを具備する第２メモリモジュール群と、を具備し、
　前記第１メモリモジュール群が具備するそれぞれのメモリモジュールは、
　１つのメモリモジュールに１つのシステムデータバスが連結され、それぞれＭ／Ｎビットのデータバス幅を有し、同じチップ選択信号によって動作し、
　前記第２メモリモジュール群が具備するそれぞれのメモリモジュールは、
　メモリモジュールに前記Ｎ個のシステムデータバスが共に連結され、それぞれＭビットのデータバス幅を有し、それぞれのメモリモジュール毎に別個のチップ選択信号によって動作することを特徴とする半導体メモリシステム。
　前記Ｍは、
　前記半導体メモリシステムの全体システムデータバスの幅であることを特徴とする請求項８に記載の半導体メモリシステム。
　前記Ｎ個のシステムデータバスは、
　前記第１メモリ群のメモリモジュールから前記メモリコントローラまでのデータ伝送時間が同一になるように配線されることを特徴とする請求項８に記載の半導体メモリシステム。
　前記第１メモリモジュール群のメモリモジュールはそれぞれ、
　Ｌ個のメモリ装置が装着され、
　前記Ｌ個のメモリ装置は、
　Ｎ個のバンクに区分され、
　前記Ｎ個のバンクはそれぞれ、
　前記メモリモジュールのＭ／Ｎビットのデータバスを共有して、前記対応されるチップ選択信号に応答して別途に動作することを特徴とする請求項８に記載の半導体メモリシステム。
　前記チップ選択信号は、
　前記Ｎ個のバンクにそれぞれ別個のチップ選択信号が印加されることを特徴とする請求項１１に記載の半導体メモリシステム。
　前記Ｌ個のメモリ装置は、
　それぞれＭ／Ｌビットのデータバス幅を有することを特徴とする請求項１１に記載の半導体メモリシステム。
　前記第１メモリモジュール群のメモリモジュールはそれぞれ、
　Ｌ個のメモリ装置が装着され、
　前記Ｌ個のメモリ装置は、
　Ｍ／（Ｎ＊Ｌ）ビットのデータバス幅を有することを特徴とする請求項８に記載の半導体メモリシステム。
　直列リンクバス方式の半導体メモリシステムにおいて、
　メモリコントローラと、
　前記メモリコントローラから出力されてＭ／Ｎビットの幅を有するＮ個のシステムデータバスと、
　前記システムデータバスに連結され、それぞれＮ個のメモリモジュールを具備する第１ないし第Ｐメモリモジュール群を具備し、
　前記第１ないし第Ｐメモリモジュール群が具備するそれぞれのメモリモジュールは、
　１つのメモリモジュールに１つのシステムデータバスが連結され、それぞれＭ／Ｎビットのデータバス幅を有し、データ伝送のためのデータバッファを具備し、
　前記第１ないし第Ｐメモリモジュール群は、
　対応される第１ないし第Ｐチップ選択信号によって動作し、
　共通したシステムデータバスに連結したそれぞれのメモリモジュールは前記データバッファを利用してデータを伝送することを特徴とする半導体メモリシステム。
　前記Ｍは、
　前記半導体メモリシステムの全体システムデータバスの幅であることを特徴とする請求項１５に記載の半導体メモリシステム。
　前記Ｎ個のシステムデータバスは、
　同じチップ選択信号によって動作するＮ個のメモリモジュールから前記メモリコントローラまでのデータ伝送時間が同一になるように配線されることを特徴とする請求項１５に記載の半導体メモリシステム。
　前記メモリモジュールはそれぞれ、
　Ｌ個のメモリ装置が装着され、
　前記Ｌ個のメモリ装置は、
　Ｎ個のバンクに区分され、
　前記Ｎ個のバンクはそれぞれ、
　前記メモリモジュールのＭ／Ｎビットのデータバスを共有し、前記対応されるチップ選択信号に応答して別途に動作することを特徴とする請求項１５に記載の半導体メモリシステム。
　前記チップ選択信号は、
　前記Ｎ個のバンクにそれぞれ別個のチップ選択信号が印加されることを特徴とする請求項１８に記載の半導体メモリシステム。
　前記Ｌ個のメモリ装置は、
　それぞれＭ／Ｌビットのデータバス幅を有することを特徴とする請求項１８に記載の半導体メモリシステム。
　前記メモリモジュールはそれぞれ、
　Ｌ個のメモリ装置が装着され、
　前記Ｌ個のメモリ装置は、
　Ｍ／（Ｎ＊Ｌ）ビットのデータバス幅を有することを特徴とする請求項１５に記載の半導体メモリシステム。