JP5068438B2 - 半導体メモリ装置及びこの装置の配置方法 - Google Patents

半導体メモリ装置及びこの装置の配置方法 Download PDF

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Description

本発明は、半導体メモリ装置に関するもので、特に半導体メモリ装置のレイアウト面積を減少させて、効率的に活用できる半導体メモリ装置及びこの装置の配置方法に関する。
一般の半導体メモリ装置は、メモリセルアレイ領域と周辺回路領域とを含み、データを入出力するためのデータ信号ライン（例えば、ローカルデータ入出力信号ライン及びグローバルデータ入出力ライン）はこれらの領域の上に２つの層で分けて配置される。
ところで、半導体メモリ装置が高集積化、高速化することによって、必要とされるデータ信号ラインの数が増える。これが半導体メモリ装置のレイアウト面積の増大につながって多くの問題点が発生する。
図１は、従来例の半導体メモリ装置のメモリセルアレイ及びその配置方法を説明するブロック図であり、参照番号１０はメモリセルアレイ、参照記号ＣＪは接合領域、参照記号ＳＷＤはサブワードラインドライバ領域、参照記号ＳＡはセンス増幅器領域、参照記号ＳＭＣＡはサブメモリセルアレイ領域を各々示す。そして、参照記号ＭＣはメモリセル、参照記号ＢＬはビットライン、参照記号ＰＸはワード選択信号ライン、参照記号ＮＷＬはメインワードライン、参照記号ＳＷＬはサブワードライン、参照記号ＣＳＬはコラム選択信号ライン、参照記号ＬＩＯはローカルデータ入出力ライン、参照記号ＧＩＯはグローバルデータ入出力ラインを各々示す。
図１に示されたメモリセルアレイ１０では、接合領域ＣＪ、サブワードラインドライバ領域ＳＷＤ、センス増幅器領域ＳＡ、及びサブメモリセルアレイ領域ＳＭＣＡで構成されたブロックが横方向と縦方向に繰り返し配置される。そして、サブメモリセルアレイ領域ＳＭＣＡにはサブメモリセルアレイが配置され、接合領域ＣＪにはサブワードラインドライバを制御するための制御信号発生回路及びセンス増幅器を制御するための制御信号発生回路が配置され、サブワードラインドライバ領域ＳＷＤにはサブワードラインドライバが配置され、センス増幅器領域ＳＡにはセンス増幅器が配置される。
次に図１に示された各ブロックの機能及び信号ラインの配置を説明する。
サブメモリセルアレイ領域ＳＭＣＡは、サブワードラインＳＷＬとビットラインＢＬとの間に接続されたメモリセルＭＣを備え、選択されたメモリセルＭＣにデータをデータを書込んだり、選択されたメモリセルＭＣからデータを読出したりする。センス増幅器領域ＳＡのセンス増幅器は、ビットラインＢＬのデータを増幅する。サブワードラインドライバ領域ＳＷＤは、ワード選択信号ラインＰＸとメインワードラインＮＷＬに伝送される信号とを論理演算してサブワードラインＳＷＬを選択する。図示しなかったが、サブワードラインドライバ領域ＳＷＤのサブワードラインドライバは、接合領域ＣＪからサブワードラインドライバ制御信号ラインに伝送される制御信号に応答して動作する。
サブワードラインＳＷＬは縦方向に配置され、ビットラインＢＬは横方向に配置される。コラム選択信号ラインＣＳＬは、センス増幅器領域ＳＡ及びサブメモリセルアレイ領域ＳＭＣＡ上を横切ってビットラインＢＬと同じ方向に配置され、メインワードラインＮＷＬは、サブワードラインドライバ領域ＳＷＤ及びサブメモリセルアレイ領域ＳＭＣＡ上を横切ってサブワードラインＳＷＬと同じ方向に配置される。ワード選択信号ラインＰＸは、接合領域ＣＪ及びセンス増幅器領域ＳＡ上を横切ってサブワードラインＳＷＬと同じ方向に配置される。
図２は、図１に示す半導体メモリ装置の配置方法を説明するための図であり、図２において無模様のボックスは第２ローカルデータ入出力信号ラインと同一層に配列される第１金属層を示し、斜線が付されたボックスは第１金属層と相異なる層に配置される第２金属層を示す。図２において、参照記号ＳＡはセンス増幅器領域、参照記号ＬＧＩＯＭＵＸはローカルデータ入出力信号ラインＬＩＯとグローバルデータ入出力信号ラインＧＩＯ間のデータを伝送するローカルグローバルマルチプレクサ領域、参照記号ＳＭＣＡはサブメモリセルアレイ領域、参照記号ＣＪは接合領域、参照記号ＳＷＤはサブワードラインドライバ領域、Ｃ／Ｄはコラムアドレスデコーダ、参照記号ＩＯＳＡは入出力センス増幅器、参照記号ＰＥＲＩはローアドレスデコーダを含む周辺回路領域を各々示す。また、参照記号ＬＩＯはローカルデータ入出力信号ライン、参照記号ＧＩＯはグローバルデータ入出力信号ライン、参照記号ＤＩＯはデータ入出力信号ライン、参照記号Ｐ１及びＰ２はパワーライン、参照記号ＣＯＮはサブワードラインドライバ制御信号ラインを各々示す。
図２を参照すると、ローカルデータ入出力信号ラインＬＩＯは、センス増幅器領域ＳＡと接合領域ＣＪ上を横切って縦方向に延びるように第１層に配置される。グローバルデータ入出力信号ラインＧＩＯは、センス増幅器領域ＳＡとサブメモリセルアレイ領域ＳＭＣＡ上を横切って横方向に延びるように第２層に配置されて、さらにセンス増幅器領域ＳＡとコラムアドレスデコーダＣ／Ｄの間（１）では縦方向に延びるように第１層に配置され、さらにサブワードラインドライバ領域ＳＷＤの隣のコラムアドレスデコーダＣ／Ｄ間（２）では横方向に延びるように第２層に配置されて入出力センス増幅器ＩＯＳＡに入力される。データ入出力信号ラインＤＩＯは、入出力センス増幅器ＩＯＳＡから出力された信号を周辺回路領域ＰＥＲＩに伝送する信号ラインとして、入出力センス増幅器ＩＯＳＡの隣において縦方向に延びるように第１層に配置される。
入出力センス増幅器ＩＯＳＡに電源を供給するためのパワーラインＰ２は、第１層に縦方向に延びるように配置されて、サブワードラインドライバ領域ＳＷＤに電源を供給するためのパワーラインＰ１は第２層に横方向に延びるように配置される。一般に、サブワードラインドライバ領域ＳＷＤは高い電圧を要求するので、パワーラインＰ１は他のパワーラインよりも広く設計される。
図示しなかったが、ワード選択信号ラインＰＸ、メインワードラインＮＷＬ、及びサブワードラインＳＷＬは、第１層にローカルデータ入出力ラインＬＩＯと同じ方向に配置されて、コラム選択信号ラインＣＳＬは、第２層にグローバルデータ入出力ラインＧＩＯと同じ方向に延びるように配置される。また、第１層及び第２層に前記信号ラインが配置され、残りの空間には、他のパワーラインが各々ローカルデータ入出力ラインＬＩＯまたはグローバルデータ入出力ラインＧＩＯと同じ方向に延びるように配置される。
しかし、このような構造は幾つかの問題点を抱えている。
先ず、ローカルデータ入出力信号ラインＬＩＯ数の増加によってセンス増幅器領域ＳＡのレイアウト面積が増大するということである。ローカルデータ入出力信号ラインＬＩＯの数は半導体メモリ装置の集積度（ｄｅｎｓｉｔｙ）及び動作速度の増加によって増加する。すなわち、半導体メモリの集積度が増加してメモリ容量が増えると、当然に単位面積に配置されるローカルデータ入出力ラインＬＩＯの数は増加する。また、メモリの動作速度を高めるための一般的な方法として、半導体メモリ装置は、読出し動作時にはメモリセルアレイから一度に出力されるデータの数を増やしこれを並／直列変換して出力し、ライト動作時にはその逆の過程を実行する。よって、メモリの動作速度が速くなると必要なローカルデータ入出力信号ラインＬＩＯの数も増えることになる。
従って、図２に示されたように、ローカルデータ入出力信号ラインＬＩＯは、センス増幅器領域ＳＡの上の第１層に配置されており、上述した理由によって、ローカルデータ入出力信号ラインＬＩＯの数が増えるようになると結果的にセンス増幅器領域ＳＡのレイアウト面積が増大するようになる。すなわち、半導体メモリ装置のレイアウト面積に関して効率性が悪くなる。
次に、グローバルデータ入出力信号ラインＧＩＯが、図２に示されたようにセンス増幅器領域ＳＡ及びサブメモリセルアレイ領域ＳＭＣＡの上に横方向のみで配置されることによって（１）及び（２）の空間が必要となり、また、（１）及び（２）の空間もグローバルデータ入出力信号ラインＧＩＯの数が増加するほど大きくなるという問題がある。
図示しなかったが、コラムアドレスデコーダＣ／Ｄは、メモリセルアレイの一部のメモリセルが不良の場合には、これらの代りに余分のメモリセルを使うためのリペア回路を有していル。一般的に、リペア回路はヒューズを用いて具現できる。この場合、余分のメモリセルを使うためにはリペア回路のヒューズをカッティングしなければならないので、一般的にコラムアドレスデコーダＣ／Ｄ上には信号ラインを配置しない。
したがって、グローバルデータ入出力信号ラインＧＩＯに伝送されたデータが入出力センス増幅器ＩＯＳＡを介して周辺回路領域ＰＥＲＩまで到逹するためには、図２に示されたように、グローバルデータ入出力信号ラインＧＩＯは、センス増幅器領域ＳＡとサブメモリセルアレイ領域ＳＭＣＡの上では横方向に配置され、センス増幅器領域ＳＡとコラムアドレスデコーダＣ／Ｄとの間では縦方向に配置され、コラムアドレスデコーダＣ／Ｄの間から横方向に配置されなければならない。従って、図２の（１）及び（２）の空間が必要となる。上述したように、半導体メモリ装置が高集積化、高速化するほどローカルデータ入出力信号ラインＬＩＯの数が増えるので、グローバルデータ入出力信号ラインＧＩＯの数も増えることになる。結果的に、（１）及び（２）の空間が広くなると、これは半導体メモリ装置のレイアウト面積を増加させることになって、場合によっては、図２に示されたような方法でグローバルデータ入出力信号ラインＧＩＯを配置することが難しくなる。
また、上述したようにグローバルデータ入出力信号ラインＧＩＯを配置することになると入出力センス増幅器ＩＯＳＡは周辺回路領域ＰＥＲＩに存在することができずにコラムアドレスデコーダＣ／Ｄの隣に配置されることになるが、この場合、周辺回路領域ＰＥＲＩから電源を供給するためには別途のパワーラインＰ２が必要であり、また、入出力センス増幅器ＩＯＳＡと周辺回路領域ＰＥＲＩとの間に信号を伝送するためのデータ入出力信号ラインＤＩＯも必要となる。その他にも、パワーラインＰ２によって電源が供給されても、周辺回路領域ＰＥＲＩから遠くなるほど電圧降下は激しくなり、これによりさまざまな問題が発生する。
最後に、グローバルデータ入出力信号ラインＧＩＯがセンス増幅器領域ＳＡとサブメモリセルアレイ領域ＳＭＣＡ上に横方向に配置されることによって、ローカルデータ入出力信号ラインＬＩＯとグローバルデータ入出力信号ラインＧＩＯを接続するローカルグローバル入出力マルチプレクサＬＧＩＯＭＵＸをセンス増幅器領域ＳＡに配置しなければならない。この場合、センス増幅器領域ＳＡは他の回路によって空間上の余裕が不足となり、結果的にレイアウト面積が増大することになり、また、これによりローカルグローバル入出力マルチプレクサＬＧＩＯＭＵＸから入出力センス増幅器ＩＯＳＡに至るグローバルデータ入出力信号ラインＧＩＯの長さが長くなる問題点も発生する。
本発明の目的は、レイアウト面積を減少することができる半導体メモリ装置を提供することにある。
本発明の他の目的は、前記目的を果たすために半導体メモリ装置の配置方法を提供することにある。
前記目的を果たすために本発明の半導体メモリ装置の第１形態は、メモリセルアレイを備える半導体メモリ装置において、前記メモリセルアレイ上の同一層に同じ方向に配置されたコラム選択信号ライン及びグローバルデータ入出力信号ライン、前記メモリセルアレイ上の前記コラム選択信号ラインと異なる層に前記コラム選択信号ラインと直交する方向に配置されたワードライン及び第１ローカルデータ入出力信号ライン、及び前記メモリセルアレイ上の前記コラム選択信号ライン及び前記ワードラインと異なる層に前記第１ローカルデータ入出力信号ラインと同じ方向に配置された第２ローカルデータ入出力信号ラインを備えることを特徴とする。
前記第１形態において、前記第１ローカルデータ入出力信号ラインは所定数の部分ローカルデータ入出力信号ラインに分割され、前記第１ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ラインの一部の各々は前記第１ローカルデータ入出力信号ラインと同一層に配列されて、前記第１ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ラインの残りの各々は前記第２ローカルデータ入出力信号ラインと同一層に配列され、前記第２ローカルデータ入出力信号ラインは所定数の部分ローカルデータ入出力信号ラインで分離され、前記第２ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ライン一部の各々は前記第１ローカルデータ入出力信号ラインと同一層に配列され、前記第２ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ラインの残り各々は前記第２ローカルデータ入出力信号ラインと同一層に配列される。
前記第１形態において、前記ワードラインと同じ方向に配置されたサブワードラインと前記ワードラインと直交する方向に配置されたビットラインとの間に接続されたメモリセルを備えるサブメモリセルアレイ領域、前記サブメモリセルアレイ領域間の領域に上下方向に並ぶように配置されたサブワードラインドライバ領域、及び前記サブメモリセルアレイ領域間の領域に左右方向に並ぶように配置されたセンス増幅器領域を備えて、前記第１及び第２ローカルデータ信号ラインは前記センス増幅器領域の上に配置されることを特徴とする。
前記目的を果たすための本発明による半導体メモリ装置の第１形態の前記グローバルデータ入出力ラインは、前記センス増幅器領域及び前記サブメモリセルアレイ領域の上に配置されることを特徴とする。
前記目的を果たすための本発明による半導体メモリ装置の第２形態は、メモリセルアレイ及び周辺回路領域を備える半導体メモリ装置において、前記メモリセルアレイ上の同一層に同じ方向に配置されたワードライン及びローカルデータ入出力信号ライン、前記メモリセルアレイ上の前記ワードラインと異なる層に前記ワードラインと直交する方向に配置されたコラム選択信号ライン及び第１グローバルデータ入出力信号ライン、及び前記メモリセルアレイ上の前記ワードライン及び前記コラム選択信号ラインと異なる層に前記第１グローバルデータ入出力信号ラインと直交する方向に配置された第２グローバルデータ入出力信号ラインを備えることを特徴とする。
前記目的を果たすための本発明による半導体メモリ装置の第２形態の前記メモリセルアレイは、前記ワードラインと同じ方向に配置されたサブワードラインと前記ワードラインと直交する方向に配置されたビットラインとの間に接続されたメモリセルを備えるサブメモリセルアレイ領域、前記サブメモリセルアレイ領域間の領域に上下方向に並ぶように配置されたサブワードラインドライバ領域、及び前記サブメモリセルアレイ領域間の領域に左右方向に並ぶように配置されたセンス増幅器領域を備えて、前記周辺回路領域はローアドレスデコーダを備えて、前記第１グローバルデータ入出力ラインは前記センス増幅器領域及び前記サブメモリセルアレイ領域の上に配置されて、前記第２グローバルデータ入出力ラインは前記サブメモリセルアレイ領域及び前記サブワードラインドライバ領域の上に配置されることを特徴とする。
前記目的を果たすための本発明による半導体メモリ装置の第２形態は、前記第２グローバルデータ入出力ラインと接続される入出力センス増幅器が前記周辺回路領域に配置されることを特徴とする。
前記目的を果たすための本発明による半導体メモリ装置の第３形態は、ワードラインと同じ方向に配置されたサブワードラインと前記ワードラインと直交する方向に配置されたビットラインとの間に接続されたメモリセルを備えるサブメモリセルアレイ領域、前記サブメモリセルアレイ領域間の領域に上下方向に並ぶように配置されたサブワードラインドライバ領域、前記サブメモリセルアレイ領域間の領域に左右方向に並ぶように配置されたセンス増幅器領域、及び前記サブワードラインドライバ領域間の領域に左右方向に並ぶように配置された接合領域を備える半導体メモリ装置において、前記センス増幅器領域及び前記サブメモリセルアレイ領域の上の前記ワードラインと異なる層に前記ワードラインと直交する方向に配置されたコラム選択信号ライン、前記センス増幅器領域及び前記接合領域の上の前記ワードラインと同一層に前記ワードラインと同じ方向に配置されるローカルデータ入出力信号ライン、前記接合領域及び前記サブワードラインドライバ領域の上の前記ワードラインと異なる層に前記コラム選択信号ラインと同じ方向に配置されるサブワードラインドライバ制御信号ライン、及び前記接合領域及び前記サブワードラインドライバ領域の上の前記ワードライン及び前記サブワードラインドライバ制御信号ラインと異なる層に前記コラム選択信号ラインと同じ方向に配置されるグローバルデータ入出力信号ラインを備えて、前記ローカルデータ入出力信号ラインと前記グローバルデータ入出力信号ラインとの間にデータを伝送するローカルグローバル入出力マルチプレクサが前記接合領域に配置されることを特徴とする。
前記目的を果たすための本発明による半導体メモリ装置の第３形態は、前記グローバルデータ入出力信号ラインを前記コラム選択信号ラインと同一層に配置することを特徴とする。
前記目的を果たすための本発明による半導体メモリ装置の第３形態は、前記サブワードラインドライバ制御信号ラインを前記コラム選択信号ラインと同一層に配置することを特徴とする。
前記目的を果たすための本発明による半導体メモリ装置の第１、第２、及び第３形態の各々は、前記第１及び第２ローカルデータ入出力信号ラインが各々で所定数の部分ローカルデータ入出力信号ラインで構成される複数のローカルデータ入出力信号ライングループに各々形成されることを特徴とする。
前記第１、第２、及び第３形態において、前記第１及び第２ローカルデータ入出力信号ラインの各ローカルデータ入出力信号ライングループは２対を単位として構成されてこれらは相互に隣接して配置され、その２つのローカルデータ入出力信号ライン対の各々は複数の部分ローカルデータ入出力信号ラインで構成されることを特徴とする。また、その二対の各々で、第１ローカルデータ入出力信号ラインを分割した第１部分ローカルデータ入出力信号ラインの一端と第２ローカルデータ入出力信号ラインを分割した第２部分ローカルデータ入出力信号ラインの一端が互いに交差し接続される方式で、第１及び第２ローカルデータ入出力信号ラインを構成する複数の部分ローカルデータ入出力信号ラインが相互結合され、前記第１部分ローカルデータ入出力信号ラインは前記第１ローカルデータ入出力信号ラインが配列される同一層に配列されて第２部分ローカルデータ入出力信号ラインは前記第２ローカルデータ入出力信号ラインが配列される同一層に配列される。
さらに、この接続結合は、前記第１ローカルデータ入出力信号ラインと同一層に配列されて第１ローカルデータ入出力信号ラインを分割した前記第１部分ローカルデータ入出力信号ラインの他端が所定の角度で右側方向に曲がって前記第２ローカルデータ入出力信号ラインと同一層に配列されて第２ローカルデータ入出力信号ラインを分割した第２部分ローカルデータ入出力信号ラインの一端上に重なるようにして前記第２ローカルデータ入出力信号ラインと同一層に配列されて第２ローカルデータ入出力信号ラインを分割した第１部分ローカルデータ入出力信号ラインの他端が所定の角度で左側方向に曲がって前記第１ローカルデータ入出力信号ラインと同一層に配列されて第１ローカルデータ入出力信号ラインから分離された第２部分ローカルデータ入出力信号ラインの一端上に重なるようにしてX字型を成すことを特徴とする。
前記目的を果たすための本発明による半導体メモリ装置の第１、第２、及び第３形態の前記メモリセルはダイナミックメモリセルであることを特徴とする。
前記他の目的を果たすための本発明による半導体メモリ装置の配置方法の第１形態は、ワードラインと同じ方向に配置されたサブワードラインと前記ワードラインと直交する方向に配置されたビットラインとの間に接続されたメモリセルを備えるサブメモリセルアレイ領域、前記サブメモリセルアレイ領域間の領域に上下方向に並ぶように配置されたサブワードラインドライバ領域、前記サブメモリセルアレイ領域間の領域に左右方向に並ぶように配置されたセンス増幅器領域、及びローアドレスデコーダを備える周辺回路領域を備える半導体メモリ装置の配置方法において、前記センス増幅器領域上の前記ワードラインと同一層に前記ワードラインと同じ方向に第１ローカルデータ入出力ラインを配置する段階、前記センス増幅器領域上の前記ワードラインと異なる層に前記第１ローカルデータ入出力ラインと同じ方向に第２ローカルデータ入出力ラインを配置する段階、前記サブメモリセルアレイ領域及び前記センス増幅器領域上の前記ワードライン及び前記第２ローカルデータ入出力ラインと異なる層に前記ワードラインと直交する方向にコラム選択信号ライン及び第１グローバルデータ入出力ラインを配置する段階、前記サブメモリセルアレイ領域及び前記サブワードラインドライバ領域上の前記第２ローカルデータ入出力ラインと同一層に前記第１グローバルデータ入出力ラインと直交する方向に第２グローバルデータ入出力ラインを配置する段階を備えることを特徴とする。
前記他の目的を果たすための本発明による半導体メモリ装置の配置方法の第１形態は、前記第１ローカルデータ入出力信号ラインは所定数の部分ローカルデータ入出力信号ラインに分割され、前記第１ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ラインの一部の各々は前記第１ローカルデータ入出力信号ラインと同一層に配列され、前記第１ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ラインの残り各々は前記第２ローカルデータ入出力信号ラインと同一層に配列され、前記第２ローカルデータ入出力信号ラインは所定数の部分ローカルデータ入出力信号ラインに分割され、前記第２ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ライン一部の各々は前記第１ローカルデータ入出力信号ラインと同一層に配列され、前記第２ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ラインの残り各々は前記第２ローカルデータ入出力信号ラインと同一層に配列されることを特徴とする。
前記他の目的を果たすための本発明による半導体メモリ装置の配置方法の第１形態は、前記第２グローバルデータ入出力信号ラインと接続された入出力センス増幅器を前記周辺領域に配置する段階をさらに備えることを特徴とする。
前記他の目的を果たすための本発明による半導体メモリ装置の配置方法の第１形態は、前記第１及び第２ローカルデータ入出力信号ラインが各々で所定数の部分ローカルデータ入出力信号ラインで構成される複数のローカルデータ入出力信号ライングループとして各々形成されることを特徴とする。
前記第１ローカルデータ入出力信号ラインは所定数の部分ローカルデータ入出力信号ラインに分割されて、前記第１ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ラインの一部の各々は前記第１ローカルデータ入出力信号ラインと同一層に配列されて、前記第１ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ラインの残りの各々は前記第２ローカルデータ入出力信号ラインと同一層に配列され、前記第２ローカルデータ入出力信号ラインは所定数の部分ローカルデータ入出力信号ラインに分割されて、前記第２ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ライン一部の各々は前記第１ローカルデータ入出力信号ラインと同一層に配列され、前記第２ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ラインの残り各々は前記第２ローカルデータ入出力信号ラインと同一層に配列される。
前記他の目的を果たすための本発明による半導体メモリ装置の配置方法の第２形態は、ワードラインと同じ方向に配置されたサブワードラインと前記ワードラインと直交する方向に配置されたビットラインとの間に接続されたメモリセルを備えるサブメモリセルアレイ領域、前記サブメモリセルアレイ領域間の領域に上下方向に並ぶように配置されたサブワードラインドライバ領域、前記サブメモリセルアレイ領域間の領域に左右方向に並ぶように配置されたセンス増幅器領域、及び前記サブワードラインドライバ領域間の領域に左右方向に並ぶように配置された接合領域を備える半導体メモリ装置の配置方法において、前記センス増幅器領域及び前記サブメモリセルアレイ領域上の前記ワードラインと異なる層に前記ワードラインと直交する方向にコラム選択信号ラインを配置する段階、前記センス増幅器領域及び前記接合領域上の前記ワードラインと同一層に前記ワードラインと同じ方向にローカルデータ入出力信号ラインを配置する段階、前記接合領域及び前記サブワードラインドライバ領域上の前記ワードラインと異なる層に前記コラム選択信号ラインと同じ方向にサブワードラインドライバ制御信号ラインを配置する段階、前記接合領域及び前記サブワードラインドライバ領域上の前記ワードライン及び前記サブワードラインドライバ制御信号ラインと異なる層に前記コラム選択信号ラインと同じ方向にグローバルデータ入出力信号ラインを配置する段階、及び前記ローカルデータ入出力信号ラインと前記グローバルデータ入出力信号ラインとの間にデータを伝送するローカルグローバル入出力マルチプレクサを前記接合領域に配置する段階を備えることを特徴とする。
前記他の目的を果たすための本発明による半導体メモリ装置の配置方法の第２形態は、前記グローバルデータ入出力信号ラインを前記コラム選択信号ラインと同一層に配置することを特徴とする。
前記他の目的を果たすための本発明による半導体メモリ装置の配置方法の第２形態は、前記サブワードラインドライバ制御信号ラインを前記コラム選択信号ラインと同一層に配置することを特徴とする。
本発明の半導体メモリ装置及びこの装置の信号ライン配置方法は、信号ラインを配置するための層をさらに一つ備えて、追加された層にローカルデータ入出力信号ライン及びグローバルデータ入出力信号ラインを配置することによって半導体メモリ装置のレイアウト面積を減少することができる。
以下、添付した図面を参照にして本発明の半導体メモリ装置及びその配置方法の好適な実施形態を説明する。
図３は、本発明による半導体メモリ装置の第１実施形態の配置方法を説明する図であり、センス増幅器領域ＳＡ及びサブメモリセルアレイ領域ＳＭＣＡのみを示している。参照記号ＬＩＯはローカルデータ入出力信号ライン、参照記号ＧＩＯはグローバルデータ入出力信号ライン、参照記号ＢＬはビットラインを各々示す。また、参照記号ＳＡはセンス増幅器領域、参照記号ＳＭＣＡはサブメモリセルアレイ領域を各々示す。
図３において、無模様のボックスは第２ローカルデータ入出力信号ラインと同一層に配列される第１金属層、点模様が付されたボックスは第１ローカルデータ入出力信号ラインと同一層に配列される第３金属層を各々示す。
図３を図２と比べると、ローカルデータ入出力信号ラインＬＩＯの一部を第３層に配置したことを除いては図２の配置と同じである。
すなわち、図３に示された本発明の好適な実施形態の半導体メモリ装置は、ローカルデータ入出力信号ラインＬＩＯをすべて第１層に配置するのではなく、その中の一部を第３層に配置することによって必要なレイアウト面積を減少することができる。例えば、ローカルデータ入出力信号ラインＬＩＯの半分を第１層に配置し、残り半分を第３層に配置することで、必要なレイアウト面積を半分に減らすことができる。
図４Ａは、図３に示された半導体メモリ装置においてローカルデータ入出力ラインＬＩＯ間のスキュー（ｓｋｅｗ）を減少する方法を説明する平面図である。無模様のボックスは第２ローカルデータ入出力信号ラインと同一層に配列される第１金属層を示し、点模様が付されたボックスは第１ローカルデータ入出力信号ラインと同一層に配列される第３金属層を示し、点線で記載されたボックスは第１金属層と第２金属層を接続するための層であって、第１金属層と第３金属層とは異なる層に配列される第２金属層を示す。
すなわち、図３に示された本発明の好適な実施形態の半導体メモリ装置では、ローカルデータ入出力ラインＬＩＯの一部を第１層に、残りを第３層に配置することによって、ライン間の伝送速度の差が発生しうる。そこで、これを補うために第１層に配置されたローカルデータ入出力ラインＬＩＯと第３層に配置されたローカルデータ入出力ラインＬＩＯを互いに交差（例えば、直角に交差）させてライン間の伝送速度の差を減少することができる。
すなわち、第２ローカルデータ入出力信号ラインと同一層に配置されたローカルデータ入出力ラインＬＩＯと第１ローカルデータ入出力信号ラインと同一層に配置されたローカルデータ入出力ラインＬＩＯは、上から見た場合、相互に配置されて所定数の部分ローカルデータ入出力信号ラインに分割される。分割された部分ローカルデータ入出力ラインＬＩＯの分割部分の一端は、所定角度（例えば、４５゜）で曲がって互いに交差する。そして、交差後に第２ローカルデータ入出力信号ラインと同一層に配置されたローカルデータ入出力ラインＬＩＯの各々と第１ローカルデータ入出力信号ラインと同一層に配置されたローカルデータ入出力ラインＬＩＯの各々とが互いに接続される。
第１及び第２ローカルデータ入出力信号ラインは、ローカルデータ入出力信号ライングループに分割されて、各ローカルデータ入出力信号ライングループは二対を単位として構成されてこれらは相互に隣接して配置され、その二つのローカルデータ入出力信号ライン対の各々は複数の部分ローカルデータ入出力信号ラインで構成される。また、この二対の各々において、第１ローカルデータ入出力信号ラインを分割した第１部分ローカルデータ入出力信号ラインの一端と第２ローカルデータ入出力信号ラインを分割した第２部分ローカルデータ入出力信号ラインの一端が互いに交差し接続される方式で第１及び第２ローカルデータ入出力信号ラインを構成する複数の部分ローカルデータ入出力信号ラインが相互結合される。第１部分ローカルデータ入出力信号ラインは、第１ローカルデータ入出力信号ラインが配列される層と同一層に配列され、第２部分ローカルデータ入出力信号ラインは第２ローカルデータ入出力信号ラインが配列される層と同一層に配列される。
さらに、この接続構成は、第１ローカルデータ入出力信号ラインと同一層に配列されて第１ローカルデータ入出力信号ラインを分割した第１部分ローカルデータ入出力信号ラインの他端が所定の角度で右側方向に曲がって第２ローカルデータ入出力信号ラインと同一層に配列され、第２ローカルデータ入出力信号ラインを分割した第２部分ローカルデータ入出力信号ラインの一端上に重なるようにして第２ローカルデータ入出力信号ラインと同一層に配列され、第２ローカルデータ入出力信号ラインを分割した第１部分ローカルデータ入出力信号ラインの他端が所定の角度で左側方向に曲がって第１ローカルデータ入出力信号ラインと同一層に配列され、第１ローカルデータ入出力信号ラインを分割した第２部分ローカルデータ入出力信号ラインの一端上に重なるようにしてX字型を形成する。
図４Ａでは、二つのローカルデータＩＯ信号ライン対ＬＩＯ１、ＬＩＯ２及びＬＩＯ１Ｂ、ＬＩＯ２Ｂが示されている。
第１ローカルデータＩＯ信号ライン対ＬＩＯ１、ＬＩＯ２において、第１ローカルデータＩＯ信号ラインＬＩＯ１は、３個の部分ローカルデータＩＯ信号ラインＬＩＯ１１、ＬＩＯ１２、ＬＩＯ１３で構成される。第１ローカルデータＩＯ信号ラインと同一層に配列される第１１部分ローカルデータＩＯ信号ラインＬＩＯ１１の他端は、第２ローカルデータＩＯ信号ラインと同一層に配列される第１２部分ローカルデータＩＯ信号ラインＬＩＯ１２の一端に接続される。この接続は、第１及び第２ローカルデータＩＯ信号ライン間に存在する中問層に配列される第２金属柱Ｍ２０２によって行われる。点線で示された第２金属柱Ｍ２０２の上部には第１ビア（図示せず）が形成され、第２金属柱Ｍ２０２の下部にも第２ビア（図示せず）が形成される。
この接続関係が図４Ｂに３次元で示されている。図４Ｂにおいて、参照記号Ｍ１は、第２ローカルデータＩＯ信号ラインと同一層に配列される第１２部分ローカルデータＩＯラインＬＩＯ１２に相当し、参照番号Ｍ２は第１及び第２ローカルＩＯ信号ライン間に存在する中問層に配列される第２金属柱Ｍ２０２に相当し、参照番号Ｍ３は第１ローカルデータＩＯ信号ラインと同一層に配列される第１１部分ローカルデータＩＯ信号ラインＬＩＯ１１に相当する。
したがって、第２ローカルデータＩＯ信号ラインと同一層に配列される第１２部分ローカルデータＩＯ信号ラインＬＩＯ１２は、第２金属柱Ｍ２０２の上部に形成される第１ビアＶＩＡ１を介して第１及び第２ローカルＩＯ信号ライン間に存在する中問層に配列される第２金属柱Ｍ２０２に接続され、第２金属柱Ｍ２０２はまた第２金属柱Ｍ２０２の下部に形成される第２ビアＶＩＡ２を介して第１ローカルデータＩＯ信号ラインと同一層に配列される第１１部分ローカルデータＩＯ信号ラインＬＩＯ１１に接続されることによって、第２ローカルデータＩＯ信号ラインと同一層に配列される第１２部分ローカルデータＩＯラインＬＩＯ１２及び第１ローカルデータＩＯ信号ラインと同一層に配列される第１１部分ローカルデータＩＯ信号ラインＬＩＯ１１の接続が形成される。
図４Ｃは、図４ＢのＡ−Ａ’切断線における断面を矢印方向から眺めた断面図である。図４Ｃにおいて、第２ローカルデータＩＯ信号ラインと同一層に配列される第１２部分ローカルデータＩＯラインＬＩＯ１２及び第１ローカルデータＩＯ信号ラインと同一層に配列される第１１部分ローカルデータＩＯ信号ラインＬＩＯ１１の接続は、第１及び第２ローカルＩＯ信号ライン間に存在する中問層に配列される第２金属柱Ｍ２０２（図４Ｃ中のＭ２）によって行われる。また、第１及び第２ローカルＩＯ信号ライン間に存在する中問層に配列される第２金属柱Ｍ２０２（図４Ｃ中のＭ２）は、絶縁体（図４Ｃ中の「絶縁体」）で取り囲まれている。第３金属層Ｍ３の下部と第２金属柱Ｍ２０２の間には、それらの間で絶縁体貫いた第１ビアＶＩＡ１が形成されて、第２金属柱Ｍ２０２の下部と第１金属層Ｍ１の上部の間には、それらの間で絶縁体を貫いた第２ビアＶＩＡ２が形成される。第１ビアＶＩＡ１に埋め込められる金属は第３金属層Ｍ３と同一金属であるか、又は相異なる金属である。そして、第２ビアＶＩＡ２に埋め込まれる金属は、第２金属柱Ｍ２と同一金属であるか、又は相異なる金属である。
図４Ａにおいて、第３金属柱Ｍ２０３は点線で示されている。また、第１層に配列される第１２部分ローカルデータＩＯ信号ラインＬＩＯ１２の他端は、第１１部分ローカルデータＩＯ信号ラインＬＩＯ１１及び第１２部分ローカルデータＩＯ信号ラインＬＩＯ１２の接続と同様に、ビア（図示せず）と点線で示す第２金属柱Ｍ２０３によって第１ローカルデータＩＯ信号ラインと同一層に配列される第１３部分ローカルデータＩＯラインＬＩＯ１３の一端に接続される。
前記ビア（図示せず）及び第２金属柱Ｍ２０２の接続は、図４Ｂ及び図２と同様であり、これについての説明は第１１部分ローカルデータＩＯ信号ラインＬＩＯ１１及び第１２部分ローカルデータＩＯ信号ラインＬＩＯ１２の接続の説明と同じである。ここで、第１２部分ローカルデータＩＯラインＬＩＯ１２は第１金属層Ｍ１にあたり、第１３部分ローカルデータＩＯラインＬＩＯ１３は第３金属層Ｍ３にあたり、第３金属柱Ｍ２０３は中問層Ｍ２にあたる。
図４において、第２ローカルデータＩＯ信号ラインＬＩＯ２は、第１ローカルデータラインＬＩＯ１のように、３個の部分ローカルデータＩＯ信号ラインＬＩＯ２１、ＬＩＯ２２及びＬＩＯ２３で構成される。第２ローカルデータＩＯ信号ラインと同一層に配列される第２１部分ローカルデータＩＯ信号ラインＬＩＯ２１の他端は、第１ローカルデータＩＯ信号ラインと同一層に配列される第２２部分ローカルデータＩＯ信号ラインＬＩＯ２２の一端と接続される。この接続はビア（図示せず）と点線で示された第１金属柱Ｍ２０１によって接続されて、ビアと第１金属柱Ｍ２０１の接続は図４Ｂ及び図２と等しい。ここで、第２１部分データＩＯ信号ラインＬＩＯ２１は第１金属層Ｍ１にあたり、第２２部分ローカルデータＩＯ信号ラインＬＩＯ２２は第３金属層Ｍ３にあたり、第１金属柱Ｍ２０１は第２金属層Ｍ２にあたる。
同じ方式で、第２２部分データＩＯ信号ラインＬＩＯ２２と第２３部分ローカルデータＩＯ信号ラインＬＩＯ２３も、ビア（図示せず）と点線で示された第４金属柱Ｍ２０４によって接続される。ここで、ビア（図示せず）と第４金属柱Ｍ２０４の接続は図４Ｂ及び図２で示されたのと同じく、第２２部分ローカルデータＩＯ信号ラインＬＩＯ２２は第３金属層Ｍ３にあたり、第２３部分ローカルデータＩＯ信号ラインＬＩＯ２３は第１金属層Ｍ１にあたる。また、第４金属柱Ｍ２０４は第２金属層Ｍ２にあたる。
第２ローカルデータＩＯ信号ライン対ＬＩＯ１Ｂ、ＬＩＯ２Ｂも第１ローカルデータＩＯ信号ライン対ＬＩＯ１、ＬＩＯ２のような方式で接続される。
すなわち、第３ローカルデータＩＯ信号ラインＬＩＯ１Ｂは、３個の部分ローカルデータＩＯ信号ラインＬＩＯ１Ｂ１、ＬＩＯ１Ｂ２、及びＬＩＯ１Ｂ３で構成される。第１ローカルデータＩＯ信号ラインと同一層に配列される第３１部分ローカルデータＩＯ信号ラインＬＩＯ１Ｂ１の他端と第２ローカルデータＩＯ信号ラインと同一層に配列される第３２部分ローカルデータＩＯ信号ラインＬＩＯ１Ｂ２の一端の接続は、ビア（図示せず）と点線で示された第６金属柱Ｍ２０６によって行われ、第３２部分ローカルデータＩＯ信号ラインＬＩＯ１Ｂ２の他端は、ビア（図示せず）と第７金属柱Ｍ２０７によって第１ローカルデータＩＯ信号ラインと同一層に配列される第３３部分ローカルデータＩＯ信号ラインＬＩＯ１Ｂ３の一端に接続される。
第４ローカルデータＩＯ信号ラインＬＩＯ２Ｂも、３個の部分ローカルデータＩＯ信号ラインＬＩＯ２Ｂ１、ＬＩＯ２Ｂ２、及びＬＩＯ１Ｂ３で構成される。第２ローカルデータＩＯ信号ラインと同一層に配列される第４１部分ローカルデータＩＯ信号ラインＬＩＯ２Ｂ１の他端は、ビア（図示せず）と第５金属柱Ｍ２０５によって第４２部分ローカルデータＩＯ信号ラインＬＩＯ２Ｂ２の一端に接続される。第４２部分ローカルデータＩＯ信号ラインＬＩＯ２Ｂ２の他端は、ビア（図示せず）と第８金属柱Ｍ２０８によって第４３部分データＩＯ信号ラインＬＩＯ２Ｂ３の一端に接続される。
ここで、その接続状態は、図４Ｂ及び図２と等しく、第３２部分ローカルデータＩＯ信号ラインＬＩＯ１Ｂ２、第４１部分ローカルデータＩＯ信号ラインＬＩＯ２Ｂ１、及び第４３部分データＩＯ信号ラインＬＩＯ２Ｂ３は第１金属層Ｍ１にあたり、第３１断片ローカルデータＩＯ信号ラインＬＩＯ１Ｂ１、第３３部分ローカルデータＩＯ信号ラインＬＩＯ１Ｂ３、及び第４２部分ローカルデータＩＯ信号ラインＬＩＯ２Ｂ２は第３金属層Ｍ３にあたる。また、第５ないし第８金属柱Ｍ２０５、Ｍ２０６、Ｍ２０７、及びＭ２０８は中問層である第２金属層にあたる。
図５は、図３に示された半導体メモリ装置においてローカルデータ入出力ラインＬＩＯ間のスキュー（ｓｋｅｗ）を減少する他の方法を説明するための平面図であり、無模様のボックスは第２ローカルデータ入出力信号ラインと同一層に配置される第１金属層を示し、点模様のボックスは第１ローカルデータ入出力信号ラインと同一層に配置される第３金属層を示す、斜線が付されたボックスは第１金属層と第３金属層とは相異なる層に配置される第２金属層を示す。 図５は、異なる層に配置されたラインの交差のほか、同一層に配置されたラインの交差を含み、これによってローカルデータ入出力信号ラインＬＩＯ間の伝送速度の差などを最小化する。
異なる層に配置されたラインを交差させる方法は、図４で説明したものと等しく、以下では、同一層に配置されたラインの交差方法を説明する。
ローカルデータ入出力信号ラインＬＩＯは、所定数のローカルデータ入出力信号ライングループに分割されて、各分割されたローカルデータ入出力信号ライングループは、二対のローカルデータ入出力信号ラインを含む。また、二対のローカルデータ入出力信号ラインにおいて、各ローカルデータ入出力信号ラインは複数の部分ローカルデータ入出力信号ラインで構成される。
部分ローカルデータ入出力信号ラインの中で第２ローカルデータ入出力信号ラインと同一層に配置された部分ローカルデータ入出力ラインの各々の一端は所定角度（例えば、４５゜）に曲がって、部分ローカルデータ入出力信号ラインの中で第１ローカルデータ入出力信号ラインと同一層に配置された部分ローカルデータ入出力ラインの各々の一端は所定角度で（例えば、４５゜）曲がって互いに交差する。そして、曲がった部分の各端は相互に重なって接続される。同様に、第１ローカルデータ入出力信号ラインと同一層に配置された隣接したローカルデータ入出力ラインＬＩＯ中の一つは、第１ローカルデータ入出力信号ラインと同一層で所定角度（例えば、４５゜）で曲がって、他の一つは中問層を利用して所定角度（例えば、４５゜）で曲げられて互いに交差する。そして、曲げられた部分の各端は重なって接続される。
図５において、二つのローカルデータＩＯ信号ライン対ＬＩＯ３、ＬＩＯ４及び、ＬＩＯ３Ｂ、ＬＩＯ４Ｂが示されている。
ローカルデータＩＯライン対ＬＩＯ３、ＬＩＯ４からなる第３対において、第５ローカルデータＩＯラインＬＩＯ３は、４個の部分ローカルデータＩＯラインＬＩＯ３１、ＬＩＯ３２、ＬＩＯ３３、ＬＩＯ３４で構成される。第５１部分ローカルデータＩＯラインＬＩＯ３１の他端は、ビア（図示せず）及び第９金属柱Ｍ２０９によって第５２部分ローカルデータＩＯラインＬＩＯ３２の一端に接続される。この接続は、図４Ｂ及び４Ｃから分かるように、第１ビアＶＩＡ１に埋められた金属、第２ビアＶＩＡ２に埋められた金属、及び第２金属層によって行われる。第５１部分ローカルデータＩＯラインＬＩＯ３１は第３金属層Ｍ３にあたり、第５２部分データＩＯラインＬＩＯ３２は第１金属層Ｍ１にあたり、第９金属柱Ｍ２０９は第２金属層Ｍ２にあたる。
ローカルデータＩＯライン対ＬＩＯ３、ＬＩＯ４からなる第３対において、第６ローカルデータＩＯ信号ラインＬＩＯ４も４個の部分ローカルデータＩＯラインＬＩＯ４１、ＬＩＯ４２、ＬＩＯ４３、及びＬＩＯ４４で構成される。第２ローカルデータ入出力信号ラインと同一層に配列される第６１部分ローカルデータＩＯラインＬＩＯ４１の他端は、ビア（図示せず）と点線で示された第１０金属柱Ｍ２１０によって第１ローカルデータＩＯ信号ラインと同一層に配列される第６２部分ローカルデータＩＯ信号ラインＬＩＯ４２の一端に接続される。この接続は、図４Ｂ及び図４Ｃと等しく、第６１部分ローカルデータＩＯラインＬＩＯ４１は第１金属層Ｍ１にあたり、第６２部分ローカルデータＩＯ信号ラインＬＩＯ４２は第３金属層Ｍ３にあたり、第１０金属柱Ｍ２１０は第２金属層Ｍ２にあたる。
ローカルデータＩＯライン対ＬＩＯ３Ｂ、ＬＩＯ４Ｂからなる第４対において、第７ローカルデータＩＯラインＬＩＯ３Ｂは、２個の部分ローカルデータＩＯラインＬＩＯ３Ｂ１、ＬＩＯ３Ｂ２で構成される。第８ローカルデータＩＯラインＬＩＯ４Ｂも、二つの部分ローカルデータＩＯ信号ラインＬＩＯ４Ｂ１、ＬＩＯ４Ｂ２で構成される。
第１ローカルデータ入出力信号ラインと同一層に配列される第７１部分ローカルデータＩＯラインＬＩＯ３Ｂ１の他端は、ビア（図示せず）と点線で示された第１２金属柱Ｍ２１２によって第２ローカルデータ入出力信号ラインと同一層に配列される第７２部分ローカルデータＩＯラインＬＩＯ３Ｂ２の一端に接続される。この接続は、図４Ｂ及び図４Ｃと等しく、第７１部分ローカルデータＩＯラインＬＩＯ３Ｂ１は第３金属層Ｍ３にあたり、第７２部分ローカルデータＩＯラインＬＩＯ３Ｂ２は第１金属層Ｍ１にあたり、第１２金属柱Ｍ２１２は第２金属層Ｍ２にあたる。
第８ローカルデータＩＯラインＬＩＯ４Ｂで、第２ローカルデータ入出力ラインと同一層に配列される第８１部分ローカルデータＩＯラインＬＩＯ４Ｂ１の他端はビア（図示せず）と点線で示された第１１金属柱Ｍ２１１によって第１ローカルデータ入出力ラインと同一層に配列される第８２部分ローカルデータＩＯ信号ラインＬＩＯ４Ｂ２の一端に接続される。この接続は、図４Ｂ及び図４Ｃと同じであり、第８１部分ローカルデータＩＯラインＬＩＯ４Ｂ１は第１金属層Ｍ１にあたり、第８２部分ローカルデータＩＯラインＬＩＯ４Ｂ２は第３金属層Ｍ３にあたり、第１１金属柱Ｍ２１１は第２金属層Ｍ２にあたる。
図６は、本発明による半導体メモリ装置の第２実施形態の配置方法を説明する図として、グローバルデータ入出力信号ラインＧＩＯ及び入出力センス増幅器ＩＯＳＡの配置方法を説明する図である。図６において、無模様のボックスは第２ローカルデータ入出力信号ラインと同一層に配列される第１金属層、点模様が付されたボックスは第１ローカルデータ入出力信号ラインと同一層に配列される第３金属層を各々示す。
図示しなかったが、図２に示されたように、センス増幅器領域ＳＡと接合領域ＣＪ上を横切って縦方向に第１層に複数のローカルデータ入出力ラインＬＩＯが配置される。また、サブメモリセルアレイ領域ＳＭＣＡ及びサブワードラインドライバ領域ＳＷＤ上を横切って縦方向に延びるように第１層にメインワードラインなどの信号ラインが配置され、残った空間にはパワーラインが配置される。また、接合領域ＣＪとサブワードラインドライバ領域ＳＷＤ上を横切って横方向に延びるように第２層にサブワードラインドライバ制御信号ライン及びパワーラインが配置される。同様に、図示しなかったが、センス増幅器領域ＳＡにはローカルグローバル入出力マルチプレクサＬＧＩＯＭＵＸが配置される。
図６に示された半導体メモリ装置を図２と比べて見ると、サブメモリセルアレイ領域ＳＭＣＡ及びサブワードラインドライバ領域ＳＷＤ上を横切って縦方向に延びるように第３層にグローバルデータ入出力ラインＧＩＯをさらに備えている。
すなわち、ローカルデータ入出力ラインＬＩＯを介して伝送された信号を周辺回路領域ＰＥＲＩに伝送するためにセンス増幅器領域ＳＡ及びサブメモリセルアレイ領域ＳＭＣＡ上を横切って横方向に延びるように第２層にグローバルデータ入出力ラインＧＩＯを配置し、サブメモリセルアレイ領域ＳＭＣＡ及びサブワードラインドライバ領域ＳＷＤ上を横切って縦方向に延びるように第３層にグローバルデータ入出力ラインＧＩＯを配置する。
したがって、図２の（１）の空間は要らなく、（２）の空間もサブワードラインドライバ領域ＳＷＤの必要な空間だけがあれば良い。また、上述したようにグローバルデータ入出力ラインＧＩＯを配置することによって、グローバルデータ入出力ラインＧＩＯが直接周辺回路領域ＰＥＲＩに接続されて、よって、入出力センス増幅器ＩＯＳＡは周辺回路領域ＰＥＲＩに配置できる。そうすることで、図２の説明で指摘したパワーの問題も発生しない。
図７は、本発明による半導体メモリ装置の第３実施形態の配置方法を説明する図で、グローバルデータ入出力ラインＧＩＯ及びローカルグローバル入出力マルチプレクサＬＧＩＯＭＵＸの配置方法を説明する図である。図７において、無模様のボックスは第２ローカルデータ入出力信号ラインと同一層に配列される第１金属層を示し、点模様のボックスは第１ローカルデータ入出力信号ラインと同一層に配列される第３金属層を示す。
すなわち、図７に示された半導体メモリ装置は、グローバルデータ入出力信号ラインＧＩＯが接合領域ＣＪ及びサブワードラインドライバ領域ＳＷＤ上を横切って横方向に延びるように第３層に配置されることを除けば図２に示された従来の半導体メモリ装置と同様である。
図２に示された従来の半導体メモリ装置の場合、信号ラインを配置するための二つのメタル層を備えて第１層には縦方向に延びるようにローカルデータ入出力信号ラインＬＩＯなどを配置し、第２層には横方向に延びるようにグローバルデータ入出力信号ラインなどを配置した。ところが、接合領域ＣＪとサブワードラインドライバ領域ＳＷＤ上にはサブワードラインドライバ制御信号ラインＣＯＮ及びパワーラインＰ１などが配置されてグローバルデータ入出力信号ラインＧＩＯが配置される空間がなかった。
しかし、図７に示された本発明による半導体メモリ装置の場合には、３個のメタル層を備えて、前記サブワードラインドライバ制御信号ラインＣＯＮ及びパワーラインＰ１などが配置された層と異なる層にグローバルデータ入出力信号ラインＧＩＯを配置することによって接合領域ＣＪ及びサブワードラインドライバ領域ＳＷＤ上にグローバルデータ入出力信号ラインＧＩＯを配置することができる。
したがって、ローカルグローバルデータ入出力マルチプレクサＬＧＩＯＭＵＸをセンス増幅器領域ＳＡではない相対的に空間上の余裕がある接合領域ＣＪに配置することができるのでレイアウト面積を減らし効率的に活用することができ、またグローバルデータ入出力信号ラインＧＩＯの長さ、すなわち、データが入出力センスアンプＩＯＳＡに到達する長さを減少することができる。また、図２の（１）の空間（すなわち、センス増幅器ＳＡとコラムアドレスデコーダＣ／Ｄ間のグローバルデータ入出力信号ラインＧＩＯを配置するための空間）も要らなくなる。さらに、従来のグローバルデータ入出力信号ラインＧＩＯが配置された第２層にパワーラインＰ３をさらに配置することができるので、メモリセルアレイのパワーを補強できるという長所もある。
すなわち、本発明の半導体メモリ装置は、信号ラインを配置するためのメタル層を３つ備えて、３つの層に従来の第１層または第２層に配置された信号ラインの一部を配置することでレイアウト面積を減少することができる。
つまり、本発明の半導体メモリ装置の第１実施形態では、センス増幅器領域ＳＡ及び接合領域ＣＪ上を横切って縦方向に延びるように第３層にローカルデータ入出力信号ラインＬＩＯの一部を配置することによって前記センス増幅器領域ＳＡ及び接合領域ＣＪのレイアウト面積を減少することができる。
また、本発明の半導体メモリ装置の第２実施形態では、サブメモリセルアレイ領域ＳＭＣＡ及びサブワードラインドライバ領域ＳＷＤ上を横切って縦方向に延びるように第３層にグローバルデータ入出力信号ラインＧＩＯをさらに配置することによって、図２の（１）及び（２）の空間を無くし又は減少させることができるので、これによってレイアウト面積を減少することができる。
また、本発明の半導体メモリ装置の第３実施形態では、接合領域ＣＪ及びサブワードラインドライバ領域ＳＷＤ上に横方向に延びるようにグローバルデータ入出力信号ラインＧＩＯを配置することによって、ローカルグローバルデータ入出力マルチプレクサＬＧＩＯＭＵＸを、相対的に空間上の余裕がある接合領域に配置することができるので、これによってもレイアウト面積を減少することができる。また、図２の（１）の空間を無くすこともできる。
上述した第１及び第２実施形態による半導体メモリ装置の信号ライン配置方法は、コラム選択信号ラインとグローバルデータ入出力信号ラインが第２層に配置されて、一部のローカルデータ入出力信号ライン及び／又は追加で配置されるグローバルデータ入出力信号ラインが第３層に配置されることを例として説明したが、その反対の配置も可能である。
同様に、第３実施形態による半導体メモリ装置の信号ライン配置方法は、サブワードラインドライバ領域のためのパワーライン、及びサブワードラインドライバ制御信号ラインなどをコラム選択信号ラインが配置された第２層に配置し、グローバルデータ入出力信号ラインを第３層に配置することを例として説明したが、その反対の配置、すなわち、グローバルデータ入出力信号ラインを第２層に配置し、サブワードラインドライバ制御信号ラインなどを第３層に配置することも可能である。また、一部のパワーラインをグローバルデータ入出力信号ラインのような層に配置することも可能である。
上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しなし範囲で、本発明を多様に修正及び変更させることができる。
従来における一例の半導体メモリ装置のメモリセルアレイ及びその配置方法を説明するブロック図である。 図１に示された半導体メモリ装置の配置方法を説明する図である。 本発明による半導体メモリ装置の第１実施形態の配置方法を説明する図である。 図３に示された半導体メモリ装置においてローカルデータ入出力信号ラインのスキューを減少する方法を説明する図である。 図３に示された半導体メモリ装置においてローカルデータ入出力信号ラインのスキューを減少する方法を説明する図である。 図３に示された半導体メモリ装置においてローカルデータ入出力信号ラインのスキューを減少する方法を説明する図である。 図３に示された半導体メモリ装置においてローカルデータ入出力信号ラインのスキューを減少する他の方法を説明する図である。 本発明による半導体メモリ装置の第２実施形態の配置方法を説明する図である。 本発明による半導体メモリ装置の第３実施形態の配置方法を説明する図である。
符号の説明
１０：メモリセルアレイ
ＣＪ：接合領域
ＳＷＤ：サブワードラインドライバ領域
ＳＡ：センス増幅器領域
ＳＭＣＡ：サブメモリセルアレイ領域
ＭＣ：メモリセル
ＢＬ：ビットライン
ＰＸ：ワード選択信号ライン
ＮＷＬ：メインワードライン
ＳＷＬ：サブワードライン
ＣＳＬ：コラム選択信号ライン
ＬＩＯ：ローカルデータ入出力ライン
ＧＩＯ：グローバルデータ入出力ライン
ＬＧＩＯＭＵＸ：ローカルグローバルマルチプレクサ領域
ＩＯＳＡ：入出力センス増幅器
ＰＥＲＩ：ローアドレスデコーダを含む周辺回路領域
ＤＩＯ：データ入出力信号ライン
Ｐ１、Ｐ２：パワーライン、
ＣＯＮ：サブワードラインドライバ制御信号ライン

Claims (34)

  1. メモリセルアレイを備える半導体メモリ装置において、
    前記メモリセルアレイ上の同一層に同じ方向で配置されたコラム選択信号ライン及びグローバルデータ入出力信号ラインと、
    前記メモリセルアレイ上の前記コラム選択信号ラインと異なる層に前記コラム選択信号ラインと直交する方向で配置されたワードライン及び第１ローカルデータ入出力信号ラインと、
    前記メモリセルアレイ上の前記コラム選択信号ライン及び前記ワードラインと異なる層に前記第１ローカルデータ入出力信号ラインと同じ方向に配置された第２ローカルデータ入出力信号ラインと、
    を備えることを特徴とする半導体メモリ装置。
  2. 前記第１ローカルデータ入出力信号ラインは所定数の部分ローカルデータ入出力信号ラインに分割され、前記第１ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ラインの一部の各々は前記第１ローカルデータ入出力信号ラインと同一層に配列され、前記第１ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ラインの残りの各々は前記第２ローカルデータ入出力信号ラインと同一層に配列され、
    前記第２ローカルデータ入出力信号ラインは所定数の部分ローカルデータ入出力信号ラインに分割され、前記第２ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ライン一部の各々は前記第１ローカルデータ入出力信号ラインと同一層に配列され、前記第２ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ラインの残りの各々は前記第２ローカルデータ入出力信号ラインと同一層に配列されることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記第１及び第２ローカルデータ入出力信号ラインは、ローカルデータ入出力信号ライングループに分割され、各ローカルデータ入出力信号ライングループは２対を単位として構成されてこれらは相互に隣接して配置され、その２つのローカルデータ入出力信号ライン対の各々は複数の部分ローカルデータ入出力信号ラインで構成されることを特徴とする請求項１に記載の半導体メモリ装置。
  4. 前記第１ローカルデータ入出力信号ラインが配列される層と同一層に配列される複数の第１部分ローカルデータ入出力ラインと、
    前記第２ローカルデータ入出力信号ラインが配列される層と同一層に配列される複数の第２部分ローカルデータ入出力ラインと、を含み、
    前記第１部分ローカルデータ入出力ラインの他端と前記第２部分ローカルデータ入出力ラインの他端が互いに交差するように形成され、
    前記第１部分ローカルデータ入出力信号ラインの一端と前記第２部分ローカルデータ入出力信号ラインの他端が互いに接続され、
    前記第２部分ローカルデータ入出力信号ラインの一端と前記第１部分ローカルデータ入出力信号ラインの他端が互いに接続される
    ことを特徴とする請求項３に記載の半導体メモリ装置。
  5. 前記ワードラインと同じ方向で配置されたサブワードラインと前記ワードラインと直交する方向で配置されたビットラインとの間に接続されたメモリセルを備えるサブメモリセルアレイ領域と、
    前記サブメモリセルアレイ領域間の領域に前記ビットラインの延びる方向と直交する方向に並ぶように配置されたサブワードラインドライバ領域と、
    前記サブメモリセルアレイ領域間の領域に前記ビットラインの延びる方向に並ぶように配置されたセンス増幅器領域と、をさらに備えて、前記第１及び第２ローカルデータ信号ラインは前記センス増幅器領域上に配置させることを特徴とする請求項４に記載の半導体メモリ装置。
  6. 前記メモリセルアレイ領域上に各々配置されるメモリセルは、ダイナミックメモリセルであることを特徴とする請求項５に記載の半導体メモリ装置。
  7. 前記グローバルデータ入出力ラインは、前記センス増幅器領域及び前記サブメモリセルアレイ領域上に配置されることを特徴とする請求項５に記載の半導体メモリ装置。
  8. メモリセルアレイ及び周辺回路領域を備える半導体メモリ装置において、
    前記メモリセルアレイ上の同一層に同じ方向で配置されたワードライン及びローカルデータ入出力信号ラインと、
    前記メモリセルアレイ上の前記ワードラインと異なる層に前記ワードラインと直交する方向で配置されたコラム選択信号ライン及び第１グローバルデータ入出力信号ラインと、
    前記メモリセルアレイ上の前記ワードライン及び前記コラム選択信号ラインと異なる層に前記第１グローバルデータ入出力信号ラインと直交する方向で配置された第２グローバルデータ入出力信号ラインと、
    を備えることを特徴とする半導体メモリ装置。
  9. 前記ワードラインと同じ方向で配置されたサブワードラインと前記ワードラインと直交する方向で配置されたビットラインとの間に接続されたメモリセルを備えるサブメモリセルアレイ領域と、
    前記サブメモリセルアレイ領域間の領域に前記ビットラインの延びる方向と直交する方向に並ぶように配置されたサブワードラインドライバ領域と、
    前記サブメモリセルアレイ領域間の領域に前記ビットラインの延びる方向に並ぶように配置されるセンス増幅器領域と、
    前記センス増幅器領域及び前記サブメモリセルアレイ領域の上に配置される第１グローバルデータ入出力ラインと、
    前記サブメモリセルアレイ領域及び前記サブワードラインドライバ領域上に配置される第２グローバルデータ入出力ラインと、
    をさらに備えることを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記メモリセルは、
    ダイナミックメモリセルであることを特徴とする請求項９に記載の半導体メモリ装置。
  11. 前記半導体メモリ装置は、
    前記第２グローバルデータ入出力ラインと接続される入出力センス増幅器が前記周辺回路領域に配置されることを特徴とする請求項９に記載の半導体メモリ装置。
  12. メモリセルアレイ及び周辺回路領域を備える半導体メモリ装置において、
    前記メモリセルアレイ上の同一層に同じ方向で配置されたワードライン及び第１ローカルデータ入出力ラインと、
    前記メモリセルアレイ上の前記ワードラインが配置された層と異なる層に前記第１ローカルデータ入出力ラインと同じ方向で配置された第２ローカルデータ入出力ラインと、
    前記メモリセルアレイ上の前記ワードライン及び前記第２ローカルデータ入出力ラインと異なる層に前記ワードラインと直交する方向で配置されたコラム選択信号ライン及び第１グローバルデータ入出力ラインと、
    前記メモリセルアレイ上の前記第２ローカルデータ入出力ラインと同一層に前記第１グローバルデータ入出力ラインと直交する方向で配置された第２グローバルデータ入出力ラインと、
    を備えることを特徴とする半導体メモリ装置。
  13. 前記第１ローカルデータ入出力信号ラインは、所定数の部分ローカルデータ入出力信号ラインに分割され、前記第１ローカルデータ入出力信号ラインの分割された部分ローカルデータ入出力信号ラインの一部の各々は前記第１ローカルデータ入出力信号ラインと同一層に配列されて、前記第１ローカルデータ入出力信号ラインの分割された部分ローカルデータ入出力信号ラインの残りの各々は前記第２ローカルデータ入出力信号ラインと同一層に配列される、
    前記第２ローカルデータ入出力信号ラインは所定数の部分ローカルデータ入出力信号ラインに分割され、前記第２ローカルデータ入出力信号ラインの分割された部分ローカルデータ入出力信号ラインの一部の各々は前記第１ローカルデータ入出力信号ラインと同一層に配列されて、前記第２ローカルデータ入出力信号ラインの分割された部分ローカルデータ入出力信号ラインの残りの各々は前記第２ローカルデータ入出力信号ラインと同一層に配列されることを特徴とする請求項１２に記載の半導体メモリ装置。
  14. 前記第１及び第２ローカルデータ入出力信号ラインは、ローカルデータ入出力信号ライングループに分割され、各ローカルデータ入出力信号ライングループは２対を単位として構成されてこれらは相互に隣接して配置され、その２つのローカルデータ入出力信号ライン対の各々は複数の部分ローカルデータ入出力信号ラインで構成されることを特徴とする請求項１２に記載の半導体メモリ装置。
  15. 前記第１ローカルデータ入出力信号ラインが配列される層と同一層に配列される複数の第１部分ローカルデータ入出力ラインと、
    前記第２ローカルデータ入出力信号ラインが配列される層と同一層に配列される複数の第２部分ローカルデータ入出力ラインと、を含み、
    前記第１部分ローカルデータ入出力ラインの他端と前記第２部分ローカルデータ入出力ラインの他端が互いに交差するように形成され、
    前記第１部分ローカルデータ入出力信号ラインの一端と前記第２部分ローカルデータ入出力信号ラインの他端が互いに接続され、
    前記第２部分ローカルデータ入出力信号ラインの一端と前記第１部分ローカルデータ入出力信号ラインの他端が互いに接続される
    ことを特徴とする請求項１４に記載の半導体メモリ装置。
  16. 前記ワードラインと同じ方向で配置されたサブワードラインと前記ワードラインと直交する方向で配置されたビットラインとの間に接続されたメモリセルを備えるサブメモリセルアレイ領域と、
    前記サブメモリセルアレイ領域間の領域に前記ビットラインの延びる方向と直交する方向に並ぶように配置されたサブワードラインドライバ領域と、
    前記サブメモリセルアレイ領域間の領域に前記ビットラインの延びる方向に並ぶように配置されるセンス増幅器領域と、
    前記センス増幅器領域上に配置される第１及び第２ローカルデータ入出力信号ラインと、
    前記センス増幅器領域及び前記サブメモリセルアレイ領域の上に配置される第１グローバルデータ入出力信号ラインと、
    前記サブメモリセルアレイ領域及び前記サブワードラインドライバ領域の上に配置される第２グローバルデータ入出力信号ラインと、
    をさらに備えることを特徴とする請求項１２に記載の半導体メモリ装置。
  17. 前記メモリセルアレイ領域の各々に形成されるメモリセルは、ダイナミックメモリセルであることを特徴とする請求項１６に記載の半導体メモリ装置。
  18. 前記第２グローバルデータ入出力ラインと接続された入出力センス増幅器が前記周辺回路領域に配置されることを特徴とする請求項１６に記載の半導体メモリ装置。
  19. 前記第１ローカルデータ入出力信号ラインは所定数の部分ローカルデータ入出力信号ラインに分割され、前記第１ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ラインの一部の各々は前記第１ローカルデータ入出力信号ラインと同一層に配列され、前記第１ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ラインの残りの各々は前記第２ローカルデータ入出力信号ラインと同一層に配列され、
    前記第２ローカルデータ入出力信号ラインは、所定数の部分ローカルデータ入出力信号ラインに分割され、前記第２ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ラインの一部の各々は前記第１ローカルデータ入出力信号ラインと同一層に配列され、前記第２ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ラインの残りの各々は前記第２ローカルデータ入出力信号ラインと同一層に配列されることを特徴とする請求項１６に記載の半導体メモリ装置。
  20. 前記第１及び第２ローカルデータ入出力信号ラインはローカルデータ入出力信号ライングループに分割され、各ローカルデータ入出力信号ライングループは２対を単位として構成されてこれらは相互に隣接して配置され、その２つのローカルデータ入出力信号ライン対の各々は複数の部分ローカルデータ入出力信号ラインで構成されることを特徴とする請求項１６に記載の半導体メモリ装置。
  21. 前記第１ローカルデータ入出力信号ラインが配列される層と同一層に配列される複数の第１部分ローカルデータ入出力ラインと、
    前記第２ローカルデータ入出力信号ラインが配列される層と同一層に配列される複数の第２部分ローカルデータ入出力ラインと、を含み、
    前記第１部分ローカルデータ入出力ラインの他端と前記第２部分ローカルデータ入出力ラインの他端が互いに交差するように形成され、
    前記第１部分ローカルデータ入出力信号ラインの一端と前記第２部分ローカルデータ入出力信号ラインの他端が互いに接続され、
    前記第２部分ローカルデータ入出力信号ラインの一端と前記第１部分ローカルデータ入出力信号ラインの他端が互いに接続される
    ことを特徴とする請求項２０に記載の半導体メモリ装置。
  22. 前記半導体メモリ装置は、
    前記第２グローバルデータ入出力ラインと接続された入出力センス増幅器が前記周辺回路領域に配置されることを特徴とする請求項２１に記載の半導体メモリ装置。
  23. ワードラインと同じ方向で配置されたサブワードラインと前記ワードラインと直交する方向で配置されたビットラインとの間に接続されたメモリセルを備えるサブメモリセルアレイ領域と、
    前記サブメモリセルアレイ領域間の領域に前記ビットラインの延びる方向と直交する方向に並ぶように配置されたサブワードラインドライバ領域と、
    前記サブメモリセルアレイ領域間の領域に前記ビットラインの延びる方向に並ぶように配置されるセンス増幅器領域と、
    前記サブワードラインドライバ領域間の領域に前記ビットラインの延びる方向に並ぶように配置された接合領域と、を備える半導体メモリ装置において、
    前記センス増幅器領域及び前記サブメモリセルアレイ領域の上の前記ワードラインと異なる層に前記ワードラインと直交する方向で配置されたコラム選択信号ラインと、
    前記センス増幅器領域及び前記接合領域の上の前記ワードラインと同一層に前記ワードラインと同じ方向で配置されるローカルデータ入出力信号ラインと、
    前記接合領域及び前記サブワードラインドライバ領域の上の前記ワードラインと異なる層に前記コラム選択信号ラインと同じ方向で配置されるサブワードラインドライバ制御信号ラインと、
    前記接合領域及び前記サブワードラインドライバ領域の上の前記ワードライン及び前記サブワードラインドライバ制御信号ラインと異なる層に前記コラム選択信号ラインと同じ方向で配置されるグローバルデータ入出力信号ラインと、を備えて、
    前記ローカルデータ入出力信号ラインと前記グローバルデータ入出力信号ラインとの間にデータを伝送するローカルグローバル入出力マルチプレクサが前記接合領域に配置されることを特徴とする半導体メモリ装置。
  24. 前記グローバルデータ入出力信号ラインは、前記コラム選択信号ラインと同一層に配置されることを特徴とする請求項２３に記載の半導体メモリ装置。
  25. 前記サブワードラインドライバ制御信号ラインは、前記コラム選択信号ラインと同一層に配置されることを特徴とする請求項２３に記載の半導体メモリ装置。
  26. ワードラインと同じ方向で配置されたサブワードラインと前記ワードラインと直交する方向で配置されたビットラインとの間に接続されたメモリセルを備えるサブメモリセルアレイ領域と、
    前記サブメモリセルアレイ領域間の領域に前記ビットラインの延びる方向と直交する方向に並ぶように配置されたサブワードラインドライバ領域と、
    前記サブメモリセルアレイ領域間の領域に前記ビットラインの延びる方向に並ぶように配置されたセンス増幅器領域と、
    ローアドレスデコーダを備える周辺回路領域と、
    を備える半導体メモリ装置の配置方法において、
    前記センス増幅器領域上の前記ワードラインと同一層に前記ワードラインと同じ方向で第１ローカルデータ入出力ラインを配置する段階と、
    前記センス増幅器領域上の前記ワードラインと異なる層に前記第１ローカルデータ入出力ラインと同じ方向で第２ローカルデータ入出力ラインを配置する段階と、
    前記サブメモリセルアレイ領域及び前記センス増幅器領域の上の前記ワードライン及び前記第２ローカルデータ入出力ラインと異なる層に前記ワードラインと直交する方向でコラム選択信号ライン及び第１グローバルデータ入出力ラインを配置する段階と、
    前記サブメモリセルアレイ領域及び前記サブワードラインドライバ領域の上の前記第２ローカルデータ入出力ラインと同一層に前記第１グローバルデータ入出力ラインと直交する方向で第２グローバルデータ入出力ラインを配置する段階と、
    を備えることを特徴とする半導体メモリ装置の配置方法。
  27. 前記第２グローバルデータ入出力信号ラインと接続された入出力センス増幅器を前記周辺領域に配置する段階をさらに備えることを特徴とする請求項２６に記載の半導体メモリ装置の配置方法。
  28. 前記第１ローカルデータ入出力信号ラインは所定数の部分ローカルデータ入出力信号ラインに分割され、前記第１ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ラインの一部の各々は前記第１ローカルデータ入出力信号ラインと同一層に配列され、前記第１ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ラインの残りの各々は前記第２ローカルデータ入出力信号ラインと同一層に配列され、
    前記第２ローカルデータ入出力信号ラインは所定数の部分ローカルデータ入出力信号ラインに分割され、前記第２ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ラインの一部の各々は前記第１ローカルデータ入出力信号ラインと同一層に配列され、前記第２ローカルデータ入出力信号ラインを分割した部分ローカルデータ入出力信号ラインの残りの各々は前記第２ローカルデータ入出力信号ラインと同一層に配列されることを特徴とする請求項２６に記載の半導体メモリ装置の配置方法。
  29. 前記第１及び第２ローカルデータ入出力信号ラインはローカルデータ入出力信号ライングループに分割され、各ローカルデータ入出力信号ライングループは２対を単位して構成されてこれらは相互に隣接して配置され、その２つのローカルデータ入出力信号ライン対の各々は複数の部分ローカルデータ入出力信号ラインで構成されることを特徴とする請求項２６に記載の半導体メモリ装置の配置方法。
  30. 前記第１ローカルデータ入出力信号ラインが配列される層と同一層に配列される複数の第１部分ローカルデータ入出力ラインと、
    前記第２ローカルデータ入出力信号ラインが配列される層と同一層に配列される複数の第２部分ローカルデータ入出力ラインと、を含み、
    前記第１部分ローカルデータ入出力ラインの他端と前記第２部分ローカルデータ入出力ラインの他端が互いに交差するように形成され、
    前記第１部分ローカルデータ入出力信号ラインの一端と前記第２部分ローカルデータ入出力信号ラインの他端が互いに接続され、
    前記第２部分ローカルデータ入出力信号ラインの一端と前記第１部分ローカルデータ入出力信号ラインの他端が互いに接続される
    ことを特徴とする請求項２９に記載の半導体メモリ装置の配置方法。
  31. 前記第２グローバルデータ入出力信号ラインと接続された入出力センス増幅器を前記周辺領域に配置する段階をさらに備えることを特徴とする請求項３０に記載の半導体メモリ装置の配置方法。
  32. ワードラインと同じ方向で配置されたサブワードラインと前記ワードラインと直交する方向で配置されたビットラインとの間に接続されたメモリセルを備えるサブメモリセルアレイ領域と、
    前記サブメモリセルアレイ領域間の領域に前記ビットラインの延びる方向と直交する方向に並ぶように配置されたサブワードラインドライバ領域と、
    前記サブメモリセルアレイ領域間の領域に前記ビットラインの延びる方向に並ぶように配置されたセンス増幅器領域と、
    前記サブワードラインドライバ領域間の領域に前記ビットラインの延びる方向に並ぶように配置された接合領域と、
    を備える半導体メモリ装置の配置方法において、
    前記センス増幅器領域及び前記サブメモリセルアレイ領域の上の前記ワードラインと異なる層に前記ワードラインと直交する方向でコラム選択信号ラインを配置する段階と、
    前記センス増幅器領域及び前記接合領域の上の前記ワードラインと同一層に前記ワードラインと同じ方向でローカルデータ入出力信号ラインを配置する段階と、
    前記接合領域及び前記サブワードラインドライバ領域の上の前記ワードラインと異なる層に前記コラム選択信号ラインと同じ方向でサブワードラインドライバ制御信号ラインを配置する段階と、
    前記接合領域及び前記サブワードラインドライバ領域の上の前記ワードライン及び前記サブワードラインドライバ制御信号ラインと異なる層に前記コラム選択信号ラインと同じ方向でグローバルデータ入出力信号ラインを配置する段階と、
    前記ローカルデータ入出力信号ラインと前記グローバルデータ入出力信号ラインとの間にデータを伝送するローカルグローバル入出力マルチプレクサを前記接合領域に配置する段階と、
    を備えることを特徴とする半導体メモリ装置の配置方法。
  33. 前記グローバルデータ入出力信号ラインを前記コラム選択信号ラインと同一層に配置することを特徴とする請求項３２に記載の半導体メモリ装置の配置方法。
  34. 前記サブワードラインドライバ制御信号ラインを前記コラム選択信号ラインと同一層に配置することを特徴とする請求項３２に記載の半導体メモリ装置の配置方法。
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