JP2008078315A - 半導体装置 - Google Patents

Abstract

【課題】配線層のみの変更によって、１つのメモリセルアレイから任意のワード・ビット構成の複数のメモリを生成することが可能な半導体装置を提供する。
【解決手段】半導体基板１０内には、少なくともワード線を除き、複数のメモリセルがロウ及びカラムに配置されたメモリセルアレイ１１と、選択されたメモリセルのデータを読み込むセンスアンプ１２と、選択された前記メモリセルにデータを書き込むライトバッファ１３と、書き込みデータ又は読み出しデータを受ける入出力回路１４と、メモリセルアレイのロウ方向の分割数と少なくとも同数個配置された複数のワード線ドライバ１５−１〜１５−４と、ワード線ドライバの数と同数個のアドレスデコーダ１６−１〜１６−４が配置されている。複数のワード線ドライバ１５−１〜１５−４のそれぞれと、メモリセルアレイのロウに配置された複数のメモリセルは複数のワード線により接続される。
【選択図】 図１

Description

本発明は、ゲートアレイに係わり、例えば配線層のみの変更によって、１つのメモリセルアレイから任意のワード・ビット構成の複数のメモリを生成することが可能な半導体装置に関する。

従来、ゲートアレイにおいてメモリを構成する場合、標準ロジック素子のみを用いてメモリを構成している。しかし、この方法では、メモリセル、アドレスデコーダ、ワード線ドライバ、センスアンプなどを構成するトランジスタのディメンジョンが個別に定められている。このため、メモリセルやセンスアンプ等を用いて例えばスタティックＲＡＭを構成する場合、ビット線の容量と、ビット線に接続され、メモリセルを構成する転送トランジスタとの接合容量を定めることが困難である。したがって、センスアンプなどを構成するトランジスタのディメンジョンを最適化することが困難である。また、例えばメモリセルに対してワード線ドラバの位置も最適化されていないため、効率的な配線が不可能であり、メモリ部分のレイアウト面積が大きくなる。このため、半導体記憶装置として十分な性能を得ることが困難であるなどの問題が存在する。

尚、メタル配線を変更することにより、メモリセルのビット構成を変更可能とした技術が開発されている（例えば特許文献１参照）
特開２００１−１９５８７７号公報

本発明は、配線層のみの変更によって、１つのメモリセルアレイから任意のワード・ビット構成の複数のメモリを生成することが可能な半導体装置を提供しようとするものである。

本発明の半導体装置の態様は、半導体基板内に、少なくともワード線を除き、複数のメモリセルがロウ及びカラムに配置されたメモリセルアレイと、前記メモリセルアレイのカラム方向の少なくとも一端部に配置され、選択された前記メモリセルのデータを読み込むセンスアンプと、選択された前記メモリセルにデータを書き込むライトバッファと、書き込みデータ又は読み出しデータを受ける入出力回路とを含むカラム系回路と、前記メモリセルアレイのロウ方向の少なくとも一端部に配置され、前記メモリセルアレイのロウ方向の分割数と少なくとも同数個配置された複数のワード線ドライバと、前記ワード線ドライバに接続され、前記ワード線ドライバの数と同数個のアドレスデコーダと、前記メモリセルアレイのカラムに配置された複数のメモリセルと、前記カラム系回路を構成する複数の前記センスアンプ回路とを接続する複数のビット線と、複数の前記ワード線ドライバのそれぞれと、複数の前記ワード線ドライバのそれぞれに対応する前記メモリセルアレイのロウに配置された複数のメモリセルとを接続する複数のワード線とを具備している。

本発明によれば、配線層のみの変更によって、１つのメモリセルアレイから任意のワード・ビット構成の複数のメモリを生成することが可能な半導体装置を提供できる。

以下、本発明の実施の形態について、図面を参照して説明する。

（第１の実施形態）
図１は、第１の実施形態に関わる概念図を示している。第１の実施形態は、例えばスタティックＲＡＭを構成するメモリセルアレイをロウ方向に４分割し、４つのメモリとして使用する場合を示している。すなわち、メモリセルアレイ１１は、例えばメモリセルアレイＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の４つに分割されている。メモリセルアレイＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のそれぞれの容量は、同一である必要はなく、必要に応じて、任意に定めることが可能である。

メモリセルアレイ１１のカラム方向一端部には、センスアンプ１２、ライトバッファ１３、入出力部１４などのカラム系回路が配置されている。メモリセルアレイ１１のロウ方向両端部には、メモリセルアレイ１１の分割数に対応した数のワード線ドライバ１５−１、１５−２、１５−３、１５−４と、アドレスデコーダ１６−１、１６−２、１６−３、１６−４を含むロウ系回路が配置されている。すなわち、メモリセルアレイ１１のロウ方向一端部にワード線ドライバ１５−１、１５−２と、アドレスデコーダ１６−１、１６−２が配置され、メモリセルアレイ１１のロウ方向他端部にワード線ドライバ１５−３、１５−４と、アドレスデコーダ１６−３、１６−４が配置されている。さらに、アドレスデコーダ１６−４の近傍に、センスアンプ１２、ライトバッファ１３、入出力部１４、ワード線ドライバ１５−１、１５−２、１５−３、１５−４と、アドレスデコーダ１６−１、１６−２、１６−３、１６−４の動作を制御する制御部１７が配置されている。

メモリセルアレイ１１、センスアンプ１２、ライトバッファ１３、入出力部１４、ワード線ドライバ１５−１、１５−２、１５−３、１５−４と、アドレスデコーダ１６−１、１６−２、１６−３、１６−４、制御部１７は、半導体基板１０上に予め形成されている。

センスアンプ１２、ライトバッファ１３、入出力部１４のそれぞれは、複数のセンスアンプ回路（Ｓ／Ａ）１２ａ、複数のライトバッファ回路（ＷＢ）１３ａ、複数の入出力回路（Ｉ／Ｏ）１４ａを含んでおり、１つのセンスアンプ１２ａ、ライトバッファ１３ａ、及び入出力回路１４ａが１ユニットとして一対のビット線ＢＬ１１、ＢＬ１２に対応して配置されている。

センスアンプ回路１２ａは、データの読み出し時、図示せぬカラムデコーダ、カラム選択ゲートにより選択されたビット線に接続され、このビット線に読み出されたデータを検出する。ライトバッファ回路１３ａは、データの書き込み時、カラムデコーダ、カラム選択ゲートにより選択されたビット線に接続され、このビット線に書き込みデータを供給する。入出力回路１４ａは、センスアンプ回路１２ａ、ライトバッファ回路１３ａに接続され、入力データ、出力データを受ける。

尚、図１は、ビット線を簡略化して示している。センスアンプ１２、ライトバッファ１３、入出力部１４のそれぞれは、このユニットがメモリセルアレイ１１のビット幅に対応した数だけ配置されて構成されている。このため、ビット幅を例えばｎとした場合、一対のビット線ＢＬ１１、ＢＬ１２〜ＢＬｎ１、ＢＬｎ２が形成されている。これらビット線ＢＬ１１、ＢＬ１２〜ＢＬｎ１、ＢＬｎ２は、例えば第１層の金属配線Ｍ１によりメモリセルアレイ１１上に形成されている。

また、ワード線ドライバ１５−１〜１５−４は、それぞれメモリセルアレイ１１のロウに配置されたメモリセルの数に対応した数のドライブ回路ＤＲ１５ａを含んでいる。アドレスデコーダ１６−１は、例えばワード線ドライバ１５−１に予め接続され、アドレスデコーダ１６−２は、例えばワード線ドライバ１５−２に予め接続され、アドレスデコーダ１６−３は、例えばワード線ドライバ１５−３に予め接続され、アドレスデコーダ１６−４は、例えばワード線ドライバ１５−４に予め接続されている。

但し、ワード線ドライバ１５−１、１５−２、１５−３、１５−４と、メモリセルアレイ１１とをそれぞれ接続するワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４は、この時点において形成されていない。

図２は、メモリセルアレイ１１のレイアウトパターンを示している。図２において、破線で囲まれた範囲が１つのメモリセルＭＣを示している。このメモリセルＭＣは、スタティックＲＡＭを構成するドライブトランジスタＤＴ１、ＤＴ２、負荷トランジスタＬＴ１、ＬＴ２、転送トランジスタＴＴ１、ＴＴ２により構成されている。転送トランジスタＴＴ１、ＴＴ２の拡散層ＤＬは、ビット線コンタクトＢＬＣ１、ＢＬＣ２を介して、例えば一対のビット線ＢＬ１１、ＢＬ１２に接続されている。図２から明らかなように、この時点において、ワード線は形成されていない。

図１に示すように、メモリセルアレイ１１、センスアンプ１２、ライトバッファ１３、入出力部１４、ワード線ドライバ１５−１〜１５−４、アドレスデコーダ１６−１〜１６−４、制御部１７を予め基板１０上に形成した状態において、メモリセルアレイ１１の分割数に応じて、ワード線が配置される。

すなわち、図１に示すように、メモリセルアレイ１１が４つのメモリセルアレイＭＣ１〜ＭＣ４に分割される場合、メモリセルアレイＭＣ１、ＭＣ４に複数のワード線ＷＬ１、ＷＬ４がそれぞれ形成される。さらに、メモリセルアレイＭＣ２、ＭＣ３に複数のワード線ＷＬ２、ＷＬ３がそれぞれ形成される。ワード線ＷＬ１は、ワード線ドライバ１５−１に接続され、ワード線ＷＬ２は、ワード線ドライバ１５−２に接続され、ワード線ＷＬ３は、ワード線ドライバ１５−３に接続され、ワード線ＷＬ４は、ワード線ドライバ１５−４に接続される。ワード線ＷＬ１、ＷＬ４は、例えば第１の配線層Ｍ１より、上方に位置する第３の配線層Ｍ３によって形成され、ワード線ＷＬ２、ＷＬ３は、例えば第３の配線層Ｍ３より、上方に位置する第４の配線層Ｍ４によって形成される。

図３は、図２に示すメモリセルにワード線ＷＬ１を形成した場合を示している。転送トランジスタＴＴ１、ＴＴ２のゲート電極上には、例えば第１の配線層Ｍ１によりゲートコンタクトＧＣ１、ＧＣ２が形成されている。このゲートコンタクトＧＣ１、ＧＣ２の上に例えば第２の配線層Ｍ２により配線ＭＷ１、ＭＷ２が形成されている。これら配線ＭＷ１、ＭＷ２の上に、例えばコンタクトＷＬＣ１、ＷＬＣ２と、これらコンタクトＷＬＣ１、ＷＬＣ２に接続されたワード線ＷＬ１が形成される。これらコンタクトＷＬＣ１、ＷＬＣ２に接続されたワード線ＷＬ１は、例えば第３の配線層Ｍ３により形成されている。

上記構成により、１つのメモリセルアレイ１１から任意のワード・ビット構成を有する４つのメモリを生成することができる。

また、メモリセルアレイ１１の分割数を３個とする場合、例えば図１のメモリセルアレイＭＣ３とＭＣ４を１つのメモリセルアレイとして使用する場合、ワード線ＷＬ３を形成せず、ワード線ＷＬ１、ＷＬ２、ＷＬ４を形成すればよい。また、メモリセルアレイ１１のメモリセルアレイＭＣ１とＭＣ２を１つのメモリセルアレイとして使用し、メモリセルアレイ１１の分割数を２個とする場合、例えばワード線ＷＬ１、ＷＬ３を形成せず、ワード線ＷＬ２、ＷＬ４のみを形成すればよい。さらに、メモリセルアレイＭＣ１〜ＭＣ４を１つのメモリセルアレイとして使用する場合、例えばワード線ＭＬ２のみをロウ方向に延長して形成すればよい。

尚、上記説明において、ビット線は予め形成していたが、これに限定されるものではない。例えばメモリセルは、各トランジスタのみを形成し、ワード線の形成に先立って、ビット線を形成することも可能である。

上記第１の実施形態によれば、ワード線が形成されていないメモリセルアレイ１１と、このメモリセルアレイ１１のカラム側の一方に配置されたセンスアンプ１２、ライトバッファ１３、入出力部１４と、ロウ側の両方に配置されたワード線ドライバ１５−１〜１５−４、アドレスバッファ１６−１〜１６−４、及び制御部１７とを予め基板１０上に形成し、メモリセルアレイ１１のロウ方向の分割数に応じてワード線を形成することにより、任意のワード・ビット構成のメモリを形成することができる。

しかも、この方法の場合、各ビット線の容量や、ビット線と転送トランジスタとの接合容量、及びワード線の容量が予め分かっているため、メモリセル、アドレスデコーダ、ワード線ドライバ、センスアンプなどを構成するトランジスタのディメンジョンを最適化することが可能である。

また、メモリセル、アドレスデコーダ、ワード線ドライバ、センスアンプなどの構成要素の配置を予め最適化できるため、ゲートアレイにおいて、標準ロジック素子のみを用いてメモリを生成する場合に比べ、メモリ部分のレイアウト面積を縮小することが可能であり、性能の向上も期待できる。

上記第１の実施形態は、メモリセルアレイ１１をロウ方向に最大で４分割する場合について説明した。しかし、これに限定されるものではなく、ワード線の配線層を増加するとともに、ワード線ドライバ、アドレスデコーダの数を５個以上とすることにより、メモリセルアレイを５分割以上とすることが可能である。

（第２の実施形態）
図４は、第２の実施形態に係る構成を示している。図４において図１と同一部分には同一符号を付している。

第２の実施形態は、メモリセルアレイ１１のカラム方向一端部にセンスアンプ１２−１、ライトバッファ１３−１、入出力部１４−１を予め形成し、カラム方向他部にセンスアンプ１２−２、ライトバッファ１３−２、入出力部１４−２を予め形成している。この状態において、メモリセルアレイ１１をロウ方向に４分割し、カラム方向に２分割することにより、メモリセルアレイ１１を８個のメモリセルアレイＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４、ＭＣ５、ＭＣ６、ＭＣ７、ＭＣ８に分割している。

メモリセルアレイＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４上には、例えば第１の配線層Ｍ１により、ビット線ＢＬ１１−１〜ＢＬｎ２−１が形成されている。これらビット線ＢＬ１１−１〜ＢＬｎ２−１は、センスアンプ１２−１に接続されている。メモリセルアレイＭＣ５、ＭＣ６、ＭＣ７、ＭＣ８上には、例えば第１の配線層Ｍ１により、ビット線ＢＬ１１−２〜ＢＬｎ２−２が形成されている。これらビット線ＢＬ１１−２〜ＢＬｎ２−２は、センスアンプ１２−２に接続されている。ワード線の配置は、第１の実施形態と同様である。

第２の実施形態によれば、メモリセルアレイ１１のカラム方向の一方にセンスアンプ１２−１、ライトバッファ１３−１、入出力部１４−１を予め形成し、カラム方向の他方にセンスアンプ１２−２、ライトバッファ１３−２、入出力部１４−２を予め形成している。このため、メモリセルアレイ１１をカラム方向にも分割することができる。したがって、メモリセルアレイ１１を一層多様なメモリを構築することが可能である。

（第３の実施形態）
図５は、第３の実施形態に係る構成を示しており、第１、第２の実施形態と同一部分には同一符号を付している。第３の実施形態は、１ポートのスタティックＲＡＭにより構成されたメモリセルアレイを用いて２ポートのスタティックＲＡＭを構成する場合を示している。

図５において、基板１０上には、メモリセルアレイ１１と、メモリセルアレイ１１のカラム方向一端部に配置されたセンスアンプ１２−１、１２−２、ライトバッファ１３−１、１３−２、入出力部１４−１、１４−２と、メモリセルアレイ１１のロウ方向両端部に配置されたワード線ドライバ１５−１，１５−２、アドレスデコーダ１６−１、１６−２と、これらの動作を制御する制御部１７が予め形成されている。第３の実施形態においても、この時点において、ワード線は形成されていない。

メモリセルアレイ１１は、第１、第２の実施形態と同様に１ポートのスタティックＲＡＭである。このメモリセルアレイ１１は、ロウ方向に例えば２等分され、メモリセルアレイＭＣ１と、メモリセルアレイＭＣ２として使用される。

センスアンプ１２−１、ライトバッファ１３−１、入出力部１４−１は、例えばメモリセルアレイＭＣ１のビット幅に対応した数のセンスアンプ回路１２ａ、ライトバッファ回路１３ａ，入出力回路１４ａを有している。センスアンプ１２−２、ライトバッファ１３−２、入出力部１４−２は、例えばメモリセルアレイＭＣ２のビット幅に対応した数のセンスアンプ回路１２ａ、ライトバッファ回路１３ａ、入出力回路１４ａを有している。センスアンプ１２−１、１２−２には、一対のビット線ＢＬ１１、ＢＬ１２〜ＢＬｎ１、ＢＬｎ２が接続されている。ビット線ＢＬ１１、ＢＬ１２〜ＢＬｎ１、ＢＬｎ２は、例えば第１の配線層Ｍ１により形成されている。

図６は、カラム系回路の一部を取り出して示している。ライトバッファ回路１３ａ−１と、センスアンプ回路１２ａ−１はカラム選択ゲート１８ａ−１の入力端に接続されている。カラム選択ゲートの出力端は、一対のビット線ＢＬ１１、ＢＬ１２に接続されている。ライトバッファ回路１３ａ−１と、センスアンプ回路１２ａ−２はカラム選択ゲート１８ａ−２の入力端に接続されている。カラム選択ゲートの出力端は、一対のビット線ＢＬｉ１、ＢＬｉ２に接続されている。第３の実施形態において、データの書き込みは、ライトバッファ回路１３ａ−２を使用せず、ライトバッファ回路１３ａ−１のみが使用される。したがって、ライトバッファ回路１３ａ−２は、カラム選択ゲート１８ａ−２に接続されていない。

ワード線ドライバ１５−１、１５−２は、メモリセルアレイのワード数に対応したドライブ回路ＤＲ１５ａをそれぞれ有している。

上記構成において、メモリセルアレイＭＣ１の上方に、ワード線ドライバ１５−１に接続された複数のワード線ＷＬ１が形成され、メモリセルアレイＭＣ２の上方に、ワード線ドライバ１５−２に接続された複数のワード線ＷＬ２が形成される。ワード線ＷＬ１、ＷＬ２は、例えば第３の配線層により形成される。

上記構成の２ポートスタティックＲＡＭにおいて、メモリセルアレイＭＣ１、ＭＣ２の書き込みは、メモリセルアレイＭＣ１側のライトバッファ１３−１、入出力部１４−１を用いて行われる。このため、メモリセルアレイＭＣ１とＭＣ２は、必ず同一のデータが書き込まれる。すなわち、データの書き込み時、図６に示すように、図示せぬカラムデコーダにより、カラム選択ゲート１８ａ−１、１８ａ−２が選択される。このカラム選択ゲート１８ａ−１、１８ａ−２により、メモリセルアレイＭＣ１とメモリセルアレイＭＣ２の同一位置にあるビット線対ＢＬ１１、ＢＬ１２と、ＢＬｉ１、ＢＬｉ２が選択される。また、ワード線ドライバ１５−１、１５−２により、ロウアドレスに応じて、メモリセルアレイＭＣ１、ＭＣ２の同一位置のワード線が選択される。このようにして、メモリセルアレイＭＣ１、ＭＣ２の同一位置のメモリセルに同一のデータが書き込まれる。

一方、データの読み出しは、メモリセルアレイＭＣ１と、メモリセルアレイＭＣ２において独立に行うことができる。すなわち、メモリセルアレイＭＣ１は、カラムアドレスに応じて選択されたビット線と、アドレスデコーダ１６−１、及びワード線ドライバ１５−１によって選択されたワード線とによりメモリセルが選択される。この選択されたメモリセルから読み出されたデータはセンスアンプ１２−１、入出力部１４−１を介して出力される。また、メモリセルアレイＭＣ２は、カラムアドレスに応じて選択されたビット線と、アドレスデコーダ１６−２、及びワード線ドライバ１５−２によって選択されたワード線とによりメモリセルが選択される。この選択されたメモリセルから読み出されたデータは、センスアンプ１２−２、入出力部１４−２を介して出力される。

尚、第３の実施形態において、メモリセルアレイＭＣ１に対応した範囲内のライトバッファ１３−１のみが使用され、メモリセルアレイＭＣ２に対応した範囲のライトバッファ回路１３−２は使用しない。このため、ライトバッファ１３−２を形成しなくともよい。

上記第３の実施形態によれば、１つのメモリセルアレイ１１をメモリセルアレイＭＣ１、メモリセルアレイＭＣ２に分割し、これらメモリセルアレイＭＣ１、ＭＣ２に、入出力部１４−１及びライトバッファ１３−１を介して同一のデータを書き込み、メモリセルアレイＭＣ１、ＭＣ２のデータをセンスアンプ１２−１、１２−２、入出力部１４−１、１４−２を用いて独立に読み出すことを可能としている。このため、１ポートのスタティックＲＡＭにより構成されたメモリセルアレイ１１を２ポートのスタティックＲＡＭとして使用することができる。

尚、第１乃至第３の実施形態は、スタティックＲＡＭを例に説明した。しかし、メモリセルアレイは、スタティックＲＡＭに限定されるものではなく、ダイナミックＲＡＭや、ヴィアの配置によりデータを記憶させるVia Programming ＲＯＭ などを適用することも可能である。

また、ワード線ドライバ、アドレスバッファの数は、少なくともメモリセルアレイの予想される分割数と同数であればよい。

さらに、ワード線ドライバ、アドレスバッファは、必ずしもメモリセルアレイのロウ方向両端に配置する必要はなく、メモリセルアレイの分割数が２個の場合は、メモリセルアレイのロウ方向一端部のみに配置してもよい。

また、基板１０上に、例えば図１に示すメモリセルアレイ１１、センスアンプ１２、ライトバッファ１３、入出力回路１４、ワード線ドライバ１５−１〜１５−４、アドレスバッファ１６−１〜１６−４からなる第１のメモリと、第１のメモリと同一構成の第２のメモリを、予め２組形成しておくことも可能である。この場合、例えば第１のメモリのメモリセルアレイ１１に、例えばアドレスデコーダ１６−１、ワード線ドライバ１５−１により選択される例えばｎビット幅の余剰領域があり、第２のメモリのメモリセルアレイ１１に、例えばアドレスデコーダ１６−１、ワード線ドライバ１５−１により選択される例えばｎビット幅の余剰領域がある場合、これら余剰領域を組み合わせて使用することも可能である。すなわち、この場合、第１のメモリのアドレスデコーダ１６−１に供給されるアドレスと同一のアドレスを第２のメモリのアドレスデコーダ１６−１に供給し、第１、第２のメモリのカラム系に２ｎ個のビット線から１つを選択するアドレスを供給する。このような構成とすることにより、第１、第２のメモリの余剰領域を用いて２ｎ個のビット幅を有するメモリを構成することが可能となる。

その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。

第１の実施形態を示す構成図。 メモリセルアレイの初期状態のレイアウトを示す平面図。 図２に示すメモリセルアレイにワード線を形成した状態を示す平面図。 第２の実施形態を示す構成図。 第３の実施形態を示す構成図。 図５の一部を取り出して示す構成図。

符号の説明

１０…半導体基板、１１、ＭＣ１〜ＭＣ８…メモリセルアレイ、１２、１２−１、１２−２…センスアンプ、１３、１３−１、１３−２…ライトバッファ、１４、１４−１、１４−２…入出力部、１５−１〜１５−４…ワード線ドライバ、１６−１〜１６−４…アドレスデコーダ、１８−１，１８−２…カラム選択ゲート、ＢＬ１１〜ＢＬｎ２…ビット線、ＷＬ１〜ＷＬ４…ワード線。

Claims (5)

1. 半導体基板内に、少なくともワード線を除き、複数のメモリセルがロウ及びカラムに配置されたメモリセルアレイと、
   前記メモリセルアレイのカラム方向の少なくとも一端部に配置され、選択された前記メモリセルのデータを読み込むセンスアンプと、選択された前記メモリセルにデータを書き込むライトバッファと、書き込みデータ又は読み出しデータを受ける入出力回路とを含むカラム系回路と、
   前記メモリセルアレイのロウ方向の少なくとも一端部に配置され、前記メモリセルアレイのロウ方向の分割数と少なくとも同数個配置された複数のワード線ドライバと、
   前記ワード線ドライバに接続され、前記ワード線ドライバの数と同数個のアドレスデコーダと、
   前記メモリセルアレイのカラムに配置された複数のメモリセルと、前記カラム系回路を構成する複数の前記センスアンプ回路とを接続する複数のビット線と、
   複数の前記ワード線ドライバのそれぞれと、複数の前記ワード線ドライバのそれぞれに対応する前記メモリセルアレイのロウに配置された複数のメモリセルとを接続する複数のワード線と
   を具備することを特徴とする半導体装置。
2. 複数の前記ワード線ドライバにそれぞれ接続される複数のワード線は、互いに異なる配線層に形成されていることを特徴とする請求項１記載の半導体装置。
3. 前記メモリセルアレイは、カラム方向にも分割され、前記ビット線は、分割された前記メモリセルアレイのカラムに配置された複数のメモリセルにそれぞれ接続されることを特徴とする請求項１記載の半導体装置。
4. 前記メモリセルアレイは、ロウ方向に第１、第２のメモリセルアレイに２分割され、
   前記カラム系回路もロウ方向に第１、第２のカラム系回路に２分割され、
   前記第１、第２のメモリセルアレイの複数の前記ビット線は前記第１、第２のカラム系回路を構成するセンスアンプに接続され、
   データの書き込み時、前記第１のカラム系回路に含まれるライトバッファを介して前記第１、第２のメモリセルアレイの両方に同一データを書き込むことを特徴とする請求項１記載の半導体装置。
5. 前記第１、第２のメモリセルアレイに対応して設けられ、カラムアドレスに応じて前記ビット線を選択するカラム選択ゲートと、
   前記第１のメモリセルアレイに対応した前記ライトバッファは前記第１、第２のメモリセルアレイに対応したカラム選択ゲートに接続されていることを特徴とする請求項４記載の半導体装置。

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