KR100833596B1 - 반도체 장치 및 그의 레이아웃 방법 - Google Patents

반도체 장치 및 그의 레이아웃 방법 Download PDF

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Abstract

본 발명은 다층 구조의 라인 메쉬를 포함하는 반도체 장치에 관한 것으로서, 회로 블럭에 연결되며, 같은 신호를 인터페이스하는 복수의 제 1 도전성 라인이 동일층에 형성되는 제 1 라인 메쉬; 및 상기 제 1 도전성 라인이 형성된 층의 상부층과 하부층에 동일한 수의 제 2 도전성 라인들이 분할되어서 상기 제 1 도전성 라인들과 일대일 대응되어 인터페이스를 이루는 제 2 라인 메쉬;를 포함함을 특징으로 한다.

Description

반도체 장치 및 그의 레이아웃 방법{SEMICONDUCTOR DEVICE AND LAYOUT METHOD OF THE SAME}
도 1은 종래의 반도체 장치의 레이아웃 구조의 일 예를 나타내는 도면.
도 2는 종래의 반도체 장치의 레이아웃 구조의 다른 예를 나타내는 도면.
도 3은 종래의 반도체 장치의 레이아웃 구조의 또 다른 예를 나타내는 도면.
도 4는 종래의 반도체 장치의 코어 영역의 레이아웃 구조를 나타내는 도면.
도 5는 본 발명의 제 1 실시 예에 따른 반도체 장치의 레이아웃 구조를 나타내는 도면.
도 6은 본 발명의 제 2 실시 예에 따른 반도체 장치의 레이아웃 구조를 나타내는 도면.
도 7은 본 발명의 제 3 실시 예에 따른 반도체 장치의 레이아웃 구조를 나타내는 도면.
도 8은 본 발명의 반도체 장치에서 서로 다른 층에 형성되는 라인들의 배치의 일 예를 나타내는 도면.
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 다층 구조의 라인 메쉬를 포함하는 반도체 장치에 관한 것이다.
일반적으로, 반도체 장치를 설계할 때 회로 배치도 중요하지만 라인 설계도 무척 중요하다. 라인 설계를 어떻게 하느냐에 따라서 라인 간의 로딩 또는 커플링 발생 여부가 결정되므로, 회로 설계에서 요구되는 신호 라인과 같은 라인 설계에 많은 주의가 필요하다.
또한, 반도체 공정이 점점 미세화되면서 회로를 배치를 공간이 점점 부족해지며, 특히, 최근 반도체 공정은 소자들이 차지하는 레이아웃 면적보다 라인이 차지하는 레이아웃 면적이 더 크므로, 레이아웃 면적을 줄이기 위해 라인을 효율적으로 배치하는 것이 중요하다.
한편, 종래의 반도체 장치는 도 1 내지 도 3과 같이 다양한 라인 레이아웃 구조를 가질 수 있다.
도 1 내지 도 3을 참조하면, 종래의 반도체 장치는 다수의 유닛 셀(10a,10b)과 글로벌 입출력 영역(18)을 포함하는 구조를 갖는다. 여기서, 각 유닛 셀(예컨대, 10a)은 두 회로 블럭(12a,14a)과, 두 회로 블럭(12a,14a) 사이에 배치되는 라인 메쉬(16a)를 한정하는 영역을 의미한다.
도 1 내지 도 3에서, 도면 부호 'L1~L3'은 서로 다른 층(layer)을 의미하고, 도면 부호 'L1CL2'은 'L1'층에 형성되는 라인과 'L2'층에 형성되는 라인 간을 전기적으로 연결하는 콘택을 의미하며, 도면 부호 'L2CL3'는 'L2'층에 형성되는 라인과 'L3'층에 형성되는 라인 간을 전기적으로 연결하는 콘택을 의미한다.
상기 구조에서의 라인 배치를 살펴보면, 우선, 도 1에 도시된 바와 같이, 각 유닛 셀(10a,10b) 사이에 배치되는 라인 메쉬(16a,16b)는 회로 블럭(12a,12b)과 회로 블럭(14a,14b) 간의 신호를 인터페이스(interface)하는 도전성 라인들(M1a,M1b)과, 도전성 라인들(M1a,M1b)과 직교하는 도전성 라인들(M2a,M2b)을 포함한다. 여기서, 도전성 라인들(M1a,M1b)은 각각 'L1'층에 형성되고, 도전성 라인들(M2a,M2b)은 각각 'L2'층에 형성된다.
그리고, 글로벌 입출력 영역(18)에는, 콘택(L1CL2)을 통해 도전성 라인들(M2a)과 도전성 라인들(M2b) 간의 전기적 연결을 이루는 도전성 라인들(M3)과, 콘택(L1CL2)을 통해 도전성 라인들(M3)과 전기적으로 연결되는 도전성 라인들(M4)이 배치될 수 있다. 여기서, 도전성 라인들(M3)은 'L1'층에 형성되고, 도전성 라인들(M4)은 'L2'층에 형성되며, 도전성 라인들(M3)과 도전성 라인들(M4)은 글로벌 입출력 영역(18)에서 서로 교차하도록 배치될 수 있다.
또한, 종래의 반도체 장치는 도 2에 도시된 바와 같이, 도 1과 동일한 라인 레이아웃 구조에서, 글로벌 입출력 영역(18)의 'L1'층에 형성되는 도전성 라인들(M3)이 'L3'층에 형성되는 도전성 라인들(M5)로 대체된 레이아웃 구조를 가질 수 있다. 여기서, 도전성 라인들(M5)은 콘택(L2CL3)을 통해 도전성 라인들(M2a)과 도전성 라인들(M2b) 간의 전기적 연결을 이룬다.
아울러, 종래의 반도체 장치는 도 3에 도시된 바와 같이, 도 1과 동일한 라인 레이아웃 구조에서, 도전성 라인들(M1a,M1b)과 도전성 라인들(M2a,M2b)이 콘택(L1CL2)을 통해 서로 전기적으로 연결되고, 글로벌 입출력 영역(18)의 도전성 라 인들(M3)이 도전성 라인들(M4)과 전기적으로 연결되지 않는 레이아웃 구조를 가질 수도 있다.
이와 같이, 종래의 반도체 장치는 회로 블럭들 간을 전기적으로 연결하기 위한 다수의 도전성 라인을 포함하며, 상기 도전성 라인들은 앞서 살펴본 바와 같이 다양한 레이아웃 구조를 가질 수 있다.
하지만, 종래의 반도체 장치에 구비되는 라인 메쉬에서 인접한 두 회로 블럭 사이 및 인접한 두 유닛 셀 사이에서 같은 신호를 인터페이스하는 도전성 라인들은 동일층에 형성된다. 예를 들어, 도 1 내지 도 3과 같이, 회로 블럭(12a)과 회로 블럭(14a) 간을 전기적으로 연결하는 도전성 라인들(M1a)은 모두 동일층에 형성된다.
따라서, 같은 신호를 인터페이스하는 도전성 라인의 수가 증가하는 경우, 각 회로 블럭 사이 영역 또는 각 유닛 셀 사이 영역 등 도전성 라인이 형성되는 영역의 면적이 증가할 수 있으며, 그에 따라 반도체 장치의 사이즈(size)가 증가하거나, 사용할 수 있는 도전성 라인의 수가 제한될 수 있는 문제점이 있다.
특히, 도 4에 도시된 바와 같이, 종래의 DRAM과 같은 반도체 장치에서 코어(Core) 영역에 배치되는 도전성 라인들(M6,M7,M8) 중 동일층에 형성되는 도전성 라인들(M7,M8)로 인해 레이아웃 면적이 증가할 수 있다.
즉, 코어 영역에는 셀 어레이 영역들(40), 평면상 X축 방향으로 인접한 두 셀 어레이 영역(40) 사이에 각각 배치되는 서브 워드라인 드라이버 어레이 영역들(42), 평면상 Y축 방향으로 인접한 두 셀 어레이 영역(40) 사이에 각각 배치되는 비트라인 센스앰프 어레이 영역들(44), 서브 워드라인 드라이버 어레이 영역(42)과 비트라인 센스앰프 어레이 영역(44)이 교차하는 영역에 각각 배치되는 서브 홀 영역들(46) 등이 배치된다.
그리고, 비트라인 센스앰프 어레이 영역들(44)과 서브 홀 영역들(46)에는 도전성 라인들(M6)이 배치되고, 서브 워드라인 드라이버 어레이 영역들(42)과 서브 홀 영역들(46)에는 도전성 라인들(M7,M8)이 배치된다.
여기서, 도전성 라인들(M6)은 'L1'층에 형성되어 비트라인에 연결되는 세그먼트 입출력 라인들(SIO/SIOB)에 대응될 수 있으며, 도전성 라인들(M7)은 'L2'층에 형성되어 각 서브 워드라인 드라이버 어레이 영역(46)에 배치되는 서브 워드라인 드라이버(도시되지 않음)로 로우 어드레스를 전달하는 라인들 등에 대응될 수 있다. 또한, 도전성 라인들(M8)은 'L2'층에 형성되어 세그먼트 입출력 라인들(SIO/SIOB)과 전기적 연결을 이루는 로컬 입출력 라인들(LIO/LIOB)에 대응될 수 있다.
이와 같이 종래의 DRAM과 같은 반도체 장치에서 서브 워드라인 드라이버 어레이 영역들(42)과 서브 홀 영역들(46)을 지나는 도전성 라인들(M7,M8)이 동일층에 형성되는 경우, 도전성 라인들(M7,M8)의 개수 증가에 따라 서브 워드라인 드라이버 어레이 영역들(42)과 서브 홀 영역들(46)의 면적이 증가하므로, 전체 메모리 칩 사이즈가 커질 수 있는 문제점이 있다.
또한, 메모리 칩 사이즈가 커짐에 따라 넷 다이(Net Die)의 개수가 작아져서 메모리 칩의 단가가 상승할 수 있는 문제점이 있다.
본 발명의 목적은 반도체 장치 내의 도전성 라인들을 효과적으로 배치하여 반도체 장치의 레이아웃 면적을 줄이고자 함에 있다.
본 발명의 다른 목적은 서브 워드라인 드라이버 영역과 서브 홀 영역을 지나는 도전성 라인들이 차지하는 레이아웃 면적을 줄이고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 반도체 장치는, 회로 블럭에 연결되며, 같은 신호를 인터페이스하는 복수의 제 1 도전성 라인이 동일층에 형성되는 제 1 라인 메쉬; 및 상기 제 1 도전성 라인이 형성된 층의 상부층과 하부층에 동일한 수의 제 2 도전성 라인들이 분할되어서 상기 제 1 도전성 라인들과 일대일 대응되어 인터페이스를 이루는 제 2 라인 메쉬;를 포함함을 특징으로 한다.
여기서, 상기 제 2 도전성 라인들은 상기 제 1 도전성 라인이 형성된 층의 상부층과 하부층에 오버랩되게 형성됨이 바람직하다.
그리고, 상기 제 1 라인 메쉬는 두 회로 블럭 사이에 형성되어 상기 두 회로 블럭 간의 신호를 인터페이스함이 바람직하다.
또한, 상기 제 2 라인 메쉬는 상기 두 회로 블럭 사이에서 상기 제 1 라인 메쉬와 직교하게 형성됨이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 일면에 따른 반도체 장치는, 회로 블럭에 연결되며, 같은 신호를 인터페이스하는 복수의 제 1 도전성 라인이 두층으로 분할 형성되는 제 1 라인 메쉬; 및 상기 제 1 라인 메쉬의 사이층에 상기 제 1 도전성 라인들과 동일한 수의 제 2 도전성 라인들이 일대일 대응되어 인터페이스를 이루는 제 2 라인 메쉬;를 포함함을 특징으로 한다.
여기서, 상기 제 1 도전성 라인들은 상기 두층에 오버랩되게 분할 형성됨이 바람직하다.
그리고, 상기 제 1 라인 메쉬는 두 회로 블럭 사이에 형성되어 상기 두 회로 블럭 간을 인터페이스함이 바람직하다.
또한, 상기 제 2 라인 메쉬는 상기 두 회로 블럭 사이에서 상기 제 1 라인 메쉬와 직교하게 형성됨이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 또 다른 일면에 따른 반도체 장치는, 비트라인 센스앰프 어레이 영역에 연결되는 복수의 제 1 도전성 라인이 동일층에 형성되는 제 1 라인 메쉬; 및 서브 워드라인 드라이버 어레이 영역에 배치되며, 복수의 제 2 도전성 라인과, 상기 제 1 도전성 라이들과 인터페이스를 이루는 복수의 제 3 도전성 라인이 상기 제 1 도전성 라인들이 형성되는 층의 상부층과 하부층에 각각 형성되는 제 2 라인 메쉬;를 포함함을 특징으로 한다.
여기서, 상기 도전성 라인들과 상기 제 2 및 제 3 도전성 라인들은 상기 제 1 도전성 라인들이 형성되는 층의 상부층과 하부층에 오버랩되게 각각 형성이 바람직하다.
그리고, 상기 제 1 도전성 라인들은 상기 비트라인 센스앰프 어레이에 데이터를 인터페이스하는 세그먼트 입출력 라인들에 대응되고, 상기 제 2 도전성 라인 들은 상기 서브 워드라인 드라이버 어레이를 선택하는 신호를 전달하는 라인에 대응되며, 상기 제 3 도전성 라인들은 상기 세그먼트 입출력 라인들과 인터페이스를 이루는 로컬 입출력 라인들에 대응됨이 바람직하다.
또한, 상기 제 1 도전성 라인들은 상기 비트라인 센스앰프 어레이 영역과 상기 서브 워드라인 드라이버 어레이 영역이 교차하는 서브 홀 영역에서 상기 제 2 및 제 3 도전성 라인들과 교차됨이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 반도체 장치는 라인 메쉬를 이루는 도전성 라인들 중 같은 신호를 인터페이스하는 도전성 라인들이 두 층에 분할 형성된 구조를 갖는다.
구체적으로, 본 발명의 반도체 장치는 실시 예로서, 도 5 내지 도 7과 같은 레이아웃 구조를 가질 수 있다.
도 5 내지 도 7에서, 도면 부호 'L1~L3'은 서로 다른 층을 의미하며, 바람직하게는 'L2', 'L1', 및 'L3' 순으로 층을 이룬다.
또한, 도면 부호 'L1CL2'은 'L1'층에 형성되는 도전성 라인과 'L2'층에 형성되는 도전성 라인 간을 전기적으로 연결하는 콘택을 의미하고, 도면 부호 'L2CL3'는 'L2'층에 형성되는 도전성 라인과 'L3'층에 형성되는 도전성 라인 간을 전기적으로 연결하는 콘택을 의미한다.
아울러, 도면 부호 'L1L3 OVERLAP'은 'L1'층에 형성되는 도전성 라인과 'L3'층에 형성되는 도전성 라인이 오버랩된 것을 의미하고, 도면 부호 'L2L3 OVERLAP' 은 'L2'층에 형성되는 도전성 라인과 'L3'층에 형성되는 도전성 라인이 오버랩된 것을 의미한다.
우선, 본 발명의 반도체 장치는 제 1 실시 예로, 도 5에 도시된 바와 같이, 다수의 유닛 셀(50a,50b)과 글로벌 입출력 영역(58)을 포함하는 구조를 갖는다. 여기서, 유닛 셀(50a)은 두 회로 블럭(52a,54a)과, 두 회로 블럭(52a,54a) 사이에 배치되는 라인 메쉬(56a)를 한정하는 영역을 의미하며, 유닛 셀(50b)은 두 회로 블럭(52b,54b)과, 두 회로 블럭(52b,54b) 사이에 배치되는 라인 메쉬(56b)를 한정하는 영역을 의미한다.
그리고, 라인 메쉬(56a)는 회로 블럭(52a)과 회로 블럭(54a) 간의 신호를 인터페이스하는 도전성 라인들(M9a)과, 도전성 라인들(M9a)에 교차하는 도전성 라인들(M10a)을 포함하며, 라인 메쉬(56b)는 회로 블럭(52b)과 회로 블럭(54b) 간의 신호를 인터페이스하는 도전성 라인들(M9b)과, 도전성 라인들(M9b)에 교차하는 도전성 라인들(M10b)을 포함한다.
여기서, 도전성 라인들(M9a,M9b)은 'L1'층에 형성되고, 도전성 라인들(M10a,M10b)은 'L2'층와 'L3'층에 각각 분할 형성된다. 그리고, 'L2'층에 형성되는 절반의 도전성 라인들(M10a,M10b)과 'L3'층에 형성되는 나머지 절반의 도전성 라인들(M10a,M10b)은 서로 오버랩되게 배치될 수 있다.
예를 들어, 도전성 라인들(M9a)의 상부층에 도전성 라인들(M10a)의 절반이 교차되게 형성되고, 그 상부층에 나머지 절반의 도전성 라인들(M10a)이 절반의 도전성 라인들(M10a)과 오버랩되게 형성될 수 있다. 그리고, 각 도전성 라인 들(M10a,M10b)은 도면에 도시되지 않은 다른 회로 블럭과 전기적으로 연결될 수 있다.
글로벌 입출력 영역(58)에는 도전성 라인들(M10a,M10b)과 인터페이스를 이루는 도전성 라인들(M11)과, 글로벌 입출력 영역(58)을 지나는 도전성 라인들(M12)이 교차하도록 배치된다.
여기서, 도전성 라인들(M11)은 'L1'층와 'L3'층에 각각 분할 형성된다. 그리고, 'L1'층에 형성되는 절반의 도전성 라인들(M11)은 콘택(L1CL3)을 통해 'L3'층에 형성되는 도전성 라인들(M10a,M10b)과 일대일 대응되게 전기적으로 연결되고, 'L3'층에 형성되는 나머지 절반의 도전성 라인들(M11)은 콘택(L2CL3)을 통해 'L2'층에 형성되는 도전성 라인들(M10a,M10b)과 일대일 대응되게 전기적으로 연결된다.
또한, 도전성 라인들(M12)은 'L2'층에 형성되며, 도전성 라인들(M12)의 절반은 콘택(L1CL2)을 통해 'L1'층에 형성되는 도전성 라인들(M11)과 일대일 대응되게 전기적으로 연결되고, 도전성 라인들(M12)의 나머지 절반은 콘택(L2CL3)을 통해 'L3'층에 형성되는 도전성 라인들(M12)과 일대일 대응되게 전기적으로 연결된다. 그리고, 도전성 라인들(M12)은 일 예로, 최소한 둘 이상의 회로 블럭에 공통으로 연결되어 상기 회로 블럭들 중 어느 하나에서 전달된 신호를 외부로 전달하는 글로벌 라인이 될 수 있다.
이와 같이, 본 발명의 제 1 실시 예에 따른 반도체 장치는 도전성 라인들(M10a,M10b)이 반씩 서로 다른 층에 오버랩되게 배치되고, 도전성 라인들(M10a,M10b)과 전기적으로 연결되는 도전성 라인들(M11)도 마찬가지로 반씩 서로 다른 층에 오버랩되게 배치된 레이아웃 구조를 갖는다.
즉, 두 회로 블럭(예컨대, 52a,54a) 사이를 지나는 도전성 라인들(M10a,M10b)이 반씩 서로 다른 층에 오버랩되게 배치됨으로써, 라인 메쉬(56a)의 레이아웃 면적이 줄어들 수 있으며, 그에 따라, 각 유닛 셀(50a,50b)의 면적이 줄어들 수 있는 효과가 있다.
본 발명의 반도체 장치는 제 2 실시 예로서, 도 6의 레이아웃 구조가 개시될 수 있다.
도 6을 참조하면, 본 발명의 제 2 실시 예에 따른 반도체 장치는 도 5와 마찬가지로 다수의 유닛 셀(60a,60b)과 글로벌 입출력 영역(68)을 포함하는 구조를 갖는다.
유닛 셀(60a)의 두 회로 블럭(62a,64a) 사이에 배치되는 라인 메쉬(66a)는 회로 블럭(62a)과 회로 블럭(64a) 간의 신호를 인터페이스하는 도전성 라인들(M13a)과, 도전성 라인들(M13a)과 인터페이스를 이루는 도전성 라인들(M14a)을 포함한다.
또한, 유닛 셀(60b)의 두 회로 블럭(62b,64b) 사이에 배치되는 라인 메쉬(66b)는 회로 블럭(62b)과 회로 블럭(64b) 간의 신호를 인터페이스하는 도전성 라인들(M13b)과, 도전성 라인들(M13b)과 인터페이스를 이루는 도전성 라인들(M14b)을 포함한다.
여기서, 도전성 라인들(M13a,M13b)은 'L1'층와 'L3'층에 각각 분할 형성되고, 도전성 라인들(M14a,M14b)은 'L2'층에 형성된다. 그리고, 'L1'층에 형성되는 절반의 도전성 라인들(M13a,M13b)과 'L3'층에 형성되는 나머지 절반의 도전성 라인들(M13a,M13b)은 서로 오버랩되게 배치될 수 있다.
이때, 'L1'층에 형성되는 절반의 도전성 라인들(M13a,M13b)은 콘택(L1CL2)을 통해 도전성 라인들(M14a,M14b)의 절반과 일대일 대응되게 각각 전기적으로 연결되고, 'L3'층에 형성되는 나머지 절반의 도전성 라인들(M13a,M13b)은 콘택(L2CL3)을 통해 도전성 라인들(M14a,M14b)의 나머지 절반과 일대일 대응되게 각각 전기적으로 연결된다.
글로벌 입출력 영역(68)에는 도전성 라인들(M14a,M14b)과 인터페이스를 이루는 도전성 라인들(M15)과, 글로벌 입출력 영역(68)을 지나는 도전성 라인들(M12)이 교차하도록 배치된다. 여기서, 도전성 라인들(M15)은 콘택(L1CL2)을 통해 도전성 라인들(M14a,M14b)과 일대일 대응되게 전기적으로 연결된다.
이와 같이, 본 발명의 제 2 실시 예에 따른 반도체 장치는 회로 블럭(예컨대, 62a)과 회로 블럭(예컨대, 64a) 간의 신호를 인터페이스하는 도전성 라인들(M13a)이 서로 다른 층에 분할 형성된 레이아웃 구조를 갖는다.
따라서, 두 회로 블럭(62a,64a) 사이의 라인 메쉬(66a)에서 도전성 라인들(M14a)이 형성되는 층을 제외한 다른 층에서의 여유 공간이 늘어날 수 있으므로, 라인 영역(66a)에 두 회로 블럭(62a,64a) 간의 신호를 인터페이스하는 도전성 라인들 또는 두 회로 블럭(62a,64a) 사이 영역을 지나는 다른 도전성 라인들이 더 많이 배치될 수 있는 효과가 있다.
본 발명의 반도체 장치는 제 3 실시 예로서, 도 7과 같은 메모리 장치의 코 어 영역의 레이아웃 구조를 가질 수 있다.
도 7을 참조하면, 본 발명의 제 3 실시 예에 따른 반도체 장치의 코어 영역에는 셀 어레이 영역들(70), 평면상 X축 방향으로 인접한 두 셀 어레이 영역(70) 사이에 각각 배치되는 서브 워드라인 드라이버 어레이 영역들(72), 평면상 Y축 방향으로 인접한 두 셀 어레이 영역(70) 사이에 각각 배치되는 비트라인 센스앰프 어레이 영역들(74), 서브 워드라인 드라이버 어레이 영역(72)과 비트라인 센스앰프 어레이 영역(74)이 교차하는 영역에 각각 배치되는 서브 홀 영역들(76) 등이 배치된다.
여기서, 도면에 도시하지 않았지만, 각 셀 어레이 영역(70)에는 다수의 메모리 셀이 배치될 수 있고, 각 서브 워드라인 드라이버 어레이 영역(72)에는 상기 메모리 셀에 연결된 서브 워드라인을 구동하는 다수의 서브 워드라인 드라이버 등이 배치될 수 있다.
또한, 각 비트라인 센스앰프 어레이 영역(74)에는 상기 메모리 셀에 연결된 비트라인의 전위차를 감지 증폭하는 다수의 비트라인 센스앰프 등이 배치될 수 있으며, 각 서브 홀 영역(76)에는 상기 각 비트라인 센스앰프를 구동하는 센스앰프 드라이버 및 서브 워드라인을 선택하는 로우 어드레스를 구동하는 드라이버 등이 배치될 수 있다.
비트라인 센스앰프 어레이 영역들(64)과 서브 홀 영역들(76)을 가로질러 도전성 라인들(M16)이 배치되고, 서브 워드라인 드라이버 어레이 영역들(72)과 서브 홀 영역들(66)을 가로질러 도전성 라인들(M17,M18)이 배치된다.
여기서, 도전성 라인들(M16)은 세그먼트 입출력 라인들(SIO/SIOB)에 대응될 수 있으며, 도전성 라인들(M17)은 서브 워드라인 드라이버(도시되지 않음)로 로우 어드레스를 전달하는 라인들 등에 대응될 수 있다. 또한, 도전성 라인들(M18)은 세그먼트 입출력 라인들(SIO/SIOB)과 인터페이스를 이루는 로컬 입출력 라인들(LIO/LIOB)에 대응될 수 있다.
아울러, 도전성 라인들(M16)은 'L1'층에 형성되고, 도전성 라인들(M17)은 'L2'층에 형성되며, 도전성 라인들(M18)은 'L3'층에 형성된다. 이때, 도전성 라인들(M16)은 서브 홀 영역(76)에서 도전성 라인들(M17,M18)과 각각 교차하며, 도전성 라인들(M17)과 도전성 라인들(M18)은 서로 다른 층에서 오버랩되거나 평면상 서로 인접하게 배치될 수 있다.
이와 같이, 본 발명의 제 3 실시 예에 따른 반도체 장치는 서브 워드라인 드라이버 어레이 영역들(72)과 서브 홀 영역들(66)을 가로질러 배치되는 도전성 라인들(M17,M18)이 서로 다른 층에 오버랩되게(또는 서로 인접하게) 형성된 레이아웃 구조를 갖는다.
따라서, 도전성 라인들(M17,M18)이 지나는 서브 워드라인 드라이버 어레이 영역들(72)과 서브 홀 영역들(66)의 레이아웃 면적이 줄어들 수 있으므로, 전체 메모리 칩 사이즈가 줄어들 수 있는 효과가 있다.
이상에서 살펴본 바와 같이, 본 발명의 반도체 메모리 장치는 한 층에 배치되는 라인들이 최소한 둘 이상의 층에 오버랩되게 분산 배치된 구조를 갖는다. 이때, 서로 다른 층의 라인들이 오버랩되면, 라인들 간의 커플링(coupling)이 발생할 수 있다.
이 경우, 본 발명은 도 8에 도시된 바와 같이, 소정 층(예컨대, 'L1' 층)에 형성되는 라인(M19)과 다른 층(예컨대, 'L3' 층)에 형성되는 라인(M20)을 평면상 인접하게 배치함으로써, 라인들 간의 커플링을 효과적으로 개선할 수 있다.
본 발명은 한 층에 배치되는 라인들을 두 층에 분할 배치함으로써, 라인들이 차지하는 레이아웃 면적을 줄일 수 있으며, 그에 따라, 반도체 장치의 사이즈가 작아져서 넷 다이의 개수가 증가하고 단가도 하강할 수 있는 효과가 있다.
또한, 본 발명은 서브 워드라인 드라이버 영역과 서브 홀 영역을 지나는 라인들을 서로 다른 층에 배치함으로써, 상기 서브 워드라인 드라이버 영역과 서브 홀 영역의 레이아웃 면적이 줄어들 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (21)

  1. 회로 블럭에 연결되며, 같은 신호를 인터페이스하는 복수의 제 1 도전성 라인이 동일층에 형성되는 제 1 라인 메쉬; 및
    상기 제 1 도전성 라인들이 형성된 층의 상부층과 하부층에 동일한 수의 제 2 도전성 라인들이 분할되어서 상기 제 1 도전성 라인들과 일대일 대응되어 인터페이스를 이루는 제 2 라인 메쉬;를 포함함을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 도전성 라인들은 상기 제 1 도전성 라인들이 형성된 층의 상부층과 하부층에 오버랩되게 형성됨을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 도전성 라인들은 두 회로 블럭 사이에 형성되어 상기 두 회로 블럭 간의 신호를 인터페이스함을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 2 도전성 라인들은 상기 두 회로 블럭 사이에서 상기 제 1 도전성 라인들과 직교하게 형성됨을 특징으로 하는 반도체 장치.
  5. 회로 블럭에 연결되며, 같은 신호를 인터페이스하는 복수의 제 1 도전성 라인이 두층으로 분할 형성되는 제 1 라인 메쉬; 및
    상기 제 1 라인 메쉬의 사이층에 상기 제 1 도전성 라인들과 동일한 수의 제 2 도전성 라인들이 일대일 대응되어 인터페이스를 이루는 제 2 라인 메쉬;를 포함함을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 도전성 라인들은 상기 두층에 오버랩되게 분할 형성됨을 특징으로 하는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 제 1 도전성 라인들은 두 회로 블럭 사이에 형성되어 상기 두 회로 블럭 간을 인터페이스함을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 2 도전성 라인들은 상기 두 회로 블럭 사이에서 상기 제 1 도전성 라인들과 직교하게 형성됨을 특징으로 하는 반도체 장치.
  9. 비트라인 센스앰프 어레이 영역에 연결되는 복수의 제 1 도전성 라인이 동일층에 형성되는 제 1 라인 메쉬; 및
    서브 워드라인 드라이버 어레이 영역에 배치되며, 복수의 제 2 도전성 라인과, 상기 제 1 도전성 라이들과 인터페이스를 이루는 복수의 제 3 도전성 라인이 상기 제 1 도전성 라인들이 형성되는 층의 상부층과 하부층에 각각 형성되는 제 2 라인 메쉬;를 포함함을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 2 및 제 3 도전성 라인들은 상기 제 1 도전성 라인들이 형성되는 층의 상부층과 하부층에 오버랩되게 각각 형성됨을 특징으로 하는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 제 1 도전성 라인들은 상기 비트라인 센스앰프 어레이에 데이터를 인터페이스하는 세그먼트 입출력 라인들에 대응되고, 상기 제 2 도전성 라인들은 상기 서브 워드라인 드라이버 어레이를 선택하는 신호를 전달하는 라인에 대응되며, 상기 제 3 도전성 라인들은 상기 세그먼트 입출력 라인들과 인터페이스를 이루는 로컬 입출력 라인들에 대응됨을 특징으로 하는 반도체 장치.
  12. 제 9 항에 있어서,
    상기 제 1 도전성 라인들은 상기 비트라인 센스앰프 어레이 영역과 상기 서브 워드라인 드라이버 어레이 영역이 교차하는 서브 홀 영역에서 상기 제 2 및 제 3 도전성 라인들과 교차됨을 특징으로 하는 반도체 장치.
  13. 회로 블럭에 연결되며, 같은 신호를 인터페이스하는 복수의 제 1 도전성 라인이 형성되는 제 1 라인 메쉬를 레이아웃하는 단계; 및
    상기 제 1 도전성 라인들과 일대일 대응되어 인터페이스를 이루는 복수의 제 2 도전성 라인이 형성되는 제 2 라인 메쉬를 레이아웃하는 단계;를 포함하며,
    상기 제 1 및 제 2 도전성 라인들 중 최소한 한 그룹은 두층으로 분할 형성됨을 특징으로 하는 반도체 장치의 레이아웃 방법.
  14. 제 13 항에 있어서,
    상기 제 1 도전성 라인들은 동일층에 형성되고, 상기 제 2 도전성 라인들은 상기 제 1 도전성 라인들이 형성된 층의 상부층과 하부층에 동일한 수로 분할되어 형성됨을 특징으로 하는 반도체 장치의 레이아웃 방법.
  15. 제 14 항에 있어서,
    상기 제 2 도전성 라인들은 상기 제 1 도전성 라인들이 형성된 층의 상부층과 하부층에 오버랩되게 형성됨을 특징으로 하는 반도체 장치의 레이아웃 방법.
  16. 제 14 항에 있어서,
    상기 제 1 도전성 라인들은 두 회로 블럭 사이에 형성되어 상기 두 회로 블럭 간의 신호를 인터페이스함을 특징으로 하는 반도체 장치의 레이아웃 방법.
  17. 제 16 항에 있어서,
    상기 제 2 도전성 라인들은 상기 두 회로 블럭 사이에서 상기 제 1 도전성 라인들과 직교하게 형성됨을 특징으로 하는 반도체 장치의 레이아웃 방법.
  18. 제 13 항에 있어서,
    상기 제 1 도전성 라인들은 두층으로 분할 형성되고, 상기 제 2 도전성 라인들은 상기 제 1 라인 메쉬의 사이층에 상기 제 1 도전성 라인들과 동일한 수로 형성됨을 특징으로 하는 반도체 장치의 레이아웃 방법.
  19. 제 18 항에 있어서,
    상기 제 1 도전성 라인들은 상기 두층에 오버랩되게 분할 형성됨을 특징으로 하는 반도체 장치의 레이아웃 방법.
  20. 제 18 항에 있어서,
    상기 제 1 도전성 라인들은 두 회로 블럭 사이에 형성되어 상기 두 회로 블럭 간을 인터페이스함을 특징으로 하는 반도체 장치의 레이아웃 방법.
  21. 제 20 항에 있어서,
    상기 제 2 도전성 라인들은 상기 두 회로 블럭 사이에서 상기 제 1 도전성 라인들과 직교하게 형성됨을 특징으로 하는 반도체 장치의 레이아웃 방법.
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KR20060023866A (ko) * 2004-09-10 2006-03-15 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 배치 방법

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