KR20090088262A - 반도체 메모리 장치의 배선 배치 방법 - Google Patents

반도체 메모리 장치의 배선 배치 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 배선 배치 방법에 관한 것으로, 더욱 상세하게는 글로벌 라인의 수를 증가시키는 반도체 메모리 장치의 배선 배치 방법에 관하여 개시한다. 개시된 본 발명은 제 1 레이어에 복수의 제 1 배선들이 배치되고, 제 1 레이어 보다 상부의 제 2 레이어에 제 1 배선들과 교차되는 방향으로 글로벌 라우팅에 이용되는 제 2 배선들이 배치되며, 제 2 레이어에 제 2 배선들과 나란한 방향으로 배치되고, 제 1 배선들과 교차되는 위치에 배치되는 둘 이상의 콘택 영역에 의해 분할되는 하나 이상의 제 3 배선이 배치되고, 제 2 레이어 보다 상부의 제 3 레이어에 제 2 배선들과 제 3 배선 중 어느 하나와 중첩되는 제 1 서브 배선과 제 1 배선들과 교차되는 제 2 서브 배선이 제 1 배선들과 나란히 중첩되는 제 3 서브 배선에 의하여 연결되며, 제 3 서브 배선이 콘택 영역을 통해 제 1 배선과 전기적으로 접속을 이루는 제 4 배선들이 배치됨을 특징으로 한다.

Description

반도체 메모리 장치의 배선 배치 방법{Method for line layout of semiconductor memoary device}
본 발명은 반도체 메모리 장치의 레이아웃 방법에 관한 것으로, 더욱 상세하게는 글로벌 라인의 수를 증가시키기 위한 반도체 메모리 장치의 배선 배치 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치가 고집적화되면서 메모리 셀의 개수는 많아지고 메모리 셀의 크기는 작아지고 있다. 이에 따라 메모리 셀과 연결되는 워드라인 및 비트라인들의 길이 및 개수는 증가하고 있다. 이와 같은 워드라인 및 비트라인들의 길이 및 개수 증가는 워드라인 및 비트라인 캐패시턴스의 증가로 이어져 반도체 메모리 장치의 고속화 및 저전력화의 한계를 가져오게 되었다.
이에 따라, 종래와 같은 워드라인 및 비트라인 구조로는 고속화 및 저전력화에 한계가 있다는 인식과 함께 회로의 배치와 배선의 레이아웃에 계층화의 개념을 도입하게 되었다.
통상적인 계층(Hierarchical) 구조를 갖는 반도체 메모리 장치는 비트라인과 로컬 데이터 라인 및 글로벌 데이터 라인 등이 서로 다른 배선 층에 배치되는 구조 로 되어 있다.
한편, 로컬 데이터 라인과 같이 소정 뱅크 내에서 달리는 짧은 라인을 로컬 라인(Local Line)이라 하고, 글로벌 데이터 라인과 같이 다수의 뱅크가 공유하며 다수 뱅크 사이를 달리는 긴 라인을 글로벌(Global Line)이라고 정의하면, 종래의 반도체 메모리 장치는 도 1과 같이 글로벌 라인을 배치한다.
도 1을 참조하면, 종래 기술에 따른 반도체 메모리 장치는 인접하는 뱅크(미도시)에서 공유되는 복수의 제 1 글로벌 라인(M1_1 내지 M1_6)이 컬럼 방향(도면에서 수직 방향)으로 제 1 레이어에 배치되고, 제 1 글로벌 라인(M1_1 내지 M1_6)과 일대 일로 대응되며 비아 콘택(C1 내지 C6)을 통해 전기적으로 연결되는 복수의 제 3 글로벌 라인(M3_1 내지 M3_6)이 로우 방향(도면에서 수평 방향)으로 제 3 레이어에 배치된다. 즉, 제 1 클로벌 라인(M1_1 내지 M1_6)은 제 1 레이어에 배치되는 제 1 메탈라인(M1)으로 구현되고, 제 3 글로벌 라인(M3_1 내지 M3_6)은 제 3 레이어에 배치되는 제 3 메탈라인(M3)으로 구현된다.
한편, 비아 콘택(C1 내지 C6)은 제 1 및 제 3 레이어 사이에 위치하는 제 2 레이어에 배치되고 각 비아 콘택(C1 내지 C6)에 일대 일로 대응되는 제 2 메탈라인(미도시)을 경유하여 제 1 글로벌 라인(M1_1 내지 M1_6)과 제 3 글로벌 라인(M3_1 내지 M3_6)을 전기적으로 연결한다.
이처럼, 각 비아 콘택(C1 내지 C6)에 대응되는 제 2 메탈라인(미도시)은 콘택에 의해 분리되므로 로컬 라인(M2_L_1 내지 M2_L_6)으로 사용된다.
그 결과, 반도체 메모리 장치가 고집적화되면서 그 수요가 더욱 증가하고 있 는 제 2 글로벌 라인(M2_G_1 내지 M2_G_1)의 수를 늘리기 어려운 문제점이 있다.
본 발명은 제 2 메탈라인으로 구현되는 제 2 글로벌 라인 수를 증가시키기 위해 제 1 및 제 3 글로벌 라인을 전기적으로 연결하는 복수의 비아 콘택이 일렬을 이루도록 상기 제 3 글로벌 라인을 배치시키는 반도체 메모리 장치의 배선 배치 방법을 제시한다.
본 발명의 반도체 메모리 장치의 배선 배치 방법은 제 1 레이어에 복수의 제 1 배선들이 배치되고, 상기 제 1 레이어 보다 상부의 제 2 레이어에 상기 제 1 배선들과 교차되는 방향으로 글로벌 라우팅에 이용되는 제 2 배선들이 배치되며, 상기 제 2 레이어에 상기 제 2 배선들과 나란한 방향으로 배치되고, 상기 제 1 배선들과 교차되는 위치에 배치되는 둘 이상의 콘택 영역에 의해 분할되는 제 3 배선들이 배치되고, 상기 제 2 레이어 보다 상부의 제 3 레이어에 상기 제 2 배선들과 상기 제 3 배선들 중 어느 하나와 중첩되는 제 1 서브 배선과 상기 제 1 배선들과 교차되는 제 2 서브 배선이 상기 제 1 배선들과 나란히 중첩되는 제 3 서브 배선에 의하여 연결되며, 상기 제 3 서브 배선이 상기 콘택 영역을 통해 상기 제 1 배선과 전기적으로 접속을 이루는 제 4 배선들이 배치된다.
여기서, 상기 제 1 및 제 2 서브 배선의 이격 거리는 상기 제 3 배선에 배치된 상기 콘택 영역의 수에 대응함이 바람직하다.
본 발명은 각각의 제 1 글로벌 라인과 제 3 글로벌 라인을 전기적으로 연결하는 비아 콘택이 두 개 이상이 일렬로 배치되도록 제 3 글로벌 라인을 배치하는 반도체 메모리 장치의 배선 배치 방법을 제공함으로써 비아 콘택에 의한 제 2 메탈라인의 제약을 감소시켜 제 2 글로벌 라인의 수를 증가시키는 효과가 있다.
본 발명은 제 1 레이어에 다수의 제 1 글로벌 라인들을 배치하고, 제 2 레이어에 상기 제 1 글로벌 라인들과 교차되는 위치에 배치되는 둘 이상의 콘택 영역에 의해 분할되는 제 2 로컬 라인들을 배치하고, 제 3 레이어에 상기 콘택 영역을 경유하여 상기 제 1 글로벌 라인과 전기적으로 연결되도록 제 3 글로벌 라인들을 분절시켜 배치함으로써 제 2 레이어에 배치되는 제 2 글로벌 라인 수를 증가시키는 반도체 메모리 장치의 배선 배치 방법을 개시한다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치는 제 1 레이어에 인접하는 뱅크(미도시)에서 공유되는 복수의 제 1 글로벌 라인(M1_1 내지 M1_6)이 컬럼 방향(도면에서 수직 방향)으로 배치된다.
그리고, 상기 제 1 레이어 보다 상부의 제 2 레이어에 글로벌 라이팅에 이용되는 제 2 글로벌 라인(M2_G_1 내지 M2_G_8)이 제 1 글로벌 라인(M1_1, M1_6)과 교차되며 로우 방향(도면에서 수평 방향)으로 배치된다.
또한, 상기 제 2 레이어에는 로컬 라인들(M2_L_1 내지 M2_L_3)이 제 2 글로벌 라인(M2_G_1 내지 M2_G_8)과 나란한 방향으로 배치되며 제 1 글로벌 라인(M1_1 내지 M1_6)과 교차되는 위치에 배치되는 두 개의 콘택 영역(C1, C2)(C3, C4)(C5, C6)에 의해 분할된다.
그리고, 상기 제 2 레이어 보다 상부의 제 3 레이어에 복수의 제 3 글로벌 라인(M3_1 내지 M3_6)이 콘택 영역(C1 내지 C6)을 경유하여 제 1 글로벌 라인(M1_1 내지 M1_6)과 전기적으로 연결되도록 제 1 및 제 3 서브 라인(S_1 내지 S_3)으로 분절되어 배치된다.
구체적으로, 제 3 글로벌 라인(M3_1 내지 M3_6) 각각은 제 1 서브 라인(S_1)이 제 2 글로벌 라인(M2_G_1 내지 M2_G_8 중 어느 하나)과 로컬 라인들(M2_L_1 내지 M2_L_3 중 어느 하나) 중 어느 하나와 중첩되게 배치되고, 제 2 서브 라인(S_2)이 제 1 서브 라인(S_1)과 수평으로 이격되며 제 1 글로벌 라인(M1_1 내지 M1_6)과 교차되게 배치되고, 제 3 서브 라인(S_3)이 제 1 글로벌 라인(M1_1 내지 M1_6 중 어느 하나)과 나란히 중첩되며 제 1 및 제 2 서브 라인(S_1, S_2)이 연결되도록 배치된다.
여기서, 제 3 서브 라인(S_3)은 콘택 영역(C1 내지 C6 중 어느 하나)와 중첩되는 위치에 배치됨이 바람직하며, 제 3 서브 라인(S_3)의 양 끝단에 제 1 및 제 2 서브 라인(S_1, S_2)이 연결됨이 바람직하다.
이와 같이, 본 발명의 반도체 메모리 장치는 제 1 글로벌 라인(M1_1 내지 M1_6)과 교차되는 위치에 두 개의 콘택 영역(C1, C2)(C3, C4)(C5, C6)이 배치되게 로컬 라인들(M2_L_1 내지 M2_L_3)을 배치하고, 각 콘택 영역(C1 내지 C6)을 경유하여 제 1 글로벌 라인(M1_1 내지 M1_6)과 전기적으로 연결되도록 각 제 3 글로벌 라 인(M3_1 내지 M3_6)을 제 1 및 제 3 서브 라인(S_1 내지 S_3)으로 분절시켜 배치한다.
그 결과, 제 2 레이어에서 콘택 영역에 의해 분리되어 로컬 라인이 되는 수가 종래에 비해 크게 감소하며 그에 대응하여 제 2 글로벌 라인을 증가시킬 수 있는 면적을 확보하는 효과가 있다.
도 3 내지 도 4는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 다른 레이아웃 예시도로써, 배치 방법은 도 2와 유사하다.
다만, 도 3은 제 2 레이어에 배치되는 로컬 라인들(M2_L_1, M2_L_2)이 제 1 글로벌 라인(M1_1 내지 M1_6)과 교차되는 위치에 배치되는 세 개의 콘택 영역(C1, C2, C3),(C4, C5, C6)에 의해 분할되고, 도 4는 제 2 레이어에 배치되는 로컬 라인(M2_L_1)이 제 1 글로벌 라인(M1_1 내지 M1_6)과 교차되는 위치에 배치되는 여섯 개의 콘택 영역(C1, C2, C3, C4, C5, C6)에 의해 분할된다.
그리고, 제 3 레이어에 배치되는 각 제 3 글로벌 라인(M3_1 내지 M3_6)은 제 1 및 제 2 서브 라인(S1, S2)의 수평 이격 거리가 증가하고 이에 대응하여 제 3 서브 라인(S3)의 길이가 증가한다.
다시 말해, 제 1 및 제 2 서브 라인(S1, S2)의 수평 이격 거리는 도 2는 한 라인 피치(pitch)이며, 도 3은 두 라인 피치이고, 도 4는 다섯 라인 피치만큼 이격되고, 제 3 서브 라인(S3)의 길이는 그에 대응하여 증가한다. 즉, 제 1 및 제 2 서브 라인(S1, S2)의 이격 거리는 로컬 라인들이 포함하는 콘택 영역의 수에 대응됨을 알 수 있다.
도 3 내지 도 4와 같이, 로컬 라인에 포함되는 콘택 영역의 수를 증가시킴으로써, 제 2 레이어에서 콘택 영역에 의해 분리되어 로컬 라인이 되는 수가 더욱 감소하게 되므로 제 2 글로벌 라인을 증가시킬 수 있는 더 큰 면적을 확보하는 효과가 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 배선 레이아웃도.
도 2 내지 도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 배선 레이아웃도.

Claims (2)

  1. 제 1 레이어에 복수의 제 1 배선들이 배치되고,
    상기 제 1 레이어 보다 상부의 제 2 레이어에 상기 제 1 배선들과 교차되는 방향으로 글로벌 라우팅에 이용되는 제 2 배선들이 배치되며,
    상기 제 2 레이어에 상기 제 2 배선들과 나란한 방향으로 배치되고, 상기 제 1 배선들과 교차되는 위치에 배치되는 둘 이상의 콘택 영역에 의해 분할되는 하나 이상의 제 3 배선이 배치되고,
    상기 제 2 레이어 보다 상부의 제 3 레이어에 상기 제 2 배선들과 상기 제 3 배선 중 어느 하나와 중첩되는 제 1 서브 배선과 상기 제 1 배선들과 교차되는 제 2 서브 배선이 상기 제 1 배선들과 나란히 중첩되는 제 3 서브 배선에 의하여 연결되며, 상기 제 3 서브 배선이 상기 콘택 영역을 통해 상기 제 1 배선과 전기적으로 접속을 이루는 제 4 배선들이 배치되는 반도체 메모리 장치의 배선 배치 방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 서브 배선의 이격 거리는 상기 제 3 배선에 배치된 상기 콘택 영역의 수에 대응하는 반도체 메모리 장치의 배선 배치 방법.
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* Cited by examiner, † Cited by third party
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KR20160112102A (ko) * 2015-03-18 2016-09-28 에스케이하이닉스 주식회사 반도체 장치

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