JP3453235B2 - 半導体記憶装置 - Google Patents
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- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、半導体記憶装置のメモリアレイの構成および
レイアウト方法に関する。
し、特に、半導体記憶装置のメモリアレイの構成および
レイアウト方法に関する。
【０００２】
【従来の技術】従来の半導体記憶装置は、大容量化のた
めチップ面積が増加する傾向にあった。
めチップ面積が増加する傾向にあった。
【０００３】
【発明が解決しようとする課題】しかしながら、大容量
化によりチップ面積が増大し、信号配線の伸張により、
信号の伝播の遅延がアクセス時間の遅延となり電気特性
の劣化を引起こしたり、また、動作電流やスタンバイ電
流を増大させるという問題点があった。
化によりチップ面積が増大し、信号配線の伸張により、
信号の伝播の遅延がアクセス時間の遅延となり電気特性
の劣化を引起こしたり、また、動作電流やスタンバイ電
流を増大させるという問題点があった。
【０００４】動作電流を抑制するために、半導体記憶装
置に含まれているメモリブロックを分割し、各々を分割
動作させるのが一般的であるが、分割数を増やすとチッ
プ面積を増大させるので限界がある。一方、デバイスの
微細化に伴い、プロセス上の困難が深刻になっており、
プロセス不良によるメモリセルでのマイクロショートは
スタンバイ電流を増大させる一因となっているという問
題点があった。
置に含まれているメモリブロックを分割し、各々を分割
動作させるのが一般的であるが、分割数を増やすとチッ
プ面積を増大させるので限界がある。一方、デバイスの
微細化に伴い、プロセス上の困難が深刻になっており、
プロセス不良によるメモリセルでのマイクロショートは
スタンバイ電流を増大させる一因となっているという問
題点があった。
【０００５】本発明は、以上のような問題点を解決する
ためになされたもので、メモリアレイのレイアウト面積
を削減し、プロセスマージンを拡大することを目的とす
る。
ためになされたもので、メモリアレイのレイアウト面積
を削減し、プロセスマージンを拡大することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明の請求項１に係る
半導体記憶装置は、複数のワード線と、ワード線と交差
する第１のビット線対と、ワード線と交差する第２のビ
ット線対と、ワード線およびビット線対の交点に対して
設けられ、各々が対応するワード線およびビット線対に
接続される複数のメモリセルと、第１のビット線対に対
応して設けられる第１のローカル入出力線対と、第２の
ビット線対に対応して設けられる第２のローカル入出力
線対と、第１のビット線対と第１のローカル入出力線対
との間に接続され、コラム選択信号に応答してオンにな
る第１のコラム選択ゲートと、第２のビット線対と第２
のローカル入出力線対との間に接続され、コラム選択信
号に応答してオンになる第２のコラム選択ゲートと、第
１のローカル入出力線対と対応して設けられる第１のグ
ローバル入出力線対と、第２のローカル入出力線対と対
応して設けられる第２のグローバル入出力線対と、所定
の配線とを設け、第１のグローバル入出力線対の一方お
よび他方のグローバル入出力線は所定の配線の両側に所
定の配線に沿って配置され、第２のグローバル入出力線
対の一方および他方のグローバル入出力線は第１のグロ
ーバル入出力線対の両側に第１のグローバル入出力線対
に沿って配置され、第１のローカル入出力線対および第
１のグローバル入出力線対の間に接続され、第１の制御
信号に応答してオンになる第１のスイッチング手段と、
第２のローカル入出力線対および第２のグローバル入出
力線対の間に接続され、第２の制御信号に応答してオン
になる第２のスイッチング手段とをさらに設けたもので
ある。
半導体記憶装置は、複数のワード線と、ワード線と交差
する第１のビット線対と、ワード線と交差する第２のビ
ット線対と、ワード線およびビット線対の交点に対して
設けられ、各々が対応するワード線およびビット線対に
接続される複数のメモリセルと、第１のビット線対に対
応して設けられる第１のローカル入出力線対と、第２の
ビット線対に対応して設けられる第２のローカル入出力
線対と、第１のビット線対と第１のローカル入出力線対
との間に接続され、コラム選択信号に応答してオンにな
る第１のコラム選択ゲートと、第２のビット線対と第２
のローカル入出力線対との間に接続され、コラム選択信
号に応答してオンになる第２のコラム選択ゲートと、第
１のローカル入出力線対と対応して設けられる第１のグ
ローバル入出力線対と、第２のローカル入出力線対と対
応して設けられる第２のグローバル入出力線対と、所定
の配線とを設け、第１のグローバル入出力線対の一方お
よび他方のグローバル入出力線は所定の配線の両側に所
定の配線に沿って配置され、第２のグローバル入出力線
対の一方および他方のグローバル入出力線は第１のグロ
ーバル入出力線対の両側に第１のグローバル入出力線対
に沿って配置され、第１のローカル入出力線対および第
１のグローバル入出力線対の間に接続され、第１の制御
信号に応答してオンになる第１のスイッチング手段と、
第２のローカル入出力線対および第２のグローバル入出
力線対の間に接続され、第２の制御信号に応答してオン
になる第２のスイッチング手段とをさらに設けたもので
ある。
【０００７】本発明の請求項２に係る半導体記憶装置
は、列方向に配置された４つのブロックと、４つのブロ
ックの中央を縦断する複数のワード線と、４つのブロッ
クと交互に配置され、複数のワード線をシャントするた
めの４つのシャント領域とを設け、ブロックの各々にお
いて、ワード線に接続された複数のメモリセルを含む第
１のメモリセル群と、ワード線に交差し、第１のメモリ
セル群の複数のメモリセルに接続される第１のビット線
対と、ワード線に接続された複数のメモリセルを含む第
２のメモリセル群と、ワード線と交差し、第２のメモリ
セル群の複数のメモリセルに接続される第２のビット線
対と、ワード線に接続された複数のメモリセルを含む第
３のメモリセル群と、ワード線と交差し、第３のメモリ
セル群の複数のメモリセルに接続される第３のビット線
対と、ワード線に接続された複数のメモリセルを含む第
４のメモリセル群と、ワード線と交差し、第４のメモリ
セル群の複数のメモリセルに接続される第４のビット線
対と、第１のビット線対が延びる方向であって第１およ
び第２のメモリセル群の一方側に配置され、第１のビッ
ト線対に接続される第１のセンスアンプと、第２のビッ
ト線対が延びる方向であって第１および第２のメモリセ
ル群の他方側に配置され、第１のビット線対に接続され
る第２のセンスアンプと、第３のビット線対が延びる方
向であって第３および第４のメモリセル群の一方側に配
置され、第３のビット線対に接続される第３のセンスア
ンプと、第４のビット線対が延びる方向であって第３お
よび第４のメモリセル群の他方側に配置され、第４のビ
ット線対に接続される第４のセンスアンプとを設け、半
導体記憶装置において、さらに、第１のビット線対に対
応して設けられる第１のローカル入出力線対と、第２の
ビット線対に対応して設けられる第２のローカル入出力
線対と、第３のビット線対に対応して設けられる第３の
ローカル入出力線対と、第４のビット線対に対応して設
けられる第４のローカル入出力線対とを設け、ブロック
の各々において、さらに、第１のビット線対と第１のロ
ーカル入出力線対との間に接続され、コラム選択信号に
応答してオンになる第１のコラム選択ゲートと、第２の
ビット線対と第２のローカル入出力線対との間に接続さ
れ、コラム選択信号に応答してオンになる第２のコラム
選択ゲートと、第３のビット線対と第３のローカル入出
力線対との間に接続され、コラム選択信号に応答してオ
ンになる第３のコラム選択ゲートと、第４のビット線対
と第４のローカル入出力線対との間に接続され、コラム
選択信号に応答してオンになる第４のコラム選択ゲート
と、第１および第３のセンスアンプを駆動するための第
１のセンスアンプ駆動線対と、第２および第４のセンス
アンプを駆動するための第２のセンスアンプ駆動線対
と、第１のローカル入出力線対に対応して設けられた第
１のグローバル入出力線対と、第２のローカル入出力線
対に対応して設けられた第２のグローバル入出力線対
と、第３のローカル入出力線対に対応して設けられた第
３のグローバル入出力線対と、第４のローカル入出力線
対に対応して設けられた第４のグローバル入出力線対
と、第１の制御信号に応答して第１のローカル入出力線
対の電圧をイコライズし、記第３のローカル入出力線対
の電圧をイコライズする第１のイコライズ手段と、第２
の制御信号に応答して第２のローカル入出力線対の電圧
をイコライズし、第４のローカル入出力線対の電圧をイ
コライズする第２のイコライズ手段と、第３の制御信号
に応答して第１のローカル入出力線対の電圧をイコライ
ズし、第３のローカル入出力線対の電圧をイコライズす
る第３のイコライズ手段と、第４の制御信号に応答して
第２のローカル入出力線対の電圧をイコライズし、第４
のローカル入出力線対の電圧をイコライズする第４のイ
コライズ手段と、第１のローカル入出力線対と第１のグ
ローバル入出力線対との間に接続され、第５の制御信号
に応答してオンになる第１のスイッチング手段と、第２
のローカル入出力線対と第２のグローバル入出力線対と
の間に接続され、第６の制御信号に応答してオンになる
第２のスイッチング手段と、第３のローカル入出力線対
と第３のグローバル入出力線対との間に接続され、第７
の制御信号に応答してオンになる第３のスイッチング手
段と、第４のローカル入出力線対と第４のグローバル入
出力線対との間に接続され、第８の制御信号に応答して
オンになる第４のスイッチング手段とを設け、４つのブ
ロックと４つのシャント領域は複数のワード線が延びる
方向に交互に１列に配置され、第１ないし第４のグロー
バル入出力線対の各々は各ブロック間の対応する第１な
いし第４の各シャント領域を横断して配置され、各シャ
ント領域の第１および第３のローカル入出力線対が延び
る側に第１および第３のスイッチング手段と第１および
第３のイコライズ手段とがそれぞれ配置され、各シャン
ト領域の第２および第４のローカル入出力線対が延びる
側に第１および第３のスイッチング手段が配置された反
対側に第２および第４のイコライズ手段が配置され、第
１および第３のイコライズ手段が配置された反対側に第
２および第４のスイッチング手段が配置されたものであ
る。
は、列方向に配置された４つのブロックと、４つのブロ
ックの中央を縦断する複数のワード線と、４つのブロッ
クと交互に配置され、複数のワード線をシャントするた
めの４つのシャント領域とを設け、ブロックの各々にお
いて、ワード線に接続された複数のメモリセルを含む第
１のメモリセル群と、ワード線に交差し、第１のメモリ
セル群の複数のメモリセルに接続される第１のビット線
対と、ワード線に接続された複数のメモリセルを含む第
２のメモリセル群と、ワード線と交差し、第２のメモリ
セル群の複数のメモリセルに接続される第２のビット線
対と、ワード線に接続された複数のメモリセルを含む第
３のメモリセル群と、ワード線と交差し、第３のメモリ
セル群の複数のメモリセルに接続される第３のビット線
対と、ワード線に接続された複数のメモリセルを含む第
４のメモリセル群と、ワード線と交差し、第４のメモリ
セル群の複数のメモリセルに接続される第４のビット線
対と、第１のビット線対が延びる方向であって第１およ
び第２のメモリセル群の一方側に配置され、第１のビッ
ト線対に接続される第１のセンスアンプと、第２のビッ
ト線対が延びる方向であって第１および第２のメモリセ
ル群の他方側に配置され、第１のビット線対に接続され
る第２のセンスアンプと、第３のビット線対が延びる方
向であって第３および第４のメモリセル群の一方側に配
置され、第３のビット線対に接続される第３のセンスア
ンプと、第４のビット線対が延びる方向であって第３お
よび第４のメモリセル群の他方側に配置され、第４のビ
ット線対に接続される第４のセンスアンプとを設け、半
導体記憶装置において、さらに、第１のビット線対に対
応して設けられる第１のローカル入出力線対と、第２の
ビット線対に対応して設けられる第２のローカル入出力
線対と、第３のビット線対に対応して設けられる第３の
ローカル入出力線対と、第４のビット線対に対応して設
けられる第４のローカル入出力線対とを設け、ブロック
の各々において、さらに、第１のビット線対と第１のロ
ーカル入出力線対との間に接続され、コラム選択信号に
応答してオンになる第１のコラム選択ゲートと、第２の
ビット線対と第２のローカル入出力線対との間に接続さ
れ、コラム選択信号に応答してオンになる第２のコラム
選択ゲートと、第３のビット線対と第３のローカル入出
力線対との間に接続され、コラム選択信号に応答してオ
ンになる第３のコラム選択ゲートと、第４のビット線対
と第４のローカル入出力線対との間に接続され、コラム
選択信号に応答してオンになる第４のコラム選択ゲート
と、第１および第３のセンスアンプを駆動するための第
１のセンスアンプ駆動線対と、第２および第４のセンス
アンプを駆動するための第２のセンスアンプ駆動線対
と、第１のローカル入出力線対に対応して設けられた第
１のグローバル入出力線対と、第２のローカル入出力線
対に対応して設けられた第２のグローバル入出力線対
と、第３のローカル入出力線対に対応して設けられた第
３のグローバル入出力線対と、第４のローカル入出力線
対に対応して設けられた第４のグローバル入出力線対
と、第１の制御信号に応答して第１のローカル入出力線
対の電圧をイコライズし、記第３のローカル入出力線対
の電圧をイコライズする第１のイコライズ手段と、第２
の制御信号に応答して第２のローカル入出力線対の電圧
をイコライズし、第４のローカル入出力線対の電圧をイ
コライズする第２のイコライズ手段と、第３の制御信号
に応答して第１のローカル入出力線対の電圧をイコライ
ズし、第３のローカル入出力線対の電圧をイコライズす
る第３のイコライズ手段と、第４の制御信号に応答して
第２のローカル入出力線対の電圧をイコライズし、第４
のローカル入出力線対の電圧をイコライズする第４のイ
コライズ手段と、第１のローカル入出力線対と第１のグ
ローバル入出力線対との間に接続され、第５の制御信号
に応答してオンになる第１のスイッチング手段と、第２
のローカル入出力線対と第２のグローバル入出力線対と
の間に接続され、第６の制御信号に応答してオンになる
第２のスイッチング手段と、第３のローカル入出力線対
と第３のグローバル入出力線対との間に接続され、第７
の制御信号に応答してオンになる第３のスイッチング手
段と、第４のローカル入出力線対と第４のグローバル入
出力線対との間に接続され、第８の制御信号に応答して
オンになる第４のスイッチング手段とを設け、４つのブ
ロックと４つのシャント領域は複数のワード線が延びる
方向に交互に１列に配置され、第１ないし第４のグロー
バル入出力線対の各々は各ブロック間の対応する第１な
いし第４の各シャント領域を横断して配置され、各シャ
ント領域の第１および第３のローカル入出力線対が延び
る側に第１および第３のスイッチング手段と第１および
第３のイコライズ手段とがそれぞれ配置され、各シャン
ト領域の第２および第４のローカル入出力線対が延びる
側に第１および第３のスイッチング手段が配置された反
対側に第２および第４のイコライズ手段が配置され、第
１および第３のイコライズ手段が配置された反対側に第
２および第４のスイッチング手段が配置されたものであ
る。
【０００８】本発明の請求項３に係る半導体記憶装置
は、請求項２の半導体記憶装置において、第１のイコラ
イズ手段は、さらに、第１のセンスアンプ駆動線対の電
圧をイコライズし、第２のイコライズ手段は、さらに、
第２のセンスアンプ駆動線対の電圧をイコライズする。
は、請求項２の半導体記憶装置において、第１のイコラ
イズ手段は、さらに、第１のセンスアンプ駆動線対の電
圧をイコライズし、第２のイコライズ手段は、さらに、
第２のセンスアンプ駆動線対の電圧をイコライズする。
【０００９】本発明の請求項４に係る半導体記憶装置
は、請求項２または３の半導体記憶装置において、第１
のイコライズ手段は、第３のイコライズ手段と異なるタ
イミングで電圧をイコライズし、第２のイコライズ手段
は、第４のイコライズ手段と異なるタイミングで電圧を
イコライズする。
は、請求項２または３の半導体記憶装置において、第１
のイコライズ手段は、第３のイコライズ手段と異なるタ
イミングで電圧をイコライズし、第２のイコライズ手段
は、第４のイコライズ手段と異なるタイミングで電圧を
イコライズする。
【００１０】本発明の請求項５に係る半導体記憶装置
は、請求項２から４のいずれかの半導体記憶装置におい
て、第３のイコライズ手段は、メモリセルの書込終了後
に第１および第３のローカル入出力線対の電圧をそれぞ
れイコライズし、第４のイコライズ手段は、メモリセル
の書込終了後に第２から第４のローカル入出力線対の電
圧をそれぞれイコライズする。本発明の請求項６の半導
体記憶装置は、複数の第１のブロックを設け、第１のブ
ロックの各々において、列方向に配置された４つの第２
のブロックと、４つの第２のブロックの中央を縦断する
複数のワード線と、４つの第２のブロックと交互に配置
され、複数のワード線をシャントするための４つのシャ
ント領域とを設け、第２のブロックの各々において、ワ
ード線に接続された複数のメモリセルを含む第１のメモ
リセル群と、ワード線に交差し、第１のメモリセル群の
複数のメモリセルに接続される第１のビット線対と、ワ
ード線に接続された複数のメモリセルを含む第２のメモ
リセル群と、ワード線と交差し、第２のメモリセル群の
複数のメモリセルに接続される第２のビット線対と、ワ
ード線に接続された複数のメモリセルを含む第３のメモ
リセル群と、ワード線と交差し、第３のメモリセル群の
複数のメモリセルに接続される第３のビット線対と、ワ
ード線に接続された複数のメモリセルを含む第４のメモ
リセル群と、ワード線と交差し、第４のメモリセル群の
複数のメモリセルに接続される第４のビット線対と、第
１のビット線対が延びる方向であって第１および第２の
メモリセル群の一方側に配置され、第１のビット線対に
接続される第１のセンスアンプと、第２のビット線対が
延びる方向であって第１および第２のメモリセル群の他
方側に配置され、第２のビット線対に接続される第２の
センスアンプと、第３のビット線対が延びる方向であっ
て第３および第４のメモリセル群の一方側に配置され、
第３のビット線対に接続される第３のセンスアンプと、
第４のビット線対が延びる方向であって第３および第４
のメモリセル群の他方側に配置され、第４のビット線対
に接続される第４のセンスアンプとを設け、半導体記憶
装置において、さらに、第１のビット線対に対応して設
けられる第１のローカル入出力線対と、第２のビット線
対に対応して設けられる第２のローカル入出力線対と、
第３のビット線対に対応して設けられる第３のローカル
入出力線対と、第４のビット線対に対応して設けられる
第４のローカル入出力線対とを設け、第１から第４のロ
ーカル入出力線は、第１のブロックのワード線方向に配
置され、第２のブロックの各々において、さらに、第１
のビット線対と第１のローカル入出力線対との間に接続
され、コラム選択信号に応答してオンになる第１のコラ
ム選択ゲートと、第２のビット線対と第２のローカル入
出力線対との間に接続され、コラム選択信号に応答して
オンになる第２のコラム選択ゲートと、第３のビット線
対と第３のローカル入出力線対との間に接続され、コラ
ム選択信号に応答してオンになる第３のコラム選択ゲー
トと、第４のビット線対と第４のローカル入出力線対と
の間に接続され、コラム選択信号に応答してオンになる
第４のコラム選択ゲートと、第１および第３のセンスア
ンプを駆動するための第１のセンスアンプ駆動線対と、
第２および第４のセンスアンプを駆動するための第２の
センスアンプ駆動線対と、第１のローカル入出力線対に
対応して設けられた第１のグローバル入出力線対と、第
２のローカル入出力線対に対応して設けられた第２のグ
ローバル入出力線対と、第３のローカル入出力線対に対
応して設けられた第３のグローバル入出力線対と、第４
のローカル入出力線対に対応して設けられた第４のグロ
ーバル入出力線対と、第１の制御信号に応答して第１の
ローカル入出力線対の電圧をイコライズし、第３のロー
カル入出力線対の電圧をイコライズする第１のイコライ
ズ手段と、第２の制御信号に応答して第２のローカル入
出力線対の電圧をイコライズし、第４のローカル入出力
線対の電圧をイコライズする第２のイコライズ手段と、
第３の制御信号に応答して第１のローカル入出力線対の
電圧をイコライズし、第３のローカル入出力線対の電圧
をイコライズする第３のイコライズ手段と、第４の制御
信号に応答して第２のローカル入出力線対の電圧をイコ
ライズし、第４のローカル入出力線対の電圧をイコライ
ズする第４のイコライズ手段と、第１のローカル入出力
線対と第１のグローバル入出力線対との間に接続され、
第５の制御信号に応答してオンになる第１のスイッチン
グ手段と、第２のローカル入出力線対と第２のグローバ
ル入出力線対との間に接続され、第６の制御信号に応答
してオンになる第２のスイッチング手段と、第３のロー
カル入出力線対と第３のグローバル入出力線対との間に
接続され、第７の制御信号に応答してオンになる第３の
スイッチング手段と、第４のローカル入出力線対と第４
のグローバル入出力線対との間に接続され、第８の制御
信号に応答してオンになる第４のスイッチング手段とを
設け、４つのブロックと４つのシャント領域は複数のワ
ード線が延びる方向に交互に１列に配置され、第１から
第４のグローバル入出力線対の各々は、各ブロック間の
対応する第１から第４の各シャント領域を横断して配置
され、各シャント領域の第１および第３のローカル入出
力線対が延びる側に第１および第３のスイッチング手段
と第１および第３のイコライズ手段とがそれぞれ配置さ
れ、各シャント領域の第２および第４のローカル入出力
線対が延びる側に第１および第３のスイッチング手段が
配置された反対側に第２および第４のイコライズ手段が
配置され、第１および第３のイコライズ手段が配置され
た反対側に第２および第４のスイッチング手段が配置さ
れる。
は、請求項２から４のいずれかの半導体記憶装置におい
て、第３のイコライズ手段は、メモリセルの書込終了後
に第１および第３のローカル入出力線対の電圧をそれぞ
れイコライズし、第４のイコライズ手段は、メモリセル
の書込終了後に第２から第４のローカル入出力線対の電
圧をそれぞれイコライズする。本発明の請求項６の半導
体記憶装置は、複数の第１のブロックを設け、第１のブ
ロックの各々において、列方向に配置された４つの第２
のブロックと、４つの第２のブロックの中央を縦断する
複数のワード線と、４つの第２のブロックと交互に配置
され、複数のワード線をシャントするための４つのシャ
ント領域とを設け、第２のブロックの各々において、ワ
ード線に接続された複数のメモリセルを含む第１のメモ
リセル群と、ワード線に交差し、第１のメモリセル群の
複数のメモリセルに接続される第１のビット線対と、ワ
ード線に接続された複数のメモリセルを含む第２のメモ
リセル群と、ワード線と交差し、第２のメモリセル群の
複数のメモリセルに接続される第２のビット線対と、ワ
ード線に接続された複数のメモリセルを含む第３のメモ
リセル群と、ワード線と交差し、第３のメモリセル群の
複数のメモリセルに接続される第３のビット線対と、ワ
ード線に接続された複数のメモリセルを含む第４のメモ
リセル群と、ワード線と交差し、第４のメモリセル群の
複数のメモリセルに接続される第４のビット線対と、第
１のビット線対が延びる方向であって第１および第２の
メモリセル群の一方側に配置され、第１のビット線対に
接続される第１のセンスアンプと、第２のビット線対が
延びる方向であって第１および第２のメモリセル群の他
方側に配置され、第２のビット線対に接続される第２の
センスアンプと、第３のビット線対が延びる方向であっ
て第３および第４のメモリセル群の一方側に配置され、
第３のビット線対に接続される第３のセンスアンプと、
第４のビット線対が延びる方向であって第３および第４
のメモリセル群の他方側に配置され、第４のビット線対
に接続される第４のセンスアンプとを設け、半導体記憶
装置において、さらに、第１のビット線対に対応して設
けられる第１のローカル入出力線対と、第２のビット線
対に対応して設けられる第２のローカル入出力線対と、
第３のビット線対に対応して設けられる第３のローカル
入出力線対と、第４のビット線対に対応して設けられる
第４のローカル入出力線対とを設け、第１から第４のロ
ーカル入出力線は、第１のブロックのワード線方向に配
置され、第２のブロックの各々において、さらに、第１
のビット線対と第１のローカル入出力線対との間に接続
され、コラム選択信号に応答してオンになる第１のコラ
ム選択ゲートと、第２のビット線対と第２のローカル入
出力線対との間に接続され、コラム選択信号に応答して
オンになる第２のコラム選択ゲートと、第３のビット線
対と第３のローカル入出力線対との間に接続され、コラ
ム選択信号に応答してオンになる第３のコラム選択ゲー
トと、第４のビット線対と第４のローカル入出力線対と
の間に接続され、コラム選択信号に応答してオンになる
第４のコラム選択ゲートと、第１および第３のセンスア
ンプを駆動するための第１のセンスアンプ駆動線対と、
第２および第４のセンスアンプを駆動するための第２の
センスアンプ駆動線対と、第１のローカル入出力線対に
対応して設けられた第１のグローバル入出力線対と、第
２のローカル入出力線対に対応して設けられた第２のグ
ローバル入出力線対と、第３のローカル入出力線対に対
応して設けられた第３のグローバル入出力線対と、第４
のローカル入出力線対に対応して設けられた第４のグロ
ーバル入出力線対と、第１の制御信号に応答して第１の
ローカル入出力線対の電圧をイコライズし、第３のロー
カル入出力線対の電圧をイコライズする第１のイコライ
ズ手段と、第２の制御信号に応答して第２のローカル入
出力線対の電圧をイコライズし、第４のローカル入出力
線対の電圧をイコライズする第２のイコライズ手段と、
第３の制御信号に応答して第１のローカル入出力線対の
電圧をイコライズし、第３のローカル入出力線対の電圧
をイコライズする第３のイコライズ手段と、第４の制御
信号に応答して第２のローカル入出力線対の電圧をイコ
ライズし、第４のローカル入出力線対の電圧をイコライ
ズする第４のイコライズ手段と、第１のローカル入出力
線対と第１のグローバル入出力線対との間に接続され、
第５の制御信号に応答してオンになる第１のスイッチン
グ手段と、第２のローカル入出力線対と第２のグローバ
ル入出力線対との間に接続され、第６の制御信号に応答
してオンになる第２のスイッチング手段と、第３のロー
カル入出力線対と第３のグローバル入出力線対との間に
接続され、第７の制御信号に応答してオンになる第３の
スイッチング手段と、第４のローカル入出力線対と第４
のグローバル入出力線対との間に接続され、第８の制御
信号に応答してオンになる第４のスイッチング手段とを
設け、４つのブロックと４つのシャント領域は複数のワ
ード線が延びる方向に交互に１列に配置され、第１から
第４のグローバル入出力線対の各々は、各ブロック間の
対応する第１から第４の各シャント領域を横断して配置
され、各シャント領域の第１および第３のローカル入出
力線対が延びる側に第１および第３のスイッチング手段
と第１および第３のイコライズ手段とがそれぞれ配置さ
れ、各シャント領域の第２および第４のローカル入出力
線対が延びる側に第１および第３のスイッチング手段が
配置された反対側に第２および第４のイコライズ手段が
配置され、第１および第３のイコライズ手段が配置され
た反対側に第２および第４のスイッチング手段が配置さ
れる。
【００１１】本発明の請求項７に係る半導体記憶装置
は、複数の第１のブロックを設け、第１のブロックの各
々において、列方向に配置された４つの第２のブロック
と、４つの第２のブロックの中央を縦断する複数のワー
ド線と、４つの第２のブロックと交互に配置され、複数
のワード線をシャントするための４つのシャント領域と
を設け、第２のブロックの各々において、ワード線に接
続された複数のメモリセルを含む第１のメモリセル群
と、ワード線に交差し、第１のメモリセル群の複数のメ
モリセルに接続される第１のビット線対と、ワード線に
接続された複数のメモリセルを含む第２のメモリセル群
と、ワード線と交差し、第２のメモリセル群の複数のメ
モリセルに接続される第２のビット線対と、ワード線に
接続された複数のメモリセルを含む第３のメモリセル群
と、ワード線と交差し、第３のメモリセル群の複数のメ
モリセルに接続される第３のビット線対と、ワード線に
接続された複数のメモリセルを含む第４のメモリセル群
と、ワード線と交差し、第４のメモリセル群の複数のメ
モリセルに接続される第４のビット線対と、第１のビッ
ト線対が延びる方向であって第１および第２のメモリセ
ル群の一方側に配置され、第１のビット線対に接続され
る第１のセンスアンプと、第２のビット線対が延びる方
向であって第１および第２のメモリセル群の他方側に配
置され、第２のビット線対に接続される第２のセンスア
ンプと、第３のビット線対が延びる方向であって第３お
よび第４のメモリセル群の一方側に配置され、第３のビ
ット線対に接続される第３のセンスアンプと、第４のビ
ット線対が延びる方向であって第３および第４のメモリ
セル群の他方側に配置され、第４のビット線対に接続さ
れる第４のセンスアンプとを設け、半導体記憶装置にお
いて、さらに、第１のビット線対に対応して設けられる
第１のローカル入出力線対と、第２のビット線対に対応
して設けられる第２のローカル入出力線対と、第３のビ
ット線対に対応して設けられる第３のローカル入出力線
対と、第４のビット線対に対応して設けられる第４のロ
ーカル入出力線対とを設け、第２のブロックの各々にお
いて、さらに、第１のビット線対と第１のローカル入出
力線対との間に接続され、コラム選択信号に応答してオ
ンになる第１のコラム選択ゲートと、第２のビット線対
と第２のローカル入出力線対との間に接続され、コラム
選択信号に応答してオンになる第２のコラム選択ゲート
と、第３のビット線対と第３のローカル入出力線対との
間に接続され、コラム選択信号に応答してオンになる第
３のコラム選択ゲートと、第４のビット線対と第４のロ
ーカル入出力線対との間に接続され、コラム選択信号に
応答してオンになる第４のコラム選択ゲートとを設け、
複数の第１のブロックにおいて、第１および第３のセン
スアンプを駆動するための第１のセンスアンプ駆動線対
と、第２および第４のセンスアンプを駆動するための第
２のセンスアンプ駆動線対とを設け、第１および第２の
センスアンプ駆動線対は、複数の第１のブロックのワー
ド線方向にわたって配置され、第１のブロックの各々に
おいて、さらに、第１のローカル入出力線対に対応して
設けられた第１のグローバル入出力線対と、第２のロー
カル入出力線対に対応して設けられた第２のグローバル
入出力線対と、第３のローカル入出力線対に対応して設
けられた第３のグローバル入出力線対と、第４のローカ
ル入出力線対に対応して設けられた第４のグローバル入
出力線対と、第１の制御信号に応答して第１のローカル
入出力線対の電圧をイコライズし、第３のローカル入出
力線対の電圧をイコライズする第１のイコライズ手段
と、第２の制御信号に応答して第２のローカル入出力線
対の電圧をイコライズし、第４のローカル入出力線対の
電圧をイコライズする第２のイコライズ手段と、第３の
制御信号に応答して第１のローカル入出力線対の電圧を
イコライズし、第３のローカル入出力線対の電圧をイコ
ライズする第３のイコライズ手段と、第４の制御信号に
応答して第２のローカル入出力線対の電圧をイコライズ
し、第４のローカル入出力線対の電圧をイコライズする
第４のイコライズ手段と、第１のローカル入出力線対と
第１のグローバル入出力線対との間に接続され、第５の
制御信号に応答してオンになる第１のスイッチング手段
と、第２のローカル入出力線対と第２のグローバル入出
力線対との間に接続され、第６の制御信号に応答してオ
ンになる第２のスイッチング手段と、第３のローカル入
出力線対と第３のグローバル入出力線対との間に接続さ
れ、第７の制御信号に応答してオンになる第３のスイッ
チング手段と、第４のローカル入出力線対と前記第４の
グローバル入出力線対との間に接続され、第８の制御信
号に応答してオンになる第４のスイッチング手段とを設
け、４つの第２のブロックと４つのシャント領域は、複
数のワード線が延びる方向に交互に１列に配置され、第
１ないし第４のグローバル入出力線対の各々は、各第２
のブロック間の対応する第１ないし第４の各シャント領
域を横断して配置され、各シャント領域の第１および第
３のローカル入出力線対が延びる側に第１および第３の
スイッチング手段と第１および第３のイコライズ手段と
がそれぞれ配置され、各シャント領域の第２および第４
のローカル入出力線対が延びる側に第１および第３のス
イッチング手段が配置された反対側に第２および第４の
イコライズ手段が配置され、第１および第３のイコライ
ズ手段が配置された反対側に第２および第４のスイッチ
ング手段が配置される。
は、複数の第１のブロックを設け、第１のブロックの各
々において、列方向に配置された４つの第２のブロック
と、４つの第２のブロックの中央を縦断する複数のワー
ド線と、４つの第２のブロックと交互に配置され、複数
のワード線をシャントするための４つのシャント領域と
を設け、第２のブロックの各々において、ワード線に接
続された複数のメモリセルを含む第１のメモリセル群
と、ワード線に交差し、第１のメモリセル群の複数のメ
モリセルに接続される第１のビット線対と、ワード線に
接続された複数のメモリセルを含む第２のメモリセル群
と、ワード線と交差し、第２のメモリセル群の複数のメ
モリセルに接続される第２のビット線対と、ワード線に
接続された複数のメモリセルを含む第３のメモリセル群
と、ワード線と交差し、第３のメモリセル群の複数のメ
モリセルに接続される第３のビット線対と、ワード線に
接続された複数のメモリセルを含む第４のメモリセル群
と、ワード線と交差し、第４のメモリセル群の複数のメ
モリセルに接続される第４のビット線対と、第１のビッ
ト線対が延びる方向であって第１および第２のメモリセ
ル群の一方側に配置され、第１のビット線対に接続され
る第１のセンスアンプと、第２のビット線対が延びる方
向であって第１および第２のメモリセル群の他方側に配
置され、第２のビット線対に接続される第２のセンスア
ンプと、第３のビット線対が延びる方向であって第３お
よび第４のメモリセル群の一方側に配置され、第３のビ
ット線対に接続される第３のセンスアンプと、第４のビ
ット線対が延びる方向であって第３および第４のメモリ
セル群の他方側に配置され、第４のビット線対に接続さ
れる第４のセンスアンプとを設け、半導体記憶装置にお
いて、さらに、第１のビット線対に対応して設けられる
第１のローカル入出力線対と、第２のビット線対に対応
して設けられる第２のローカル入出力線対と、第３のビ
ット線対に対応して設けられる第３のローカル入出力線
対と、第４のビット線対に対応して設けられる第４のロ
ーカル入出力線対とを設け、第２のブロックの各々にお
いて、さらに、第１のビット線対と第１のローカル入出
力線対との間に接続され、コラム選択信号に応答してオ
ンになる第１のコラム選択ゲートと、第２のビット線対
と第２のローカル入出力線対との間に接続され、コラム
選択信号に応答してオンになる第２のコラム選択ゲート
と、第３のビット線対と第３のローカル入出力線対との
間に接続され、コラム選択信号に応答してオンになる第
３のコラム選択ゲートと、第４のビット線対と第４のロ
ーカル入出力線対との間に接続され、コラム選択信号に
応答してオンになる第４のコラム選択ゲートとを設け、
複数の第１のブロックにおいて、第１および第３のセン
スアンプを駆動するための第１のセンスアンプ駆動線対
と、第２および第４のセンスアンプを駆動するための第
２のセンスアンプ駆動線対とを設け、第１および第２の
センスアンプ駆動線対は、複数の第１のブロックのワー
ド線方向にわたって配置され、第１のブロックの各々に
おいて、さらに、第１のローカル入出力線対に対応して
設けられた第１のグローバル入出力線対と、第２のロー
カル入出力線対に対応して設けられた第２のグローバル
入出力線対と、第３のローカル入出力線対に対応して設
けられた第３のグローバル入出力線対と、第４のローカ
ル入出力線対に対応して設けられた第４のグローバル入
出力線対と、第１の制御信号に応答して第１のローカル
入出力線対の電圧をイコライズし、第３のローカル入出
力線対の電圧をイコライズする第１のイコライズ手段
と、第２の制御信号に応答して第２のローカル入出力線
対の電圧をイコライズし、第４のローカル入出力線対の
電圧をイコライズする第２のイコライズ手段と、第３の
制御信号に応答して第１のローカル入出力線対の電圧を
イコライズし、第３のローカル入出力線対の電圧をイコ
ライズする第３のイコライズ手段と、第４の制御信号に
応答して第２のローカル入出力線対の電圧をイコライズ
し、第４のローカル入出力線対の電圧をイコライズする
第４のイコライズ手段と、第１のローカル入出力線対と
第１のグローバル入出力線対との間に接続され、第５の
制御信号に応答してオンになる第１のスイッチング手段
と、第２のローカル入出力線対と第２のグローバル入出
力線対との間に接続され、第６の制御信号に応答してオ
ンになる第２のスイッチング手段と、第３のローカル入
出力線対と第３のグローバル入出力線対との間に接続さ
れ、第７の制御信号に応答してオンになる第３のスイッ
チング手段と、第４のローカル入出力線対と前記第４の
グローバル入出力線対との間に接続され、第８の制御信
号に応答してオンになる第４のスイッチング手段とを設
け、４つの第２のブロックと４つのシャント領域は、複
数のワード線が延びる方向に交互に１列に配置され、第
１ないし第４のグローバル入出力線対の各々は、各第２
のブロック間の対応する第１ないし第４の各シャント領
域を横断して配置され、各シャント領域の第１および第
３のローカル入出力線対が延びる側に第１および第３の
スイッチング手段と第１および第３のイコライズ手段と
がそれぞれ配置され、各シャント領域の第２および第４
のローカル入出力線対が延びる側に第１および第３のス
イッチング手段が配置された反対側に第２および第４の
イコライズ手段が配置され、第１および第３のイコライ
ズ手段が配置された反対側に第２および第４のスイッチ
ング手段が配置される。
【００１２】本発明の請求項８に係る半導体記憶装置
は、複数の第１のブロックを備え、第１のブロックの各
々において、列方向に配置された４つの第２のブロック
と、４つの第２のブロックの中央を縦断する複数のワー
ド線と、４つの第２のブロックと交互に配置され、複数
のワード線をシャントするための４つのシャント領域と
を設け、第２のブロックの各々において、ワード線に接
続された複数のメモリセルを含む第１のメモリセル群
と、ワード線と交差し、第１のメモリセル群の複数のメ
モリセルに接続される第１のビット線対と、ワード線に
接続された複数のメモリセルを含む第２のメモリセル群
と、ワード線と交差し、第２のメモリセル群の複数のメ
モリセルに接続される第２のビット線対と、ワード線と
交差し、第３のメモリセル群の複数のメモリセルに接続
される第３のビット線対と、ワード線に接続された複数
のメモリセルを含む第４のメモリセル群と、ワード線と
交差し、第４のメモリセル群の複数のメモリセルに接続
される第４のビット線対と、第１のビット線対が延びる
方向であって第１および第２のメモリセル群の一方側に
配置され、第１のビット線対に接続される第１のセンス
アンプと、第２のビット線対が延びる方向であって第１
および第２のメモリセル群の他方側に配置され、第２の
ビット線対に接続される第２のセンスアンプと、第３の
ビット線対が延びる方向であって第３および第４のメモ
リセル群の一方側に配置され、第３のビット線対に接続
される第３のセンスアンプと、第４のビット線対が延び
る方向であって第３および第４のメモリセル群の他方側
に配置され、第４のビット線対に接続される第４のセン
スアンプとを設け、半導体記憶装置において、さらに、
第１のビット線対に対応して設けられる第１のローカル
入出力線対と、第２のビット線対に対応して設けられる
第２のローカル入出力線対と、第３のビット線対に対応
して設けられる第３のローカル入出力線対と、第４のビ
ット線対に対応して設けられる第４のローカル入出力線
対とを設け、第２のブロックの各々において、さらに、
第１のビット線対と第１のローカル入出力線対との間に
接続され、コラム選択信号に応答してオンになる第１の
コラム選択ゲートと、第２のビット線対と第２のローカ
ル入出力線対との間に接続され、コラム選択信号に応答
してオンになる第２のコラム選択ゲートと、第３のビッ
ト線対と第３のローカル入出力線対との間に接続され、
コラム選択信号に応答してオンになる第３のコラム選択
ゲートと、第４のビット線対と第４のローカル入出力線
対との間に接続され、コラム選択信号に応答してオンに
なる第４のコラム選択ゲートと、第１および第３のセン
スアンプを駆動するための第１のセンスアンプ駆動線対
と、第２および第４のセンスアンプを駆動するための第
２のセンスアンプ駆動線対とを設け、複数の第１のブロ
ックにおいて、第１のローカル入出力線対に対応して設
けられた第１のグローバル入出力線対と、第２のローカ
ル入出力線対に対応して設けられた第２のグローバル入
出力線対と、第３のローカル入出力線対に対応して設け
られた第３のグローバル入出力線対と、第４のローカル
入出力線対に対応して設けられた第４のグローバル入出
力線対とを設け、第１のブロックの各々において、さら
に、第１の制御信号に応答して第１のローカル入出力線
対の電圧をイコライズし、第３のローカル入出力線対の
電圧をイコライズする第１のイコライズ手段と、第２の
制御信号に応答して第２のローカル入出力線対の電圧を
イコライズし、第４のローカル入出力線対の電圧をイコ
ライズする第２のイコライズ手段と、第３の制御信号に
応答して第１のローカル入出力線対の電圧をイコライズ
し、第３のローカル入出力線対の電圧をイコライズする
第３のイコライズ手段と、第４の制御信号に応答して第
２のローカル入出力線対の電圧をイコライズし、第４の
ローカル入出力線対の電圧をイコライズする第４のイコ
ライズ手段と、第１のローカル入出力線対と第１のグロ
ーバル入出力線対との間に接続され、第５の制御信号に
応答してオンになる第１のスイッチング手段と、第２の
ローカル入出力線対と第２のグローバル入出力線対との
間に接続され、第６の制御信号に応答してオンになる第
２のスイッチング手段と、第３のローカル入出力線対と
第３のグローバル入出力線対との間に接続され、第７の
制御信号に応答してオンになる第３のスイッチング手段
と、第４のローカル入出力線対と第４のグローバル入出
力線対との間に接続され、第８の制御信号に応答してオ
ンになる第４のスイッチング手段とを設け、４つの第２
のブロックと４つのシャント領域は、複数のワード線が
延びる方向に交互に１列に配置され、第１から第４のグ
ローバル入出力線対の各々は、各第２のブロック間の対
応する第１から第４の各シャント領域を横断して配置さ
れ、各シャント領域の第１および第３のローカル入出力
線対が延びる側に第１および第３のスイッチング手段と
第１および第３のイコライズ手段とがそれぞれ配置さ
れ、各シャント領域の第２および第４のローカル入出力
線対が延びる側に、第１および第３のスイッチング手段
が配置された反対側に第２および第４のイコライズ手段
が配置され、第１および第３のイコライズ手段が配置さ
れた反対側に第２および第４のスイッチング手段が配置
され、第１から第４のグローバル入出力線対は、複数の
第１のブロックのワード線方向にわたって配置される。
は、複数の第１のブロックを備え、第１のブロックの各
々において、列方向に配置された４つの第２のブロック
と、４つの第２のブロックの中央を縦断する複数のワー
ド線と、４つの第２のブロックと交互に配置され、複数
のワード線をシャントするための４つのシャント領域と
を設け、第２のブロックの各々において、ワード線に接
続された複数のメモリセルを含む第１のメモリセル群
と、ワード線と交差し、第１のメモリセル群の複数のメ
モリセルに接続される第１のビット線対と、ワード線に
接続された複数のメモリセルを含む第２のメモリセル群
と、ワード線と交差し、第２のメモリセル群の複数のメ
モリセルに接続される第２のビット線対と、ワード線と
交差し、第３のメモリセル群の複数のメモリセルに接続
される第３のビット線対と、ワード線に接続された複数
のメモリセルを含む第４のメモリセル群と、ワード線と
交差し、第４のメモリセル群の複数のメモリセルに接続
される第４のビット線対と、第１のビット線対が延びる
方向であって第１および第２のメモリセル群の一方側に
配置され、第１のビット線対に接続される第１のセンス
アンプと、第２のビット線対が延びる方向であって第１
および第２のメモリセル群の他方側に配置され、第２の
ビット線対に接続される第２のセンスアンプと、第３の
ビット線対が延びる方向であって第３および第４のメモ
リセル群の一方側に配置され、第３のビット線対に接続
される第３のセンスアンプと、第４のビット線対が延び
る方向であって第３および第４のメモリセル群の他方側
に配置され、第４のビット線対に接続される第４のセン
スアンプとを設け、半導体記憶装置において、さらに、
第１のビット線対に対応して設けられる第１のローカル
入出力線対と、第２のビット線対に対応して設けられる
第２のローカル入出力線対と、第３のビット線対に対応
して設けられる第３のローカル入出力線対と、第４のビ
ット線対に対応して設けられる第４のローカル入出力線
対とを設け、第２のブロックの各々において、さらに、
第１のビット線対と第１のローカル入出力線対との間に
接続され、コラム選択信号に応答してオンになる第１の
コラム選択ゲートと、第２のビット線対と第２のローカ
ル入出力線対との間に接続され、コラム選択信号に応答
してオンになる第２のコラム選択ゲートと、第３のビッ
ト線対と第３のローカル入出力線対との間に接続され、
コラム選択信号に応答してオンになる第３のコラム選択
ゲートと、第４のビット線対と第４のローカル入出力線
対との間に接続され、コラム選択信号に応答してオンに
なる第４のコラム選択ゲートと、第１および第３のセン
スアンプを駆動するための第１のセンスアンプ駆動線対
と、第２および第４のセンスアンプを駆動するための第
２のセンスアンプ駆動線対とを設け、複数の第１のブロ
ックにおいて、第１のローカル入出力線対に対応して設
けられた第１のグローバル入出力線対と、第２のローカ
ル入出力線対に対応して設けられた第２のグローバル入
出力線対と、第３のローカル入出力線対に対応して設け
られた第３のグローバル入出力線対と、第４のローカル
入出力線対に対応して設けられた第４のグローバル入出
力線対とを設け、第１のブロックの各々において、さら
に、第１の制御信号に応答して第１のローカル入出力線
対の電圧をイコライズし、第３のローカル入出力線対の
電圧をイコライズする第１のイコライズ手段と、第２の
制御信号に応答して第２のローカル入出力線対の電圧を
イコライズし、第４のローカル入出力線対の電圧をイコ
ライズする第２のイコライズ手段と、第３の制御信号に
応答して第１のローカル入出力線対の電圧をイコライズ
し、第３のローカル入出力線対の電圧をイコライズする
第３のイコライズ手段と、第４の制御信号に応答して第
２のローカル入出力線対の電圧をイコライズし、第４の
ローカル入出力線対の電圧をイコライズする第４のイコ
ライズ手段と、第１のローカル入出力線対と第１のグロ
ーバル入出力線対との間に接続され、第５の制御信号に
応答してオンになる第１のスイッチング手段と、第２の
ローカル入出力線対と第２のグローバル入出力線対との
間に接続され、第６の制御信号に応答してオンになる第
２のスイッチング手段と、第３のローカル入出力線対と
第３のグローバル入出力線対との間に接続され、第７の
制御信号に応答してオンになる第３のスイッチング手段
と、第４のローカル入出力線対と第４のグローバル入出
力線対との間に接続され、第８の制御信号に応答してオ
ンになる第４のスイッチング手段とを設け、４つの第２
のブロックと４つのシャント領域は、複数のワード線が
延びる方向に交互に１列に配置され、第１から第４のグ
ローバル入出力線対の各々は、各第２のブロック間の対
応する第１から第４の各シャント領域を横断して配置さ
れ、各シャント領域の第１および第３のローカル入出力
線対が延びる側に第１および第３のスイッチング手段と
第１および第３のイコライズ手段とがそれぞれ配置さ
れ、各シャント領域の第２および第４のローカル入出力
線対が延びる側に、第１および第３のスイッチング手段
が配置された反対側に第２および第４のイコライズ手段
が配置され、第１および第３のイコライズ手段が配置さ
れた反対側に第２および第４のスイッチング手段が配置
され、第１から第４のグローバル入出力線対は、複数の
第１のブロックのワード線方向にわたって配置される。
【００１３】本発明の請求項９に係る半導体記憶装置
は、請求項２の半導体記憶装置において、ブロックの各
々は、コラム選択ゲートのうち対応する第１から第４の
コラム選択ゲートのうちの１つに接続され、コラム選択
信号を伝送するコラム選択線と、所定電圧が供給される
所定電圧線とを設け、グローバル入出力線対のうち対応
する第１から第４のグローバル入出力線対のうちの１つ
とコラム選択線との間に所定電圧線が配置される。
は、請求項２の半導体記憶装置において、ブロックの各
々は、コラム選択ゲートのうち対応する第１から第４の
コラム選択ゲートのうちの１つに接続され、コラム選択
信号を伝送するコラム選択線と、所定電圧が供給される
所定電圧線とを設け、グローバル入出力線対のうち対応
する第１から第４のグローバル入出力線対のうちの１つ
とコラム選択線との間に所定電圧線が配置される。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。
を参照しながら説明する。
【００１５】［実施の形態１］図１は、本発明の実施の
形態１による半導体記憶装置のメモリプレーン１０００
のメモリアレイを模式的に示す図である。
形態１による半導体記憶装置のメモリプレーン１０００
のメモリアレイを模式的に示す図である。
【００１６】以下、このメモリプレーン１０００を１６
Ｍビットのメモリアレイとしてその構造を説明する。
Ｍビットのメモリアレイとしてその構造を説明する。
【００１７】図１を参照して、メモリプレーン１０００
は、行方向に配列された３３列のセンスアンプブロック
部♭０〜♭３２と、ワード線をシャントするために列方
向に配列された１７行のシャント領域ｓｈｕｎｔ１〜ｓ
ｈｕｎｔ１７と、センスアンプブロック部♭０〜♭３２
とシャント領域ｓｈｕｎｔ１〜ｓｈｕｎｔ１７とにより
区分された５１２個の３２Ｋサブメモリセルブロック
（以下、サブメモリセルブロックと称す）Ｍ．Ｃ．と、
センスアンプブロック部♭０〜♭３２上を列方向に配線
された２対のローカル入出力線対１１１と、シャント領
域ｓｈｕｎｔ１〜ｓｈｕｎｔ１７上を行方向に配線され
た２対のグローバル入出力線対１１３と、２対のグロー
バル入出力線対１１３の中央を行方向に配線されたビッ
ト線プリチャージ電圧ＶBLまたはセルプレート電圧ＶCP
が供給されるＶBL線またはＶCP線１１５と、２対のグロ
ーバル入出力線対１１３の中央を行方向に配線されたロ
ーカル入出力線対をイコライズするためのローカル入出
力線対イコライズ信号ＬＩＯＥＱ電圧が伝送されるＬＩ
ＯＥＱ線１１７と、ロウデコーダおよびアレイ駆動回路
１０３と、コラムデコーダ１０５と、プリアンプ１０７
と、ローカル入出力線対１１１とグローバル入出力線対
１１３とを接続する○印および●印で示された複数のト
ランスミッションゲート回路ＴＧと、ローカル入出力線
対１１１とセンスノード対をプリチャージおよびイコラ
イズする◇印で示された複数のプリチャージ／イコライ
ズ回路ＥＱ１と、◆印で示されたローカル入出力線対１
１１をイコライズする複数のイコライズ回路ＥＱ２とを
含む。
は、行方向に配列された３３列のセンスアンプブロック
部♭０〜♭３２と、ワード線をシャントするために列方
向に配列された１７行のシャント領域ｓｈｕｎｔ１〜ｓ
ｈｕｎｔ１７と、センスアンプブロック部♭０〜♭３２
とシャント領域ｓｈｕｎｔ１〜ｓｈｕｎｔ１７とにより
区分された５１２個の３２Ｋサブメモリセルブロック
（以下、サブメモリセルブロックと称す）Ｍ．Ｃ．と、
センスアンプブロック部♭０〜♭３２上を列方向に配線
された２対のローカル入出力線対１１１と、シャント領
域ｓｈｕｎｔ１〜ｓｈｕｎｔ１７上を行方向に配線され
た２対のグローバル入出力線対１１３と、２対のグロー
バル入出力線対１１３の中央を行方向に配線されたビッ
ト線プリチャージ電圧ＶBLまたはセルプレート電圧ＶCP
が供給されるＶBL線またはＶCP線１１５と、２対のグロ
ーバル入出力線対１１３の中央を行方向に配線されたロ
ーカル入出力線対をイコライズするためのローカル入出
力線対イコライズ信号ＬＩＯＥＱ電圧が伝送されるＬＩ
ＯＥＱ線１１７と、ロウデコーダおよびアレイ駆動回路
１０３と、コラムデコーダ１０５と、プリアンプ１０７
と、ローカル入出力線対１１１とグローバル入出力線対
１１３とを接続する○印および●印で示された複数のト
ランスミッションゲート回路ＴＧと、ローカル入出力線
対１１１とセンスノード対をプリチャージおよびイコラ
イズする◇印で示された複数のプリチャージ／イコライ
ズ回路ＥＱ１と、◆印で示されたローカル入出力線対１
１１をイコライズする複数のイコライズ回路ＥＱ２とを
含む。
【００１８】図１において、メモリプレーン１０００
は、３３列のセンスアンプブロック部♭０〜♭３２によ
り列方向にブロック♯０〜♯３１の５１２Ｋブロックに
３２分割され、シャント領域ｓｈｕｎｔ１〜ｓｈｕｎｔ
１７により行方向に１６分割されている。したがって、
メモリプレーン１０００は、３２×１６＝５１２個の３
２ＫサブメモリセルブロックＭ．Ｃ．に分割されてい
る。
は、３３列のセンスアンプブロック部♭０〜♭３２によ
り列方向にブロック♯０〜♯３１の５１２Ｋブロックに
３２分割され、シャント領域ｓｈｕｎｔ１〜ｓｈｕｎｔ
１７により行方向に１６分割されている。したがって、
メモリプレーン１０００は、３２×１６＝５１２個の３
２ＫサブメモリセルブロックＭ．Ｃ．に分割されてい
る。
【００１９】このとき、メモリセルアレイの分割動作
は、列方向に延びるブロック♯０〜♯３１の５１２Ｋブ
ロック単位であり、８Ｋリフレッシュ動作では、ブロッ
ク♯０〜♯３１のいずれかのブロックに対応するアレイ
駆動回路１０３が活性化され、このブロックのみメモリ
動作が行なわれる。一方、４Ｋリフレッシュ動作では、
ブロック♯０〜♯１５のうちの１ブロックと、それと対
応するブロック♯１６〜♯３１のうちの１ブロックとの
合計２ブロックに対応するアレイ駆動回路１０３が同時
に活性化され、メモリ動作が行なわれる。
は、列方向に延びるブロック♯０〜♯３１の５１２Ｋブ
ロック単位であり、８Ｋリフレッシュ動作では、ブロッ
ク♯０〜♯３１のいずれかのブロックに対応するアレイ
駆動回路１０３が活性化され、このブロックのみメモリ
動作が行なわれる。一方、４Ｋリフレッシュ動作では、
ブロック♯０〜♯１５のうちの１ブロックと、それと対
応するブロック♯１６〜♯３１のうちの１ブロックとの
合計２ブロックに対応するアレイ駆動回路１０３が同時
に活性化され、メモリ動作が行なわれる。
【００２０】トランスミッションゲート回路ＴＧ１，Ｔ
Ｇ２、プリチャージ／イコライズ回路ＥＱ１、およびイ
コライズ回路ＥＱ２はセンスアンプブロック部♭０〜♭
３２上のシャント領域ｓｈｕｎｔ１〜ｓｈｕｎｔ１７上
に配置されている。
Ｇ２、プリチャージ／イコライズ回路ＥＱ１、およびイ
コライズ回路ＥＱ２はセンスアンプブロック部♭０〜♭
３２上のシャント領域ｓｈｕｎｔ１〜ｓｈｕｎｔ１７上
に配置されている。
【００２１】図２は、図１の基本ブロックＡの構成を詳
細に示す図である。図２を参照して、基本ブロックＡ
は、サブメモリセルブロックＭ．Ｃ．１〜Ｍ．Ｃ．４
と、シャント領域ｓｈｕｎｔ２〜ｓｈｕｎｔ５と、サブ
メモリセルブロックＭ．Ｃ．１〜Ｍ．Ｃ．４を挟む左側
のセンスアンプブロックＳＡＢＬ１〜ＳＡＢＬ４と、右
側のセンスアンプブロックＳＡＢＲ１〜ＳＡＢＲ４とを
含む。
細に示す図である。図２を参照して、基本ブロックＡ
は、サブメモリセルブロックＭ．Ｃ．１〜Ｍ．Ｃ．４
と、シャント領域ｓｈｕｎｔ２〜ｓｈｕｎｔ５と、サブ
メモリセルブロックＭ．Ｃ．１〜Ｍ．Ｃ．４を挟む左側
のセンスアンプブロックＳＡＢＬ１〜ＳＡＢＬ４と、右
側のセンスアンプブロックＳＡＢＲ１〜ＳＡＢＲ４とを
含む。
【００２２】図２において、列方向にサブメモリセルブ
ロックとシャント領域とがＭ．Ｃ．０，Ｍ．Ｃ．１，ｓ
ｈｕｎｔ２，Ｍ．Ｃ．２，ｓｈｕｎｔ３，Ｍ．Ｃ．３，
ｓｈｕｎｔ４，Ｍ．Ｃ．４，ｓｈｕｎｔ５と交互に１列
に配置されている。また、サブメモリセルブロックＭ．
Ｃ．１〜Ｍ．Ｃ．４の左側にはそれぞれセンスアンプブ
ロックＳＡＢＬ１〜ＳＡＢＬ４が配置され、右側にはそ
れぞれセンスアンプブロックＳＡＢＲ１〜ＳＡＢＲ４が
配置されている。
ロックとシャント領域とがＭ．Ｃ．０，Ｍ．Ｃ．１，ｓ
ｈｕｎｔ２，Ｍ．Ｃ．２，ｓｈｕｎｔ３，Ｍ．Ｃ．３，
ｓｈｕｎｔ４，Ｍ．Ｃ．４，ｓｈｕｎｔ５と交互に１列
に配置されている。また、サブメモリセルブロックＭ．
Ｃ．１〜Ｍ．Ｃ．４の左側にはそれぞれセンスアンプブ
ロックＳＡＢＬ１〜ＳＡＢＬ４が配置され、右側にはそ
れぞれセンスアンプブロックＳＡＢＲ１〜ＳＡＢＲ４が
配置されている。
【００２３】シャント領域ｓｈｕｎｔ２の左側にはイコ
ライズ回路ＥＱ２が、右側にはトランスミッションゲー
ト回路ＴＧ２２が配置され、シャント領域ｓｈｕｎｔ３
の左側にはプリチャージ／イコライズ回路ＥＱ１１が、
右側にはトランスミッションゲート回路ＴＧ２１が配置
され、シャント領域ｓｈｕｎｔ４の左側にはトランスミ
ッションゲート回路ＴＧ１２が、右側にはイコライズ回
路ＥＱ２が配置され、シャント領域ｓｈｕｎｔ５の左側
にはトランスミッションゲート回路ＴＧ１１が、右側に
はプリチャージ／イコライズ回路ＥＱ１２が配置されて
いる。
ライズ回路ＥＱ２が、右側にはトランスミッションゲー
ト回路ＴＧ２２が配置され、シャント領域ｓｈｕｎｔ３
の左側にはプリチャージ／イコライズ回路ＥＱ１１が、
右側にはトランスミッションゲート回路ＴＧ２１が配置
され、シャント領域ｓｈｕｎｔ４の左側にはトランスミ
ッションゲート回路ＴＧ１２が、右側にはイコライズ回
路ＥＱ２が配置され、シャント領域ｓｈｕｎｔ５の左側
にはトランスミッションゲート回路ＴＧ１１が、右側に
はプリチャージ／イコライズ回路ＥＱ１２が配置されて
いる。
【００２４】サブメモリセルブロックＭ．Ｃ．１〜Ｍ．
Ｃ．４にわたって、複数のメモリセルに接続されたワー
ド線ＷＬ０〜ＷＬｎが列方向に配置されている。また、
サブメモリセルブロックＭ．Ｃ．１〜Ｍ．Ｃ．４の各々
において、複数のメモリセルに接続された４対のビット
線対ＢＬ０，２，…，２ｎ（ｎは０以上の整数）が、左
側のセンスアンプブロックＳＡＢＬ１〜４に接続されビ
ット線対ＢＬ１，３，…，２ｎ−１が、右側のセンスア
ンプブロックＳＡＢＲ１〜４に接続されている。
Ｃ．４にわたって、複数のメモリセルに接続されたワー
ド線ＷＬ０〜ＷＬｎが列方向に配置されている。また、
サブメモリセルブロックＭ．Ｃ．１〜Ｍ．Ｃ．４の各々
において、複数のメモリセルに接続された４対のビット
線対ＢＬ０，２，…，２ｎ（ｎは０以上の整数）が、左
側のセンスアンプブロックＳＡＢＬ１〜４に接続されビ
ット線対ＢＬ１，３，…，２ｎ−１が、右側のセンスア
ンプブロックＳＡＢＲ１〜４に接続されている。
【００２５】さらに、センスアンプブロックＳＡＢＬ１
〜ＳＡＢＬ４およびシャント領域ｓｈｕｎｔ２〜ｓｈｕ
ｎｔ５にわたって列方向に、２対のローカル入出力線対
ＬＩＯ１１，／ＬＩＯ１１およびＬＩＯ１２，／ＬＩＯ
１２と、ｎチャネルセンスアンプ（ｎＳＡ）用のセンス
アンプ活性化信号が伝送される信号線Ｓ０Ｎ１と、ｐチ
ャネルセンスアンプ（ｐＳＡ）用のセンスアンプ活性化
信号が伝送される信号線Ｓ０Ｐ１と、ｎチャネルセンス
アンプ（ｎＳＡ）用のセンスノードＳ２Ｎ１と、ｐチャ
ネルセンスアンプ（ｐＳＡ）用のセンスノードＳ２Ｐ１
と、ビット線対をイコライズするためのビット線イコラ
イズ信号ＢＬＥＱを伝送する信号線ＢＬＥＱ１と、セル
プレート電圧ＶCPが供給される２本のＶCP線と、ビット
線プリチャージ電圧ＶBLが供給されるＶBL線と、内部電
源電圧Ｖｃｃが供給されるＶｃｃ線と、接地されたＧＮ
Ｄ線とが配線され，メモリセルブロックとセンスアンプ
ブロックとを接続するシェアードゲート２０９を制御す
る選択線ＢＬＩＲ１，ＢＬＩＬ１が配線されている。
〜ＳＡＢＬ４およびシャント領域ｓｈｕｎｔ２〜ｓｈｕ
ｎｔ５にわたって列方向に、２対のローカル入出力線対
ＬＩＯ１１，／ＬＩＯ１１およびＬＩＯ１２，／ＬＩＯ
１２と、ｎチャネルセンスアンプ（ｎＳＡ）用のセンス
アンプ活性化信号が伝送される信号線Ｓ０Ｎ１と、ｐチ
ャネルセンスアンプ（ｐＳＡ）用のセンスアンプ活性化
信号が伝送される信号線Ｓ０Ｐ１と、ｎチャネルセンス
アンプ（ｎＳＡ）用のセンスノードＳ２Ｎ１と、ｐチャ
ネルセンスアンプ（ｐＳＡ）用のセンスノードＳ２Ｐ１
と、ビット線対をイコライズするためのビット線イコラ
イズ信号ＢＬＥＱを伝送する信号線ＢＬＥＱ１と、セル
プレート電圧ＶCPが供給される２本のＶCP線と、ビット
線プリチャージ電圧ＶBLが供給されるＶBL線と、内部電
源電圧Ｖｃｃが供給されるＶｃｃ線と、接地されたＧＮ
Ｄ線とが配線され，メモリセルブロックとセンスアンプ
ブロックとを接続するシェアードゲート２０９を制御す
る選択線ＢＬＩＲ１，ＢＬＩＬ１が配線されている。
【００２６】センスノードＳ２Ｎ１，Ｓ２Ｐ１は図１に
示した５１２Ｋブロックの列方向にわたって分割される
ことなく配線されている。
示した５１２Ｋブロックの列方向にわたって分割される
ことなく配線されている。
【００２７】同様に、センスアンプブロックＳＡＢＲ１
〜ＳＡＢＲ４およびシャント領域ｓｈｕｎｔ２〜ｓｈｕ
ｎｔ５にわたって列方向に、２対のローカル入出力線対
ＬＩＯ２１，／ＬＩＯ２１およびＬＩＯ２２，／ＬＩＯ
２２と、ｎチャネルセンスアンプ（ｎＳＡ）用のセンス
アンプ活性信号を伝送する信号線Ｓ０Ｎ２と、ｐチャネ
ルセンスアンプ（ｐＳＡ）用のセンスアンプ活性信号を
伝送する信号線Ｓ０Ｐ２と、ｎチャネルセンスアンプ
（ｎＳＡ）用のセンスノードＳ２Ｎ２と、ｐチャネルセ
ンスアンプ（ｐＳＡ）用のセンスノードＳ２Ｐ２と、ビ
ット線対をイコライズするためのビット線イコライズ信
号ＢＬＥＱを伝送する信号線ＢＬＥＱ２と、セルプレー
ト電圧ＶCPが供給される２本のＶCP線と、ビット線プリ
チャージ電圧ＶBLが供給されるＶBL線と、内部電源電圧
Ｖｃｃが供給されるＶｃｃ線と、接地されたＧＮＤ線と
が配線され、メモリセルとセンスアンプとを接続するシ
ェアードゲート２０９を制御する選択線ＢＬＩＬ２，Ｂ
ＬＩＲ２とが配線されている。
〜ＳＡＢＲ４およびシャント領域ｓｈｕｎｔ２〜ｓｈｕ
ｎｔ５にわたって列方向に、２対のローカル入出力線対
ＬＩＯ２１，／ＬＩＯ２１およびＬＩＯ２２，／ＬＩＯ
２２と、ｎチャネルセンスアンプ（ｎＳＡ）用のセンス
アンプ活性信号を伝送する信号線Ｓ０Ｎ２と、ｐチャネ
ルセンスアンプ（ｐＳＡ）用のセンスアンプ活性信号を
伝送する信号線Ｓ０Ｐ２と、ｎチャネルセンスアンプ
（ｎＳＡ）用のセンスノードＳ２Ｎ２と、ｐチャネルセ
ンスアンプ（ｐＳＡ）用のセンスノードＳ２Ｐ２と、ビ
ット線対をイコライズするためのビット線イコライズ信
号ＢＬＥＱを伝送する信号線ＢＬＥＱ２と、セルプレー
ト電圧ＶCPが供給される２本のＶCP線と、ビット線プリ
チャージ電圧ＶBLが供給されるＶBL線と、内部電源電圧
Ｖｃｃが供給されるＶｃｃ線と、接地されたＧＮＤ線と
が配線され、メモリセルとセンスアンプとを接続するシ
ェアードゲート２０９を制御する選択線ＢＬＩＬ２，Ｂ
ＬＩＲ２とが配線されている。
【００２８】センスノードＳ２Ｎ２，Ｓ２Ｐ２は、図１
に示した５１２Ｋブロックの列方向にわたって分割され
ずに配線されている。
に示した５１２Ｋブロックの列方向にわたって分割され
ずに配線されている。
【００２９】ビット線対ＢＬ０はセンスアンプ帯Ｓ／Ａ
♯０に、ビット線対ＢＬ１はセンスアンプ帯Ｓ／Ａ♯１
に、ビット線対ＢＬ２はセンスアンプ帯Ｓ／Ａ♯２に、
ビット線対ＢＬ３はセンスアンプ帯Ｓ／Ａ♯３に、…す
なわち、偶数番目のビット線対は左側のセンスアンプ帯
に、奇数番目のビット線対は右側のセンスアンプ帯に接
続されている構成を示している。後述の図３はこの構成
（交互配置）の繰返しの単位を示している。
♯０に、ビット線対ＢＬ１はセンスアンプ帯Ｓ／Ａ♯１
に、ビット線対ＢＬ２はセンスアンプ帯Ｓ／Ａ♯２に、
ビット線対ＢＬ３はセンスアンプ帯Ｓ／Ａ♯３に、…す
なわち、偶数番目のビット線対は左側のセンスアンプ帯
に、奇数番目のビット線対は右側のセンスアンプ帯に接
続されている構成を示している。後述の図３はこの構成
（交互配置）の繰返しの単位を示している。
【００３０】センスアンプ帯Ｓ／Ａ♯０〜Ｓ／Ａ♯３の
各々は、対応するビット線対をプリチャージおよびイコ
ライズするプリチャージ／イコライズ回路ＥＱ２０１
と、対応するビット線対とローカル入出力線対とを接続
する入出力ゲートＩ／ＯＧ２０３と、ｎチャネルセンス
アンプ（ｎＳＡ）２０５と、ｐチャネルセンスアンプ
（ｐＳＡ）２０７と、メモリセルブロック内のメモリセ
ルとセンスアンプ帯内の各回路とを接続するセンスアン
プシェアードゲート２０９とを含む。そして、これらの
各回路はセンスアンプ帯に延びるビット線対に接続され
ている。
各々は、対応するビット線対をプリチャージおよびイコ
ライズするプリチャージ／イコライズ回路ＥＱ２０１
と、対応するビット線対とローカル入出力線対とを接続
する入出力ゲートＩ／ＯＧ２０３と、ｎチャネルセンス
アンプ（ｎＳＡ）２０５と、ｐチャネルセンスアンプ
（ｐＳＡ）２０７と、メモリセルブロック内のメモリセ
ルとセンスアンプ帯内の各回路とを接続するセンスアン
プシェアードゲート２０９とを含む。そして、これらの
各回路はセンスアンプ帯に延びるビット線対に接続され
ている。
【００３１】センスアンプブロックＳＡＢＬ１におい
て、入出力ゲート（Ｉ／ＯＧ）２０３はコラム選択線Ｃ
ＳＬ１に接続され、ｎチャネルセンスアンプ駆動トラン
ジスタ２１１Ｌは、そのソース・ドレイン電極がセンス
ノードＳ２Ｎ１とＧＮＤ線とに接続され、ゲート電極が
信号線Ｓ０Ｎ１に接続され、ｐチャネルセンスアンプ駆
動トランジスタ２１３Ｌは、そのソース・ドレイン電極
がセンスノードＳ２Ｐ１とＶｃｃ線とに接続され、ゲー
ト電極が信号線Ｓ０Ｐ１に接続されている。
て、入出力ゲート（Ｉ／ＯＧ）２０３はコラム選択線Ｃ
ＳＬ１に接続され、ｎチャネルセンスアンプ駆動トラン
ジスタ２１１Ｌは、そのソース・ドレイン電極がセンス
ノードＳ２Ｎ１とＧＮＤ線とに接続され、ゲート電極が
信号線Ｓ０Ｎ１に接続され、ｐチャネルセンスアンプ駆
動トランジスタ２１３Ｌは、そのソース・ドレイン電極
がセンスノードＳ２Ｐ１とＶｃｃ線とに接続され、ゲー
ト電極が信号線Ｓ０Ｐ１に接続されている。
【００３２】センスアンプブロックＳＡＢＬ１に含まれ
ている各センスアンプ帯Ｓ／Ａ♯０，Ｓ／Ａ♯２におい
ては、プリチャージ／イコライズ回路（ＥＱ）２０１は
信号線ＢＬＥＱ１とＶBL線とに接続され、ｎチャネルセ
ンスアンプ（ｎＳＡ）２０５はセンスノードＳ２Ｎ１に
接続され、ｐチャネルセンスアンプ（ｐＳＡ）２０７は
センスノードＳ２Ｐ１に接続されている。
ている各センスアンプ帯Ｓ／Ａ♯０，Ｓ／Ａ♯２におい
ては、プリチャージ／イコライズ回路（ＥＱ）２０１は
信号線ＢＬＥＱ１とＶBL線とに接続され、ｎチャネルセ
ンスアンプ（ｎＳＡ）２０５はセンスノードＳ２Ｎ１に
接続され、ｐチャネルセンスアンプ（ｐＳＡ）２０７は
センスノードＳ２Ｐ１に接続されている。
【００３３】さらに、センスアンプ帯Ｓ／Ａ♯０におい
て、入出力ゲート（Ｉ／ＯＧ）２０５はローカル入出力
線対ＬＩＯ１１，／ＬＩＯ１１に接続され、センスアン
プ帯Ｓ／Ａ♯２においては、入出力ゲート（Ｉ／ＯＧ）
はローカル入出力線対ＬＩＯ１２，／ＬＩＯ１２に接続
されている。
て、入出力ゲート（Ｉ／ＯＧ）２０５はローカル入出力
線対ＬＩＯ１１，／ＬＩＯ１１に接続され、センスアン
プ帯Ｓ／Ａ♯２においては、入出力ゲート（Ｉ／ＯＧ）
はローカル入出力線対ＬＩＯ１２，／ＬＩＯ１２に接続
されている。
【００３４】センスアンプブロックＳＡＢＬ２〜ＳＡＢ
Ｌ４もまた上記センスアンプブロックＳＡＢＬ１と全く
同様の構成および接続関係を有する。
Ｌ４もまた上記センスアンプブロックＳＡＢＬ１と全く
同様の構成および接続関係を有する。
【００３５】センスアンプブロックＳＡＢＲ１におい
て、入出力ゲートＩ／ＯＧ２０５はコラム選択線ＣＳＬ
１に接続され、ｎチャネルセンスアンプ駆動トランジス
タ２１１Ｒは、そのソース・ドレイン電極がセンスノー
ドＳ２Ｎ２とＧＮＤ線とに接続され、ゲート電極が信号
線Ｓ０Ｎ２に接続されている。ｐチャネルセンスアンプ
駆動トランジスタ２１３Ｒは、ソース・ドレイン電極が
センスノードＳ２Ｐ２とＧＮＤ線とに接続され、ゲート
電極が信号線Ｓ０Ｐ２に接続されている。
て、入出力ゲートＩ／ＯＧ２０５はコラム選択線ＣＳＬ
１に接続され、ｎチャネルセンスアンプ駆動トランジス
タ２１１Ｒは、そのソース・ドレイン電極がセンスノー
ドＳ２Ｎ２とＧＮＤ線とに接続され、ゲート電極が信号
線Ｓ０Ｎ２に接続されている。ｐチャネルセンスアンプ
駆動トランジスタ２１３Ｒは、ソース・ドレイン電極が
センスノードＳ２Ｐ２とＧＮＤ線とに接続され、ゲート
電極が信号線Ｓ０Ｐ２に接続されている。
【００３６】センスアンプ帯Ｓ／Ａ♯１，Ｓ／Ａ♯３に
おいては、プリチャージ／イコライズ回路ＥＱ２０１は
信号線ＢＬＥＱ２とＶBL線とに接続され、ｎチャネルセ
ンスアンプ（ｎＳＡ）２０５はセンスノードＳ２Ｎ２に
接続され、ｐチャネルセンスアンプ（ｐＳＡ）２０７は
センスノードＳ２Ｐ２に接続されている。
おいては、プリチャージ／イコライズ回路ＥＱ２０１は
信号線ＢＬＥＱ２とＶBL線とに接続され、ｎチャネルセ
ンスアンプ（ｎＳＡ）２０５はセンスノードＳ２Ｎ２に
接続され、ｐチャネルセンスアンプ（ｐＳＡ）２０７は
センスノードＳ２Ｐ２に接続されている。
【００３７】さらに、センスアンプ帯Ｓ／Ａ♯１におい
ては、入出力ゲート（Ｉ／ＯＧ）２０５はローカル入出
力線対ＬＩＯ２１，／ＬＩＯ２１に接続され、センスア
ンプ帯Ｓ／Ａ♯３においては、入出力ゲート（Ｉ／Ｏ
Ｇ）２０５はローカル入出力線対ＬＩＯ２２，／ＬＩＯ
２２に接続されている。
ては、入出力ゲート（Ｉ／ＯＧ）２０５はローカル入出
力線対ＬＩＯ２１，／ＬＩＯ２１に接続され、センスア
ンプ帯Ｓ／Ａ♯３においては、入出力ゲート（Ｉ／Ｏ
Ｇ）２０５はローカル入出力線対ＬＩＯ２２，／ＬＩＯ
２２に接続されている。
【００３８】センスアンプブロックＳＡＢＲ２〜ＳＡＢ
Ｒ４もまたセンスアンプブロックＳＡＢＲ１と同様の構
成および接続関係を有する。
Ｒ４もまたセンスアンプブロックＳＡＢＲ１と同様の構
成および接続関係を有する。
【００３９】以上説明したように、図２に示されるセン
スアンプ帯は、シェアード型センスアンプの構成を有
し、ビット線対の２倍のピッチに１セットのシェアード
型センスアンプがレイアウトされている。ただし、これ
は任意のピッチにレイアウトすることが可能である。ま
た、ｎチャネルセンスアンプ駆動トランジスタ２１１
Ｌ，２１１Ｒ、ｐチャネルセンスアンプ駆動トランジス
タ２１３Ｌ，２１３Ｒもセンスアンプの２倍のピッチで
分散配置されている。これもまた任意のピッチに配置す
ることが可能である。
スアンプ帯は、シェアード型センスアンプの構成を有
し、ビット線対の２倍のピッチに１セットのシェアード
型センスアンプがレイアウトされている。ただし、これ
は任意のピッチにレイアウトすることが可能である。ま
た、ｎチャネルセンスアンプ駆動トランジスタ２１１
Ｌ，２１１Ｒ、ｐチャネルセンスアンプ駆動トランジス
タ２１３Ｌ，２１３Ｒもセンスアンプの２倍のピッチで
分散配置されている。これもまた任意のピッチに配置す
ることが可能である。
【００４０】図３は、図２のメモリセルブロックＭ．
Ｃ．（以下、Ｍ．Ｃ．１〜Ｍ．Ｃ．４を総称してＭ．
Ｃ．という）とそれを挟むセンスアンプブロックＳＡＢ
Ｌ，ＳＡＢＲ（以下、ＳＡＢＬ１〜ＳＡＢＬ４，ＳＡＢ
Ｒ１〜ＳＡＢＲ４をそれぞれ総称してＳＡＢＬ，ＳＡＢ
Ｒという）とからなる交互配置型センスアンプを詳細に
示す回路図である。
Ｃ．（以下、Ｍ．Ｃ．１〜Ｍ．Ｃ．４を総称してＭ．
Ｃ．という）とそれを挟むセンスアンプブロックＳＡＢ
Ｌ，ＳＡＢＲ（以下、ＳＡＢＬ１〜ＳＡＢＬ４，ＳＡＢ
Ｒ１〜ＳＡＢＲ４をそれぞれ総称してＳＡＢＬ，ＳＡＢ
Ｒという）とからなる交互配置型センスアンプを詳細に
示す回路図である。
【００４１】図３を参照して、交互配置型センスアンプ
は、センスアンプブロックＳＡＢＲにおいて、センスア
ンプ帯Ｓ／Ａ♯０，Ｓ／Ａ♯２を含む基本ブロック３０
１が、また、センスアンプブロックＳＡＢＲにおいて、
センスアンプ帯Ｓ／Ａ♯１，Ｓ／Ａ♯３を含む基本ブロ
ック３０３が繰返しの単位となっている。
は、センスアンプブロックＳＡＢＲにおいて、センスア
ンプ帯Ｓ／Ａ♯０，Ｓ／Ａ♯２を含む基本ブロック３０
１が、また、センスアンプブロックＳＡＢＲにおいて、
センスアンプ帯Ｓ／Ａ♯１，Ｓ／Ａ♯３を含む基本ブロ
ック３０３が繰返しの単位となっている。
【００４２】ビット線対３０５は、図示にないさらに左
側にあるセンスアンプ対に接続され、ビット線対３０７
は、図示にないさらに右側にあるセンスアンプ帯に接続
されている。
側にあるセンスアンプ対に接続され、ビット線対３０７
は、図示にないさらに右側にあるセンスアンプ帯に接続
されている。
【００４３】図２，３を参照して、メモリセルブロック
Ｍ．Ｃ．およびそれを挟むセンスアンプブロックＳＡＢ
Ｌ，ＳＡＢＲ上には、行方向に、センスアンプ帯Ｓ／Ａ
♯０，メモリセルブロックＭ．Ｃ．，Ｓ／Ａ♯１とセン
スアンプ帯Ｓ／Ａ♯２，メモリセルブロックＭ．Ｃ．，
センスアンプ帯Ｓ／Ａ♯３との間に沿ってコラムデコー
ダ１０５から出力されるコラム選択信号が伝送されるコ
ラム選択線ＣＳＬ１が延びている。コラム選択線ＣＳＬ
１はビット線対の２倍のピッチで配線されており、スル
ーホールを介して入出力ゲート（Ｉ／ＯＧ）にコラム選
択信号が入力される。コラム選択信号で制御される４つ
の入出力ゲート（Ｉ／ＯＧ）を介して、対応する４対の
ビット線対ＢＬ０〜ＢＬ３はセンスアンプブロック上を
走る４対のローカル入出力線対ＬＩＯ１１，／ＬＩＯ１
１およびＬＩＯ１２，／ＬＩＯ１２およびＬＩＯ２１，
／ＬＩＯ２１およびＬＩＯ２２，／ＬＩＯ２２のうち対
応するローカル入出力線対に接続される。したがって、
１本のコラム選択線によって１サブメモリブロックにつ
き左右の入出力ゲートそれぞれ２個ずつ合計４個の入出
力ゲートが同時に選択されオン状態になり、ビット線対
がローカル入出力線対に接続され、４ビットのデータが
２ビットずつ左右合計４対のローカル入出力線対に出力
される。
Ｍ．Ｃ．およびそれを挟むセンスアンプブロックＳＡＢ
Ｌ，ＳＡＢＲ上には、行方向に、センスアンプ帯Ｓ／Ａ
♯０，メモリセルブロックＭ．Ｃ．，Ｓ／Ａ♯１とセン
スアンプ帯Ｓ／Ａ♯２，メモリセルブロックＭ．Ｃ．，
センスアンプ帯Ｓ／Ａ♯３との間に沿ってコラムデコー
ダ１０５から出力されるコラム選択信号が伝送されるコ
ラム選択線ＣＳＬ１が延びている。コラム選択線ＣＳＬ
１はビット線対の２倍のピッチで配線されており、スル
ーホールを介して入出力ゲート（Ｉ／ＯＧ）にコラム選
択信号が入力される。コラム選択信号で制御される４つ
の入出力ゲート（Ｉ／ＯＧ）を介して、対応する４対の
ビット線対ＢＬ０〜ＢＬ３はセンスアンプブロック上を
走る４対のローカル入出力線対ＬＩＯ１１，／ＬＩＯ１
１およびＬＩＯ１２，／ＬＩＯ１２およびＬＩＯ２１，
／ＬＩＯ２１およびＬＩＯ２２，／ＬＩＯ２２のうち対
応するローカル入出力線対に接続される。したがって、
１本のコラム選択線によって１サブメモリブロックにつ
き左右の入出力ゲートそれぞれ２個ずつ合計４個の入出
力ゲートが同時に選択されオン状態になり、ビット線対
がローカル入出力線対に接続され、４ビットのデータが
２ビットずつ左右合計４対のローカル入出力線対に出力
される。
【００４４】メモリアレイ上には上記コラム選択線ＣＳ
Ｌ１の他、アレイ回路専用の電源強化のためのＶｃｃ線
およびＶｓｓ（ＧＮＤ）線がコラム選択線ＣＳＬ１と同
じ配線層でビット線対とほぼ平行に配線されている。
Ｌ１の他、アレイ回路専用の電源強化のためのＶｃｃ線
およびＶｓｓ（ＧＮＤ）線がコラム選択線ＣＳＬ１と同
じ配線層でビット線対とほぼ平行に配線されている。
【００４５】図４は、図１の隣り合うメモリセルブロッ
ク（Ｍ．Ｃ．）４０１，４０１′端およびそれらに挟ま
れたシャント領域（ｓｈｕｎｔ）４０３上の配線の様子
を示す図である。
ク（Ｍ．Ｃ．）４０１，４０１′端およびそれらに挟ま
れたシャント領域（ｓｈｕｎｔ）４０３上の配線の様子
を示す図である。
【００４６】図４を参照して、隣り合うメモリセルブロ
ック４０１，４０１′上にはコラム選択線ＣＳＬ，Ｖｃ
ｃ線，Ｖｓｓ線が配置され、それらに挟まれたシャント
領域４０３上には所定電圧線ＶBL線，ＶCP線のいずれ
か、または信号線ＬＩＯＥＱ線の両側に２対のグローバ
ル入出力線対ＧＩＯ１，／ＧＩＯ１およびＧＩＯ２，／
ＧＩＯ２が配線されている。以下、ＧＩＯ１１，／ＧＩ
Ｏ１１およびＧＩＯ１２，／ＧＩＯ１２を総称してＧＩ
Ｏ１，／ＧＩＯ１、ＧＩＯ２１，／ＧＩＯ２１およびＧ
ＩＯ２２，／ＧＩＯ２２を総称してＧＩＯ２，／ＧＩＯ
２という。
ック４０１，４０１′上にはコラム選択線ＣＳＬ，Ｖｃ
ｃ線，Ｖｓｓ線が配置され、それらに挟まれたシャント
領域４０３上には所定電圧線ＶBL線，ＶCP線のいずれ
か、または信号線ＬＩＯＥＱ線の両側に２対のグローバ
ル入出力線対ＧＩＯ１，／ＧＩＯ１およびＧＩＯ２，／
ＧＩＯ２が配線されている。以下、ＧＩＯ１１，／ＧＩ
Ｏ１１およびＧＩＯ１２，／ＧＩＯ１２を総称してＧＩ
Ｏ１，／ＧＩＯ１、ＧＩＯ２１，／ＧＩＯ２１およびＧ
ＩＯ２２，／ＧＩＯ２２を総称してＧＩＯ２，／ＧＩＯ
２という。
【００４７】図２，３，４に示すように、Ｖｃｃ線およ
びＶｓｓ線は上記コラム選択線ＣＳＬ（ＣＳＬ１）の間
にメモリセルブロック（Ｍ．Ｃ．）４０１，４０１′の
端に沿って行方向に交互に配線されている。つまり、セ
ンスアンプブロックの幅（２対のビット線対の幅）と等
しいピッチ（Ｓ１）でＶｓｓ線、ＣＳＬ、Ｖｃｃ線、Ｖ
ｓｓ線、ＣＳＬ線、Ｖｃｃ線、…、という順番で配線さ
れている。サブメモリブロックの端は、いずれのサブメ
モリブロックにおいてもＶｓｓ線あるいはＶｃｃ線のい
ずれかが配線されている。これらＶｃｃ線およびＶｓｓ
線は、センスアンプブロック上をローカル入出力線対と
同じ配線層で並行に走るＶｃｃ線およびＧＮＤ線とスル
ーホールを介して接続されている。
びＶｓｓ線は上記コラム選択線ＣＳＬ（ＣＳＬ１）の間
にメモリセルブロック（Ｍ．Ｃ．）４０１，４０１′の
端に沿って行方向に交互に配線されている。つまり、セ
ンスアンプブロックの幅（２対のビット線対の幅）と等
しいピッチ（Ｓ１）でＶｓｓ線、ＣＳＬ、Ｖｃｃ線、Ｖ
ｓｓ線、ＣＳＬ線、Ｖｃｃ線、…、という順番で配線さ
れている。サブメモリブロックの端は、いずれのサブメ
モリブロックにおいてもＶｓｓ線あるいはＶｃｃ線のい
ずれかが配線されている。これらＶｃｃ線およびＶｓｓ
線は、センスアンプブロック上をローカル入出力線対と
同じ配線層で並行に走るＶｃｃ線およびＧＮＤ線とスル
ーホールを介して接続されている。
【００４８】これにより、コラム選択線のピッチが緩和
され、プロセス上の加工が容易になり、生産性を向上す
ることが可能となる。また、電源強化によりアレイ回路
の高速かつ安定動作が実現する。さらに、これらコラム
選択線、Ｖｃｃ線、およびＶｓｓ線の配列は、すべての
センスアンプに対する電源抵抗が等しくなるようにセン
スアンプに対して対称に配列されている。すなわち、上
記Ｖｃｃ線およびＶｓｓ線は、それを接続するスルーホ
ールとセンスアンプの位置関係が一様になるように配列
され、ワーストポイントを極力作らないように配慮され
ている。
され、プロセス上の加工が容易になり、生産性を向上す
ることが可能となる。また、電源強化によりアレイ回路
の高速かつ安定動作が実現する。さらに、これらコラム
選択線、Ｖｃｃ線、およびＶｓｓ線の配列は、すべての
センスアンプに対する電源抵抗が等しくなるようにセン
スアンプに対して対称に配列されている。すなわち、上
記Ｖｃｃ線およびＶｓｓ線は、それを接続するスルーホ
ールとセンスアンプの位置関係が一様になるように配列
され、ワーストポイントを極力作らないように配慮され
ている。
【００４９】また、メモリセルブロックの端部は、メモ
リセルブロックとシャント領域との間に絶対段差があり
加工が困難である。そのため、メモリセルブロックの一
番端に配線されたＶｃｃ線またはＶｓｓ線とシャント領
域４０３の一番端に配線されたグローバル入出力線ＧＩ
Ｏ２および／ＧＩＯ２とのショートを回避するためその
メモリセル上のスペース（Ｓ１）より大きい値（Ｓ２）
の間隔をとっている。具体例として、Ｓ１イコライズ３
μｍ程度のときＳ２イコライズ４〜５μｍ程度である。
リセルブロックとシャント領域との間に絶対段差があり
加工が困難である。そのため、メモリセルブロックの一
番端に配線されたＶｃｃ線またはＶｓｓ線とシャント領
域４０３の一番端に配線されたグローバル入出力線ＧＩ
Ｏ２および／ＧＩＯ２とのショートを回避するためその
メモリセル上のスペース（Ｓ１）より大きい値（Ｓ２）
の間隔をとっている。具体例として、Ｓ１イコライズ３
μｍ程度のときＳ２イコライズ４〜５μｍ程度である。
【００５０】図５は、図１のＶｃｃ線およびＶｓｓ線の
アレイ端における配線図である。図５を参照して、メモ
リセルブロック♯３１から行方向にＶｃｃ線とＶｓｓ線
とコラム選択線ＣＳＬとが配線され、センスアンプブロ
ック５０１のブロック端付近５０５ではＶｃｃ線とＶｓ
ｓ線とが太くなり、チップ周辺を走る幹線５０３に接続
されている。
アレイ端における配線図である。図５を参照して、メモ
リセルブロック♯３１から行方向にＶｃｃ線とＶｓｓ線
とコラム選択線ＣＳＬとが配線され、センスアンプブロ
ック５０１のブロック端付近５０５ではＶｃｃ線とＶｓ
ｓ線とが太くなり、チップ周辺を走る幹線５０３に接続
されている。
【００５１】再び、図２を参照して、シャント領域ｓｈ
ｕｎｔ２〜ｓｈｕｎｔ５においては、行方向に、一方端
からもう一方端にわたって２対のグローバル入出力線対
ＧＩＯ線対と所定電圧を供給する所定電圧線（ローカル
入出力線イコライズ信号ＬＩＯＥＱを伝送する信号線Ｌ
ＩＯＥＱ１またはＬＩＯＥＱ２、ＶBL線、ＶCP線のいず
れか）とがほぼ平行に配線されている。
ｕｎｔ２〜ｓｈｕｎｔ５においては、行方向に、一方端
からもう一方端にわたって２対のグローバル入出力線対
ＧＩＯ線対と所定電圧を供給する所定電圧線（ローカル
入出力線イコライズ信号ＬＩＯＥＱを伝送する信号線Ｌ
ＩＯＥＱ１またはＬＩＯＥＱ２、ＶBL線、ＶCP線のいず
れか）とがほぼ平行に配線されている。
【００５２】シャント領域ｓｈｕｎｔ２においては、所
定電圧線の１つであるローカル入出力線対をイコライズ
するための信号ＬＩＯＥＱが伝送される信号線ＬＩＯＥ
Ｑ１を中心に、グローバル入出力線対ＧＩＯ１１，／Ｇ
ＩＯ１１が対称に配線され、さらにその外側にグローバ
ル入出力線対ＧＩＯ１２，／ＧＩＯ１２が対称に配線さ
れている。
定電圧線の１つであるローカル入出力線対をイコライズ
するための信号ＬＩＯＥＱが伝送される信号線ＬＩＯＥ
Ｑ１を中心に、グローバル入出力線対ＧＩＯ１１，／Ｇ
ＩＯ１１が対称に配線され、さらにその外側にグローバ
ル入出力線対ＧＩＯ１２，／ＧＩＯ１２が対称に配線さ
れている。
【００５３】シャント領域ｓｈｕｎｔ３においては、所
定電圧線の１つであるビット線対のプリチャージ電圧Ｖ
BLが供給されるＶBL線を中心に、グローバル入出力線対
ＧＩＯ２１，／ＧＩＯ２１が対称に配線され、さらにそ
の外側にグローバル入出力線対ＧＩＯ２２，／ＧＩＯ２
２が対称に配線されている。
定電圧線の１つであるビット線対のプリチャージ電圧Ｖ
BLが供給されるＶBL線を中心に、グローバル入出力線対
ＧＩＯ２１，／ＧＩＯ２１が対称に配線され、さらにそ
の外側にグローバル入出力線対ＧＩＯ２２，／ＧＩＯ２
２が対称に配線されている。
【００５４】シャント領域ｓｈｕｎｔ４においては、所
定電圧線の１つであるローカル入出力線対をイコライズ
するための信号ＬＩＯＥＱが伝送される信号線ＬＩＯＥ
Ｑ２を中心に、グローバル入出力線対ＧＩＯ３１，／Ｇ
ＩＯ３１が対称に配線され、さらにその外側にグローバ
ル入出力線対ＧＩＯ３２，／ＧＩＯ３２が対称に配線さ
れている。
定電圧線の１つであるローカル入出力線対をイコライズ
するための信号ＬＩＯＥＱが伝送される信号線ＬＩＯＥ
Ｑ２を中心に、グローバル入出力線対ＧＩＯ３１，／Ｇ
ＩＯ３１が対称に配線され、さらにその外側にグローバ
ル入出力線対ＧＩＯ３２，／ＧＩＯ３２が対称に配線さ
れている。
【００５５】シャント領域ｓｈｕｎｔ５においては、所
定電圧線の１つであるセルプレート電圧ＶCPが供給され
るＶCP線を中心に、グローバル入出力線対ＧＩＯ４１，
／ＧＩＯ４１が対称に配線され、さらにその外側にグロ
ーバル入出力線対ＧＩＯ４２，／ＧＩＯ４２が対称に配
線されている。
定電圧線の１つであるセルプレート電圧ＶCPが供給され
るＶCP線を中心に、グローバル入出力線対ＧＩＯ４１，
／ＧＩＯ４１が対称に配線され、さらにその外側にグロ
ーバル入出力線対ＧＩＯ４２，／ＧＩＯ４２が対称に配
線されている。
【００５６】シャント領域ｓｈｕｎｔ３において、この
行方向に延びるＶBL線は、プリチャージ／イコライズ回
路ＥＱ２０１に接続された列方向に延びるＶBL線にスル
ーホールを介して接続されている。また、シャント領域
５においては、行方向に延びるＶCP線は、センスアンプ
シェアードゲート２０９のゲート電極に接続された列方
向に延びるＶCP線にスルーホールを介して接続されてい
る。
行方向に延びるＶBL線は、プリチャージ／イコライズ回
路ＥＱ２０１に接続された列方向に延びるＶBL線にスル
ーホールを介して接続されている。また、シャント領域
５においては、行方向に延びるＶCP線は、センスアンプ
シェアードゲート２０９のゲート電極に接続された列方
向に延びるＶCP線にスルーホールを介して接続されてい
る。
【００５７】ここで、シャント領域ｓｈｕｎｔ２〜ｓｈ
ｕｎｔ５において、メモリセルブロックＭ．Ｃ．１〜
Ｍ．Ｃ．４に対する左側の領域をそれぞれｓｈｕｎｔ２
Ｌ〜ｓｈｕｎｔ５Ｌ、右側の領域をそれぞれｓｈｕｎｔ
２Ｒ〜ｓｈｕｎｔ５Ｒとする。
ｕｎｔ５において、メモリセルブロックＭ．Ｃ．１〜
Ｍ．Ｃ．４に対する左側の領域をそれぞれｓｈｕｎｔ２
Ｌ〜ｓｈｕｎｔ５Ｌ、右側の領域をそれぞれｓｈｕｎｔ
２Ｒ〜ｓｈｕｎｔ５Ｒとする。
【００５８】ローカル入出力線対ＬＩＯ１１，／ＬＩＯ
１１、ＬＩＯ１２，／ＬＩＯ１２、ＬＩＯ２１，／ＬＩ
Ｏ２１、およびＬＩＯ２２，／ＬＩＯ２２と、それらに
対応するグローバル入出力線対ＧＩＯ１１，／ＧＩＯ１
１、ＧＩＯ２１，／ＧＩＯ２１、ＧＩＯ３１，／ＧＩＯ
３１、およびＧＩＯ４１，／ＧＩＯ４１とを接続するた
めにトランスミッションゲート回路ＴＧ１１，ＴＧ１２
がシャント領域ｓｈｕｎｔ２Ｌ〜ｓｈｕｎｔ５Ｌのうち
のいずれか２領域にそれぞれ１つずつ配置され、シャン
ト領域ｓｈｕｎｔ２Ｒ〜ｓｈｕｎｔ５Ｒのうち上記とは
反対側のトランスミッションゲート回路ＴＧ１１，ＴＧ
１２が配置されていない残る２領域にトランスミッショ
ンゲート回路ＴＧ２１，ＴＧ２２が１つずつ配置されな
ければならない。
１１、ＬＩＯ１２，／ＬＩＯ１２、ＬＩＯ２１，／ＬＩ
Ｏ２１、およびＬＩＯ２２，／ＬＩＯ２２と、それらに
対応するグローバル入出力線対ＧＩＯ１１，／ＧＩＯ１
１、ＧＩＯ２１，／ＧＩＯ２１、ＧＩＯ３１，／ＧＩＯ
３１、およびＧＩＯ４１，／ＧＩＯ４１とを接続するた
めにトランスミッションゲート回路ＴＧ１１，ＴＧ１２
がシャント領域ｓｈｕｎｔ２Ｌ〜ｓｈｕｎｔ５Ｌのうち
のいずれか２領域にそれぞれ１つずつ配置され、シャン
ト領域ｓｈｕｎｔ２Ｒ〜ｓｈｕｎｔ５Ｒのうち上記とは
反対側のトランスミッションゲート回路ＴＧ１１，ＴＧ
１２が配置されていない残る２領域にトランスミッショ
ンゲート回路ＴＧ２１，ＴＧ２２が１つずつ配置されな
ければならない。
【００５９】図２に示すこの例では、シャント領域ｓｈ
ｕｎｔ５Ｌにローカル入出力線対ＬＩＯ１１，／ＬＩＯ
１１とグローバル入出力線対ＧＩＯ４１，／ＧＩＯ４１
とを接続するトランスミッションゲートＴＧ１１が配置
され、シャント領域ｓｈｕｎｔ４Ｌにローカル入出力線
対ＬＩＯ１２，／ＬＩＯ１２とグローバル入出力線対Ｇ
ＩＯ３１，／ＧＩＯ３１とを接続するトランスミッショ
ンゲートＴＧ１２が配置され、シャント領域ｓｈｕｎｔ
３Ｒにローカル入出力線対ＬＩＯ２１，／ＬＩＯ２１と
グローバル入出力線対ＧＩＯ２１，／ＧＩＯ２１とを接
続するトランスミッションゲートＴＧ２１が配置され、
シャント領域ｓｈｕｎｔ２ＡＲにローカル入出力線対Ｌ
ＩＯ２２，／ＬＩＯ２２とグローバル入出力線対ＧＩＯ
１１，／ＧＩＯ１１とを接続するトランスミッションゲ
ートＴＧ２２が配置されている。
ｕｎｔ５Ｌにローカル入出力線対ＬＩＯ１１，／ＬＩＯ
１１とグローバル入出力線対ＧＩＯ４１，／ＧＩＯ４１
とを接続するトランスミッションゲートＴＧ１１が配置
され、シャント領域ｓｈｕｎｔ４Ｌにローカル入出力線
対ＬＩＯ１２，／ＬＩＯ１２とグローバル入出力線対Ｇ
ＩＯ３１，／ＧＩＯ３１とを接続するトランスミッショ
ンゲートＴＧ１２が配置され、シャント領域ｓｈｕｎｔ
３Ｒにローカル入出力線対ＬＩＯ２１，／ＬＩＯ２１と
グローバル入出力線対ＧＩＯ２１，／ＧＩＯ２１とを接
続するトランスミッションゲートＴＧ２１が配置され、
シャント領域ｓｈｕｎｔ２ＡＲにローカル入出力線対Ｌ
ＩＯ２２，／ＬＩＯ２２とグローバル入出力線対ＧＩＯ
１１，／ＧＩＯ１１とを接続するトランスミッションゲ
ートＴＧ２２が配置されている。
【００６０】ここで、グローバル入出力線対ＧＩＯ１
２，／ＧＩＯ１２、ＧＩＯ２２，／ＧＩＯ２２、ＧＩＯ
３２，／ＧＩＯ３２、ＧＩＯ４２，／ＧＩＯ４２は、後
述の基本ブロックＢにおいてそれぞれ対応するローカル
入出力線対に接続され、基本ブロックＡにおいては接続
関係を有さない。
２，／ＧＩＯ１２、ＧＩＯ２２，／ＧＩＯ２２、ＧＩＯ
３２，／ＧＩＯ３２、ＧＩＯ４２，／ＧＩＯ４２は、後
述の基本ブロックＢにおいてそれぞれ対応するローカル
入出力線対に接続され、基本ブロックＡにおいては接続
関係を有さない。
【００６１】さらに、各シャント領域において、トラン
スミッションゲートＴＧ１１，ＴＧ１２，ＴＧ２１，Ｔ
Ｇ２２が配置された側と反対の側にはそれぞれ２対のロ
ーカル入出力線対ＬＩＯ２１，／ＬＩＯ２１およびＬＩ
Ｏ２２，／ＬＩＯ２２およびセンスノードＳ２Ｎ２，Ｓ
２Ｐ２をＶBLレベルにプリチャージおよびイコライズす
るプリチャージ／イコライズ回路ＥＱ１２、２対のロー
カル入出力線対ＬＩＯ２１，／ＬＩＯ２１およびＬＩＯ
２２，／ＬＩＯ２２をイコライズするイコライズ回路Ｅ
Ｑ２２、２対のローカル入出力線対ＬＩＯ１１，／ＬＩ
Ｏ１１およびＬＩＯ１２，／ＬＩＯ１２とセンスノード
Ｓ２Ｎ１，Ｓ２Ｐ１とをそれぞれＶBLレベルにプリチャ
ージおよびイコライズするプリチャージ／イコライズ回
路ＥＱ１１、２対のローカル入出力線対ＬＩＯ１１，／
ＬＩＯ１１およびＬＩＯ１２，／ＬＩＯ１２をイコライ
ズするイコライズ回路ＥＱ２１が配置されている。
スミッションゲートＴＧ１１，ＴＧ１２，ＴＧ２１，Ｔ
Ｇ２２が配置された側と反対の側にはそれぞれ２対のロ
ーカル入出力線対ＬＩＯ２１，／ＬＩＯ２１およびＬＩ
Ｏ２２，／ＬＩＯ２２およびセンスノードＳ２Ｎ２，Ｓ
２Ｐ２をＶBLレベルにプリチャージおよびイコライズす
るプリチャージ／イコライズ回路ＥＱ１２、２対のロー
カル入出力線対ＬＩＯ２１，／ＬＩＯ２１およびＬＩＯ
２２，／ＬＩＯ２２をイコライズするイコライズ回路Ｅ
Ｑ２２、２対のローカル入出力線対ＬＩＯ１１，／ＬＩ
Ｏ１１およびＬＩＯ１２，／ＬＩＯ１２とセンスノード
Ｓ２Ｎ１，Ｓ２Ｐ１とをそれぞれＶBLレベルにプリチャ
ージおよびイコライズするプリチャージ／イコライズ回
路ＥＱ１１、２対のローカル入出力線対ＬＩＯ１１，／
ＬＩＯ１１およびＬＩＯ１２，／ＬＩＯ１２をイコライ
ズするイコライズ回路ＥＱ２１が配置されている。
【００６２】図６は、図２のトランスミッションゲート
回路ＴＧ１１の具体例を示す図である。
回路ＴＧ１１の具体例を示す図である。
【００６３】図６を参照して、トランスミッションゲー
ト回路ＴＧ１１において、ローカル入出力線対ＬＩＯ１
１，／ＬＩＯ１１に伝送されたデータは、センスアンプ
活性化信号Ｓ０Ｎ１がＨ（論理ハイ）レベルかつセンス
アンプ活性化信号Ｓ０Ｐ１がＬ（論理ロー）レベルのと
き、それぞれグローバル入出力線対ＧＩＯ４１，／ＧＩ
Ｏ４１に伝送される。
ト回路ＴＧ１１において、ローカル入出力線対ＬＩＯ１
１，／ＬＩＯ１１に伝送されたデータは、センスアンプ
活性化信号Ｓ０Ｎ１がＨ（論理ハイ）レベルかつセンス
アンプ活性化信号Ｓ０Ｐ１がＬ（論理ロー）レベルのと
き、それぞれグローバル入出力線対ＧＩＯ４１，／ＧＩ
Ｏ４１に伝送される。
【００６４】トランスミッションゲートＴＧ２１は上記
トランスミッションゲート回路ＴＧ１１と同様の回路構
成を有し、ローカル入出力線対ＬＩＯ２１，／ＬＩＯ２
１に伝送されたデータはセンスアンプ活性化信号Ｓ０Ｎ
１がＨレベルかつセンスアンプ活性化信号Ｓ０Ｐ１がＬ
レベルのとき、それぞれグローバル入出力線対ＧＩＯ２
１，／ＧＩＯ２１に伝送される。
トランスミッションゲート回路ＴＧ１１と同様の回路構
成を有し、ローカル入出力線対ＬＩＯ２１，／ＬＩＯ２
１に伝送されたデータはセンスアンプ活性化信号Ｓ０Ｎ
１がＨレベルかつセンスアンプ活性化信号Ｓ０Ｐ１がＬ
レベルのとき、それぞれグローバル入出力線対ＧＩＯ２
１，／ＧＩＯ２１に伝送される。
【００６５】図７は、図２のトランスミッションゲート
回路ＴＧ１２の具体例を示す図である。
回路ＴＧ１２の具体例を示す図である。
【００６６】図７を参照して、トランスミッションゲー
ト回路ＴＧ１２において、ローカル入出力線対ＬＩＯ１
２，／ＬＩＯ１２に伝送されたデータは、センスアンプ
活性化信号Ｓ０Ｎ１がＨレベルかつセンスアンプ活性化
信号Ｓ０Ｐ１がＬレベルのとき、それぞれグローバル入
出力線対ＧＩＯ３１，／ＧＩＯ３１に伝送される。
ト回路ＴＧ１２において、ローカル入出力線対ＬＩＯ１
２，／ＬＩＯ１２に伝送されたデータは、センスアンプ
活性化信号Ｓ０Ｎ１がＨレベルかつセンスアンプ活性化
信号Ｓ０Ｐ１がＬレベルのとき、それぞれグローバル入
出力線対ＧＩＯ３１，／ＧＩＯ３１に伝送される。
【００６７】トランスミッションゲート回路ＴＧ２２は
上記トランスミッションゲート回路ＴＧ１２と同様の回
路構成を有し、ローカル入出力線対ＬＩＯ２２，／ＬＩ
Ｏ２２に伝送されたデータは、センスアンプ活性化信号
Ｓ０Ｎ２がＨレベルかつセンスアンプ活性化信号Ｓ０Ｐ
２がＬレベルのとき、それぞれグローバル入出力線対Ｇ
ＩＯ１１，／ＧＩＯ１１に伝送される。
上記トランスミッションゲート回路ＴＧ１２と同様の回
路構成を有し、ローカル入出力線対ＬＩＯ２２，／ＬＩ
Ｏ２２に伝送されたデータは、センスアンプ活性化信号
Ｓ０Ｎ２がＨレベルかつセンスアンプ活性化信号Ｓ０Ｐ
２がＬレベルのとき、それぞれグローバル入出力線対Ｇ
ＩＯ１１，／ＧＩＯ１１に伝送される。
【００６８】これらトランスミッションゲート回路ＴＧ
１１，ＴＧ１２，ＴＧ２１，ＴＧ２２は、センスアンプ
活性化信号Ｓ０Ｎ１，Ｓ０Ｐ１またはセンスアンプ活性
化信号Ｓ０Ｎ２，Ｓ０Ｐ２をゲート電極で受けたＣＭＯ
Ｓ構成のトランスミッションゲート回路を示している
が、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳト
ランジスタと称す）のみ、あるいはＰチャネルＭＯＳト
ランジスタ（以下、ＰＭＯＳトランジスタと称す）のみ
により構成することも可能である。また、ゲート入力も
特にセンスアンプ活性化信号Ｓ０Ｎ１，Ｓ０Ｐ１または
Ｓ０Ｎ２，Ｓ０Ｐ２でなくてもよいが、センスアンプブ
ロック上を走っているこれらの信号をトランスミッショ
ンゲート回路の制御に兼用することにより、別途信号線
を配線する必要がなくなるのでアレイ面積の削減に有効
である。このことは後述の基本ブロックＢに含まれてい
るトランスミッションゲート回路ＴＧ３１，ＴＧ３２，
ＴＧ４１，ＴＧ４２についても同様である。
１１，ＴＧ１２，ＴＧ２１，ＴＧ２２は、センスアンプ
活性化信号Ｓ０Ｎ１，Ｓ０Ｐ１またはセンスアンプ活性
化信号Ｓ０Ｎ２，Ｓ０Ｐ２をゲート電極で受けたＣＭＯ
Ｓ構成のトランスミッションゲート回路を示している
が、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳト
ランジスタと称す）のみ、あるいはＰチャネルＭＯＳト
ランジスタ（以下、ＰＭＯＳトランジスタと称す）のみ
により構成することも可能である。また、ゲート入力も
特にセンスアンプ活性化信号Ｓ０Ｎ１，Ｓ０Ｐ１または
Ｓ０Ｎ２，Ｓ０Ｐ２でなくてもよいが、センスアンプブ
ロック上を走っているこれらの信号をトランスミッショ
ンゲート回路の制御に兼用することにより、別途信号線
を配線する必要がなくなるのでアレイ面積の削減に有効
である。このことは後述の基本ブロックＢに含まれてい
るトランスミッションゲート回路ＴＧ３１，ＴＧ３２，
ＴＧ４１，ＴＧ４２についても同様である。
【００６９】図８は、図２のプリチャージ／イコライズ
回路ＥＱ１１の具体例を示す図である。
回路ＥＱ１１の具体例を示す図である。
【００７０】図８を参照して、プリチャージ／イコライ
ズ回路ＥＱ１１はビット線対イコライズ信号ＢＬＥＱに
より制御され、信号線ＢＬＥＱを伝送するビット線対イ
コライズ信号ＢＬＥＱがＨレベルになるとローカル入出
力線対ＬＩＯ１１，／ＬＩＯ１１およびＬＩＯ１２，／
ＬＩＯ１２間に接続されたＮＭＯＳトランジスタがオン
し、ビット線対ＶBLにがプリチャージ／イコライズされ
る。さらに、センスノードＳ２Ｎ１，Ｓ２Ｐ１間に接続
されたＮＭＯＳトランジスタもまたオンし，Ｓ２Ｎ１と
Ｓ２Ｐ１とがビット線プリチャージ電圧ＶBLにプリチャ
ージおよびイコライズされる。
ズ回路ＥＱ１１はビット線対イコライズ信号ＢＬＥＱに
より制御され、信号線ＢＬＥＱを伝送するビット線対イ
コライズ信号ＢＬＥＱがＨレベルになるとローカル入出
力線対ＬＩＯ１１，／ＬＩＯ１１およびＬＩＯ１２，／
ＬＩＯ１２間に接続されたＮＭＯＳトランジスタがオン
し、ビット線対ＶBLにがプリチャージ／イコライズされ
る。さらに、センスノードＳ２Ｎ１，Ｓ２Ｐ１間に接続
されたＮＭＯＳトランジスタもまたオンし，Ｓ２Ｎ１と
Ｓ２Ｐ１とがビット線プリチャージ電圧ＶBLにプリチャ
ージおよびイコライズされる。
【００７１】図９は、図２のプリチャージ／イコライズ
回路ＥＱ１２の具体例を示す図である。
回路ＥＱ１２の具体例を示す図である。
【００７２】図９において、プリチャージ／イコライズ
回路ＥＱ１２はビット線対イコライズ信号ＢＬＥＱによ
り制御され、信号線ＢＬＥＱを伝送するビット線対イコ
ライズ信号ＢＬＥＱがＨレベルになるとローカル入出力
線対ＬＩＯ２１，ＬＩＯ２１およびＬＩＯ２２，／ＬＩ
Ｏ２２間に接続されたＮＭＯＳトランジスタがオンし、
ローカル入出力線対ＬＩＯ２１，／ＬＩＯ２１およびＬ
ＩＯ２２，／ＬＩＯ２２がプリチャージ／イコライズさ
れる。さらに、センスノードＳ２Ｎ２，Ｓ２Ｐ２間に接
続されたＮＭＯＳトランジスタもまたオンし、センスノ
ードＳ２Ｎ２とセンスノードＳ２Ｐ２とがビット線プリ
チャージ電圧ＶBLプリチャージおよびイコライズされ
る。
回路ＥＱ１２はビット線対イコライズ信号ＢＬＥＱによ
り制御され、信号線ＢＬＥＱを伝送するビット線対イコ
ライズ信号ＢＬＥＱがＨレベルになるとローカル入出力
線対ＬＩＯ２１，ＬＩＯ２１およびＬＩＯ２２，／ＬＩ
Ｏ２２間に接続されたＮＭＯＳトランジスタがオンし、
ローカル入出力線対ＬＩＯ２１，／ＬＩＯ２１およびＬ
ＩＯ２２，／ＬＩＯ２２がプリチャージ／イコライズさ
れる。さらに、センスノードＳ２Ｎ２，Ｓ２Ｐ２間に接
続されたＮＭＯＳトランジスタもまたオンし、センスノ
ードＳ２Ｎ２とセンスノードＳ２Ｐ２とがビット線プリ
チャージ電圧ＶBLプリチャージおよびイコライズされ
る。
【００７３】図１０は、図２のイコライズ回路ＥＱ２の
具体例を示す図である。図１０中では、入出力線ＬＩＯ
１１，ＬＩＯ１２を総称してＬＩＯ１、入出力線ＬＩＯ
２１，ＬＩＯ２２を総称してＬＩＯ２、グローバル入出
力線ＧＩＯ１１，ＧＩＯ２１を総称してＧＩＯ１、グロ
ーバル入出力線ＧＩＯ１２，ＧＩＯ２２を総称してＧＩ
Ｏ２、センスノードＳ２Ａの１，ＳＡ２Ｎを総称してＳ
２Ｎ、センスノードＳ２Ｐ１，Ｓ２Ｐ２を総称してＳ２
Ｐ、信号線Ｓ０Ｎ１，Ｓ０Ｎ２を総称してＳ０Ｎ、信号
線Ｓ０Ｐ１，Ｓ０Ｐ２を総称してＳ０Ｐとしている。
具体例を示す図である。図１０中では、入出力線ＬＩＯ
１１，ＬＩＯ１２を総称してＬＩＯ１、入出力線ＬＩＯ
２１，ＬＩＯ２２を総称してＬＩＯ２、グローバル入出
力線ＧＩＯ１１，ＧＩＯ２１を総称してＧＩＯ１、グロ
ーバル入出力線ＧＩＯ１２，ＧＩＯ２２を総称してＧＩ
Ｏ２、センスノードＳ２Ａの１，ＳＡ２Ｎを総称してＳ
２Ｎ、センスノードＳ２Ｐ１，Ｓ２Ｐ２を総称してＳ２
Ｐ、信号線Ｓ０Ｎ１，Ｓ０Ｎ２を総称してＳ０Ｎ、信号
線Ｓ０Ｐ１，Ｓ０Ｐ２を総称してＳ０Ｐとしている。
【００７４】図１０において、イコライズ回路ＥＱ２は
後述の図１１に示されるタイミングで出力されるローカ
ル入出力線対イコライズ信号ＬＩＯＥＱ（ＬＩＯＥＱ１
またはＬＩＯＥＱ２）により制御され、行方向に配線さ
れた信号線ＬＩＯＥＱの伝送されるローカル入出力線対
イコライズ信号ＬＩＯＥＱがＨレベルになると、スルー
ホール１２０を介してゲート電極が信号線ＬＩＯＥＱに
接続された２つのＮＭＯＳトランジスタがオンし、２対
のローカル入出力線対ＬＩＯ１１，／ＬＩＯ１１および
ＬＩＯ１２，／ＬＩＯ１２、またはＬＩＯ２１，／ＬＩ
Ｏ２１およびＬＩＯ２２，／ＬＩＯ２２（総称して、Ｌ
ＩＯ１，／ＬＩＯ１およびＬＩＯ２，／ＬＩＯ２とす
る）がそれぞれイコライズされる。
後述の図１１に示されるタイミングで出力されるローカ
ル入出力線対イコライズ信号ＬＩＯＥＱ（ＬＩＯＥＱ１
またはＬＩＯＥＱ２）により制御され、行方向に配線さ
れた信号線ＬＩＯＥＱの伝送されるローカル入出力線対
イコライズ信号ＬＩＯＥＱがＨレベルになると、スルー
ホール１２０を介してゲート電極が信号線ＬＩＯＥＱに
接続された２つのＮＭＯＳトランジスタがオンし、２対
のローカル入出力線対ＬＩＯ１１，／ＬＩＯ１１および
ＬＩＯ１２，／ＬＩＯ１２、またはＬＩＯ２１，／ＬＩ
Ｏ２１およびＬＩＯ２２，／ＬＩＯ２２（総称して、Ｌ
ＩＯ１，／ＬＩＯ１およびＬＩＯ２，／ＬＩＯ２とす
る）がそれぞれイコライズされる。
【００７５】次に、図２に示した基本ブロックＡにおけ
るデータの伝送経路を詳しく述べる。
るデータの伝送経路を詳しく述べる。
【００７６】たとえば、図２の基本ブロックＡの構成を
有するあるメモリブロックが選択され、ワード線ＷＬ０
が活性化されセンスアンプが活性化された後、コラム選
択線ＣＳＬ１が活性化されると、センスアンプブロック
ＳＡＢＬ１，ＳＡＢＲ１のセンスアンプ帯Ｓ／Ａ♯０，
Ｓ／Ａ♯１，Ｓ／Ａ♯２，Ｓ／Ａ♯３の各々に含まれた
入出力ゲートＩ／ＯＧ２０３♯０，２０３♯１，２０３
♯２，２０３♯３がオンしてビット線対ＢＬ０，ＢＬ
１，ＢＬ２，ＢＬ３がそれぞれ対応するローカル入出力
線ＬＩＯ１１，／ＬＩＯ１１およびＬＩＯ１２，／ＬＩ
Ｏ１２およびＬＩＯ２１，／ＬＩＯ２１およびＬＩＯ２
２，／ＬＩＯ２２に接続される。センスアンプ活性化信
号Ｓ０Ｎ１，Ｓ０Ｐ１およびＳ０Ｎ２，Ｓ０Ｐ２を受け
てシャント領域ｓｈｕｎｔ５Ｌ，ｓｈｕｎｔ４Ｌ，ｓｈ
ｕｎｔ３Ｒ，ｓｈｕｎｔ２Ｒに配置されているトランス
ミッションゲートＴＧ１１，ＴＧ１２，ＴＧ２１，ＴＧ
２２はそれぞれオン状態になっているので、ローカル入
出力線対上のデータは速やかに各トランスミッションゲ
ート回路を介してそれぞれグローバル入出力線対ＧＩＯ
４１，／ＧＩＯ４１およびＧＩＯ３１，／ＧＩＯ３１お
よびＧＩＯ２１，／ＧＩＯ２１およびＧＩＯ１１，／Ｇ
ＩＯ１１に伝達され、プリアンプ１０７（図１）に入力
される。
有するあるメモリブロックが選択され、ワード線ＷＬ０
が活性化されセンスアンプが活性化された後、コラム選
択線ＣＳＬ１が活性化されると、センスアンプブロック
ＳＡＢＬ１，ＳＡＢＲ１のセンスアンプ帯Ｓ／Ａ♯０，
Ｓ／Ａ♯１，Ｓ／Ａ♯２，Ｓ／Ａ♯３の各々に含まれた
入出力ゲートＩ／ＯＧ２０３♯０，２０３♯１，２０３
♯２，２０３♯３がオンしてビット線対ＢＬ０，ＢＬ
１，ＢＬ２，ＢＬ３がそれぞれ対応するローカル入出力
線ＬＩＯ１１，／ＬＩＯ１１およびＬＩＯ１２，／ＬＩ
Ｏ１２およびＬＩＯ２１，／ＬＩＯ２１およびＬＩＯ２
２，／ＬＩＯ２２に接続される。センスアンプ活性化信
号Ｓ０Ｎ１，Ｓ０Ｐ１およびＳ０Ｎ２，Ｓ０Ｐ２を受け
てシャント領域ｓｈｕｎｔ５Ｌ，ｓｈｕｎｔ４Ｌ，ｓｈ
ｕｎｔ３Ｒ，ｓｈｕｎｔ２Ｒに配置されているトランス
ミッションゲートＴＧ１１，ＴＧ１２，ＴＧ２１，ＴＧ
２２はそれぞれオン状態になっているので、ローカル入
出力線対上のデータは速やかに各トランスミッションゲ
ート回路を介してそれぞれグローバル入出力線対ＧＩＯ
４１，／ＧＩＯ４１およびＧＩＯ３１，／ＧＩＯ３１お
よびＧＩＯ２１，／ＧＩＯ２１およびＧＩＯ１１，／Ｇ
ＩＯ１１に伝達され、プリアンプ１０７（図１）に入力
される。
【００７７】図２に示されるようなシェアード型センス
アンプ構成において、１本のコラム選択線で４ビット線
対を選択する上記のような構成の場合、選択されたメモ
リブロックから４ビットのデータを入出力線に出力する
ためには、入出力線対はローカル入出力線対、グローバ
ル入出力線対とも最低４対必要であり、またローカル入
出力線対とグローバル入出力線対とを接続するためのト
ランスミッションゲート回路も４個必要である。したが
って、図１に示すようにローカル入出力線対をメモリブ
ロック全体の列方向の１／４の長さで等分割しているこ
の例においては、図６，７に示したようなトランスミッ
ションゲート回路では１ヶ所のシャント領域でローカル
入出力線対とグローバル入出力線対とを１対のみ接続
し、残るもう１対のローカル入出力線対とグローバル入
出力線対とは通過することになるので、４セットのトラ
ンスミッションゲート回路が必要である。さらに本構成
では、選択されたメモリブロックに対して左右のセンス
アンプブロック上を走る２対のローカル入出力線対に２
ビットずつデータが出力されるので、トランスミッショ
ンゲート回路は左右のシャント領域それぞれ２ヶ所ずつ
に配置される必要がある。図２では、左側のシャント領
域ｓｈｕｎｔ４Ｌ，ｓｈｕｎｔ５Ｌおよび右側のシャン
ト領域ｓｈｕｎｔ３Ｒ，ｓｈｕｎｔ２Ｒにトランスミッ
ションゲート回路が配置され、行方向に配線された５本
の配線のうち内側のグローバル入出力線対に接続される
構成となっている。その外側を走るグローバル入出力線
対は図１の右側のブロック♯１６〜♯３１のブロック
（後述の基本ブロックＢ）のデータを伝送するためのグ
ローバル入出力線対であり、基本ブロックＡの構成を有
するブロック♯０〜♯１５では接続されず通過するのみ
である。
アンプ構成において、１本のコラム選択線で４ビット線
対を選択する上記のような構成の場合、選択されたメモ
リブロックから４ビットのデータを入出力線に出力する
ためには、入出力線対はローカル入出力線対、グローバ
ル入出力線対とも最低４対必要であり、またローカル入
出力線対とグローバル入出力線対とを接続するためのト
ランスミッションゲート回路も４個必要である。したが
って、図１に示すようにローカル入出力線対をメモリブ
ロック全体の列方向の１／４の長さで等分割しているこ
の例においては、図６，７に示したようなトランスミッ
ションゲート回路では１ヶ所のシャント領域でローカル
入出力線対とグローバル入出力線対とを１対のみ接続
し、残るもう１対のローカル入出力線対とグローバル入
出力線対とは通過することになるので、４セットのトラ
ンスミッションゲート回路が必要である。さらに本構成
では、選択されたメモリブロックに対して左右のセンス
アンプブロック上を走る２対のローカル入出力線対に２
ビットずつデータが出力されるので、トランスミッショ
ンゲート回路は左右のシャント領域それぞれ２ヶ所ずつ
に配置される必要がある。図２では、左側のシャント領
域ｓｈｕｎｔ４Ｌ，ｓｈｕｎｔ５Ｌおよび右側のシャン
ト領域ｓｈｕｎｔ３Ｒ，ｓｈｕｎｔ２Ｒにトランスミッ
ションゲート回路が配置され、行方向に配線された５本
の配線のうち内側のグローバル入出力線対に接続される
構成となっている。その外側を走るグローバル入出力線
対は図１の右側のブロック♯１６〜♯３１のブロック
（後述の基本ブロックＢ）のデータを伝送するためのグ
ローバル入出力線対であり、基本ブロックＡの構成を有
するブロック♯０〜♯１５では接続されず通過するのみ
である。
【００７８】ローカル入出力線対が１／４倍長である本
構成においては、図８および９に示したプリチャージ／
イコライズ回路ＥＱ１１，ＥＱ１２およびイコライズ回
路ＥＱ２１，ＥＱ２によってローカル入出力線対をプリ
チャージおよびイコライズするためには、シャント領域
ｓｈｕｎｔ２〜５の４ヶ所のうち２ヶ所に配置すればよ
い。
構成においては、図８および９に示したプリチャージ／
イコライズ回路ＥＱ１１，ＥＱ１２およびイコライズ回
路ＥＱ２１，ＥＱ２によってローカル入出力線対をプリ
チャージおよびイコライズするためには、シャント領域
ｓｈｕｎｔ２〜５の４ヶ所のうち２ヶ所に配置すればよ
い。
【００７９】図１１は、図８および９のプリチャージ／
イコライズ回路ＥＱ１１，ＥＱ１２と図１０のイコライ
ズ回路ＥＱ２に入力されるイコライズ信号ＬＩＯＥＱを
示すタイミングチャートである。
イコライズ回路ＥＱ１１，ＥＱ１２と図１０のイコライ
ズ回路ＥＱ２に入力されるイコライズ信号ＬＩＯＥＱを
示すタイミングチャートである。
【００８０】図１１を参照して、外部ロウアドレススト
ローブ信号／ＲＡＳがＨ（論理ハイ）→（論理ロー）レ
ベルに立下がると、ビット線イコライズ信号ＢＬＥＱが
Ｈ→Ｌに立下がる（）。
ローブ信号／ＲＡＳがＨ（論理ハイ）→（論理ロー）レ
ベルに立下がると、ビット線イコライズ信号ＢＬＥＱが
Ｈ→Ｌに立下がる（）。
【００８１】ビット線イコライズ信号ＢＬＥＱがＬレベ
ルになってからしばらくしてコラムイネーブル信号ＣＥ
（図示せず）が活性化するのを受けて、ローカル入出力
線イコライズ信号ＬＩＯＥＱがＨ→Ｌに立下がり、ロー
カル入出力線をフローティングにする（）。
ルになってからしばらくしてコラムイネーブル信号ＣＥ
（図示せず）が活性化するのを受けて、ローカル入出力
線イコライズ信号ＬＩＯＥＱがＨ→Ｌに立下がり、ロー
カル入出力線をフローティングにする（）。
【００８２】その後は、アドレスＡｄｄ．の変化ごとに
ローカル入出力線イコライズ信号ＬＩＯＥＱがパルス上
に発生する（）。
ローカル入出力線イコライズ信号ＬＩＯＥＱがパルス上
に発生する（）。
【００８３】ライトサイクルでは、コラムアドレススト
ローブ信号／ＣＡＳの立下がりで発生する書込パルス発
生信号（図示せず）を受けて、ローカル入出力線イコラ
イズ信号ＬＩＯＥＱが発生する（）。
ローブ信号／ＣＡＳの立下がりで発生する書込パルス発
生信号（図示せず）を受けて、ローカル入出力線イコラ
イズ信号ＬＩＯＥＱが発生する（）。
【００８４】ＲＡＳサイクルが終了し、外部ロウアドレ
スストローブ信号／ＲＡＳがＬ→Ｈレベルに立上がる
と、ビット線イコライズ信号ＢＬＥＱ，ローカル入出力
線イコライズ信号ＬＩＯＥＱがともに活性化される
（）。
スストローブ信号／ＲＡＳがＬ→Ｈレベルに立上がる
と、ビット線イコライズ信号ＢＬＥＱ，ローカル入出力
線イコライズ信号ＬＩＯＥＱがともに活性化される
（）。
【００８５】なお、センスノードＳ２Ｎ１，Ｓ２Ｐ１，
Ｓ２Ｎ２，Ｓ２Ｐ２は、ローカル出力線対と同様に１／
４倍長で分割されていても回路動作上問題ないが、分割
されたローカル入出力線対と異なり、センスノードを分
割しないで繋げることにより安定動作させることができ
る。したがって、列方向に延びる５１２Ｋブロックにお
いて、センスノードは２個のプリチャージ／イコライズ
回路ＥＱ１１，ＥＱ１２によりプリチャージおよびイコ
ライズされることになる。
Ｓ２Ｎ２，Ｓ２Ｐ２は、ローカル出力線対と同様に１／
４倍長で分割されていても回路動作上問題ないが、分割
されたローカル入出力線対と異なり、センスノードを分
割しないで繋げることにより安定動作させることができ
る。したがって、列方向に延びる５１２Ｋブロックにお
いて、センスノードは２個のプリチャージ／イコライズ
回路ＥＱ１１，ＥＱ１２によりプリチャージおよびイコ
ライズされることになる。
【００８６】イコライズ回路ＥＱ２もプリチャージ／イ
コライズ回路ＥＱ１１，ＥＱ１２，ＥＱ２１，ＥＱ２２
の場合と同様に、シャント領域４ヶ所のうち２ヶ所に配
置すればよい。
コライズ回路ＥＱ１１，ＥＱ１２，ＥＱ２１，ＥＱ２２
の場合と同様に、シャント領域４ヶ所のうち２ヶ所に配
置すればよい。
【００８７】ここで、シャント領域上を走る５本の配線
の並びは、すべてのシャント領域において中央のＶ
BL線，ＶCP線，信号線ＬＩＯＥＱのいずれかが配線さ
れ、それを中心に両側にグローバル入出力線対ＧＩＯ
１，／ＧＩＯ１が、さらにその外側にグローバル入出力
線対ＧＩＯ２，／ＧＩＯ２が配置されている。
の並びは、すべてのシャント領域において中央のＶ
BL線，ＶCP線，信号線ＬＩＯＥＱのいずれかが配線さ
れ、それを中心に両側にグローバル入出力線対ＧＩＯ
１，／ＧＩＯ１が、さらにその外側にグローバル入出力
線対ＧＩＯ２，／ＧＩＯ２が配置されている。
【００８８】このように配置することにより信号線ＬＩ
ＯＥＱによるカップリングノイズをグローバル入出力線
対は共通に受けるので、ノイズ耐性がよくなりアレイ動
作マージンが向上する。
ＯＥＱによるカップリングノイズをグローバル入出力線
対は共通に受けるので、ノイズ耐性がよくなりアレイ動
作マージンが向上する。
【００８９】中央に配線は、イコライズ回路ＥＱ２が配
置されているシャント領域ｓｈｕｎｔ２，ｓｈｕｎｔ４
の中央を走る配線は信号線ＬＩＯＥＱに限定されるが、
シャント領域ｓｈｕｎｔ３，ｓｈｕｎｔ５はＶBL線また
はＶCP線のいずれでもよい。そして、ＶBL線およびＶCP
線は、シャント領域ｓｈｕｎｔ３，ｓｈｕｎｔ５におい
てローカル入出力線対と平行に走るＶBL線，ＶCP線とス
ルーホールを介して接続され、各々電源強化されてい
る。
置されているシャント領域ｓｈｕｎｔ２，ｓｈｕｎｔ４
の中央を走る配線は信号線ＬＩＯＥＱに限定されるが、
シャント領域ｓｈｕｎｔ３，ｓｈｕｎｔ５はＶBL線また
はＶCP線のいずれでもよい。そして、ＶBL線およびＶCP
線は、シャント領域ｓｈｕｎｔ３，ｓｈｕｎｔ５におい
てローカル入出力線対と平行に走るＶBL線，ＶCP線とス
ルーホールを介して接続され、各々電源強化されてい
る。
【００９０】図１２は、図１の基本ブロックＢの構成を
詳細に示す図である。図１２を参照して、基本ブロック
Ｂの基本的な構成は図２の基本ブロックＡの構成と同様
である。
詳細に示す図である。図１２を参照して、基本ブロック
Ｂの基本的な構成は図２の基本ブロックＡの構成と同様
である。
【００９１】ローカル入出力線対ＬＩＯ１１，／ＬＩＯ
１１およびＬＩＯ１２，／ＬＩＯ１２およびＬＩＯ２
１，／ＬＩＯ２１およびＬＩＯ２２，／ＬＩＯ２２は、
それぞれグローバル入出力線対ＧＩＯ３２，／ＧＩＯ３
２およびＧＩＯ２２，／ＧＩＯ２２およびＧＩＯ１２，
／ＧＩＯ１２およびＧＩＯ０１，／ＧＩＯ０１に接続さ
れている。
１１およびＬＩＯ１２，／ＬＩＯ１２およびＬＩＯ２
１，／ＬＩＯ２１およびＬＩＯ２２，／ＬＩＯ２２は、
それぞれグローバル入出力線対ＧＩＯ３２，／ＧＩＯ３
２およびＧＩＯ２２，／ＧＩＯ２２およびＧＩＯ１２，
／ＧＩＯ１２およびＧＩＯ０１，／ＧＩＯ０１に接続さ
れている。
【００９２】図１３は、図１２の基本ブロックＢにおけ
るトランスミッションゲート回路ＴＧ３１（，ＴＧ４
１）の具体例を示す図である。
るトランスミッションゲート回路ＴＧ３１（，ＴＧ４
１）の具体例を示す図である。
【００９３】図１３を参照して、トランスミッションゲ
ート回路ＴＧ３１（ＴＧ４１）において、ローカル入出
力線対ＬＩＯ１１，／ＬＩＯ１１（ＬＩＯ２１，／ＬＩ
Ｏ２１）に伝送されたデータは、センスアンプ活性化信
号Ｓ０Ｎ１（Ｓ０Ｎ２）がＨレベルかつセンスアンプ活
性化信号Ｓ０Ｐ１（Ｓ０Ｐ２）がＬレベルのとき、それ
ぞれグローバル入出力線対ＧＩＯ３２，／ＧＩＯ３２
（ＧＩＯ１２，／ＧＩＯ１２）に伝送される。
ート回路ＴＧ３１（ＴＧ４１）において、ローカル入出
力線対ＬＩＯ１１，／ＬＩＯ１１（ＬＩＯ２１，／ＬＩ
Ｏ２１）に伝送されたデータは、センスアンプ活性化信
号Ｓ０Ｎ１（Ｓ０Ｎ２）がＨレベルかつセンスアンプ活
性化信号Ｓ０Ｐ１（Ｓ０Ｐ２）がＬレベルのとき、それ
ぞれグローバル入出力線対ＧＩＯ３２，／ＧＩＯ３２
（ＧＩＯ１２，／ＧＩＯ１２）に伝送される。
【００９４】図１４は、図１２の基本ブロックＢにおけ
るトランスミッションゲート回路ＴＧ３２８，ＴＧ４
２）の具体例を示す図である。
るトランスミッションゲート回路ＴＧ３２８，ＴＧ４
２）の具体例を示す図である。
【００９５】図１４を参照して、トランスミッションゲ
ート回路ＴＧ３２（ＴＧ４２）において、ローカル入出
力線対ＬＩＯ１２，／ＬＩＯ１２（ＬＩＯ２２，／ＬＩ
Ｏ２２）に伝送されたデータは、センスアンプ活性化信
号Ｓ０Ｎ１（／Ｓ０Ｎ２）がＨレベルかつセンスアンプ
活性化信号Ｓ０Ｐ１（Ｓ０Ｐ２）がＬレベルのとき、そ
れぞれグローバル入出力線対ＧＩＯ２２，／ＧＩＯ２２
（ＧＩＯ０１，／ＧＩＯ０１）に伝送される。
ート回路ＴＧ３２（ＴＧ４２）において、ローカル入出
力線対ＬＩＯ１２，／ＬＩＯ１２（ＬＩＯ２２，／ＬＩ
Ｏ２２）に伝送されたデータは、センスアンプ活性化信
号Ｓ０Ｎ１（／Ｓ０Ｎ２）がＨレベルかつセンスアンプ
活性化信号Ｓ０Ｐ１（Ｓ０Ｐ２）がＬレベルのとき、そ
れぞれグローバル入出力線対ＧＩＯ２２，／ＧＩＯ２２
（ＧＩＯ０１，／ＧＩＯ０１）に伝送される。
【００９６】ここで、センスアンプ活性化信号Ｓ０Ｎ
１，Ｓ０Ｎ２は信号線Ｓ０Ｎにより伝送され、センスア
ンプ活性化信号Ｓ０Ｐ１，Ｓ０Ｐ２は信号線Ｓ０Ｐによ
り伝送される。また、ローカル入出力線対ＬＩＯ１１，
／ＬＩＯ１１およびＬＩＯ２１，／ＬＩＯ２１を総称し
てＬＩＯ１，／ＬＩＯ１、ローカル入出力線対ＬＩＯ１
２，／ＬＩＯ１２およびＬＩＯ２２，／ＬＩＯ２２を総
称してＬＩＯ２，／ＬＩＯ２と表わし、グローバル入出
力線対ＧＩＯ１２，／ＧＩＯ１２、ＧＩＯ２２，／ＧＩ
Ｏ２２、ＧＩＯ３２，／ＧＩＯ３２、ＧＩＯ４２，／Ｇ
ＩＯ４２を総称してＧＩＯ２，／ＧＩＯ２と表わしてい
る。
１，Ｓ０Ｎ２は信号線Ｓ０Ｎにより伝送され、センスア
ンプ活性化信号Ｓ０Ｐ１，Ｓ０Ｐ２は信号線Ｓ０Ｐによ
り伝送される。また、ローカル入出力線対ＬＩＯ１１，
／ＬＩＯ１１およびＬＩＯ２１，／ＬＩＯ２１を総称し
てＬＩＯ１，／ＬＩＯ１、ローカル入出力線対ＬＩＯ１
２，／ＬＩＯ１２およびＬＩＯ２２，／ＬＩＯ２２を総
称してＬＩＯ２，／ＬＩＯ２と表わし、グローバル入出
力線対ＧＩＯ１２，／ＧＩＯ１２、ＧＩＯ２２，／ＧＩ
Ｏ２２、ＧＩＯ３２，／ＧＩＯ３２、ＧＩＯ４２，／Ｇ
ＩＯ４２を総称してＧＩＯ２，／ＧＩＯ２と表わしてい
る。
【００９７】シャント領域ｓｈｕｎｔ２Ｒ，ｓｈｕｎｔ
３Ｌ，ｓｈｕｎｔ４Ｌ，ｓｈｕｎｔ５Ｒにはそれぞれト
ランスミッションゲート回路ＴＧ４１，ＴＧ３２，ＴＧ
３１，ＴＧ４２が配置され、シャント領域ｓｈｕｎｔ３
Ｒにはプリチャージ／イコライズ回路ＥＱ１１が配置さ
れ、シャント領域ｓｈｕｎｔ５Ｌにはプリチャージ／イ
コライズ回路ＥＱ１２が配置され、シャント領域ｓｈｕ
ｎｔ２Ｌ，ｓｈｕｎｔ４にはイコライズ回路ＥＱ２が配
置されている。
３Ｌ，ｓｈｕｎｔ４Ｌ，ｓｈｕｎｔ５Ｒにはそれぞれト
ランスミッションゲート回路ＴＧ４１，ＴＧ３２，ＴＧ
３１，ＴＧ４２が配置され、シャント領域ｓｈｕｎｔ３
Ｒにはプリチャージ／イコライズ回路ＥＱ１１が配置さ
れ、シャント領域ｓｈｕｎｔ５Ｌにはプリチャージ／イ
コライズ回路ＥＱ１２が配置され、シャント領域ｓｈｕ
ｎｔ２Ｌ，ｓｈｕｎｔ４にはイコライズ回路ＥＱ２が配
置されている。
【００９８】シャント領域ｓｈｕｎｔ１Ｒにはトランス
ミッションゲートＴＧ４１が配置されている。このトラ
ンスミッションゲート回路ＴＧ４１によりセンスアンプ
帯Ｓ／Ａ♯１のデータはグローバル入出力線対ＧＩＯ０
１，／ＧＩＯ０１に伝送される。シャント領域ｓｈｕｎ
ｔ５Ｒに配置されるトランスミッションゲートＴＧ４
２’は、その下のメモリブロックのデータを伝送するた
めのトランスミッションゲート回路である。
ミッションゲートＴＧ４１が配置されている。このトラ
ンスミッションゲート回路ＴＧ４１によりセンスアンプ
帯Ｓ／Ａ♯１のデータはグローバル入出力線対ＧＩＯ０
１，／ＧＩＯ０１に伝送される。シャント領域ｓｈｕｎ
ｔ５Ｒに配置されるトランスミッションゲートＴＧ４
２’は、その下のメモリブロックのデータを伝送するた
めのトランスミッションゲート回路である。
【００９９】ここで、グローバル入出力線対ＧＩＯ１
１，／ＧＩＯ１１およびＧＩＯ２１，／ＧＩＯ２１およ
びＧＩＯ３１，／ＧＩＯ３１およびＧＩＯ４１，／ＧＩ
Ｏ４１は、図２の基本ブロックＡの構成を有するブロッ
ク♯０〜♯１５のデータを伝送するためのものであり、
基本ブロックＢの構成を有するブロック♯１６〜♯３１
のシャント領域では不要であるが、グローバル入出力線
対ＧＩＯ１２，／ＧＩＯ１２およびＧＩＯ２２，／ＧＩ
Ｏ２２およびＧＩＯ３２，／ＧＩＯ３２およびＧＩＯ４
２，／ＧＩＯ４２との配線容量を同じにするため、また
プロセス時の均一性を考慮して同じ長さに揃え、メモリ
ブロック全体の一方の端から他方の端まで配線されてい
る。
１，／ＧＩＯ１１およびＧＩＯ２１，／ＧＩＯ２１およ
びＧＩＯ３１，／ＧＩＯ３１およびＧＩＯ４１，／ＧＩ
Ｏ４１は、図２の基本ブロックＡの構成を有するブロッ
ク♯０〜♯１５のデータを伝送するためのものであり、
基本ブロックＢの構成を有するブロック♯１６〜♯３１
のシャント領域では不要であるが、グローバル入出力線
対ＧＩＯ１２，／ＧＩＯ１２およびＧＩＯ２２，／ＧＩ
Ｏ２２およびＧＩＯ３２，／ＧＩＯ３２およびＧＩＯ４
２，／ＧＩＯ４２との配線容量を同じにするため、また
プロセス時の均一性を考慮して同じ長さに揃え、メモリ
ブロック全体の一方の端から他方の端まで配線されてい
る。
【０１００】図１において、ブロック♯０およびブロッ
ク♯１６のトランスミッションゲート回路の配置が変則
的であるのは、４Ｋリフレッシュ動作時に、２ブロック
動作したときにデータの衝突が起こるのを避けるためで
ある。
ク♯１６のトランスミッションゲート回路の配置が変則
的であるのは、４Ｋリフレッシュ動作時に、２ブロック
動作したときにデータの衝突が起こるのを避けるためで
ある。
【０１０１】また、トランスミッションゲート回路、プ
リチャージ／イコライズ回路、イコライズ回路の配列お
よび水平方向の配線は、ローカル入出力線対の分割され
る４Ｍブロック単位で繰返される配置構成になってい
る。
リチャージ／イコライズ回路、イコライズ回路の配列お
よび水平方向の配線は、ローカル入出力線対の分割され
る４Ｍブロック単位で繰返される配置構成になってい
る。
【０１０２】図１５は、本発明の実施の形態１による半
導体記憶装置におけるメモリセルブロック１３０１とセ
ンスアンプ帯（Ｓ／Ａ）１３０３とにわたる配線の接続
の様子を示す図である。
導体記憶装置におけるメモリセルブロック１３０１とセ
ンスアンプ帯（Ｓ／Ａ）１３０３とにわたる配線の接続
の様子を示す図である。
【０１０３】ビット線とセンスアンプ帯Ｓ／Ａを真っ直
ぐに繋ぐため、図１５中、矢印方向にセンスアンプ帯
（Ｓ／Ａ）１３０３を交互にずらさなければならない。
シャント領域ｓｈｕｎｔ１〜５Ｒ，ｓｈｕｎｔ１〜５Ｌ
でスルーホールをとらなければならない配線（ＧＩＯ，
Ｂｃｐ，ＶBL，ＬＩＯＥＱ）はこれに伴い、上記シャン
ト領域内で交互に折曲げられている。一方、センスアン
プ帯（Ｓ／Ａ）１３０３上でスルーホールをとる配線
（ＣＳＬ，Ｖｃｃ，Ｖｓｓ）はブロック♯０〜♯３１ま
で真っ直ぐ配線されている。上記のようにレイアウトを
工夫することで、従来、交互配置型センスアンプ帯に必
要であったビット線折曲げ領域を不要とし、かつ、ニア
ルミ配線層からそれより下層の配線層への接続を可能と
した。これにより、アレイ面積を小さくすることが可能
となる。
ぐに繋ぐため、図１５中、矢印方向にセンスアンプ帯
（Ｓ／Ａ）１３０３を交互にずらさなければならない。
シャント領域ｓｈｕｎｔ１〜５Ｒ，ｓｈｕｎｔ１〜５Ｌ
でスルーホールをとらなければならない配線（ＧＩＯ，
Ｂｃｐ，ＶBL，ＬＩＯＥＱ）はこれに伴い、上記シャン
ト領域内で交互に折曲げられている。一方、センスアン
プ帯（Ｓ／Ａ）１３０３上でスルーホールをとる配線
（ＣＳＬ，Ｖｃｃ，Ｖｓｓ）はブロック♯０〜♯３１ま
で真っ直ぐ配線されている。上記のようにレイアウトを
工夫することで、従来、交互配置型センスアンプ帯に必
要であったビット線折曲げ領域を不要とし、かつ、ニア
ルミ配線層からそれより下層の配線層への接続を可能と
した。これにより、アレイ面積を小さくすることが可能
となる。
【０１０４】図１６は、従来の半導体記憶装置における
メモリセルアレイおよびコラムデコーダのコラム選択線
に沿った断面図である。図１７は、図１６に示された半
導体記憶装置のワード線に沿った断面図である。
メモリセルアレイおよびコラムデコーダのコラム選択線
に沿った断面図である。図１７は、図１６に示された半
導体記憶装置のワード線に沿った断面図である。
【０１０５】図１６および図１７を参照して、Ｐ型基板
１５０１内にボトムＮウェル１５０５が形成され、この
ボトムＮウェル１５０５上には、メモリセルおよびＮチ
ャネルセンスアンプ用のＰ型ウェル１５０３と、Ｐチャ
ネルセンスアンプ用のＮ型ウェル１５０７と、Ｎチャネ
ルセンスアンプ用のＰ型ウェル１５０９とがそれぞれ形
成される。ボトムＮウェル１５０５上にはさらに、Ｐ型
ウェル１５０９および１５０３を囲むようＮ型ウェル１
５１１が形成される。Ｐ型基板１５０１には接地電圧Ｖ
ＳＳまたは接地電圧よりも低い基板電圧ＶＢＢが与えら
れる。Ｐ型ウェル１５０３，１５０９には基板電圧ＶＢ
Ｂが与えられる。Ｎ型ウェル１５０７，１５１１には電
源電圧ＶＣＣが与えられる。したがって、電源電圧ＶＣ
Ｃはセンスアンプ用のＮ型ウェル１５０７だけでなくＮ
型ウェル１５１１を介してボトムＮウェル１５０５に与
えられる。このように従来の半導体記憶装置では、電源
電圧ＶＣＣがメモリセルアレイ領域の周辺に形成された
Ｎ型ウェル１５１１を介してボトムＮウェル１５０５に
与えられている。
１５０１内にボトムＮウェル１５０５が形成され、この
ボトムＮウェル１５０５上には、メモリセルおよびＮチ
ャネルセンスアンプ用のＰ型ウェル１５０３と、Ｐチャ
ネルセンスアンプ用のＮ型ウェル１５０７と、Ｎチャネ
ルセンスアンプ用のＰ型ウェル１５０９とがそれぞれ形
成される。ボトムＮウェル１５０５上にはさらに、Ｐ型
ウェル１５０９および１５０３を囲むようＮ型ウェル１
５１１が形成される。Ｐ型基板１５０１には接地電圧Ｖ
ＳＳまたは接地電圧よりも低い基板電圧ＶＢＢが与えら
れる。Ｐ型ウェル１５０３，１５０９には基板電圧ＶＢ
Ｂが与えられる。Ｎ型ウェル１５０７，１５１１には電
源電圧ＶＣＣが与えられる。したがって、電源電圧ＶＣ
Ｃはセンスアンプ用のＮ型ウェル１５０７だけでなくＮ
型ウェル１５１１を介してボトムＮウェル１５０５に与
えられる。このように従来の半導体記憶装置では、電源
電圧ＶＣＣがメモリセルアレイ領域の周辺に形成された
Ｎ型ウェル１５１１を介してボトムＮウェル１５０５に
与えられている。
【０１０６】図１８は、本発明の実施の形態１による半
導体記憶装置におけるメモリセルアレイおよびコラムデ
コーダのコラム選択線に沿った断面図である。図１９
は、図１８に示された半導体記憶装置のワード線に沿っ
た断面図である。
導体記憶装置におけるメモリセルアレイおよびコラムデ
コーダのコラム選択線に沿った断面図である。図１９
は、図１８に示された半導体記憶装置のワード線に沿っ
た断面図である。
【０１０７】図１８および図１９を参照して、この実施
の形態１では、図１６および図１７に示されたＮ型ウェ
ル１５１１が設けられていない。しかしながら、電源電
圧ＶＣＣはセンスアンプ用のＮ型ウェル１５０７を介し
てボトムＮウェル１５０５に与えられる。したがって、
ボトムＮウェル１５０５の電圧安定性を損なうことな
く、メモリセルアレイ領域のレイアウト面積をＮ型ウェ
ル１５１１の分だけ削減することができる。
の形態１では、図１６および図１７に示されたＮ型ウェ
ル１５１１が設けられていない。しかしながら、電源電
圧ＶＣＣはセンスアンプ用のＮ型ウェル１５０７を介し
てボトムＮウェル１５０５に与えられる。したがって、
ボトムＮウェル１５０５の電圧安定性を損なうことな
く、メモリセルアレイ領域のレイアウト面積をＮ型ウェ
ル１５１１の分だけ削減することができる。
【０１０８】図２０は、本発明の実施の形態１による半
導体記憶装置のメモリアレイ部のレイアウトを模式的に
示す図であり、（ａ）は全体図であり、（ｂ）は（ａ）
のレイアウトの一部の拡大図であり、（ｃ）は（ｂ）に
示したレイアウトと鏡面対称となる部分の拡大図であ
る。
導体記憶装置のメモリアレイ部のレイアウトを模式的に
示す図であり、（ａ）は全体図であり、（ｂ）は（ａ）
のレイアウトの一部の拡大図であり、（ｃ）は（ｂ）に
示したレイアウトと鏡面対称となる部分の拡大図であ
る。
【０１０９】図２０（ａ）を参照して、原点Ｏを基準に
プレーンＡ，Ｂ，Ｃ，Ｄに含まれる回路は鏡面対称のレ
イアウトを有する。（ｂ）はプレーンＡに含まれる回路
の一部のレイアウトの拡大図であり、センスアンプブロ
ック１７０１とメモリセルブロック１７０３とを含む。
（ｃ）はプレーンＢに含まれる回路の一部のレイアウト
の拡大図であり、センスアンプブロック１７０５とメモ
リセルブロック１７０７とを含む。メモリセルブロック
１７０３，１７０５は複数のメモリセル３００１を含
む。ＷＬは、ワード線を表し、プレーンＡ，Ｃ，Ｄにも
同様に配置されているが、ここでは省略している。
プレーンＡ，Ｂ，Ｃ，Ｄに含まれる回路は鏡面対称のレ
イアウトを有する。（ｂ）はプレーンＡに含まれる回路
の一部のレイアウトの拡大図であり、センスアンプブロ
ック１７０１とメモリセルブロック１７０３とを含む。
（ｃ）はプレーンＢに含まれる回路の一部のレイアウト
の拡大図であり、センスアンプブロック１７０５とメモ
リセルブロック１７０７とを含む。メモリセルブロック
１７０３，１７０５は複数のメモリセル３００１を含
む。ＷＬは、ワード線を表し、プレーンＡ，Ｃ，Ｄにも
同様に配置されているが、ここでは省略している。
【０１１０】（ｂ）のセンスアンプブロック１７０１と
（ｃ）のセンスアンプブロック１７０５は原点Ｏを基準
に鏡面対称の位置関係を有する。一方、（ｂ）のメモリ
セルブロック１７０３と（ｃ）のメモリセルブロック１
７０７とは並進の位置関係を有する。すなわち、ロウデ
コーダ、コラムデコーダ、センスアンプは４つのプレー
ンＡ，Ｂ，Ｃ，Ｄにおいて原点Ｏを基準とする鏡面対称
の位置関係にあり、メモリセル３００１は並進の位置関
係にある。
（ｃ）のセンスアンプブロック１７０５は原点Ｏを基準
に鏡面対称の位置関係を有する。一方、（ｂ）のメモリ
セルブロック１７０３と（ｃ）のメモリセルブロック１
７０７とは並進の位置関係を有する。すなわち、ロウデ
コーダ、コラムデコーダ、センスアンプは４つのプレー
ンＡ，Ｂ，Ｃ，Ｄにおいて原点Ｏを基準とする鏡面対称
の位置関係にあり、メモリセル３００１は並進の位置関
係にある。
【０１１１】このように、プロセス上で加工の最も困難
なメモリセルの形状の向きをすべてプレーンで揃えるこ
とによりプロセス上の加工性が向上する。
なメモリセルの形状の向きをすべてプレーンで揃えるこ
とによりプロセス上の加工性が向上する。
【０１１２】図２１は、本発明の実施の形態１による半
導体記憶装置におけるシェアードセンスアンプ方式の構
成を示すブロック図である。図２１を参照して、メモリ
アレイブロック２１０１は、ビット線対ＢＬ，／ＢＬ、
ワード線（図示せず）およびメモリセルを含む複数のブ
ロック♯０，♯１，…と、複数のセンスアンプブロック
部♭０〜♭３２とを備える。メモリアレイブロック２１
０１における両端のセンスアンプブロック部♭０および
♭３２も内側のセンスアンプブロック部♭ｂ１，♭ｂ
２，…と同様に、複数のセンスアンプ（ＳＡ）２１０３
を含む。内側の各センスアンプ２１０２は、その両側の
２つのビット線対ＢＬ，／ＢＬにシェアードゲート２０
９を介して接続されるが、両端の各センスアンプ２１０
３は、その片側の１つのビット線対ＢＬ，／ＢＬだけに
シェアードゲート２１０４を介して接続される。
導体記憶装置におけるシェアードセンスアンプ方式の構
成を示すブロック図である。図２１を参照して、メモリ
アレイブロック２１０１は、ビット線対ＢＬ，／ＢＬ、
ワード線（図示せず）およびメモリセルを含む複数のブ
ロック♯０，♯１，…と、複数のセンスアンプブロック
部♭０〜♭３２とを備える。メモリアレイブロック２１
０１における両端のセンスアンプブロック部♭０および
♭３２も内側のセンスアンプブロック部♭ｂ１，♭ｂ
２，…と同様に、複数のセンスアンプ（ＳＡ）２１０３
を含む。内側の各センスアンプ２１０２は、その両側の
２つのビット線対ＢＬ，／ＢＬにシェアードゲート２０
９を介して接続されるが、両端の各センスアンプ２１０
３は、その片側の１つのビット線対ＢＬ，／ＢＬだけに
シェアードゲート２１０４を介して接続される。
【０１１３】また、複数のブロックに対応して複数のシ
ェアードゲート駆動回路２１０６が設けられる。各シェ
アードゲート駆動回路２１０６はインバータ２１０７を
含み、インバータ２１０７の出力ノードは対応するブロ
ックに隣接する２つのブロックを切離すためのシェアー
ドゲート２０９のゲート電極に共通に接続される。これ
らインバータ２１０７には昇圧電源電圧（ＶＰＰ）発生
器２１０５から電源電圧ＶＣＣよりも高い昇圧電源電圧
ＶＰＰが与えられる。シェアードゲート２１０４は選択
線ＢＬＩＲＦ，ＢＬＩＬＦによって共通に接続され、こ
れにより昇圧電源電圧ＶＰＰが常にシェアードゲート２
１０４に与えられる。したがって、これらシェアードゲ
ート２１０４は常にオンとなる。
ェアードゲート駆動回路２１０６が設けられる。各シェ
アードゲート駆動回路２１０６はインバータ２１０７を
含み、インバータ２１０７の出力ノードは対応するブロ
ックに隣接する２つのブロックを切離すためのシェアー
ドゲート２０９のゲート電極に共通に接続される。これ
らインバータ２１０７には昇圧電源電圧（ＶＰＰ）発生
器２１０５から電源電圧ＶＣＣよりも高い昇圧電源電圧
ＶＰＰが与えられる。シェアードゲート２１０４は選択
線ＢＬＩＲＦ，ＢＬＩＬＦによって共通に接続され、こ
れにより昇圧電源電圧ＶＰＰが常にシェアードゲート２
１０４に与えられる。したがって、これらシェアードゲ
ート２１０４は常にオンとなる。
【０１１４】メモリアレイブロック２１０１の両端のセ
ンスアンプ２１０３には本来シェアードゲート２１０４
は接続されなくてもよいが、このような常にオンとなる
シェアードゲート２１０４を設けることによりメモリア
レイブロック２１０１全体の構成が規則的となる。
ンスアンプ２１０３には本来シェアードゲート２１０４
は接続されなくてもよいが、このような常にオンとなる
シェアードゲート２１０４を設けることによりメモリア
レイブロック２１０１全体の構成が規則的となる。
【０１１５】図２２は、本発明の実施の形態１による半
導体記憶装置におけるメモリセルアレイおよびロウデコ
ーダの境界付近の構成を示す平面図である。図２２に示
されるように、メモリセルアレイとロウデコーダ／ワー
ドドライバ２２０２との間には下敷層２２０１が形成さ
れる。この下敷層２２０１はビット線ＢＬおよび／ＢＬ
と同じ層である。また、下敷層２２０１は、最外周のビ
ット線ＢＬに沿って形成された形状ダミービット線ＤＢ
Ｌに接続される。形状ダミービット線ＤＢＬにはＶＣＣ
／２レベルの電圧が与えられるので、下敷層２２０１は
このＶＣＣ／２レベルの電圧によって固定される。
導体記憶装置におけるメモリセルアレイおよびロウデコ
ーダの境界付近の構成を示す平面図である。図２２に示
されるように、メモリセルアレイとロウデコーダ／ワー
ドドライバ２２０２との間には下敷層２２０１が形成さ
れる。この下敷層２２０１はビット線ＢＬおよび／ＢＬ
と同じ層である。また、下敷層２２０１は、最外周のビ
ット線ＢＬに沿って形成された形状ダミービット線ＤＢ
Ｌに接続される。形状ダミービット線ＤＢＬにはＶＣＣ
／２レベルの電圧が与えられるので、下敷層２２０１は
このＶＣＣ／２レベルの電圧によって固定される。
【０１１６】また、最外周のワード線ＷＬに沿って形状
ダミーワード線ＤＷＬが形成される。これら形状ダミー
ワード線ＤＷＬのうち最外周のものは他のものよりも太
くされている。これら形状ダミーワード線ＤＷＬには接
地電圧ＶＳＳが与えられる。ワード線ＷＬだけでなく形
状ダミーワード線ＤＷＬもシャント領域ｓｈｕｎｔ１に
おいて第１層のアルミニウム線（図示せず）とスルーホ
ール２２０３を介してそれぞれ接続される。
ダミーワード線ＤＷＬが形成される。これら形状ダミー
ワード線ＤＷＬのうち最外周のものは他のものよりも太
くされている。これら形状ダミーワード線ＤＷＬには接
地電圧ＶＳＳが与えられる。ワード線ＷＬだけでなく形
状ダミーワード線ＤＷＬもシャント領域ｓｈｕｎｔ１に
おいて第１層のアルミニウム線（図示せず）とスルーホ
ール２２０３を介してそれぞれ接続される。
【０１１７】メモリセルアレイ領域の層数はロウデコー
ダ／ワードドライバ領域の層数よりも多いので、メモリ
セルアレイ領域の高さはロウデコーダ／ワードドライバ
領域の高さよりも高い。しかしながら、メモリセルアレ
イ領域とロウデコーダ／ワードドライバとの境界付近に
は下敷層２２０１が形成されるため、メモリセルアレイ
領域とロウデコーダ／ワードドライバとの間の段差が緩
和される。ワード線シャント用のアルミニウム線はワー
ド線ＷＬと同じピッチで形成されるが、このように段差
が緩和されるのでワード線シャント用のアルミニウム線
の確保が容易となる。
ダ／ワードドライバ領域の層数よりも多いので、メモリ
セルアレイ領域の高さはロウデコーダ／ワードドライバ
領域の高さよりも高い。しかしながら、メモリセルアレ
イ領域とロウデコーダ／ワードドライバとの境界付近に
は下敷層２２０１が形成されるため、メモリセルアレイ
領域とロウデコーダ／ワードドライバとの間の段差が緩
和される。ワード線シャント用のアルミニウム線はワー
ド線ＷＬと同じピッチで形成されるが、このように段差
が緩和されるのでワード線シャント用のアルミニウム線
の確保が容易となる。
【０１１８】図２３は、本発明の実施の形態１による半
導体記憶装置におけるメモリセルアレイ周辺の電源線お
よび接地線の配置を示す平面図である。図２３に示され
るように、メモリセルアレイ領域に電源電圧ＶＣＣを供
給するためのメッシュ電源線２３０８は、コラムデコー
ダおよびコラム選択線ドライバに電源電圧ＶＣＣを供給
するための電源線２３０３と別に形成される。メモリセ
ルアレイ領域内のコラム選択線ＣＳＬを駆動するコラム
デコーダ／コラム選択線ドライバ２３０７はコラムデコ
ーダおよびコラム選択線ドライバ用の電源線２３０３お
よび接地線２３０４に接続される。メモリセルアレイ領
域内でコラム選択線ＣＳＬに沿ったメッシュ電源線２３
０５はチップ中央のメッシュ電源線２３０８に接続され
るとともに、チップ外周のメッシュ電源線２３０１にも
接続される。メモリセルアレイ領域内でコラム選択線Ｇ
ＳＬに沿ったメッシュ接地線２３０６はチップ外周のメ
ッシュ接地線２３０２のみに接続される。
導体記憶装置におけるメモリセルアレイ周辺の電源線お
よび接地線の配置を示す平面図である。図２３に示され
るように、メモリセルアレイ領域に電源電圧ＶＣＣを供
給するためのメッシュ電源線２３０８は、コラムデコー
ダおよびコラム選択線ドライバに電源電圧ＶＣＣを供給
するための電源線２３０３と別に形成される。メモリセ
ルアレイ領域内のコラム選択線ＣＳＬを駆動するコラム
デコーダ／コラム選択線ドライバ２３０７はコラムデコ
ーダおよびコラム選択線ドライバ用の電源線２３０３お
よび接地線２３０４に接続される。メモリセルアレイ領
域内でコラム選択線ＣＳＬに沿ったメッシュ電源線２３
０５はチップ中央のメッシュ電源線２３０８に接続され
るとともに、チップ外周のメッシュ電源線２３０１にも
接続される。メモリセルアレイ領域内でコラム選択線Ｇ
ＳＬに沿ったメッシュ接地線２３０６はチップ外周のメ
ッシュ接地線２３０２のみに接続される。
【０１１９】このようにメッシュ電源線２３０８がコラ
ムデコーダおよびコラム選択線ドライバ用の電源線２３
０３と別に形成されるため、コラム選択線ＣＳＬの立上
がりおよび立下がり速度が速くなるとともに、センスア
ンプの動作が安定化される。
ムデコーダおよびコラム選択線ドライバ用の電源線２３
０３と別に形成されるため、コラム選択線ＣＳＬの立上
がりおよび立下がり速度が速くなるとともに、センスア
ンプの動作が安定化される。
【０１２０】図２４は、図６中のトランスミッションゲ
ート回路ＴＧ１１の具体的な構造を示す平面図である。
図２４に示されるように、ローカル入出力線対ＬＩＯ１
１，／ＬＩＯ１１およびグローバル入出力線対ＧＩＯ４
１，／ＧＩＯ４１の間でデータを転送するトランスミッ
ションゲート回路ＴＧ１１はシャント領域（図２０のｓ
ｈｕｎｔ５）に隣接して配置される。ローカル入出力線
／ＬＩＯ１１およびグローバル入出力線ＧＩＯ４１の間
でデータを転送する転送ゲートは、ＮチャネルＭＯトラ
ンジスタ６０１およびＰチャネルＭＯＳトランジスタ６
０２からなる。ローカル入出力線ＬＩＯ１１およびグロ
ーバル入出力線／ＧＩＯ４１の間でデータを転送する転
送ゲートはＮチャネルＭＯＳトランジスタ６０３および
ＰチャネルＭＯＳトランジスタ６０４からなる。Ｎチャ
ネルＭＯＳトランジスタ６０１および６０３は、センス
アンプブロックＳＡＢＬ４中の入出力ゲート領域２４１
６と、センスアンプブロックＳＡＢＬ４に隣接するセン
スアンプブロックＳＡＢＬ５中の入出力ゲート領域２４
１７との間に配置される。ＰチャネルＭＯＳトランジス
タ６０２および６０４は、センスアンプブロックＳＡＢ
Ｌ４中のＰチャネルセンスアンプ領域２４１８と、セン
スアンプブロックＳＡＢＬ４に隣接するセンスアンプブ
ロックＳＡＢＬ５中のＰチャネルセンスアンプ領域２４
１９との間に配置される。
ート回路ＴＧ１１の具体的な構造を示す平面図である。
図２４に示されるように、ローカル入出力線対ＬＩＯ１
１，／ＬＩＯ１１およびグローバル入出力線対ＧＩＯ４
１，／ＧＩＯ４１の間でデータを転送するトランスミッ
ションゲート回路ＴＧ１１はシャント領域（図２０のｓ
ｈｕｎｔ５）に隣接して配置される。ローカル入出力線
／ＬＩＯ１１およびグローバル入出力線ＧＩＯ４１の間
でデータを転送する転送ゲートは、ＮチャネルＭＯトラ
ンジスタ６０１およびＰチャネルＭＯＳトランジスタ６
０２からなる。ローカル入出力線ＬＩＯ１１およびグロ
ーバル入出力線／ＧＩＯ４１の間でデータを転送する転
送ゲートはＮチャネルＭＯＳトランジスタ６０３および
ＰチャネルＭＯＳトランジスタ６０４からなる。Ｎチャ
ネルＭＯＳトランジスタ６０１および６０３は、センス
アンプブロックＳＡＢＬ４中の入出力ゲート領域２４１
６と、センスアンプブロックＳＡＢＬ４に隣接するセン
スアンプブロックＳＡＢＬ５中の入出力ゲート領域２４
１７との間に配置される。ＰチャネルＭＯＳトランジス
タ６０２および６０４は、センスアンプブロックＳＡＢ
Ｌ４中のＰチャネルセンスアンプ領域２４１８と、セン
スアンプブロックＳＡＢＬ４に隣接するセンスアンプブ
ロックＳＡＢＬ５中のＰチャネルセンスアンプ領域２４
１９との間に配置される。
【０１２１】ＮチャネルＭＯＳトランジスタ６０１の一
方ソース／ドレイン領域２４０３は、ビット線と同じ層
に形成された中間層（図示せず）を介してＰチャネルＭ
ＯＳトランジスタ６０２の一方ソース／ドレイン領域２
４１０に接続される。ＮチャネルＭＯＳトランジスタ６
０１の他方ソース／ドレイン領域２４０４は、ビット線
と同じ層に形成されたもう一つの中間層（図示せず）を
介してＰチャネルＭＯＳトランジスタ６０２の他方ソー
ス／ドレイン領域２４１１に接続される。これと同様
に、ＮチャネルＭＯＳトランジスタ６０３のソース／ド
レイン領域２４０６および２４０７もまた、ビット線と
同じ層に形成された中間層（図示せず）を介してＰチャ
ネルＭＯＳトランジスタ６０４のソース／ドレイン領域
２４１３および２４１４にそれぞれ接続される。
方ソース／ドレイン領域２４０３は、ビット線と同じ層
に形成された中間層（図示せず）を介してＰチャネルＭ
ＯＳトランジスタ６０２の一方ソース／ドレイン領域２
４１０に接続される。ＮチャネルＭＯＳトランジスタ６
０１の他方ソース／ドレイン領域２４０４は、ビット線
と同じ層に形成されたもう一つの中間層（図示せず）を
介してＰチャネルＭＯＳトランジスタ６０２の他方ソー
ス／ドレイン領域２４１１に接続される。これと同様
に、ＮチャネルＭＯＳトランジスタ６０３のソース／ド
レイン領域２４０６および２４０７もまた、ビット線と
同じ層に形成された中間層（図示せず）を介してＰチャ
ネルＭＯＳトランジスタ６０４のソース／ドレイン領域
２４１３および２４１４にそれぞれ接続される。
【０１２２】ＮチャネルＭＯＳトランジスタ６０１の一
方ソース／ドレイン領域２４０３は、コンタクトホール
２４０８を介してローカル入出力線／ＬＩＯ１１に接続
される。ＮチャネルＭＯＳトランジスタ６０１の他方ソ
ース／ドレイン領域２４０４は、ビット線と同じ層に形
成された中間層（図示せず）を介してグローバル入出力
線ＧＩＯ４１に接続される。ＮチャネルＭＯＳトランジ
スタ６０３の一方ソース／ドレイン領域２４０６は、コ
ンタクトホール２４０９を介してローカル入出力線／Ｌ
ＩＯ１１に接続される。ＮチャネルＭＯＳトランジスタ
６０３の他方ソース／ドレイン領域２４０７は、ビット
線と同じ層に形成された中間層（図示せず）を介してグ
ローバル入出力線／ＧＩＯ４１に接続される。
方ソース／ドレイン領域２４０３は、コンタクトホール
２４０８を介してローカル入出力線／ＬＩＯ１１に接続
される。ＮチャネルＭＯＳトランジスタ６０１の他方ソ
ース／ドレイン領域２４０４は、ビット線と同じ層に形
成された中間層（図示せず）を介してグローバル入出力
線ＧＩＯ４１に接続される。ＮチャネルＭＯＳトランジ
スタ６０３の一方ソース／ドレイン領域２４０６は、コ
ンタクトホール２４０９を介してローカル入出力線／Ｌ
ＩＯ１１に接続される。ＮチャネルＭＯＳトランジスタ
６０３の他方ソース／ドレイン領域２４０７は、ビット
線と同じ層に形成された中間層（図示せず）を介してグ
ローバル入出力線／ＧＩＯ４１に接続される。
【０１２３】ＰチャネルＭＯＳトランジスタ６０２およ
び６０４はＰチャネルセンスアンプと同じＮウェル内に
形成されるが、ＰチャネルＭＯＳトランジスタ６０２お
よび６０４が形成されるＮウェルの部分は他の部分より
も広くされている。
び６０４はＰチャネルセンスアンプと同じＮウェル内に
形成されるが、ＰチャネルＭＯＳトランジスタ６０２お
よび６０４が形成されるＮウェルの部分は他の部分より
も広くされている。
【０１２４】ＮチャネルＭＯＳトランジスタ６０１のゲ
ート電極２４０５およびＮチャネルＭＯＳトランジスタ
６０３のゲート電極２４０８はコンタクトホール２４０
１を介して第１のアルミニウム層のＳ０Ｎ線に接続され
る。ＰチャネルＭＯＳトランジスタ６０２のゲート電極
２４１２およびＰチャネルＭＯＳトランジスタ６０４の
ゲート電極２４１５はコンタクトホール２４０２を介し
て第１のアルミニウム層のＳ０Ｐ線に接続される。な
お、Ｓ０Ｎ線を分断したり曲げたりすることなく真っ直
ぐに形成するため、ＮチャネルＭＯＳトランジスタ６０
１および６０３はＳ０Ｎ線の両側に分割されている。
ート電極２４０５およびＮチャネルＭＯＳトランジスタ
６０３のゲート電極２４０８はコンタクトホール２４０
１を介して第１のアルミニウム層のＳ０Ｎ線に接続され
る。ＰチャネルＭＯＳトランジスタ６０２のゲート電極
２４１２およびＰチャネルＭＯＳトランジスタ６０４の
ゲート電極２４１５はコンタクトホール２４０２を介し
て第１のアルミニウム層のＳ０Ｐ線に接続される。な
お、Ｓ０Ｎ線を分断したり曲げたりすることなく真っ直
ぐに形成するため、ＮチャネルＭＯＳトランジスタ６０
１および６０３はＳ０Ｎ線の両側に分割されている。
【０１２５】第２のアルミニウム層のＶＢＬ線は、ビッ
ト線イコライズ／プリチャージ領域２４２０および２４
２１を通る第１のアルミニウム層のＶＢＬ線にスルーホ
ールを介して接続される。したがって、ビット線プリチ
ャージ電圧ＶＢＬが強化される。
ト線イコライズ／プリチャージ領域２４２０および２４
２１を通る第１のアルミニウム層のＶＢＬ線にスルーホ
ールを介して接続される。したがって、ビット線プリチ
ャージ電圧ＶＢＬが強化される。
【０１２６】このようにＣＭＯＳ構成のトランスミッシ
ョンゲートＴＧ１１はセンスアンプ活性化信号Ｓ０Ｎお
よびＳ０Ｐによって制御されるため、ブロック選択信号
などを供給するための信号線をセンスアンプ帯に配置す
る必要がなく、それによりセンスアンプ帯の幅が小さく
なる。また、ＮチャネルＭＯＳトランジスタ６０１およ
び６０３の配線にビット線と同じ層に形成された中間層
が用いられるため、第１のアルミニウム層のローカル入
出力線対ＬＩＯ１１，／ＬＩＯ１１，ＬＩＯ１２，／Ｌ
ＩＯ１２、Ｓ０Ｎ線、Ｓ２Ｎ線、ＢＬＥＱ線、ＶＢＬ
線、接地線などをＮチャネルＭＯＳトランジスタ６０１
および６０３の領域で分断することなく連続的に配置す
ることができる。さらに、ＰチャネルＭＯＳトランジス
タ６０２および６０４の配線にビット線と同じ層に形成
された中間層が用いられるため、第１のアルミニウム層
のＳ０Ｐ線、Ｓ２Ｐ線、電源線などをＰチャネルＭＯＳ
トランジスタ６０２および６０４の領域で分断すること
なく連続的に配置することができる。
ョンゲートＴＧ１１はセンスアンプ活性化信号Ｓ０Ｎお
よびＳ０Ｐによって制御されるため、ブロック選択信号
などを供給するための信号線をセンスアンプ帯に配置す
る必要がなく、それによりセンスアンプ帯の幅が小さく
なる。また、ＮチャネルＭＯＳトランジスタ６０１およ
び６０３の配線にビット線と同じ層に形成された中間層
が用いられるため、第１のアルミニウム層のローカル入
出力線対ＬＩＯ１１，／ＬＩＯ１１，ＬＩＯ１２，／Ｌ
ＩＯ１２、Ｓ０Ｎ線、Ｓ２Ｎ線、ＢＬＥＱ線、ＶＢＬ
線、接地線などをＮチャネルＭＯＳトランジスタ６０１
および６０３の領域で分断することなく連続的に配置す
ることができる。さらに、ＰチャネルＭＯＳトランジス
タ６０２および６０４の配線にビット線と同じ層に形成
された中間層が用いられるため、第１のアルミニウム層
のＳ０Ｐ線、Ｓ２Ｐ線、電源線などをＰチャネルＭＯＳ
トランジスタ６０２および６０４の領域で分断すること
なく連続的に配置することができる。
【０１２７】図２５は、図８０のプリチャージ／イコラ
イズ回路ＥＱ１１の具体的な構造を示す平面図である。
図２５に示されるように、１つのシャント領域（図２中
のｓｈｕｎｔ３）に隣接して２つのローカル入出力線対
ＬＩＯ１１，／ＬＩＯ１１およびＬＩＯ１２，／ＬＩＯ
１２用のプリチャージ／イコライズ回路とＳ２Ｎ１線お
よびＳ２Ｐ１線用のプリチャージイコライズ回路とが配
置される。Ｓ２Ｎ１線およびＳ２Ｐ１線用のプリチャー
ジ／イコライズ回路はＮチャネルＭＯＳトランジスタ８
０１〜８０３からなり、センスアンプブロックＳＡＢＬ
２中のＮチャネルセンスアンプ領域２５０１とセンスア
ンプブロックＳＡＢＬ２と隣接するセンスアンプブロッ
クＳＡＢＬ３中のＮチャネルセンスアンプ領域２５０２
との間に配置される。ローカル入出力線対ＬＩＯ１１，
／ＬＩＯ１１用のプリチャージ／イコライズ回路はＮチ
ャネルＭＯＳトランジスタ８０４〜８０６からなり、セ
ンスアンプブロックＳＡＢＬ２中の入出力ゲート領域２
５０３と、センスアンプブロックＳＡＰＬ２と隣接する
センスアンプブロックＳＡＢＬ３中の入出力ゲート領域
２５０４との間に配置される。ローカル入出力線対ＬＩ
Ｏ１２，／ＬＩＯ１２用のプリチャージ／イコライズ回
路はＮチャネルＭＯＳトランジスタ８０７〜８０９から
なり、センスアンプブロックＳＡＢＬ２中の入出力ゲー
ト領域２５０３と、センスアンプブロックＳＡＰＬ２と
隣接するセンスアンプブロックＳＡＢＬ３中の入出力ゲ
ート領域２５０４との間に配置される。
イズ回路ＥＱ１１の具体的な構造を示す平面図である。
図２５に示されるように、１つのシャント領域（図２中
のｓｈｕｎｔ３）に隣接して２つのローカル入出力線対
ＬＩＯ１１，／ＬＩＯ１１およびＬＩＯ１２，／ＬＩＯ
１２用のプリチャージ／イコライズ回路とＳ２Ｎ１線お
よびＳ２Ｐ１線用のプリチャージイコライズ回路とが配
置される。Ｓ２Ｎ１線およびＳ２Ｐ１線用のプリチャー
ジ／イコライズ回路はＮチャネルＭＯＳトランジスタ８
０１〜８０３からなり、センスアンプブロックＳＡＢＬ
２中のＮチャネルセンスアンプ領域２５０１とセンスア
ンプブロックＳＡＢＬ２と隣接するセンスアンプブロッ
クＳＡＢＬ３中のＮチャネルセンスアンプ領域２５０２
との間に配置される。ローカル入出力線対ＬＩＯ１１，
／ＬＩＯ１１用のプリチャージ／イコライズ回路はＮチ
ャネルＭＯＳトランジスタ８０４〜８０６からなり、セ
ンスアンプブロックＳＡＢＬ２中の入出力ゲート領域２
５０３と、センスアンプブロックＳＡＰＬ２と隣接する
センスアンプブロックＳＡＢＬ３中の入出力ゲート領域
２５０４との間に配置される。ローカル入出力線対ＬＩ
Ｏ１２，／ＬＩＯ１２用のプリチャージ／イコライズ回
路はＮチャネルＭＯＳトランジスタ８０７〜８０９から
なり、センスアンプブロックＳＡＢＬ２中の入出力ゲー
ト領域２５０３と、センスアンプブロックＳＡＰＬ２と
隣接するセンスアンプブロックＳＡＢＬ３中の入出力ゲ
ート領域２５０４との間に配置される。
【０１２８】ＮチャネルＭＯＳトランジスタ８０１〜８
０３のゲート電極２５０５、ＮチャネルＭＯＳトランジ
スタ８０４〜８０６のゲート電極２５０６、およびＮチ
ャネルＭＯＳトランジスタ８０７〜８０９のゲート電極
２５０７はそれぞれＹ字型をなし、かつ互いに接続され
ている。これらゲート電極２５０５〜２５０７はＢＬＥ
Ｑ線と同じ層に形成され、ゲート電極２５０６および２
５０７がＢＬＥＱ線と直接接続されている。第１のアル
ミニウム層のＶＢＬ線はスルーホール１２０を介して第
２のアルミニウム層のＶＢＬ線に接続されている。これ
により、ビット線プリチャージ電圧ＶＢＬが強化され
る。
０３のゲート電極２５０５、ＮチャネルＭＯＳトランジ
スタ８０４〜８０６のゲート電極２５０６、およびＮチ
ャネルＭＯＳトランジスタ８０７〜８０９のゲート電極
２５０７はそれぞれＹ字型をなし、かつ互いに接続され
ている。これらゲート電極２５０５〜２５０７はＢＬＥ
Ｑ線と同じ層に形成され、ゲート電極２５０６および２
５０７がＢＬＥＱ線と直接接続されている。第１のアル
ミニウム層のＶＢＬ線はスルーホール１２０を介して第
２のアルミニウム層のＶＢＬ線に接続されている。これ
により、ビット線プリチャージ電圧ＶＢＬが強化され
る。
【０１２９】Ｐチャネルセンスアンプの用のＮウェルは
グローバル入出力線対ＧＩＯ２１，／ＧＩＯ２１，ＧＩ
Ｏ２２，／ＧＩＯ２２下の領域で分断されることなく連
続的に形成される。ただし、ＮチャネルＭＯＳトランジ
スタ８０１〜８０３のサイズを十分に確保するため、こ
の領域におけるＮウェルの部分は他の部分よりも狭くさ
れている。
グローバル入出力線対ＧＩＯ２１，／ＧＩＯ２１，ＧＩ
Ｏ２２，／ＧＩＯ２２下の領域で分断されることなく連
続的に形成される。ただし、ＮチャネルＭＯＳトランジ
スタ８０１〜８０３のサイズを十分に確保するため、こ
の領域におけるＮウェルの部分は他の部分よりも狭くさ
れている。
【０１３０】ＮチャネルＭＯＳトランジスタ８０１〜８
０３のソース／ドレイン領域は、ビット線と同じ層に形
成された中間層（図示せず）を介してＳ２Ｎ１線，Ｓ２
Ｐ１線に接続される。そのため、第１のアルミニウム層
のＳ２Ｎ１線およびＳ２Ｐ１線を分断したり曲げたりす
ることなく真っ直ぐに形成することができる。
０３のソース／ドレイン領域は、ビット線と同じ層に形
成された中間層（図示せず）を介してＳ２Ｎ１線，Ｓ２
Ｐ１線に接続される。そのため、第１のアルミニウム層
のＳ２Ｎ１線およびＳ２Ｐ１線を分断したり曲げたりす
ることなく真っ直ぐに形成することができる。
【０１３１】ＮチャネルＭＯＳトランジスタ８０４〜８
０９のソース／ドレイン領域もまた、ビット線と同じ層
に形成された中間層（図示せず）を介してローカル入出
力線対ＬＩＯ１１，／ＬＩＯ１１およびＬＩＯ１２，／
ＬＩＯ１２にそれぞれ接続される。そのため、第１のア
ルミニウム層のローカル入出力線対ＬＩＯ１１，／ＬＩ
Ｏ１１およびＬＩＯ１２，／ＬＩＯ１２ならびにＶＢＬ
線を曲げたり分断したりすることなく真っ直ぐに形成す
ることができる。
０９のソース／ドレイン領域もまた、ビット線と同じ層
に形成された中間層（図示せず）を介してローカル入出
力線対ＬＩＯ１１，／ＬＩＯ１１およびＬＩＯ１２，／
ＬＩＯ１２にそれぞれ接続される。そのため、第１のア
ルミニウム層のローカル入出力線対ＬＩＯ１１，／ＬＩ
Ｏ１１およびＬＩＯ１２，／ＬＩＯ１２ならびにＶＢＬ
線を曲げたり分断したりすることなく真っ直ぐに形成す
ることができる。
【０１３２】図２６は、図１０中のイコライズ回路ＥＱ
２の具体的な構造を示す平面図である。図２６に示され
るように、１つのシャント領域（図２中のｓｈｕｎｔ
２）に対応し、２つのローカル入出力線対ＬＩＯ１，／
ＬＩＯ１およびＬＩＯ２，／ＬＩＯ２用のイコライズ回
路が配置される。このイコライズ回路はＮチャネルＭＯ
Ｓトランジスタ１００１および１００２を含み、センス
アンプブロックＳＡＢＬ１中の入出力ゲート領域２６０
３とそれに隣接するセンスアンプブロックＳＡＢＬ２と
の間に配置される。Ｐチャネルセンスアンプ用のＮウェ
ルはグローバル入出力線対ＧＩＯ１，／ＧＩＯ１および
ＧＩＯ２，／ＧＩＯ２下の領域で分断されることなく連
続的に形成される。ただし、ＮチャネルＭＯＳトランジ
スタ１００１および１００２のサイズを十分に確保する
ため、この領域におけるＮウェル部分は他の部分よりも
狭くされている。
２の具体的な構造を示す平面図である。図２６に示され
るように、１つのシャント領域（図２中のｓｈｕｎｔ
２）に対応し、２つのローカル入出力線対ＬＩＯ１，／
ＬＩＯ１およびＬＩＯ２，／ＬＩＯ２用のイコライズ回
路が配置される。このイコライズ回路はＮチャネルＭＯ
Ｓトランジスタ１００１および１００２を含み、センス
アンプブロックＳＡＢＬ１中の入出力ゲート領域２６０
３とそれに隣接するセンスアンプブロックＳＡＢＬ２と
の間に配置される。Ｐチャネルセンスアンプ用のＮウェ
ルはグローバル入出力線対ＧＩＯ１，／ＧＩＯ１および
ＧＩＯ２，／ＧＩＯ２下の領域で分断されることなく連
続的に形成される。ただし、ＮチャネルＭＯＳトランジ
スタ１００１および１００２のサイズを十分に確保する
ため、この領域におけるＮウェル部分は他の部分よりも
狭くされている。
【０１３３】また、ＮチャネルＭＯＳトランジスタ１０
０１および１００２のソース／ドレイン領域は、ビット
線と同じ層に形成された中間層（図示せず）およびコン
タクトホール２６０４〜２６０７を介してローカル入出
力線対ＬＩＯ１，／ＬＩＯおよびＬＩＯ２，／ＬＩＯ２
にそれぞれ接続される。ＮチャネルＭＯＳトランジスタ
１００１および１００２のゲート電極２６０８および２
６０９は、コンタクトホール２６０１および２６０２な
らびにスルーホール１２０を介してＬＩＯＥＱ線に接続
される。
０１および１００２のソース／ドレイン領域は、ビット
線と同じ層に形成された中間層（図示せず）およびコン
タクトホール２６０４〜２６０７を介してローカル入出
力線対ＬＩＯ１，／ＬＩＯおよびＬＩＯ２，／ＬＩＯ２
にそれぞれ接続される。ＮチャネルＭＯＳトランジスタ
１００１および１００２のゲート電極２６０８および２
６０９は、コンタクトホール２６０１および２６０２な
らびにスルーホール１２０を介してＬＩＯＥＱ線に接続
される。
【０１３４】［実施の形態２］図２７は、本発明の実施
の形態２による半導体記憶装置におけるシェアードセン
スアンプ構成を示すブロック図である。図２１と異なり
この実施の形態２では、メモリアレイブロック２１０１
の端のセンスアンプブロック部♭０に対応してシェアー
ドゲート駆動回路２７０１が設けられ、かつメモリアレ
イブロック２１０１のもう一つの端のセンスアンプブロ
ック部♭３２に対応してシェアードゲート駆動回路２７
０１が設けられる。各シェアードゲート駆動回路２７０
１は他のシェアードゲート駆動回路２１０６と同様にイ
ンバータ２７０２を含む。ただし、このインバータ２７
０２の入力ノードは接地されるので、このインバータ２
７０２は昇圧電源電圧ＶＰＰを常にシェアードゲート２
１０４に与える。したがって、メモリアレイブロック２
１０１の端のセンスアンプ２１０３の各々は常に対応す
るビット線対ＢＬ，／ＢＬに接続されている。
の形態２による半導体記憶装置におけるシェアードセン
スアンプ構成を示すブロック図である。図２１と異なり
この実施の形態２では、メモリアレイブロック２１０１
の端のセンスアンプブロック部♭０に対応してシェアー
ドゲート駆動回路２７０１が設けられ、かつメモリアレ
イブロック２１０１のもう一つの端のセンスアンプブロ
ック部♭３２に対応してシェアードゲート駆動回路２７
０１が設けられる。各シェアードゲート駆動回路２７０
１は他のシェアードゲート駆動回路２１０６と同様にイ
ンバータ２７０２を含む。ただし、このインバータ２７
０２の入力ノードは接地されるので、このインバータ２
７０２は昇圧電源電圧ＶＰＰを常にシェアードゲート２
１０４に与える。したがって、メモリアレイブロック２
１０１の端のセンスアンプ２１０３の各々は常に対応す
るビット線対ＢＬ，／ＢＬに接続されている。
【０１３５】この実施の形態２によれば、シェアードゲ
ート駆動回路２１０６，２７０１が周期的に構成される
ため、データの読出／書込特性がメモリアレイブロック
２１０１全体にわたって均一化される。
ート駆動回路２１０６，２７０１が周期的に構成される
ため、データの読出／書込特性がメモリアレイブロック
２１０１全体にわたって均一化される。
【０１３６】［実施の形態３］図２８は、本発明の実施
の形態３による半導体記憶装置におけるシェアードセン
スアンプ構成を示すブロック図である。図２８に示され
るように、センスアンプ２１０３の図上左側にシェアー
ドゲート２１０４が設けられるだけでなく、図上右側に
もシェアードゲート２８０１が設けられる。これらセン
スアンプ２１０３はメモリアレイブロック２１０１の右
端に配置されるため、センスアンプ２１０３の右側にシ
ェアードゲート２８０１を設ける必要は本来的にない
が、このようなシェアードゲート２８０１を設けること
により端のセンスアンプ２１０３も中央のセンスアンプ
と同じビット線容量を有することとなる。そのため、メ
モリアレイブロック２１０１内のすべてのセンスアンプ
の動作が均一化される。
の形態３による半導体記憶装置におけるシェアードセン
スアンプ構成を示すブロック図である。図２８に示され
るように、センスアンプ２１０３の図上左側にシェアー
ドゲート２１０４が設けられるだけでなく、図上右側に
もシェアードゲート２８０１が設けられる。これらセン
スアンプ２１０３はメモリアレイブロック２１０１の右
端に配置されるため、センスアンプ２１０３の右側にシ
ェアードゲート２８０１を設ける必要は本来的にない
が、このようなシェアードゲート２８０１を設けること
により端のセンスアンプ２１０３も中央のセンスアンプ
と同じビット線容量を有することとなる。そのため、メ
モリアレイブロック２１０１内のすべてのセンスアンプ
の動作が均一化される。
【０１３７】ここで、センスアンプ２１０３の左側のシ
ェアードゲート２１０４には図２１に示されるように昇
圧電源電圧ＶＰＰが直接与えられるもよく、あるいは図
２７に示されるようにシェアードゲート駆動回路２７０
１からの常にＶＢＰレベルの信号が与えられてもよい。
ェアードゲート２１０４には図２１に示されるように昇
圧電源電圧ＶＰＰが直接与えられるもよく、あるいは図
２７に示されるようにシェアードゲート駆動回路２７０
１からの常にＶＢＰレベルの信号が与えられてもよい。
【０１３８】他方、センスアンプ２１０３の右側のシェ
アードゲート２８０１には図２１に示されるように昇圧
電源電圧ＶＰＰが直接与えられてもよく、あるいは図２
７に示されるようにシェアードゲート駆動回路２７０１
からのＶＰＰレベルの信号が与えられてもよい。また、
これらシェアードゲート２８０１には接地電圧ＶＳＳが
直接与えられてもよく、あるいはブロックの選択／非選
択に応じてオン／オフになる他のシェアードゲートと同
様にＢＬＩ信号が与えられてもよい。
アードゲート２８０１には図２１に示されるように昇圧
電源電圧ＶＰＰが直接与えられてもよく、あるいは図２
７に示されるようにシェアードゲート駆動回路２７０１
からのＶＰＰレベルの信号が与えられてもよい。また、
これらシェアードゲート２８０１には接地電圧ＶＳＳが
直接与えられてもよく、あるいはブロックの選択／非選
択に応じてオン／オフになる他のシェアードゲートと同
様にＢＬＩ信号が与えられてもよい。
【０１３９】［実施の形態４］図２９は、この発明の実
施の形態４による半導体記憶装置におけるメモリセルア
レイおよびその周辺の電源線および接地線の配置を示す
平面図である。図２３と異なりこの実施の形態４では、
図２９に示されるようにメモリアレイ領域中のメッシュ
接地線２３０６の接地電圧ＶＳＳを供給するためのメッ
シュ接地線２９０１がコラムデコーダおよびコラム選択
線ドライバ用の接地線２３０４と別に形成される。メモ
リセルアレイ領域中のメッシュ接地線２３０６はチップ
外周のメッシュ接地線２３０２に接続されるとともに、
チップ中央のメッシュ接地線２９０１にも接続される。
そのため、メッシュ接地線２３０６の接地電圧ＶＳＳは
さらに強化される。
施の形態４による半導体記憶装置におけるメモリセルア
レイおよびその周辺の電源線および接地線の配置を示す
平面図である。図２３と異なりこの実施の形態４では、
図２９に示されるようにメモリアレイ領域中のメッシュ
接地線２３０６の接地電圧ＶＳＳを供給するためのメッ
シュ接地線２９０１がコラムデコーダおよびコラム選択
線ドライバ用の接地線２３０４と別に形成される。メモ
リセルアレイ領域中のメッシュ接地線２３０６はチップ
外周のメッシュ接地線２３０２に接続されるとともに、
チップ中央のメッシュ接地線２９０１にも接続される。
そのため、メッシュ接地線２３０６の接地電圧ＶＳＳは
さらに強化される。
【０１４０】［実施の形態５］図３０は、この発明の実
施の形態５による半導体記憶装置におけるメモリセルア
レイおよびその周辺の電源線および接地線の配置を示す
平面図である。この実施の形態５では、図３０に示され
るようにチップ外周のメッシュ電源線２３０１およびメ
ッシュ接地線２３０２が図２３と逆に配置される。すな
わち、メッシュ接地線２３０２のほうがメッシュ電源線
２３０１よりも外周に配置される。
施の形態５による半導体記憶装置におけるメモリセルア
レイおよびその周辺の電源線および接地線の配置を示す
平面図である。この実施の形態５では、図３０に示され
るようにチップ外周のメッシュ電源線２３０１およびメ
ッシュ接地線２３０２が図２３と逆に配置される。すな
わち、メッシュ接地線２３０２のほうがメッシュ電源線
２３０１よりも外周に配置される。
【０１４１】［実施の形態６］図３１は、この発明の実
施の形態６による半導体記憶装置におけるメモリセルア
レイおよびその周辺の電源線および接地線の配置を示す
平面図である。図３１に示されるように、この実施の形
態６ではメッシュ電源線２３０１およびメッシュ接地線
２３０２が図２９と逆に配置される。すなわち、メッシ
ュ接地線２３０２のほうがメッシュ電源線２３０１より
も外周に配置される。
施の形態６による半導体記憶装置におけるメモリセルア
レイおよびその周辺の電源線および接地線の配置を示す
平面図である。図３１に示されるように、この実施の形
態６ではメッシュ電源線２３０１およびメッシュ接地線
２３０２が図２９と逆に配置される。すなわち、メッシ
ュ接地線２３０２のほうがメッシュ電源線２３０１より
も外周に配置される。
【０１４２】［実施の形態７］図３２は、この発明の実
施の形態７におる半導体記憶装置におけるメモリセルア
レイおよびコラムデコーダ用のトリプルウェル構造を示
す断面図である。図３２に示されるように、この実施の
形態７ではボトムＮウェル１５０５に電源電圧ＶＣＣを
供給するためのＮ型ウェル１５１１がコラムデコーダ側
のみに形成される。
施の形態７におる半導体記憶装置におけるメモリセルア
レイおよびコラムデコーダ用のトリプルウェル構造を示
す断面図である。図３２に示されるように、この実施の
形態７ではボトムＮウェル１５０５に電源電圧ＶＣＣを
供給するためのＮ型ウェル１５１１がコラムデコーダ側
のみに形成される。
【０１４３】このようにＮ型ウェル１５１１がコラムデ
コーダ側にのみ形成され、チップ外周側には形成されな
いため、図１６の構造に比べてレイアウト面積が削減さ
れる。また、センスアンプ用のＮ型ウェル１５０７だけ
でなく、Ｎ型ウェル１５１１をも介して電源電圧ＶＣＣ
がボトムＮウェル１５０５に供給されるため、図１８の
構造に比べてボトムＮウェル１５０５の電圧が安定化さ
れる。
コーダ側にのみ形成され、チップ外周側には形成されな
いため、図１６の構造に比べてレイアウト面積が削減さ
れる。また、センスアンプ用のＮ型ウェル１５０７だけ
でなく、Ｎ型ウェル１５１１をも介して電源電圧ＶＣＣ
がボトムＮウェル１５０５に供給されるため、図１８の
構造に比べてボトムＮウェル１５０５の電圧が安定化さ
れる。
【０１４４】［実施の形態８］図３３は、この発明の実
施の形態８による半導体記憶装置におけるメモリセルア
レイおよびコラムデコーダのトリプルウェル構造を示す
断面図である。図３３に示されるように、この実施の形
態８ではボトムＮウェル１５０５に電源電圧ＶＣＣを供
給するためのＮ型ウェル１５１１がチップ外周側にのみ
形成される。
施の形態８による半導体記憶装置におけるメモリセルア
レイおよびコラムデコーダのトリプルウェル構造を示す
断面図である。図３３に示されるように、この実施の形
態８ではボトムＮウェル１５０５に電源電圧ＶＣＣを供
給するためのＮ型ウェル１５１１がチップ外周側にのみ
形成される。
【０１４５】このようにＮ型ウェル１５１１がチップ外
周側にのみ形成され、コラムデコーダ側には形成されな
いため、図１６の構造に比べてレイアウト面積が削減さ
れる。また、センスアンプ用のＮ型ウェル１５０７だけ
でなくＮ型ウェル１５１１を介して電源電圧ＶＣＣがボ
トムＮウェル１５０５に供給されるため、図１８の構造
に比べてボトムＮウェル１５０５の電圧が安定化され
る。
周側にのみ形成され、コラムデコーダ側には形成されな
いため、図１６の構造に比べてレイアウト面積が削減さ
れる。また、センスアンプ用のＮ型ウェル１５０７だけ
でなくＮ型ウェル１５１１を介して電源電圧ＶＣＣがボ
トムＮウェル１５０５に供給されるため、図１８の構造
に比べてボトムＮウェル１５０５の電圧が安定化され
る。
【０１４６】［実施の形態９］図３４は、この発明の実
施の形態９による半導体記憶装置におけるメモリセルア
レイおよびロウデコーダのトリプルウェル構造を示すワ
ード線に沿った断面図である。図３４に示されるよう
に、この実施の形態９ではボトムＮウェル１５０５に電
源電圧ＶＣＣを供給するためのＮ型ウェル１５１１がロ
ウデコーダ側にのみ形成される。
施の形態９による半導体記憶装置におけるメモリセルア
レイおよびロウデコーダのトリプルウェル構造を示すワ
ード線に沿った断面図である。図３４に示されるよう
に、この実施の形態９ではボトムＮウェル１５０５に電
源電圧ＶＣＣを供給するためのＮ型ウェル１５１１がロ
ウデコーダ側にのみ形成される。
【０１４７】このようにＮ型ウェル１５１１がロウデコ
ーダ側にのみ形成され、チップ外周側に形成されないた
め、図１７の構造に比べてレイアウト面積が削減され
る。また、Ｎチャネルセンスアンプ用のＮ型ウェル１５
０７だけでなくＮ型ウェル１５１１を介して電源電圧Ｖ
ＣＣがボトムＮウェル１５０５に供給されるため、図１
９の構造に比べてボトムＮウェル１５０５の電圧が安定
化される。
ーダ側にのみ形成され、チップ外周側に形成されないた
め、図１７の構造に比べてレイアウト面積が削減され
る。また、Ｎチャネルセンスアンプ用のＮ型ウェル１５
０７だけでなくＮ型ウェル１５１１を介して電源電圧Ｖ
ＣＣがボトムＮウェル１５０５に供給されるため、図１
９の構造に比べてボトムＮウェル１５０５の電圧が安定
化される。
【０１４８】［実施の形態１０］図３５は、この発明の
実施の形態１０による半導体記憶装置におけるメモリセ
ルアレイおよびロウデコーダのトリプルウェル構造を示
すワード線に沿った断面図である。図３５に示されるよ
うに、この実施の形態１０ではボトムＮウェル１５０５
に電源電圧ＶＣＣを供給するためのＮ型ウェル１５１１
がチップ外周側にのみ形成される。
実施の形態１０による半導体記憶装置におけるメモリセ
ルアレイおよびロウデコーダのトリプルウェル構造を示
すワード線に沿った断面図である。図３５に示されるよ
うに、この実施の形態１０ではボトムＮウェル１５０５
に電源電圧ＶＣＣを供給するためのＮ型ウェル１５１１
がチップ外周側にのみ形成される。
【０１４９】このようにＮ型ウェル１５１１がチップ外
周側にのみ形成され、ロウデコーダ側に形成されないた
め、図１７の構造に比べてレイアウト面積が削減され
る。また、センスアンプ用のＮ型ウェル１５０７だけで
なくＮ型ウェル１５１１を介して電源電圧ＶＣＣがボト
ムＮウェル１５０５に供給されるため、図１９の構造に
比べて、ボトムＮウェル１５０５の電圧が安定化され
る。
周側にのみ形成され、ロウデコーダ側に形成されないた
め、図１７の構造に比べてレイアウト面積が削減され
る。また、センスアンプ用のＮ型ウェル１５０７だけで
なくＮ型ウェル１５１１を介して電源電圧ＶＣＣがボト
ムＮウェル１５０５に供給されるため、図１９の構造に
比べて、ボトムＮウェル１５０５の電圧が安定化され
る。
【０１５０】その他、Ｎ型ウェル１５１１がコラムデコ
ーダ側とそれと対向するチップ外周側とだけに形成され
てもよい。また、Ｎ型ウェル１５１１はコラムデコーダ
に対向するチップ外周側とロウデコーダに対向するチッ
プ外周側とだけに形成されてもよい。また、Ｎ型ウェル
１５１１はコラムデコーダ側とロウデコーダに対向する
チップ外周側とだけに形成されてもよい。また、Ｎ型ウ
ェル１５１１はコラムデコーダ側およびそれに対向する
チップ外周側の両側とコラムデコーダに対向するチップ
外周側とだけに形成されてもよい。また、Ｎ型ウェル１
５１１はロウデコーダ側とコラムデコーダに対向するチ
ップ外周側とだけに形成されてもよい。また、Ｎ型ウェ
ル１５１１はコラムデコーダ側とロウデコーダ側とだけ
に形成されてもよい。また、Ｎ型ウェル１５１１はコラ
ムデコーダ側およびそれに対向するチップ外周側の両側
とロウデコーダ側とだけに形成されてもよい。また、Ｎ
型ウェル１５１１はロウデコーダ側とそれに対向するチ
ップ外周側の両側にのみ形成されてもよい。また、Ｎ型
ウェル１５１１はロウデコーダおよびそれに対向するチ
ップ外周側の両側とコラムデコーダに対向するチップ外
周側とだけに形成されてもよい。また、Ｎ型ウェル１５
１１はロウデコーダおよびそれに対向するチップ外周側
の両側とコラムデコーダ側とだけに形成されてもよい。
ーダ側とそれと対向するチップ外周側とだけに形成され
てもよい。また、Ｎ型ウェル１５１１はコラムデコーダ
に対向するチップ外周側とロウデコーダに対向するチッ
プ外周側とだけに形成されてもよい。また、Ｎ型ウェル
１５１１はコラムデコーダ側とロウデコーダに対向する
チップ外周側とだけに形成されてもよい。また、Ｎ型ウ
ェル１５１１はコラムデコーダ側およびそれに対向する
チップ外周側の両側とコラムデコーダに対向するチップ
外周側とだけに形成されてもよい。また、Ｎ型ウェル１
５１１はロウデコーダ側とコラムデコーダに対向するチ
ップ外周側とだけに形成されてもよい。また、Ｎ型ウェ
ル１５１１はコラムデコーダ側とロウデコーダ側とだけ
に形成されてもよい。また、Ｎ型ウェル１５１１はコラ
ムデコーダ側およびそれに対向するチップ外周側の両側
とロウデコーダ側とだけに形成されてもよい。また、Ｎ
型ウェル１５１１はロウデコーダ側とそれに対向するチ
ップ外周側の両側にのみ形成されてもよい。また、Ｎ型
ウェル１５１１はロウデコーダおよびそれに対向するチ
ップ外周側の両側とコラムデコーダに対向するチップ外
周側とだけに形成されてもよい。また、Ｎ型ウェル１５
１１はロウデコーダおよびそれに対向するチップ外周側
の両側とコラムデコーダ側とだけに形成されてもよい。
【０１５１】［実施の形態１１］図３６は、この発明の
実施の形態１１による半導体記憶装置におけるローカル
入出力線対用のイコライズ回路（図１０中のＥＱ２）の
動作を示すタイミングチャートである。図３６に示され
るように、この実施の形態１１では図１１と異なり、書
込イネーブル信号／ＷＥがＬレベルに活性化されたと
き、つまりライトサイクルが終了したときだけ、イコラ
イズ信号ＬＩＯＥＱがＨレベルに活性化され、これによ
りローカル入出力線対の電圧がイコライズされる。
実施の形態１１による半導体記憶装置におけるローカル
入出力線対用のイコライズ回路（図１０中のＥＱ２）の
動作を示すタイミングチャートである。図３６に示され
るように、この実施の形態１１では図１１と異なり、書
込イネーブル信号／ＷＥがＬレベルに活性化されたと
き、つまりライトサイクルが終了したときだけ、イコラ
イズ信号ＬＩＯＥＱがＨレベルに活性化され、これによ
りローカル入出力線対の電圧がイコライズされる。
【０１５２】［実施の形態１２］図３７は、この発明の
実施の形態１２による半導体記憶装置におけるローカル
入出力線対用のイコライズ回路（図１０中のＥＱ２）の
動作を示すタイミングチャートである。図３７に示され
るように、この実施の形態１２では図１１と異なり、コ
ラムイネーブル信号／ＣＥの活性化後にアドレス信号Ａ
ｄｄが遷移したときだけ、イコライズ信号ＬＩＯＥＱが
Ｈレベルに活性化され、これによりローカル入出力線対
の電圧がイコライズされる。
実施の形態１２による半導体記憶装置におけるローカル
入出力線対用のイコライズ回路（図１０中のＥＱ２）の
動作を示すタイミングチャートである。図３７に示され
るように、この実施の形態１２では図１１と異なり、コ
ラムイネーブル信号／ＣＥの活性化後にアドレス信号Ａ
ｄｄが遷移したときだけ、イコライズ信号ＬＩＯＥＱが
Ｈレベルに活性化され、これによりローカル入出力線対
の電圧がイコライズされる。
【０１５３】［実施の形態１３］図３８は、この発明の
実施の形態１３による半導体記憶装置におけるローカル
入出力線対用のイコライズ回路（図１０中のＥＱ２）の
動作を示すタイミングチャートである。図３８に示され
るように、この実施の形態１３では図１０と異なり、コ
ラムイネーブル信号／ＣＥの活性化後にアドレス信号Ａ
ｄｄが遷移したときだけでなく、書込イネーブル信号／
ＷＥがＬレベルに活性化されたときにも、イコライズ信
号ＬＩＯＥＱは活性化されない。したがって、イコライ
ズ信号ＬＩＯＥＱはロウアドレスストローブ信号／ＲＡ
Ｓの不活性化に応答して活性化され、かつロウアドレス
ストローブ信号／ＲＡＳの活性化に応答して不活性化さ
れるので、チップの不活性時にのみローカル入出力線対
の電圧がイコライズされる。
実施の形態１３による半導体記憶装置におけるローカル
入出力線対用のイコライズ回路（図１０中のＥＱ２）の
動作を示すタイミングチャートである。図３８に示され
るように、この実施の形態１３では図１０と異なり、コ
ラムイネーブル信号／ＣＥの活性化後にアドレス信号Ａ
ｄｄが遷移したときだけでなく、書込イネーブル信号／
ＷＥがＬレベルに活性化されたときにも、イコライズ信
号ＬＩＯＥＱは活性化されない。したがって、イコライ
ズ信号ＬＩＯＥＱはロウアドレスストローブ信号／ＲＡ
Ｓの不活性化に応答して活性化され、かつロウアドレス
ストローブ信号／ＲＡＳの活性化に応答して不活性化さ
れるので、チップの不活性時にのみローカル入出力線対
の電圧がイコライズされる。
【図１】 図１は、本発明の実施の形態１による半導体
記憶装置のメモリプレーン１０００のメモリアレイを模
式的に示す図である。
記憶装置のメモリプレーン１０００のメモリアレイを模
式的に示す図である。
【図２】 図２は、図１の基本ブロックＡの構成を詳細
に示す図である。
に示す図である。
【図３】 図３は、図２のメモリセルブロックＭ．Ｃ．
とそれを挟むセンスアンプブロックＳＡＢＬ，ＳＡＢＲ
とを詳細に示す回路図である。
とそれを挟むセンスアンプブロックＳＡＢＬ，ＳＡＢＲ
とを詳細に示す回路図である。
【図４】 図４は、図１の隣り合うメモリセルブロック
（Ｍ．Ｃ．）４０１，４０１′端およびそれらに挟まれ
たシャント領域（ｓｈｕｎｔ）４０３上の配線の様子を
示す図である。
（Ｍ．Ｃ．）４０１，４０１′端およびそれらに挟まれ
たシャント領域（ｓｈｕｎｔ）４０３上の配線の様子を
示す図である。
【図５】 図５は、図１のＶｃｃ線およびＶｓｓ線のア
レイ端における配線図である。
レイ端における配線図である。
【図６】 図２のトランスミッションゲート回路ＴＧ１
１の具体例を示す図である。
１の具体例を示す図である。
【図７】 図７は、図２のトランスミッションゲート回
路ＴＧ１２の具体例を示す図である。
路ＴＧ１２の具体例を示す図である。
【図８】 図８は、図２のプリチャージ／イコライズ回
路ＥＱ１１の具体例を示す図である。
路ＥＱ１１の具体例を示す図である。
【図９】 図９は、プリチャージ／イコライズ回路ＥＱ
１２の具体例を示す図である。
１２の具体例を示す図である。
【図１０】 図１０は、図２のイコライズ回路ＥＱ２の
具体例を示す図である。
具体例を示す図である。
【図１１】 図１１は、図８，９のプリチャージ／イコ
ライズ回路ＥＱ１１，ＥＱ１２と図１０のイコライズ回
路ＥＱ２とに入力されるイコライズ信号ＬＩＯＥＱを示
すタイミングチャートである。
ライズ回路ＥＱ１１，ＥＱ１２と図１０のイコライズ回
路ＥＱ２とに入力されるイコライズ信号ＬＩＯＥＱを示
すタイミングチャートである。
【図１２】 図１２は、図１の基本ブロックＢの構成を
詳細に示す図である。
詳細に示す図である。
【図１３】 図１３は、図１２の基本ブロックＢにおけ
るトランスミッションゲート回路ＴＧ３１（，ＴＧ４
１）の構成を示す図である。
るトランスミッションゲート回路ＴＧ３１（，ＴＧ４
１）の構成を示す図である。
【図１４】 図１４は、図１２の基本ブロックＢにおけ
るトランスミッションゲート回路ＴＧ３２（，ＴＧ４
２）の構成を示す図である。
るトランスミッションゲート回路ＴＧ３２（，ＴＧ４
２）の構成を示す図である。
【図１５】 図１３は、本発明の実施の形態１による半
導体記憶装置におけるメモリセルブロック１３０１とセ
ンスアンプ帯（Ｓ／Ａ）１３０３とにわたる配線の接続
の様子を示す図である。
導体記憶装置におけるメモリセルブロック１３０１とセ
ンスアンプ帯（Ｓ／Ａ）１３０３とにわたる配線の接続
の様子を示す図である。
【図１６】 従来の半導体記憶装置におけるメモリセル
アレイおよびコラムデコーダのトリプルウェル構造を示
すコラム選択線に沿った断面図である。
アレイおよびコラムデコーダのトリプルウェル構造を示
すコラム選択線に沿った断面図である。
【図１７】 図１６に示されたトリプルウェル構造のワ
ード線に沿った断面図である。
ード線に沿った断面図である。
【図１８】 この発明の実施の形態１による半導体記憶
装置におけるメモリセルアレイおよびコラムデコーダの
トリプルウェル構造を示すコラム選択線に沿った断面図
である。
装置におけるメモリセルアレイおよびコラムデコーダの
トリプルウェル構造を示すコラム選択線に沿った断面図
である。
【図１９】 図１８に示されたトリプルウェル構造のワ
ード線に沿った断面図である。
ード線に沿った断面図である。
【図２０】 この発明の実施の形態１による半導体記憶
装置におけるメモリセルアレイの配置を示す平面図であ
る。
装置におけるメモリセルアレイの配置を示す平面図であ
る。
【図２１】 この発明の実施の形態１による半導体記憶
装置におけるシェアードセンスアンプ構成を示すブロッ
ク図である。
装置におけるシェアードセンスアンプ構成を示すブロッ
ク図である。
【図２２】 この発明の実施の形態１による半導体記憶
装置におけるメモリセルアレイおよびロウデコーダの境
界付近の構造を示す平面図である。
装置におけるメモリセルアレイおよびロウデコーダの境
界付近の構造を示す平面図である。
【図２３】 この発明の実施の形態１による半導体記憶
装置におけるメモリセルアレイおよびその周辺の電源線
および接地線の配置を示す平面図である。
装置におけるメモリセルアレイおよびその周辺の電源線
および接地線の配置を示す平面図である。
【図２４】 図６中のトランスミッションゲート回路の
具体的な構造を示す平面図である。
具体的な構造を示す平面図である。
【図２５】 図８中のプリチャージ／イコライズ回路の
具体的な構造を示す平面図である。
具体的な構造を示す平面図である。
【図２６】 図１０中のイコライズ回路の具体的な構造
を示す平面図である。
を示す平面図である。
【図２７】 この発明の実施の形態２による半導体記憶
装置におけるシェアードセンスアンプ構成を示すブロッ
ク図である。
装置におけるシェアードセンスアンプ構成を示すブロッ
ク図である。
【図２８】 この発明の実施の形態３による半導体記憶
装置におけるシェアードセンスアンプ構成を示すブロッ
ク図である。
装置におけるシェアードセンスアンプ構成を示すブロッ
ク図である。
【図２９】 この発明の実施の形態４による半導体記憶
装置におけるメモリセルアレイおよびその周辺の電源線
および接地線の配置を示す平面図である。
装置におけるメモリセルアレイおよびその周辺の電源線
および接地線の配置を示す平面図である。
【図３０】 この発明の実施の形態５による半導体記憶
装置におけるメモリセルアレイおよびその周辺の電源線
および接地線の配置を示す平面図である。
装置におけるメモリセルアレイおよびその周辺の電源線
および接地線の配置を示す平面図である。
【図３１】 この発明の実施の形態６による半導体記憶
装置におけるメモリセルアレイおよびその周辺の電源線
および接地線の配置を示す平面図である。
装置におけるメモリセルアレイおよびその周辺の電源線
および接地線の配置を示す平面図である。
【図３２】 この発明の実施の形態７による半導体記憶
装置におけるメモリセルアレイおよびコラムデコーダの
トリプルウェル構造を示すコラム選択線に沿った断面図
である。
装置におけるメモリセルアレイおよびコラムデコーダの
トリプルウェル構造を示すコラム選択線に沿った断面図
である。
【図３３】 この発明の実施の形態８による半導体記憶
装置におけるメモリセルアレイおよびコラムデコーダの
トリプルウェル構造を示すコラム選択線に沿った断面図
である。
装置におけるメモリセルアレイおよびコラムデコーダの
トリプルウェル構造を示すコラム選択線に沿った断面図
である。
【図３４】 この発明の実施の形態９による半導体記憶
装置におけるメモリセルアレイおよびロウデコーダのト
リプルウェル構造を示すワード線に沿った断面図であ
る。
装置におけるメモリセルアレイおよびロウデコーダのト
リプルウェル構造を示すワード線に沿った断面図であ
る。
【図３５】 この発明の実施の形態１０による半導体記
憶装置におけるメモリセルアレイおよびロウデコーダの
トリプルウェル構造を示すワード線に沿った断面図であ
る。
憶装置におけるメモリセルアレイおよびロウデコーダの
トリプルウェル構造を示すワード線に沿った断面図であ
る。
【図３６】 この発明の実施の形態１１による半導体記
憶装置におけるローカル入出力線対用のイコライズ回路
の動作を示すタイミングチャートである。
憶装置におけるローカル入出力線対用のイコライズ回路
の動作を示すタイミングチャートである。
【図３７】 この発明の実施の形態１２による半導体記
憶装置におけるローカル入出力線対用のイコライズ回路
の動作を示すタイミングチャートである。
憶装置におけるローカル入出力線対用のイコライズ回路
の動作を示すタイミングチャートである。
【図３８】 この発明の実施の形態１３による半導体記
憶装置におけるローカル入出力線対用のイコライズ回路
の動作を示すタイミングチャートである。
憶装置におけるローカル入出力線対用のイコライズ回路
の動作を示すタイミングチャートである。
１０００ メモリプレーン、Ａ，Ｂ 基本ブロック、１
０３ ロウデコーダおよびアレイ駆動回路、１０５ コ
ラムデコーダ、１０７ プリアンプ、１１１，ＬＩＯ１
１，／ＬＩＯ１１，ＬＩＯ１２，／ＬＩＯ１２，ＬＩＯ
２１，／ＬＩＯ２１，ＬＩＯ２２，／ＬＩＯ２２，ＬＩ
Ｏ１，／ＬＩＯ１，ＬＩＯ２，／ＬＩＯ２ ローカル入
出力線対、１１３，ＧＩＯ１１，／ＧＩＯ１１，ＧＩＯ
２１，／ＧＩＯ２１，ＧＩＯ３１，／ＧＩＯ３１，ＧＩ
Ｏ４１，／ＧＩＯ４１，ＧＩＯ１２，／ＧＩＯ１２，Ｇ
ＩＯ２２，／ＧＩＯ２２，ＧＩＯ３２，／ＧＩＯ３２，
ＧＩＯ４２，／ＧＩＯ４２，ＧＩＯ１，／ＧＩＯ１，Ｇ
ＩＯ２，／ＧＩＯ２ グローバル入出力線対、１１５
ＶBL線またはＶCP線、１１７，ＬＩＯＥＱ，ＬＩＯＥＱ
１，ＬＩＯＥＱ２ ローカル入出力線対イコライズ信号
線、２０１ プリチャージ／イコライズ回路（ＥＱ）、
２０３ 入出力ゲート（Ｉ／ＯＧ）、２０５ｎチャネル
センスアンプ（ｎＳＡ）、２０７ ｐチャネルセンスア
ンプ（ｐＳＡ）、２０９ シェアードゲート、２１１
Ｌ，２１１Ｒ ｎチャネルセンスアンプ駆動トランジス
タ、２１３Ｌ，２１３Ｒ ｐチャネルセンスアンプ駆動
トランジスタ、Ｓ２Ｎ，Ｓ２Ｐ，Ｓ２Ｎ１，Ｓ２Ｐ１，
Ｓ２Ｎ２，Ｓ２Ｐ２ センスノード、♯０〜♯３１ ブ
ロック、ＳＡＢＬ１〜ＳＡＢＬ４，ＳＡＢＲ１〜ＳＡＢ
Ｒ５ センスアンプブロック、♭０〜♭３２ センスア
ンプブロック部、Ｓ／Ａ♯０〜Ｓ／Ａ♯３ センスアン
プ帯、ＢＬ０〜ＢＬ３，ＢＬ ビット線対、ＴＧ，ＴＧ
１１，ＴＧ１２，ＴＧ２１，ＴＧ２２トランスミッショ
ンゲート回路、ＥＱ，ＥＱ１１，ＥＱ１２ プリチャー
ジ／イコライズ回路、ＥＱ２ イコライズ回路、Ｍ．
Ｃ．，Ｍ．Ｃ．０〜Ｍ．Ｃ．４（３２Ｋ） サブメモリ
ブロック、ｓｈｕｎｔ１〜ｓｈｕｎｔ１７，ｓｈｕｎｔ
１Ｒ〜ｓｈｕｎｔ５Ｒ，ｓｈｕｎｔ１Ｌ〜ｓｈｕｎｔ５
Ｌ シャント領域。
０３ ロウデコーダおよびアレイ駆動回路、１０５ コ
ラムデコーダ、１０７ プリアンプ、１１１，ＬＩＯ１
１，／ＬＩＯ１１，ＬＩＯ１２，／ＬＩＯ１２，ＬＩＯ
２１，／ＬＩＯ２１，ＬＩＯ２２，／ＬＩＯ２２，ＬＩ
Ｏ１，／ＬＩＯ１，ＬＩＯ２，／ＬＩＯ２ ローカル入
出力線対、１１３，ＧＩＯ１１，／ＧＩＯ１１，ＧＩＯ
２１，／ＧＩＯ２１，ＧＩＯ３１，／ＧＩＯ３１，ＧＩ
Ｏ４１，／ＧＩＯ４１，ＧＩＯ１２，／ＧＩＯ１２，Ｇ
ＩＯ２２，／ＧＩＯ２２，ＧＩＯ３２，／ＧＩＯ３２，
ＧＩＯ４２，／ＧＩＯ４２，ＧＩＯ１，／ＧＩＯ１，Ｇ
ＩＯ２，／ＧＩＯ２ グローバル入出力線対、１１５
ＶBL線またはＶCP線、１１７，ＬＩＯＥＱ，ＬＩＯＥＱ
１，ＬＩＯＥＱ２ ローカル入出力線対イコライズ信号
線、２０１ プリチャージ／イコライズ回路（ＥＱ）、
２０３ 入出力ゲート（Ｉ／ＯＧ）、２０５ｎチャネル
センスアンプ（ｎＳＡ）、２０７ ｐチャネルセンスア
ンプ（ｐＳＡ）、２０９ シェアードゲート、２１１
Ｌ，２１１Ｒ ｎチャネルセンスアンプ駆動トランジス
タ、２１３Ｌ，２１３Ｒ ｐチャネルセンスアンプ駆動
トランジスタ、Ｓ２Ｎ，Ｓ２Ｐ，Ｓ２Ｎ１，Ｓ２Ｐ１，
Ｓ２Ｎ２，Ｓ２Ｐ２ センスノード、♯０〜♯３１ ブ
ロック、ＳＡＢＬ１〜ＳＡＢＬ４，ＳＡＢＲ１〜ＳＡＢ
Ｒ５ センスアンプブロック、♭０〜♭３２ センスア
ンプブロック部、Ｓ／Ａ♯０〜Ｓ／Ａ♯３ センスアン
プ帯、ＢＬ０〜ＢＬ３，ＢＬ ビット線対、ＴＧ，ＴＧ
１１，ＴＧ１２，ＴＧ２１，ＴＧ２２トランスミッショ
ンゲート回路、ＥＱ，ＥＱ１１，ＥＱ１２ プリチャー
ジ／イコライズ回路、ＥＱ２ イコライズ回路、Ｍ．
Ｃ．，Ｍ．Ｃ．０〜Ｍ．Ｃ．４（３２Ｋ） サブメモリ
ブロック、ｓｈｕｎｔ１〜ｓｈｕｎｔ１７，ｓｈｕｎｔ
１Ｒ〜ｓｈｕｎｔ５Ｒ，ｓｈｕｎｔ１Ｌ〜ｓｈｕｎｔ５
Ｌ シャント領域。
フロントページの続き
(72)発明者 日高 秀人
東京都千代田区丸の内二丁目２番３号
三菱電機株式会社内
(56)参考文献 特開 平８−203297（ＪＰ，Ａ)
特開 平２−134868（ＪＰ，Ａ)
特開 平２−183490（ＪＰ，Ａ)
特開 平４−212454（ＪＰ，Ａ)
特開 平６−85200（ＪＰ，Ａ)
特開 平３−246967（ＪＰ，Ａ)
特開 平５−47177（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
G11C 11/401
H01L 27/108
Claims (9)
- 【請求項１】 半導体記憶装置であって、 複数のワード線と、 前記ワード線と交差する第１のビット線対と、 前記ワード線と交差する第２のビット線対と、 前記ワード線および前記ビット線対の交点に対して設け
られ、各々が対応するワード線およびビット線対に接続
される複数のメモリセルと、 前記第１のビット線対に対応して設けられる第１のロー
カル入出力線対と、 前記第２のビット線対に対応して設けられる第２のロー
カル入出力線対と、 前記第１のビット線対と前記第１のローカル入出力線対
との間に接続され、コラム選択信号に応答してオンにな
る第１のコラム選択ゲートと、 前記第２のビット線対と前記第２のローカル入出力線対
との間に接続され、前記コラム選択信号に応答してオン
になる第２のコラム選択ゲートと、 前記第１のローカル入出力線対と対応して設けられる第
１のグローバル入出力線対と、 前記第２のローカル入出力線対と対応して設けられる第
２のグローバル入出力線対と、 所定の配線と、 を備え、 前記第１のグローバル入出力線対の一方および他方のグ
ローバル入出力線は前記所定の配線の両側に前記所定の
配線に沿って配置され、前記第２のグローバル入出力線
対の一方および他方のグローバル入出力線は前記第１の
グローバル入出力線対の両側に前記第１のグローバル入
出力線対に沿って配置され、 第１のローカル入出力線対および第１のグローバル入出
力線対の間に接続され、第１の制御信号に応答してオン
になる第１のスイッチング手段と、 第２のローカル入出力線対および第２のグローバル入出
力線対の間に接続され、第２の制御信号に応答してオン
になる第２のスイッチング手段と、 をさらに備える半導体記憶装置。 - 【請求項２】 半導体記憶装置であって、 列方向に配置された４つのブロックと、 前記４つのブロックの中央を縦断する複数のワード線
と、 前記４つのブロックと交互に配置され、前記複数のワー
ド線をシャントするための４つのシャント領域と、 を備え、 前記ブロックの各々は、 前記ワード線に接続された複数のメモリセルを含む第１
のメモリセル群と、 前記ワード線に交差し、前記第１のメモリセル群の複数
のメモリセルに接続される第１のビット線対と、 前記ワード線に接続された複数のメモリセルを含む第２
のメモリセル群と、 前記ワード線と交差し、前記第２のメモリセル群の複数
のメモリセルに接続される第２のビット線対と、 前記ワード線に接続された複数のメモリセルを含む第３
のメモリセル群と、 前記ワード線と交差し、前記第３のメモリセル群の複数
のメモリセルに接続される第３のビット線対と、 前記ワード線に接続された複数のメモリセルを含む第４
のメモリセル群と、 前記ワード線と交差し、前記第４のメモリセル群の複数
のメモリセルに接続される第４のビット線対と、 前記第１のビット線対が延びる方向であって前記第１お
よび第２のメモリセル群の一方側に配置され、前記第１
のビット線対に接続される第１のセンスアンプと、 前記第２のビット線対が延びる方向であって前記第１お
よび第２のメモリセル群の他方側に配置され、前記第１
のビット線対に接続される第２のセンスアンプと、 前記第３のビット線対が延びる方向であって前記第３お
よび第４のメモリセル群の一方側に配置され、前記第３
のビット線対に接続される第３のセンスアンプと、 前記第４のビット線対が延びる方向であって前記第３お
よび第４のメモリセル群の他方側に配置され、前記第４
のビット線対に接続される第４のセンスアンプと、 を備え、 前記半導体記憶装置は、さらに、 前記第１のビット線対に対応して設けられる第１のロー
カル入出力線対と、 前記第２のビット線対に対応して設けられる第２のロー
カル入出力線対と、 前記第３のビット線対に対応して設けられる第３のロー
カル入出力線対と、 前記第４のビット線対に対応して設けられる第４のロー
カル入出力線対と、 を備え、 前記ブロックの各々は、さらに、 前記第１のビット線対と前記第１のローカル入出力線対
との間に接続され、コラム選択信号に応答してオンにな
る第１のコラム選択ゲートと、 前記第２のビット線対と前記第２のローカル入出力線対
との間に接続され、コラム選択信号に応答してオンにな
る第２のコラム選択ゲートと、 前記第３のビット線対と前記第３のローカル入出力線対
との間に接続され、コラム選択信号に応答してオンにな
る第３のコラム選択ゲートと、 前記第４のビット線対と前記第４のローカル入出力線対
との間に接続され、コラム選択信号に応答してオンにな
る第４のコラム選択ゲートと、 前記第１および第３のセンスアンプを駆動するための第
１のセンスアンプ駆動線対と、 前記第２および第４のセンスアンプを駆動するための第
２のセンスアンプ駆動線対と、 前記第１のローカル入出力線対に対応して設けられた第
１のグローバル入出力線対と、 前記第２のローカル入出力線対に対応して設けられた第
２のグローバル入出力線対と、 前記第３のローカル入出力線対に対応して設けられた第
３のグローバル入出力線対と、 前記第４のローカル入出力線対に対応して設けられた第
４のグローバル入出力線対と、 第１の制御信号に応答して前記第１のローカル入出力線
対の電圧をイコライズし、前記第３のローカル入出力線
対の電圧をイコライズする第１のイコライズ手段と、 第２の制御信号に応答して前記第２のローカル入出力線
対の電圧をイコライズし、前記第４のローカル入出力線
対の電圧をイコライズする第２のイコライズ手段と、 第３の制御信号に応答して前記第１のローカル入出力線
対の電圧をイコライズし、前記第３のローカル入出力線
対の電圧をイコライズする第３のイコライズ手段と、 第４の制御信号に応答して前記第２のローカル入出力線
対の電圧をイコライズし、前記第４のローカル入出力線
対の電圧をイコライズする第４のイコライズ手段と、 前記第１のローカル入出力線対と前記第１のグローバル
入出力線対との間に接続され、第５の制御信号に応答し
てオンになる第１のスイッチング手段と、 前記第２のローカル入出力線対と前記第２のグローバル
入出力線対との間に接続され、第６の制御信号に応答し
てオンになる第２のスイッチング手段と、 前記第３のローカル入出力線対と前記第３のグローバル
入出力線対との間に接続され、第７の制御信号に応答し
てオンになる第３のスイッチング手段と、 前記第４のローカル入出力線対と前記第４のグローバル
入出力線対との間に接続され、第８の制御信号に応答し
てオンになる第４のスイッチング手段と、 を備え、 前記４つのブロックと前記４つのシャント領域は前記複
数のワード線が延びる方向に交互に１列に配置され、前
記第１ないし第４のグローバル入出力線対の各々は前記
各ブロック間の対応する前記第１ないし第４の各シャン
ト領域を横断して配置され、前記各シャント領域の前記
第１および第３のローカル入出力線対が延びる側に前記
第１および第３のスイッチング手段と前記第１および第
３のイコライズ手段とがそれぞれ配置され、前記各シャ
ント領域の前記第２および第４のローカル入出力線対が
延びる側に前記第１および第３のスイッチング手段が配
置された反対側に前記第２および第４のイコライズ手段
が配置され、前記第１および第３のイコライズ手段が配
置された反対側に前記第２および第４のスイッチング手
段が配置された半導体記憶装置。 - 【請求項３】 前記第１のイコライズ手段は、さらに、
前記第１のセンスアンプ駆動線対の電圧をイコライズ
し、前記第２のイコライズ手段は、さらに、前記第２の
センスアンプ駆動線対の電圧をイコライズする請求項２
に記載の半導体記憶装置。 - 【請求項４】 前記第１のイコライズ手段は、前記第３
のイコライズ手段と異なるタイミングで前記電圧をイコ
ライズし、前記第２のイコライズ手段は、前記第４のイ
コライズ手段と異なるタイミングで前記電圧をイコライ
ズする請求項２または３に記載の半導体記憶装置。 - 【請求項５】 前記第３のイコライズ手段は、前記メモ
リセルの書込終了後に前記第１および第３のローカル入
出力線対の電圧をそれぞれイコライズし、前記第４のイ
コライズ手段は、前記メモリセルの書込終了後に前記第
２および第４のローカル入出力線対の電圧をそれぞれイ
コライズする請求項２から４のいずれかに記載の半導体
記憶装置。 - 【請求項６】 半導体記憶装置であって、 複数の第１のブロックを備え、 前記第１のブロックの各々は、 列方向に配置された４つの第２のブロックと、 前記４つの第２のブロックの中央を縦断する複数のワー
ド線と、 前記４つの第２のブロックと交互に配置され、前記複数
のワード線をシャントするための４つのシャント領域
と、 を備え、 前記第２のブロックの各々は、 前記ワード線に接続された複数のメモリセルを含む第１
のメモリセル群と、 前記ワード線に交差し、前記第１のメモリセル群の複数
のメモリセルに接続される第１のビット線対と、 前記ワード線に接続された複数のメモリセルを含む第２
のメモリセル群と、 前記ワード線と交差し、前記第２のメモリセル群の複数
のメモリセルに接続される第２のビット線対と、 前記ワード線に接続された複数のメモリセルを含む第３
のメモリセル群と、 前記ワード線と交差し、前記第３のメモリセル群の複数
のメモリセルに接続される第３のビット線対と、 前記ワード線に接続された複数のメモリセルを含む第４
のメモリセル群と、 前記ワード線と交差し、前記第４のメモリセル群の複数
のメモリセルに接続される第４のビット線対と、 前記第１のビット線対が延びる方向であって前記第１お
よび第２のメモリセル群の一方側に配置され、前記第１
のビット線対に接続される第１のセンスアンプと、 前記第２のビット線対が延びる方向であって前記第１お
よび第２のメモリセル群の他方側に配置され、前記第２
のビット線対に接続される第２のセンスアンプと、 前記第３のビット線対が延びる方向であって前記第３お
よび第４のメモリセル群の一方側に配置され、前記第３
のビット線対に接続される第３のセンスアンプと、 前記第４のビット線対が延びる方向であって前記第３お
よび第４のメモリセル群の他方側に配置され、前記第４
のビット線対に接続される第４のセンスアンプと、 を備え、 前記半導体記憶装置は、さらに、 前記第１のビット線対に対応して設けられる第１のロー
カル入出力線対と、 前記第２のビット線対に対応して設けられる第２のロー
カル入出力線対と、 前記第３のビット線対に対応して設けられる第３のロー
カル入出力線対と、 前記第４のビット線対に対応して設けられる第４のロー
カル入出力線対と、 を備え、 前記第１から第４のローカル入出力線は、前記第１のブ
ロックのワード線方向に配置され、 前記第２のブロックの各々は、さらに、 前記第１のビット線対と前記第１のローカル入出力線対
との間に接続され、コラム選択信号に応答してオンにな
る第１のコラム選択ゲートと、 前記第２のビット線対と前記第２のローカル入出力線対
との間に接続され、コラム選択信号に応答してオンにな
る第２のコラム選択ゲートと、 前記第３のビット線対と前記第３のローカル入出力線対
との間に接続され、コラム選択信号に応答してオンにな
る第３のコラム選択ゲートと、 前記第４のビット線対と前記第４のローカル入出力線対
との間に接続され、コラム選択信号に応答してオンにな
る第４のコラム選択ゲートと、 前記第１および第３のセンスアンプを駆動するための第
１のセンスアンプ駆動線対と、 前記第２および第４のセンスアンプを駆動するための第
２のセンスアンプ駆動線対と、 前記第１のローカル入出力線対に対応して設けられた第
１のグローバル入出力線対と、 前記第２のローカル入出力線対に対応して設けられた第
２のグローバル入出力線対と、 前記第３のローカル入出力線対に対応して設けられた第
３のグローバル入出力線対と、 前記第４のローカル入出力線対に対応して設けられた第
４のグローバル入出力線対と、 第１の制御信号に応答して前記第１のローカル入出力線
対の電圧をイコライズし、前記第３のローカル入出力線
対の電圧をイコライズする第１のイコライズ手段と、 第２の制御信号に応答して前記第２のローカル入出力線
対の電圧をイコライズし、前記第４のローカル入出力線
対の電圧をイコライズする第２のイコライズ手段と、 第３の制御信号に応答して前記第１のローカル入出力線
対の電圧をイコライズし、前記第３のローカル入出力線
対の電圧をイコライズする第３のイコライズ手段と、 第４の制御信号に応答して前記第２のローカル入出力線
対の電圧をイコライズし、前記第４のローカル入出力線
対の電圧をイコライズする第４のイコライズ手段と、 前記第１のローカル入出力線対と前記第１のグローバル
入出力線対との間に接続され、第５の制御信号に応答し
てオンになる第１のスイッチング手段と、 前記第２のローカル入出力線対と前記第２のグローバル
入出力線対との間に接続され、第６の制御信号に応答し
てオンになる第２のスイッチング手段と、 前記第３のローカル入出力線対と前記第３のグローバル
入出力線対との間に接続され、第７の制御信号に応答し
てオンになる第３のスイッチング手段と、 前記第４のローカル入出力線対と前記第４のグローバル
入出力線対との間に接続され、第８の制御信号に応答し
てオンになる第４のスイッチング手段と、 を備え、 前記４つのブロックと前記４つのシャント領域は前記複
数のワード線が延びる方向に交互に１列に配置され、前
記第１から第４のグローバル入出力線対の各々は、前記
各ブロック間の対応する前記第１から第４の各シャント
領域を横断して配置され、前記各シャント領域の前記第
１および第３のローカル入出力線対が延びる側に前記第
１および第３のスイッチング手段と前記第１および第３
のイコライズ手段とがそれぞれ配置され、前記各シャン
ト領域の前記第２および第４のローカル入出力線対が延
びる側に前記第１および第３のスイッチング手段が配置
された反対側に前記第２および第４のイコライズ手段が
配置され、前記第１および第３のイコライズ手段が配置
された反対側に前記第２および第４のスイッチング手段
が配置された半導体記憶装置。 - 【請求項７】 半導体記憶装置であって、 複数の第１のブロックを備え、 前記第１のブロックの各々は、 列方向に配置された４つの第２のブロックと、 前記４つの第２のブロックの中央を縦断する複数のワー
ド線と、 前記４つの第２のブロックと交互に配置され、前記複数
のワード線をシャントするための４つのシャント領域
と、 を備え、 前記第２のブロックの各々は、 前記ワード線に接続された複数のメモリセルを含む第１
のメモリセル群と、 前記ワード線に交差し、前記第１のメモリセル群の複数
のメモリセルに接続される第１のビット線対と、 前記ワード線に接続された複数のメモリセルを含む第２
のメモリセル群と、 前記ワード線と交差し、前記第２のメモリセル群の複数
のメモリセルに接続される第２のビット線対と、 前記ワード線に接続された複数のメモリセルを含む第３
のメモリセル群と、 前記ワード線と交差し、前記第３のメモリセル群の複数
のメモリセルに接続される第３のビット線対と、 前記ワード線に接続された複数のメモリセルを含む第４
のメモリセル群と、 前記ワード線と交差し、前記第４のメモリセル群の複数
のメモリセルに接続される第４のビット線対と、 前記第１のビット線対が延びる方向であって前記第１お
よび第２のメモリセル群の一方側に配置され、前記第１
のビット線対に接続される第１のセンスアンプと、 前記第２のビット線対が延びる方向であって前記第１お
よび第２のメモリセル群の他方側に配置され、前記第２
のビット線対に接続される第２のセンスアンプと、 前記第３のビット線対が延びる方向であって前記第３お
よび第４のメモリセル群の一方側に配置され、前記第３
のビット線対に接続される第３のセンスアンプと、 前記第４のビット線対が延びる方向であって前記第３お
よび第４のメモリセル群の他方側に配置され、前記第４
のビット線対に接続される第４のセンスアンプと、 を備え、 前記半導体記憶装置は、さらに、 前記第１のビット線対に対応して設けられる第１のロー
カル入出力線対と、 前記第２のビット線対に対応して設けられる第２のロー
カル入出力線対と、 前記第３のビット線対に対応して設けられる第３のロー
カル入出力線対と、 前記第４のビット線対に対応して設けられる第４のロー
カル入出力線対と、 を備え、 前記第２のブロックの各々は、さらに、 前記第１のビット線対と前記第１のローカル入出力線対
との間に接続され、コラム選択信号に応答してオンにな
る第１のコラム選択ゲートと、 前記第２のビット線対と前記第２のローカル入出力線対
との間に接続され、コラム選択信号に応答してオンにな
る第２のコラム選択ゲートと、 前記第３のビット線対と前記第３のローカル入出力線対
との間に接続され、コラム選択信号に応答してオンにな
る第３のコラム選択ゲートと、 前記第４のビット線対と前記第４のローカル入出力線対
との間に接続され、コラム選択信号に応答してオンにな
る第４のコラム選択ゲートと、 を備え、 前記複数の第１のブロックは、 前記第１および第３のセンスアンプを駆動するための第
１のセンスアンプ駆動線対と、 前記第２および第４のセンスアンプを駆動するための第
２のセンスアンプ駆動線対と、 を備え、前記第１および第２のセンスアンプ駆動線対
は、前記複数の第１のブロックの前記ワード線方向にわ
たって配置され、 前記第１のブロックの各々は、さらに、 前記第１のローカル入出力線対に対応して設けられた第
１のグローバル入出力線対と、 前記第２のローカル入出力線対に対応して設けられた第
２のグローバル入出力線対と、 前記第３のローカル入出力線対に対応して設けられた第
３のグローバル入出力線対と、 前記第４のローカル入出力線対に対応して設けられた第
４のグローバル入出力線対と、 第１の制御信号に応答して前記第１のローカル入出力線
対の電圧をイコライズし、前記第３のローカル入出力線
対の電圧をイコライズする第１のイコライズ手段と、 第２の制御信号に応答して前記第２のローカル入出力線
対の電圧をイコライズし、前記第４のローカル入出力線
対の電圧をイコライズする第２のイコライズ手段と、 第３の制御信号に応答して前記第１のローカル入出力線
対の電圧をイコライズし、前記第３のローカル入出力線
対の電圧をイコライズする第３のイコライズ手段と、 第４の制御信号に応答して前記第２のローカル入出力線
対の電圧をイコライズし、前記第４のローカル入出力線
対の電圧をイコライズする第４のイコライズ手段と、 前記第１のローカル入出力線対と前記第１のグローバル
入出力線対との間に接続され、第５の制御信号に応答し
てオンになる第１のスイッチング手段と、 前記第２のローカル入出力線対と前記第２のグローバル
入出力線対との間に接続され、第６の制御信号に応答し
てオンになる第２のスイッチング手段と、 前記第３のローカル入出力線対と前記第３のグローバル
入出力線対との間に接続され、第７の制御信号に応答し
てオンになる第３のスイッチング手段と、 前記第４のローカル入出力線対と前記第４のグローバル
入出力線対との間に接続され、第８の制御信号に応答し
てオンになる第４のスイッチング手段と、 を備え、 前記４つの第２のブロックと前記４つのシャント領域
は、前記複数のワード線が延びる方向に交互に１列に配
置され、前記第１ないし第４のグローバル入出力線対の
各々は、前記各第２のブロック間の対応する前記第１な
いし第４の各シャント領域を横断して配置され、前記各
シャント領域の前記第１および第３のローカル入出力線
対が延びる側に前記第１および第３のスイッチング手段
と前記第１および第３のイコライズ手段とがそれぞれ配
置され、前記各シャント領域の前記第２および第４のロ
ーカル入出力線対が延びる側に前記第１および第３のス
イッチング手段が配置された反対側に前記第２および第
４のイコライズ手段が配置され、前記第１および第３の
イコライズ手段が配置された反対側に前記第２および第
４のスイッチング手段が配置された半導体記憶装置。 - 【請求項８】 半導体記憶装置であって、 複数の第１のブロックを備え、 前記第１のブロックの各々は、 列方向に配置された４つの第２のブロックと、 前記４つの第２のブロックの中央を縦断する複数のワー
ド線と、 前記４つの第２のブロックと交互に配置され、前記複数
のワード線をシャントするための４つのシャント領域
と、 を備え、 前記第２のブロックの各々は、 前記ワード線に接続された複数のメモリセルを含む第１
のメモリセル群と、 前記ワード線に交差し、前記第１のメモリセル群の複数
のメモリセルに接続される第１のビット線対と、 前記ワード線に接続された複数のメモリセルを含む第２
のメモリセル群と、 前記ワード線に交差し、前記第２のメモリセル群の複数
のメモリセルに接続される第２のビット線対と、 前記ワード線に接続された複数のメモリセルを含む第３
のメモリセル群と、 前記ワード線と交差し、前記第３のメモリセル群の複数
のメモリセルに接続される第３のビット線対と、 前記ワード線に接続された複数のメモリセルを含む第４
のメモリセル群と、 前記ワード線と交差し、前記第４のメモリセル群の複数
のメモリセルに接続される第４のビット線対と、 前記第１のビット線対が延びる方向であって前記第１お
よび第２のメモリセル群の一方側に配置され、前記第１
のビット線対に接続される第１のセンスアンプと、 前記第２のビット線対が延びる方向であって前記第１お
よび第２のメモリセル群の他方側に配置され、前記第２
のビット線対に接続される第２のセンスアンプと、 前記第３のビット線対が延びる方向であって前記第３お
よび第４のメモリセル群の一方側に配置され、前記第３
のビット線対に接続される第３のセンスアンプと、 前記第４のビット線対が延びる方向であって前記第３お
よび第４のメモリセル群の他方側に配置され、前記第４
のビット線対に接続される第４のセンスアンプと、 を備え、 前記半導体記憶装置は、さらに、 前記第１のビット線対に対応して設けられる第１のロー
カル入出力線対と、 前記第２のビット線対に対応して設けられる第２のロー
カル入出力線対と、 前記第３のビット線対に対応して設けられる第３のロー
カル入出力線対と、 前記第４のビット線対に対応して設けられる第４のロー
カル入出力線対と、 を備え、 前記第２のブロックの各々は、さらに、 前記第１のビット線対と前記第１のローカル入出力線対
との間に接続され、コラム選択信号に応答してオンにな
る第１のコラム選択ゲートと、 前記第２のビット線対と前記第２のローカル入出力線対
との間に接続され、コラム選択信号に応答してオンにな
る第２のコラム選択ゲートと、 前記第３のビット線対と前記第３のローカル入出力線対
との間に接続され、コラム選択信号に応答してオンにな
る第３のコラム選択ゲートと、 前記第４のビット線対と前記第４のローカル入出力線対
との間に接続され、コラム選択信号に応答してオンにな
る第４のコラム選択ゲートと、 前記第１および第３のセンスアンプを駆動するための第
１のセンスアンプ駆動線対と、 前記第２および第４のセンスアンプを駆動するための第
２のセンスアンプ駆動線対と、 を備え、 前記複数の第１のブロックは、 前記第１のローカル入出力線対に対応して設けられた第
１のグローバル入出力線対と、 前記第２のローカル入出力線対に対応して設けられた第
２のグローバル入出力線対と、 前記第３のローカル入出力線対に対応して設けられた第
３のグローバル入出力線対と、 前記第４のローカル入出力線対に対応して設けられた第
４のグローバル入出力線対と、 を備え、 前記第１のブロックの各々は、さらに、 第１の制御信号に応答して前記第１のローカル入出力線
対の電圧をイコライズし、前記第３のローカル入出力線
対の電圧をイコライズする第１のイコライズ手段と、 第２の制御信号に応答して前記第２のローカル入出力線
対の電圧をイコライズし、前記第４のローカル入出力線
対の電圧をイコライズする第２のイコライズ手段と、 第３の制御信号に応答して前記第１のローカル入出力線
対の電圧をイコライズし、前記第３のローカル入出力線
対の電圧をイコライズする第３のイコライズ手段と、 第４の制御信号に応答して前記第２のローカル入出力線
対の電圧をイコライズし、前記第４のローカル入出力線
対の電圧をイコライズする第４のイコライズ手段と、 前記第１のローカル入出力線対と前記第１のグローバル
入出力線対との間に接続され、第５の制御信号に応答し
てオンになる第１のスイッチング手段と、 前記第２のローカル入出力線対と前記第２のグローバル
入出力線対との間に接続され、第６の制御信号に応答し
てオンになる第２のスイッチング手段と、 前記第３のローカル入出力線対と前記第３のグローバル
入出力線対との間に接続され、第７の制御信号に応答し
てオンになる第３のスイッチング手段と、 前記第４のローカル入出力線対と前記第４のグローバル
入出力線対との間に接続され、第８の制御信号に応答し
てオンになる第４のスイッチング手段と、 を備え、 前記４つの第２のブロックと前記４つのシャント領域
は、前記複数のワード線が延びる方向に交互に１列に配
置され、前記第１から第４のグローバル入出力線対の各
々は、前記各第２のブロック間の対応する前記第１から
第４の各シャント領域を横断して配置され、前記各シャ
ント領域の前記第１および第３のローカル入出力線対が
延びる側に前記第１および第３のスイッチング手段と前
記第１および第３のイコライズ手段とがそれぞれ配置さ
れ、前記各シャント領域の前記第２および第４のローカ
ル入出力線対が延びる側に、前記第１および第３のスイ
ッチング手段が配置された反対側に前記第２および第４
のイコライズ手段が配置され、前記第１および第３のイ
コライズ手段が配置された反対側に前記第２および第４
のスイッチング手段が配置され、前記第１から第４のグ
ローバル入出力線対は、前記複数の第１のブロックのワ
ード線方向にわたって配置される半導体記憶装置。 - 【請求項９】 前記ブロックの各々は、前記コラム選択
ゲートのうち対応する第１ないし第４のコラム選択ゲー
トのうちの１つに接続され、 前記コラム選択信号を伝送するコラム選択線と、 所定電圧が供給される所定電圧線と、 を備え、 前記グローバル入出力線対のうち対応する第１から第４
のグローバル入出力線対のうちの１つと前記コラム選択
線との間に前記所定電圧線が配置された請求項２に記載
の半導体記憶装置。
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