JP2003046000A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2003046000A JP2003046000A JP2001233799A JP2001233799A JP2003046000A JP 2003046000 A JP2003046000 A JP 2003046000A JP 2001233799 A JP2001233799 A JP 2001233799A JP 2001233799 A JP2001233799 A JP 2001233799A JP 2003046000 A JP2003046000 A JP 2003046000A
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Abstract
(57)【要約】
【課題】 ソース領域を自己整合的なエッチングによっ
て形成する際に、ダミーゲートパターンのゲート長は細
くなっているから、異方性エッチング中にダミーゲート
パターンが剥がれたり、又は変形するという課題があっ
た。 【解決手段】 半導体基板１１上に所定のゲートパター
ンで形成される複数の製品用ゲートパターン１，２と、
製品用ゲートパターン１，２に対して自己整合的に形成
されるソース領域９と、製品用ゲートパターン１，２と
同じゲートパターンを有し半導体基板１１の最外周に形
成される複数のダミーゲートパターン５，６とを備え、
ダミーゲートパターン５，６は、互いに隣接するダミー
ゲートパターン５，６と接続する。
て形成する際に、ダミーゲートパターンのゲート長は細
くなっているから、異方性エッチング中にダミーゲート
パターンが剥がれたり、又は変形するという課題があっ
た。 【解決手段】 半導体基板１１上に所定のゲートパター
ンで形成される複数の製品用ゲートパターン１，２と、
製品用ゲートパターン１，２に対して自己整合的に形成
されるソース領域９と、製品用ゲートパターン１，２と
同じゲートパターンを有し半導体基板１１の最外周に形
成される複数のダミーゲートパターン５，６とを備え、
ダミーゲートパターン５，６は、互いに隣接するダミー
ゲートパターン５，６と接続する。
Description
【０００１】
【発明の属する技術分野】この発明は、異方性エッチン
グ工程において、パターン欠陥の発生を防止することが
できるメモリセルレイアウトパターンを有する半導体装
置およびその製造方法に関するものである。
グ工程において、パターン欠陥の発生を防止することが
できるメモリセルレイアウトパターンを有する半導体装
置およびその製造方法に関するものである。
【０００２】
【従来の技術】図７は、従来の半導体装置におけるメモ
リセルレイアウトパターンのゲート部分を示す模式図で
ある。図７において、１０１，１０２は製品用ゲートパ
ターン、１０３は製品用ゲートパターン１０１，１０２
間に形成されるドレイン領域、１０４はフォトリソグラ
フィ工程において製品用ゲートパターン１０１，１０２
の一部とドレイン領域１０３を覆うように形成されるレ
ジストパターン、１０５，１０６は半導体基板の最外周
に形成されるダミーゲートパターン、１０７はダミーゲ
ートパターン１０５の中心部付近から半導体基板の周辺
部に向かってフォトリソグラフィ工程において形成され
るレジストパターン、１０８は製品用ゲートパターン１
０２とダミーゲートパターン１０５間に形成されるソー
ス領域、１０９はソース領域１０８において製品用ゲー
トパターン１０２とダミーゲートパターン１０５との距
離が大きくなる部分に形成されるソースコンタクト領域
である。
リセルレイアウトパターンのゲート部分を示す模式図で
ある。図７において、１０１，１０２は製品用ゲートパ
ターン、１０３は製品用ゲートパターン１０１，１０２
間に形成されるドレイン領域、１０４はフォトリソグラ
フィ工程において製品用ゲートパターン１０１，１０２
の一部とドレイン領域１０３を覆うように形成されるレ
ジストパターン、１０５，１０６は半導体基板の最外周
に形成されるダミーゲートパターン、１０７はダミーゲ
ートパターン１０５の中心部付近から半導体基板の周辺
部に向かってフォトリソグラフィ工程において形成され
るレジストパターン、１０８は製品用ゲートパターン１
０２とダミーゲートパターン１０５間に形成されるソー
ス領域、１０９はソース領域１０８において製品用ゲー
トパターン１０２とダミーゲートパターン１０５との距
離が大きくなる部分に形成されるソースコンタクト領域
である。
【０００３】図８は、従来の半導体装置におけるメモリ
セルレイアウトパターンのゲート部分を示す断面図であ
り、図７に示されたメモリセルレイアウトパターンのＡ
−Ａ’線における断面図である。図８において、図７と
同一符号は同一または相当部分を示すのでその説明を省
略する。１１０はメモリセルレイアウトパターンが形成
される半導体基板、１１１は半導体基板１１０上に形成
される絶縁膜としての酸化膜である。
セルレイアウトパターンのゲート部分を示す断面図であ
り、図７に示されたメモリセルレイアウトパターンのＡ
−Ａ’線における断面図である。図８において、図７と
同一符号は同一または相当部分を示すのでその説明を省
略する。１１０はメモリセルレイアウトパターンが形成
される半導体基板、１１１は半導体基板１１０上に形成
される絶縁膜としての酸化膜である。
【０００４】次に製造方法について説明する。先ず、図
示されない素子分離酸化膜，ウェル領域が形成された半
導体基板１１０に対して酸化膜１１１を形成し、次に、
ゲート電極（例えばＷＳｉやＰｏｌｙ−Ｓｉ）を堆積す
る。次に、フォトリソグラフィ工程において所定のゲー
トパターンをパターニングされたレジストをマスクとし
て、或いは、レジストによって形成された例えば酸化膜
マスク等を用いて、ゲート電極に対して異方性エッチン
グを行い、製品用ゲートパターン１０１，１０２とダミ
ーゲートパターン１０５，１０６とを形成する。ダミー
ゲートパターン１０５，１０６は、製品用ゲートパター
ン１０１，１０２と規則性を保つように、製品用ゲート
パターン１０１，１０２と同じ間隔，寸法を用いてレイ
アウトされる。また、製品内のメモリセル領域の最外周
はエッチングレートが早いので、最外周に形成されるパ
ターン、即ち、ダミーゲートパターン１０５，１０６
は、ゲート長が細くなる。
示されない素子分離酸化膜，ウェル領域が形成された半
導体基板１１０に対して酸化膜１１１を形成し、次に、
ゲート電極（例えばＷＳｉやＰｏｌｙ−Ｓｉ）を堆積す
る。次に、フォトリソグラフィ工程において所定のゲー
トパターンをパターニングされたレジストをマスクとし
て、或いは、レジストによって形成された例えば酸化膜
マスク等を用いて、ゲート電極に対して異方性エッチン
グを行い、製品用ゲートパターン１０１，１０２とダミ
ーゲートパターン１０５，１０６とを形成する。ダミー
ゲートパターン１０５，１０６は、製品用ゲートパター
ン１０１，１０２と規則性を保つように、製品用ゲート
パターン１０１，１０２と同じ間隔，寸法を用いてレイ
アウトされる。また、製品内のメモリセル領域の最外周
はエッチングレートが早いので、最外周に形成されるパ
ターン、即ち、ダミーゲートパターン１０５，１０６
は、ゲート長が細くなる。
【０００５】次に、絶縁膜を堆積し、ソース領域１０８
が開口するようにレジストパターン１０４，１０７をパ
ターニングし、レジストパターン１０４，１０７をマス
クとして異方性エッチングを行う。このことによって、
製品用ゲートパターン１０２及びダミーゲートパターン
１０５のソース領域１０８側の側壁にサイドウォールが
自己整合的に形成される。次に、例えばイオン注入法に
よって、ソース領域１０８に拡散層を形成する。次に、
ドレイン領域１０３が開口するようにレジストをパター
ニングし、例えばイオン注入法によってドレイン領域１
０３に拡散層を形成する。
が開口するようにレジストパターン１０４，１０７をパ
ターニングし、レジストパターン１０４，１０７をマス
クとして異方性エッチングを行う。このことによって、
製品用ゲートパターン１０２及びダミーゲートパターン
１０５のソース領域１０８側の側壁にサイドウォールが
自己整合的に形成される。次に、例えばイオン注入法に
よって、ソース領域１０８に拡散層を形成する。次に、
ドレイン領域１０３が開口するようにレジストをパター
ニングし、例えばイオン注入法によってドレイン領域１
０３に拡散層を形成する。
【０００６】以上説明したように従来の半導体装置とそ
の製造方法は、半導体基板１１０の最外周にダミーゲー
トパターン１０５，１０６を形成するので、ダミーゲー
トパターン１０５，１０６より半導体基板１１０の内周
に形成される製品用ゲートパターン１０１，１０２は、
パターンの形状及び寸法のバラツキが低減し、デバイス
の特性においても再現性よく良好な結果を得ることがで
きる。
の製造方法は、半導体基板１１０の最外周にダミーゲー
トパターン１０５，１０６を形成するので、ダミーゲー
トパターン１０５，１０６より半導体基板１１０の内周
に形成される製品用ゲートパターン１０１，１０２は、
パターンの形状及び寸法のバラツキが低減し、デバイス
の特性においても再現性よく良好な結果を得ることがで
きる。
【０００７】
【発明が解決しようとする課題】従来の半導体装置とそ
の製造方法は以上のように構成されているので、ソース
領域を自己整合的なエッチングによって形成する際に、
ダミーゲートパターンのゲート長は細くなっているか
ら、異方性エッチング中にダミーゲートパターンが剥が
れたり、又は変形するという課題があった。
の製造方法は以上のように構成されているので、ソース
領域を自己整合的なエッチングによって形成する際に、
ダミーゲートパターンのゲート長は細くなっているか
ら、異方性エッチング中にダミーゲートパターンが剥が
れたり、又は変形するという課題があった。
【０００８】また、従来の半導体装置とその製造方法
は、ソース領域を自己整合的なエッチングによって形成
する際に、フォトリソグラフィ工程においてアライメン
ト誤差が大きく起こった場合、ダミーゲートパターンが
広く露出するので、異方性エッチング中にダミーゲート
パターンが剥がれやすくなるから、後工程においてパタ
ーン欠陥となり歩留まりや品質の低下を招くという課題
があった。
は、ソース領域を自己整合的なエッチングによって形成
する際に、フォトリソグラフィ工程においてアライメン
ト誤差が大きく起こった場合、ダミーゲートパターンが
広く露出するので、異方性エッチング中にダミーゲート
パターンが剥がれやすくなるから、後工程においてパタ
ーン欠陥となり歩留まりや品質の低下を招くという課題
があった。
【０００９】上記のような課題は、ゲート電極を形成す
る際のエッチング工程やフォトリソグラフィ工程におい
て、ダミーゲートパターンのゲート長が細くなるために
発生する。また、ソース領域を自己整合的なエッチング
によって形成する際に、ゲート電極が膜減りを起こすた
めに発生する。
る際のエッチング工程やフォトリソグラフィ工程におい
て、ダミーゲートパターンのゲート長が細くなるために
発生する。また、ソース領域を自己整合的なエッチング
によって形成する際に、ゲート電極が膜減りを起こすた
めに発生する。
【００１０】この発明は上記のような課題を解決するた
めになされたもので、ダミーゲートパターンが剥がれた
り、又は変形することがないダミーゲートパターンを具
備する半導体装置およびその製造方法を得ることを目的
とする。
めになされたもので、ダミーゲートパターンが剥がれた
り、又は変形することがないダミーゲートパターンを具
備する半導体装置およびその製造方法を得ることを目的
とする。
【００１１】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板上のトランジスタ形成領域に所定のゲ
ートパターンで形成される複数の製品用ゲートパターン
と、製品用ゲートパターンに対して自己整合的に形成さ
れる拡散層と、製品用ゲートパターンと同じゲートパタ
ーンを有し半導体基板の最外周に形成される複数のダミ
ーゲートパターンとを備える半導体装置であって、ダミ
ーゲートパターンは、互いに隣接するダミーゲートパタ
ーンと接続するようにしたものである。
置は、半導体基板上のトランジスタ形成領域に所定のゲ
ートパターンで形成される複数の製品用ゲートパターン
と、製品用ゲートパターンに対して自己整合的に形成さ
れる拡散層と、製品用ゲートパターンと同じゲートパタ
ーンを有し半導体基板の最外周に形成される複数のダミ
ーゲートパターンとを備える半導体装置であって、ダミ
ーゲートパターンは、互いに隣接するダミーゲートパタ
ーンと接続するようにしたものである。
【００１２】この発明に係る半導体装置は、ダミーゲー
トパターンが、製品用ゲートパターンよりもゲート長を
予め太くするようにしたものである。
トパターンが、製品用ゲートパターンよりもゲート長を
予め太くするようにしたものである。
【００１３】この発明に係る半導体装置は、ダミーゲー
トパターンが、隣接する製品用ゲートパターンとの間に
ある拡散層の面積を広くするように配置するものであ
る。
トパターンが、隣接する製品用ゲートパターンとの間に
ある拡散層の面積を広くするように配置するものであ
る。
【００１４】この発明に係る半導体装置の製造方法は、
半導体基板上のトランジスタ形成領域に製品用ゲートパ
ターンとダミーゲートパターンとを形成する工程と、半
導体基板上に絶縁膜を形成する工程と、製品用ゲートパ
ターンに隣接するダミーゲートパターンの端部とレジス
トパターンの端部とが一致するようにレジストパターン
を形成する工程と、レジストパターンをマスクとして製
品用ゲートパターン及びダミーゲートパターンの側壁に
サイドウォールを形成する工程と、製品用ゲートパター
ンとダミーゲートパターンとサイドウォールとをマスク
として拡散層を形成する工程とを有するものである。
半導体基板上のトランジスタ形成領域に製品用ゲートパ
ターンとダミーゲートパターンとを形成する工程と、半
導体基板上に絶縁膜を形成する工程と、製品用ゲートパ
ターンに隣接するダミーゲートパターンの端部とレジス
トパターンの端部とが一致するようにレジストパターン
を形成する工程と、レジストパターンをマスクとして製
品用ゲートパターン及びダミーゲートパターンの側壁に
サイドウォールを形成する工程と、製品用ゲートパター
ンとダミーゲートパターンとサイドウォールとをマスク
として拡散層を形成する工程とを有するものである。
【００１５】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体装置におけるメモリセルレイアウトパターンのゲ
ート部分を示す模式図である。図１において、１，２は
製品用ゲートパターン、３は製品用ゲートパターン１，
２間に形成されるドレイン領域（拡散層）、４はフォト
リソグラフィ工程において製品用ゲートパターン１，２
の一部とドレイン領域３を覆うように形成されるレジス
トパターン、５，６は半導体基板の最外周に形成される
ダミーゲートパターン、７はダミーゲートパターン５，
６の間を接続する接続部、８はダミーゲートパターン５
の中心部付近から半導体基板の周辺部に向かってフォト
リソグラフィ工程において形成されるレジストパター
ン、９は製品用ゲートパターン２とダミーゲートパター
ン５間に形成されるソース領域（拡散層）、１０はソー
ス領域９において製品用ゲートパターン２とダミーゲー
トパターン５との距離が大きくなる部分に形成されるソ
ースコンタクト領域（拡散層）である。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体装置におけるメモリセルレイアウトパターンのゲ
ート部分を示す模式図である。図１において、１，２は
製品用ゲートパターン、３は製品用ゲートパターン１，
２間に形成されるドレイン領域（拡散層）、４はフォト
リソグラフィ工程において製品用ゲートパターン１，２
の一部とドレイン領域３を覆うように形成されるレジス
トパターン、５，６は半導体基板の最外周に形成される
ダミーゲートパターン、７はダミーゲートパターン５，
６の間を接続する接続部、８はダミーゲートパターン５
の中心部付近から半導体基板の周辺部に向かってフォト
リソグラフィ工程において形成されるレジストパター
ン、９は製品用ゲートパターン２とダミーゲートパター
ン５間に形成されるソース領域（拡散層）、１０はソー
ス領域９において製品用ゲートパターン２とダミーゲー
トパターン５との距離が大きくなる部分に形成されるソ
ースコンタクト領域（拡散層）である。
【００１６】図２は、この発明の実施の形態１による半
導体装置におけるメモリセルレイアウトパターンのゲー
ト部分を示す断面図であり、図１に示されたメモリセル
レイアウトパターンのＡ−Ａ’線における断面図であ
る。図２において、図１と同一符号は同一または相当部
分を示すのでその説明を省略する。１１はメモリセルレ
イアウトパターンが形成される半導体基板、１２は半導
体基板１１上に形成される絶縁膜としての酸化膜であ
る。
導体装置におけるメモリセルレイアウトパターンのゲー
ト部分を示す断面図であり、図１に示されたメモリセル
レイアウトパターンのＡ−Ａ’線における断面図であ
る。図２において、図１と同一符号は同一または相当部
分を示すのでその説明を省略する。１１はメモリセルレ
イアウトパターンが形成される半導体基板、１２は半導
体基板１１上に形成される絶縁膜としての酸化膜であ
る。
【００１７】次に製造方法について説明する。先ず、図
示されない素子分離酸化膜，ウェル領域が形成された半
導体基板（半導体基板上のトランジスタ形成領域）１１
に対して酸化膜１２を形成し、次に、ゲート電極（例え
ばＷＳｉやＰｏｌｙ−Ｓｉ）を堆積する。次に、フォト
リソグラフィ工程において所定のゲートパターンをパタ
ーニングされたレジストをマスクとして、或いは、レジ
ストによって形成された例えば酸化膜マスク等を用い
て、ゲート電極に対して異方性エッチングを行い、製品
用ゲートパターン１，２、ダミーゲートパターン５，
６、及び接続部７を形成する。ダミーゲートパターン
５，６は、製品用ゲートパターン１，２と規則性を保つ
ように、製品用ゲートパターン１，２と同じ間隔，寸法
を用いてレイアウトされる。
示されない素子分離酸化膜，ウェル領域が形成された半
導体基板（半導体基板上のトランジスタ形成領域）１１
に対して酸化膜１２を形成し、次に、ゲート電極（例え
ばＷＳｉやＰｏｌｙ−Ｓｉ）を堆積する。次に、フォト
リソグラフィ工程において所定のゲートパターンをパタ
ーニングされたレジストをマスクとして、或いは、レジ
ストによって形成された例えば酸化膜マスク等を用い
て、ゲート電極に対して異方性エッチングを行い、製品
用ゲートパターン１，２、ダミーゲートパターン５，
６、及び接続部７を形成する。ダミーゲートパターン
５，６は、製品用ゲートパターン１，２と規則性を保つ
ように、製品用ゲートパターン１，２と同じ間隔，寸法
を用いてレイアウトされる。
【００１８】次に、絶縁膜を堆積し、ソース領域９が開
口するようにレジストパターン４，８をパターニング
し、レジストパターン４，８をマスクとして異方性エッ
チングを行う。このことによって、製品用ゲートパター
ン２及びダミーゲートパターン５のソース領域９側の側
壁にサイドウォールが自己整合的に形成される。次に、
例えばイオン注入法によって、ソース領域９に拡散層を
形成する。次に、ドレイン領域３が開口するようにレジ
ストをパターニングし、例えばイオン注入法によってド
レイン領域３に拡散層を形成する。
口するようにレジストパターン４，８をパターニング
し、レジストパターン４，８をマスクとして異方性エッ
チングを行う。このことによって、製品用ゲートパター
ン２及びダミーゲートパターン５のソース領域９側の側
壁にサイドウォールが自己整合的に形成される。次に、
例えばイオン注入法によって、ソース領域９に拡散層を
形成する。次に、ドレイン領域３が開口するようにレジ
ストをパターニングし、例えばイオン注入法によってド
レイン領域３に拡散層を形成する。
【００１９】以上のように、この実施の形態１によれ
ば、ダミーゲートパターン５，６の間に接続部７を設け
たので、フォトリソグラフィ工程における近接効果の影
響や、マイクロローディング効果の影響が低減されるの
で、ダミーゲートパターン５，６が剥がれたり、又は変
形することがなくなるという効果が得られる。
ば、ダミーゲートパターン５，６の間に接続部７を設け
たので、フォトリソグラフィ工程における近接効果の影
響や、マイクロローディング効果の影響が低減されるの
で、ダミーゲートパターン５，６が剥がれたり、又は変
形することがなくなるという効果が得られる。
【００２０】実施の形態２．図３は、この発明の実施の
形態２による半導体装置におけるメモリセルレイアウト
パターンのゲート部分を示す模式図である。図３におい
て、図１と同一符号は同一または相当部分を示すのでそ
の説明を省略する。但し、５，６はゲート長が太くなっ
ている点で、図１に示されたものとは異なるダミーゲー
トパターンである。
形態２による半導体装置におけるメモリセルレイアウト
パターンのゲート部分を示す模式図である。図３におい
て、図１と同一符号は同一または相当部分を示すのでそ
の説明を省略する。但し、５，６はゲート長が太くなっ
ている点で、図１に示されたものとは異なるダミーゲー
トパターンである。
【００２１】図４は、この発明の実施の形態２による半
導体装置におけるメモリセルレイアウトパターンのゲー
ト部分を示す断面図であり、図３に示されたメモリセル
レイアウトパターンのＡ−Ａ’線における断面図であ
る。図４において、図２及び図３と同一符号は同一また
は相当部分を示すのでその説明を省略する。
導体装置におけるメモリセルレイアウトパターンのゲー
ト部分を示す断面図であり、図３に示されたメモリセル
レイアウトパターンのＡ−Ａ’線における断面図であ
る。図４において、図２及び図３と同一符号は同一また
は相当部分を示すのでその説明を省略する。
【００２２】以上のように、この実施の形態２によれ
ば、ダミーゲートパターン５，６のゲート長を予め太く
するようにしたので、エッチングレートが早い半導体基
板１１の最外周において、製品用ゲートパターン１，２
よりもダミーゲートパターン５，６のゲート長が細くな
ることがないから、ゲート加工時やソース領域形成時の
エッチング中にダミーゲートパターン５，６が剥がれる
ことを抑制するという効果が得られる。
ば、ダミーゲートパターン５，６のゲート長を予め太く
するようにしたので、エッチングレートが早い半導体基
板１１の最外周において、製品用ゲートパターン１，２
よりもダミーゲートパターン５，６のゲート長が細くな
ることがないから、ゲート加工時やソース領域形成時の
エッチング中にダミーゲートパターン５，６が剥がれる
ことを抑制するという効果が得られる。
【００２３】実施の形態３．図５は、この発明の実施の
形態３による半導体装置におけるメモリセルレイアウト
パターンのゲート部分を示す模式図である。図５におい
て、図１と同一符号は同一または相当部分を示すのでそ
の説明を省略する。但し、９は面積が広くなっている点
で、図１に示されたものとは異なるソース領域である。
フォトリソグラフィ工程において、アライメント誤差が
発生した場合にソース領域９が狭くならないように、予
めソース領域９を広くする。また、ソース領域９を広く
する面積は、フォトリソグラフィ工程において使用する
製造装置のアライメント誤差程度が適当である。
形態３による半導体装置におけるメモリセルレイアウト
パターンのゲート部分を示す模式図である。図５におい
て、図１と同一符号は同一または相当部分を示すのでそ
の説明を省略する。但し、９は面積が広くなっている点
で、図１に示されたものとは異なるソース領域である。
フォトリソグラフィ工程において、アライメント誤差が
発生した場合にソース領域９が狭くならないように、予
めソース領域９を広くする。また、ソース領域９を広く
する面積は、フォトリソグラフィ工程において使用する
製造装置のアライメント誤差程度が適当である。
【００２４】図６は、この発明の実施の形態３による半
導体装置におけるメモリセルレイアウトパターンのゲー
ト部分を示す断面図であり、図５に示されたメモリセル
レイアウトパターンのＡ−Ａ’線における断面図であ
る。図６において、図２及び図５と同一符号は同一また
は相当部分を示すのでその説明を省略する。
導体装置におけるメモリセルレイアウトパターンのゲー
ト部分を示す断面図であり、図５に示されたメモリセル
レイアウトパターンのＡ−Ａ’線における断面図であ
る。図６において、図２及び図５と同一符号は同一また
は相当部分を示すのでその説明を省略する。
【００２５】次に製造方法について説明する。先ず、図
示されない素子分離酸化膜，ウェル領域が形成された半
導体基板１１に対して酸化膜１２を形成し、次に、ゲー
ト電極（例えばＷＳｉやＰｏｌｙ−Ｓｉ）を堆積する。
次に、フォトリソグラフィ工程において所定のゲートパ
ターンをパターニングされたレジストをマスクとして、
或いは、レジストによって形成された例えば酸化膜マス
ク等を用いて、ゲート電極に対して異方性エッチングを
行い、製品用ゲートパターン１，２、ダミーゲートパタ
ーン５，６を形成する。ここで、ダミーゲートパターン
５，６は、製品用ゲートパターン１，２と規則性を保つ
ように、製品用ゲートパターン１，２と同じ間隔，寸法
を用いてレイアウトされる。
示されない素子分離酸化膜，ウェル領域が形成された半
導体基板１１に対して酸化膜１２を形成し、次に、ゲー
ト電極（例えばＷＳｉやＰｏｌｙ−Ｓｉ）を堆積する。
次に、フォトリソグラフィ工程において所定のゲートパ
ターンをパターニングされたレジストをマスクとして、
或いは、レジストによって形成された例えば酸化膜マス
ク等を用いて、ゲート電極に対して異方性エッチングを
行い、製品用ゲートパターン１，２、ダミーゲートパタ
ーン５，６を形成する。ここで、ダミーゲートパターン
５，６は、製品用ゲートパターン１，２と規則性を保つ
ように、製品用ゲートパターン１，２と同じ間隔，寸法
を用いてレイアウトされる。
【００２６】次に、絶縁膜を堆積し、ソース領域９が開
口するようにレジストパターン４，８をパターニング
し、レジストパターン４，８をマスクとして異方性エッ
チングを行う。このとき、レジストパターン８の端部
は、ダミーゲートパターン５の端部と一致するようにレ
ジストパターン８を形成する。このことによって、製品
用ゲートパターン２及びダミーゲートパターン５のソー
ス領域９側の側壁にサイドウォールを形成する工程にお
いて、ダミーゲートパターン５がエッチングにより膜減
りすることを回避することができる。次に、例えばイオ
ン注入法によって、ソース領域９に拡散層を形成する。
次に、ドレイン領域３が開口するようにレジストをパタ
ーニングし、例えばイオン注入法によってドレイン領域
３に拡散層を形成する。
口するようにレジストパターン４，８をパターニング
し、レジストパターン４，８をマスクとして異方性エッ
チングを行う。このとき、レジストパターン８の端部
は、ダミーゲートパターン５の端部と一致するようにレ
ジストパターン８を形成する。このことによって、製品
用ゲートパターン２及びダミーゲートパターン５のソー
ス領域９側の側壁にサイドウォールを形成する工程にお
いて、ダミーゲートパターン５がエッチングにより膜減
りすることを回避することができる。次に、例えばイオ
ン注入法によって、ソース領域９に拡散層を形成する。
次に、ドレイン領域３が開口するようにレジストをパタ
ーニングし、例えばイオン注入法によってドレイン領域
３に拡散層を形成する。
【００２７】以上のように、この実施の形態３によれ
ば、アライメント誤差が発生した場合にソース領域９が
狭くならないように予めソース領域９を広くすることに
よって、コンタクト抵抗が上昇することを予め抑制する
ことができる効果が得られる。
ば、アライメント誤差が発生した場合にソース領域９が
狭くならないように予めソース領域９を広くすることに
よって、コンタクト抵抗が上昇することを予め抑制する
ことができる効果が得られる。
【００２８】また、この実施の形態３によれば、レジス
トパターン８の端部を、ダミーゲートパターン５の端部
と一致するように形成するので、製品用ゲートパターン
２及びダミーゲートパターン５のソース領域９側の側壁
にサイドウォールを形成する工程において、ダミーゲー
トパターン５がエッチングにより膜減りすることを回避
することができるから、ダミーゲートパターン５，６が
剥がれることを抑制するという効果が得られる。
トパターン８の端部を、ダミーゲートパターン５の端部
と一致するように形成するので、製品用ゲートパターン
２及びダミーゲートパターン５のソース領域９側の側壁
にサイドウォールを形成する工程において、ダミーゲー
トパターン５がエッチングにより膜減りすることを回避
することができるから、ダミーゲートパターン５，６が
剥がれることを抑制するという効果が得られる。
【００２９】
【発明の効果】以上のように、この発明によれば、ダミ
ーゲートパターンは、互いに隣接するダミーゲートパタ
ーンと接続するように構成したので、フォトリソグラフ
ィ工程における近接効果の影響や、マイクロローディン
グ効果の影響が低減されるので、ダミーゲートパターン
が剥がれたり、又は変形することがなくなるという効果
が得られる。
ーゲートパターンは、互いに隣接するダミーゲートパタ
ーンと接続するように構成したので、フォトリソグラフ
ィ工程における近接効果の影響や、マイクロローディン
グ効果の影響が低減されるので、ダミーゲートパターン
が剥がれたり、又は変形することがなくなるという効果
が得られる。
【００３０】この発明によれば、ダミーゲートパターン
が、製品用ゲートパターンよりもゲート長を予め太くす
るように構成したので、エッチングレートが早い半導体
基板の最外周において、製品用ゲートパターンよりもダ
ミーゲートパターンのゲート長が細くなることがないか
ら、ゲートパターン形成時や拡散層形成時のエッチング
中にダミーゲートパターンが剥がれることを抑制すると
いう効果が得られる。
が、製品用ゲートパターンよりもゲート長を予め太くす
るように構成したので、エッチングレートが早い半導体
基板の最外周において、製品用ゲートパターンよりもダ
ミーゲートパターンのゲート長が細くなることがないか
ら、ゲートパターン形成時や拡散層形成時のエッチング
中にダミーゲートパターンが剥がれることを抑制すると
いう効果が得られる。
【００３１】この発明によれば、ダミーゲートパターン
が、隣接する製品用ゲートパターンとの間にある拡散層
の面積を広くするように配置したので、製品用ゲートパ
ターン及びダミーゲートパターンの側壁にサイドウォー
ルを形成する工程において、ダミーゲートパターンがエ
ッチングにより膜減りすることを回避することができる
から、ダミーゲートパターンが剥がれることを抑制する
という効果が得られる。
が、隣接する製品用ゲートパターンとの間にある拡散層
の面積を広くするように配置したので、製品用ゲートパ
ターン及びダミーゲートパターンの側壁にサイドウォー
ルを形成する工程において、ダミーゲートパターンがエ
ッチングにより膜減りすることを回避することができる
から、ダミーゲートパターンが剥がれることを抑制する
という効果が得られる。
【００３２】この発明によれば、半導体基板上のトラン
ジスタ形成領域に製品用ゲートパターンとダミーゲート
パターンとを形成する工程と、半導体基板上に絶縁膜を
形成する工程と、製品用ゲートパターンに隣接するダミ
ーゲートパターンの端部とレジストパターンの端部とが
一致するようにレジストパターンを形成する工程と、レ
ジストパターンをマスクとして製品用ゲートパターン及
びダミーゲートパターンの側壁にサイドウォールを形成
する工程と、製品用ゲートパターンとダミーゲートパタ
ーンとサイドウォールとをマスクとして拡散層を形成す
る工程とを有するように構成したので、アライメント誤
差が発生した場合に拡散層が狭くならないように予め拡
散層の面積を広くすることによって、コンタクト抵抗が
上昇することを予め抑制することができる効果が得られ
る。
ジスタ形成領域に製品用ゲートパターンとダミーゲート
パターンとを形成する工程と、半導体基板上に絶縁膜を
形成する工程と、製品用ゲートパターンに隣接するダミ
ーゲートパターンの端部とレジストパターンの端部とが
一致するようにレジストパターンを形成する工程と、レ
ジストパターンをマスクとして製品用ゲートパターン及
びダミーゲートパターンの側壁にサイドウォールを形成
する工程と、製品用ゲートパターンとダミーゲートパタ
ーンとサイドウォールとをマスクとして拡散層を形成す
る工程とを有するように構成したので、アライメント誤
差が発生した場合に拡散層が狭くならないように予め拡
散層の面積を広くすることによって、コンタクト抵抗が
上昇することを予め抑制することができる効果が得られ
る。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体装置に
おけるメモリセルレイアウトパターンのゲート部分を示
す模式図である。
おけるメモリセルレイアウトパターンのゲート部分を示
す模式図である。
【図２】 この発明の実施の形態１による半導体装置に
おけるメモリセルレイアウトパターンのゲート部分を示
す断面図である。
おけるメモリセルレイアウトパターンのゲート部分を示
す断面図である。
【図３】 この発明の実施の形態２による半導体装置に
おけるメモリセルレイアウトパターンのゲート部分を示
す模式図である。
おけるメモリセルレイアウトパターンのゲート部分を示
す模式図である。
【図４】 この発明の実施の形態２による半導体装置に
おけるメモリセルレイアウトパターンのゲート部分を示
す断面図である。
おけるメモリセルレイアウトパターンのゲート部分を示
す断面図である。
【図５】 この発明の実施の形態３による半導体装置に
おけるメモリセルレイアウトパターンのゲート部分を示
す模式図である。
おけるメモリセルレイアウトパターンのゲート部分を示
す模式図である。
【図６】 この発明の実施の形態３による半導体装置に
おけるメモリセルレイアウトパターンのゲート部分を示
す断面図である。
おけるメモリセルレイアウトパターンのゲート部分を示
す断面図である。
【図７】 従来の半導体装置におけるメモリセルレイア
ウトパターンのゲート部分を示す模式図である。
ウトパターンのゲート部分を示す模式図である。
【図８】 従来の半導体装置におけるメモリセルレイア
ウトパターンのゲート部分を示す断面図である。
ウトパターンのゲート部分を示す断面図である。
１，２ 製品用ゲートパターン、３ ドレイン領域（拡
散層）、４ レジストパターン、５，６ ダミーゲート
パターン、７ 接続部、８ レジストパターン、９ ソ
ース領域（拡散層）、１０ ソースコンタクト領域（拡
散層）、１１半導体基板、１２ 酸化膜。
散層）、４ レジストパターン、５，６ ダミーゲート
パターン、７ 接続部、８ レジストパターン、９ ソ
ース領域（拡散層）、１０ ソースコンタクト領域（拡
散層）、１１半導体基板、１２ 酸化膜。
フロントページの続き
Ｆターム(参考） 5F083 JA32 JA35 LA01 LA16 PR36
ZA28
5F140 AA00 AC32 BF01 BF04 BF08
BF51
Claims (4)
- 【請求項１】 半導体基板上のトランジスタ形成領域に
所定のゲートパターンで形成される複数の製品用ゲート
パターンと、該製品用ゲートパターンに対して自己整合
的に形成される拡散層と、前記製品用ゲートパターンと
同じゲートパターンを有し前記半導体基板の最外周に形
成される複数のダミーゲートパターンとを備える半導体
装置であって、 前記ダミーゲートパターンは、互いに隣接する前記ダミ
ーゲートパターンと接続することを特徴とする半導体装
置。 - 【請求項２】 ダミーゲートパターンは、製品用ゲート
パターンよりもゲート長を予め太くすることを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】 ダミーゲートパターンは、隣接する製品
用ゲートパターンとの間にある拡散層の面積を広くする
ように配置することを特徴とする請求項１記載の半導体
装置。 - 【請求項４】 半導体基板上のトランジスタ形成領域に
製品用ゲートパターンとダミーゲートパターンとを形成
する工程と、前記半導体基板上に絶縁膜を形成する工程
と、前記製品用ゲートパターンに隣接する前記ダミーゲ
ートパターンの端部とレジストパターンの端部とが一致
するように前記レジストパターンを形成する工程と、前
記レジストパターンをマスクとして前記製品用ゲートパ
ターン及び前記ダミーゲートパターンの側壁にサイドウ
ォールを形成する工程と、前記製品用ゲートパターンと
前記ダミーゲートパターンと前記サイドウォールとをマ
スクとして拡散層を形成する工程とを有する半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001233799A JP2003046000A (ja) | 2001-08-01 | 2001-08-01 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001233799A JP2003046000A (ja) | 2001-08-01 | 2001-08-01 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003046000A true JP2003046000A (ja) | 2003-02-14 |
Family
ID=19065529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001233799A Ceased JP2003046000A (ja) | 2001-08-01 | 2001-08-01 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003046000A (ja) |
Citations (9)
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| JP2000058784A (ja) * | 1998-08-06 | 2000-02-25 | Fujitsu Ltd | 半導体装置 |
| JP2000164734A (ja) * | 1998-11-26 | 2000-06-16 | Nec Corp | 不揮発性半導体記憶装置とその製造方法 |
| JP2001068636A (ja) * | 1999-08-30 | 2001-03-16 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
-
2001
- 2001-08-01 JP JP2001233799A patent/JP2003046000A/ja not_active Ceased
Patent Citations (9)
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