JPH10256546A - サイドウォールスペーサの形成方法及び半導体装置の製造方法 - Google Patents
サイドウォールスペーサの形成方法及び半導体装置の製造方法Info
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- JPH10256546A JPH10256546A JP6141697A JP6141697A JPH10256546A JP H10256546 A JPH10256546 A JP H10256546A JP 6141697 A JP6141697 A JP 6141697A JP 6141697 A JP6141697 A JP 6141697A JP H10256546 A JPH10256546 A JP H10256546A
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Abstract
(57)【要約】
【課題】 リーク電流及び短チャネル効果の抑制、高電
流駆動力の両方を実現できるサイドウォールスペーサ及
び半導体装置を製造することを課題とする。 【解決手段】 (i) ゲート電極を有する半導体基板上に
酸化膜を形成し、(ii)ゲート電極のドレイン側側壁を被
覆するレジストパターンを形成し、(iii) 該レジストパ
ターンを用いて基板上の酸化膜を、基板表面が完全に露
出しない程度に異方性ドライエッチングし、続いてレジ
ストパターン直下以外の酸化膜をウェットエッチング除
去し、(iv)再度基板上に、ゲート電極のドレイン側側壁
に開口を有するレジストパターンを形成し、(v) 該レジ
ストパターンを用いて基板上の前記酸化膜を、異方性ド
ライエッチングしてサイドウォールスペーサを形成し、
続いて前記開口内の基板上の前記サイドウォールスペー
サ以外の酸化膜をウェットエッチングによって完全に除
去するサイドウォールスペーサの形成方法。
流駆動力の両方を実現できるサイドウォールスペーサ及
び半導体装置を製造することを課題とする。 【解決手段】 (i) ゲート電極を有する半導体基板上に
酸化膜を形成し、(ii)ゲート電極のドレイン側側壁を被
覆するレジストパターンを形成し、(iii) 該レジストパ
ターンを用いて基板上の酸化膜を、基板表面が完全に露
出しない程度に異方性ドライエッチングし、続いてレジ
ストパターン直下以外の酸化膜をウェットエッチング除
去し、(iv)再度基板上に、ゲート電極のドレイン側側壁
に開口を有するレジストパターンを形成し、(v) 該レジ
ストパターンを用いて基板上の前記酸化膜を、異方性ド
ライエッチングしてサイドウォールスペーサを形成し、
続いて前記開口内の基板上の前記サイドウォールスペー
サ以外の酸化膜をウェットエッチングによって完全に除
去するサイドウォールスペーサの形成方法。
Description
【0001】
【発明の属する技術分野】本発明は、サイドウォールス
ペーサの形成方法及び半導体装置の製造方法に関し、よ
り詳細にはドレイン側にのみサイドウォールスペーサを
形成する方法及びこの方法を利用して半導体装置を製造
する方法に関する。
ペーサの形成方法及び半導体装置の製造方法に関し、よ
り詳細にはドレイン側にのみサイドウォールスペーサを
形成する方法及びこの方法を利用して半導体装置を製造
する方法に関する。
【0002】
【従来の技術及び発明が解決しようとする課題】従来か
ら、MOSトランジスタにおいてはLDD構造が採用さ
れており、以下のように作製されている。まず、図3
(a)に示したように、Pウェル1aを有するシリコン
基板1の表面全面に、閾値調整のためのイオン注入を行
った後、膜厚約80Å(3.3V動作の場合)又は約1
40Å(5.0V動作の場合)のゲート酸化膜2、膜厚
約1000〜1500ÅのN+ ポリシリコン膜3、膜厚
約1500ÅのWSi膜4を順次形成し、このWSi膜
4上に所望の形状のレジストパターン7を形成する。
ら、MOSトランジスタにおいてはLDD構造が採用さ
れており、以下のように作製されている。まず、図3
(a)に示したように、Pウェル1aを有するシリコン
基板1の表面全面に、閾値調整のためのイオン注入を行
った後、膜厚約80Å(3.3V動作の場合)又は約1
40Å(5.0V動作の場合)のゲート酸化膜2、膜厚
約1000〜1500ÅのN+ ポリシリコン膜3、膜厚
約1500ÅのWSi膜4を順次形成し、このWSi膜
4上に所望の形状のレジストパターン7を形成する。
【0003】次いで、図3(b)に示したように、この
レジストパターン7をマスクとして用いて、WSi膜4
及びポリシリコン膜3をドライエッチングし、ゲート電
極5及び配線層(図示せず)を形成する。続いて、図3
(c)に示したように、900℃の温度条件下で10分
間熱処理を行い、50Åの酸化膜(図示せず)を形成す
る。その後、ゲート電極5をマスクとして用いて、低濃
度イオン注入を行って、LDD領域8を形成し、LDD
領域8下部に短チャネル効果を防止するために反転層9
を形成する。次いで、ゲート電極5を含むシリコン基板
1上にHTO膜10を膜厚約2500Åで形成する。
レジストパターン7をマスクとして用いて、WSi膜4
及びポリシリコン膜3をドライエッチングし、ゲート電
極5及び配線層(図示せず)を形成する。続いて、図3
(c)に示したように、900℃の温度条件下で10分
間熱処理を行い、50Åの酸化膜(図示せず)を形成す
る。その後、ゲート電極5をマスクとして用いて、低濃
度イオン注入を行って、LDD領域8を形成し、LDD
領域8下部に短チャネル効果を防止するために反転層9
を形成する。次いで、ゲート電極5を含むシリコン基板
1上にHTO膜10を膜厚約2500Åで形成する。
【0004】その後、図3(d)に示したように、等方
性ドライエッチングによりゲート電極5の両側壁にサイ
ドウォールスペーサ21を形成し、ゲート電極5及びサ
イドウォールスペーサ21をマスクとして高濃度のイオ
ン注入を行いソース/ドレイン領域13を形成する。こ
のように、従来の方法においては、ゲート電極の両側壁
にサイドウォールスペーサを形成し、これを利用してソ
ース/ドレイン領域双方をLDD構造とし、さらにLD
D部の下部に反転層を形成して短チャネル効果を抑制し
ている。
性ドライエッチングによりゲート電極5の両側壁にサイ
ドウォールスペーサ21を形成し、ゲート電極5及びサ
イドウォールスペーサ21をマスクとして高濃度のイオ
ン注入を行いソース/ドレイン領域13を形成する。こ
のように、従来の方法においては、ゲート電極の両側壁
にサイドウォールスペーサを形成し、これを利用してソ
ース/ドレイン領域双方をLDD構造とし、さらにLD
D部の下部に反転層を形成して短チャネル効果を抑制し
ている。
【0005】しかし、LDD構造では、低濃度層が高抵
抗となり、ドライブ電流が低下し、よって電流駆動力が
低下するという問題があった。これに対して、電流駆動
力の向上のための種々の提案がなされている。例えば、
特開昭62−159470号には以下のような方法が記
載されている。まず、図4(a)に示したように、半導
体基板31上にゲート電極32及び低濃度層33を形成
した後、半導体基板31上全面にSiO2 膜34を形成
する。さらにSiO2 膜34上にフォトレジストを塗布
してドレイン側にのみレジストパターン35を形成す
る。
抗となり、ドライブ電流が低下し、よって電流駆動力が
低下するという問題があった。これに対して、電流駆動
力の向上のための種々の提案がなされている。例えば、
特開昭62−159470号には以下のような方法が記
載されている。まず、図4(a)に示したように、半導
体基板31上にゲート電極32及び低濃度層33を形成
した後、半導体基板31上全面にSiO2 膜34を形成
する。さらにSiO2 膜34上にフォトレジストを塗布
してドレイン側にのみレジストパターン35を形成す
る。
【0006】図4(b)に示したように、このレジスト
パターン35をマスクとして用いて、ドライエッチング
することにより、ドレイン側にのみサイドウォールスペ
ーサ34aを形成する。続いてこのサイドウォールスペ
ーサ34aとゲート電極32とをマスクとして用いてソ
ース/ドレイン領域36となる高濃度層を形成すること
により、ドレイン側にのみLDD構造を有するトランジ
スタを形成する。
パターン35をマスクとして用いて、ドライエッチング
することにより、ドレイン側にのみサイドウォールスペ
ーサ34aを形成する。続いてこのサイドウォールスペ
ーサ34aとゲート電極32とをマスクとして用いてソ
ース/ドレイン領域36となる高濃度層を形成すること
により、ドレイン側にのみLDD構造を有するトランジ
スタを形成する。
【0007】しかし、この方法によれば、1枚のレジス
トパターンを用いて異方性エッチングによりドレイン側
にのみサイドウォールスペーサを残す工程と、レジスト
パターン除去後の酸化膜を除去する工程との2回、シリ
コン基板表面をエッチングする必要があるため、シリコ
ン基板表面での結晶欠陥が多数発生し、リーク電流の原
因となるという問題がある。
トパターンを用いて異方性エッチングによりドレイン側
にのみサイドウォールスペーサを残す工程と、レジスト
パターン除去後の酸化膜を除去する工程との2回、シリ
コン基板表面をエッチングする必要があるため、シリコ
ン基板表面での結晶欠陥が多数発生し、リーク電流の原
因となるという問題がある。
【0008】また、例えば特開平2−102542号に
は、図5に示したように、半導体基板41上に、ソース
側の側面に傾斜を有したゲート電極42を形成し、この
ような形状により、ソース側とドレイン側とでサイドウ
ォールスペーサ43a、43bとの幅を異ならせて、ソ
ース側の高濃度層45をゲート電極42直下に配置させ
るとともに、ドレイン側では低濃度層44aと高濃度層
45とによるLDD構造を配置させることにより、高耐
圧、高電流駆動能力化を図る方法が記載されている。
は、図5に示したように、半導体基板41上に、ソース
側の側面に傾斜を有したゲート電極42を形成し、この
ような形状により、ソース側とドレイン側とでサイドウ
ォールスペーサ43a、43bとの幅を異ならせて、ソ
ース側の高濃度層45をゲート電極42直下に配置させ
るとともに、ドレイン側では低濃度層44aと高濃度層
45とによるLDD構造を配置させることにより、高耐
圧、高電流駆動能力化を図る方法が記載されている。
【0009】しかし、この方法では、ゲート電極形成パ
ターンの粗密、エッチングガス等の加工条件に応じ、ゲ
ート電極材料(ポリシリコン)加工時のゲート電極側壁
に付着する反応物を利用してゲート電極の片側の側面に
のみ傾斜をもたせるが、その傾斜角度の制御が困難であ
るという問題がある。また、傾斜角度により半導体基板
に形成される低濃度層及び高濃度層の不純物濃度が変化
するとともに、低濃度層及び高濃度層の形成位置が変化
するため、その制御が困難であるという問題もある。さ
らに、ゲート電極のソース側にのみ傾斜を持たせるため
には、ドレイン側近傍にダミー配線を形成する必要があ
り、このダミー配線の形成領域を確保しなければなら
ず、高密度化を図れないという問題もある。
ターンの粗密、エッチングガス等の加工条件に応じ、ゲ
ート電極材料(ポリシリコン)加工時のゲート電極側壁
に付着する反応物を利用してゲート電極の片側の側面に
のみ傾斜をもたせるが、その傾斜角度の制御が困難であ
るという問題がある。また、傾斜角度により半導体基板
に形成される低濃度層及び高濃度層の不純物濃度が変化
するとともに、低濃度層及び高濃度層の形成位置が変化
するため、その制御が困難であるという問題もある。さ
らに、ゲート電極のソース側にのみ傾斜を持たせるため
には、ドレイン側近傍にダミー配線を形成する必要があ
り、このダミー配線の形成領域を確保しなければなら
ず、高密度化を図れないという問題もある。
【0010】本発明は、上記問題点を解決するためにな
されたものであり、リーク電流及び短チャネル効果の抑
制、高電流駆動力の両方を実現できる半導体装置の製造
方法を提供することを目的とする。
されたものであり、リーク電流及び短チャネル効果の抑
制、高電流駆動力の両方を実現できる半導体装置の製造
方法を提供することを目的とする。
【0011】
【課題を解決するための手段】本発明によれば、(i) ゲ
ート電極を有する半導体基板上に酸化膜を形成し、(ii)
所望のパターンを有する第1露光用マスクを用いて、少
なくとも前記ゲート電極のドレイン形成領域側側壁を被
覆するレジストパターンを形成し、(iii) 該レジストパ
ターンをマスクとして半導体基板上の前記酸化膜を、半
導体基板表面が完全に露出しない程度に異方性ドライエ
ッチングし、続いて、前記レジストパターン直下以外の
酸化膜をウェットエッチングによって完全に除去し、(i
v)前記レジストパターンを除去した後、再度半導体基板
上に、前記第1露光用マスクと反転したパターンを有す
る第2露光用マスクを用いて、少なくとも前記ゲート電
極のドレイン形成領域側側壁に開口を有するレジストパ
ターンを形成し、(v) 該レジストパターンをマスクとし
て半導体基板上の前記酸化膜を、半導体基板表面が完全
に露出しない程度に異方性ドライエッチングして、前記
ゲート電極のドレイン形成領域側の側壁にサイドウォー
ルスペーサを形成し、続いて、前記レジストパターン開
口内の半導体基板上の前記サイドウォールスペーサ以外
の酸化膜をウェットエッチングによって完全に除去する
サイドウォールスペーサの形成方法が提供される。
ート電極を有する半導体基板上に酸化膜を形成し、(ii)
所望のパターンを有する第1露光用マスクを用いて、少
なくとも前記ゲート電極のドレイン形成領域側側壁を被
覆するレジストパターンを形成し、(iii) 該レジストパ
ターンをマスクとして半導体基板上の前記酸化膜を、半
導体基板表面が完全に露出しない程度に異方性ドライエ
ッチングし、続いて、前記レジストパターン直下以外の
酸化膜をウェットエッチングによって完全に除去し、(i
v)前記レジストパターンを除去した後、再度半導体基板
上に、前記第1露光用マスクと反転したパターンを有す
る第2露光用マスクを用いて、少なくとも前記ゲート電
極のドレイン形成領域側側壁に開口を有するレジストパ
ターンを形成し、(v) 該レジストパターンをマスクとし
て半導体基板上の前記酸化膜を、半導体基板表面が完全
に露出しない程度に異方性ドライエッチングして、前記
ゲート電極のドレイン形成領域側の側壁にサイドウォー
ルスペーサを形成し、続いて、前記レジストパターン開
口内の半導体基板上の前記サイドウォールスペーサ以外
の酸化膜をウェットエッチングによって完全に除去する
サイドウォールスペーサの形成方法が提供される。
【0012】また、本発明においては、上記工程(i) に
おいて、酸化膜を形成する前に、ゲート電極をマスクと
して用いて半導体基板表面にイオン注入を行ってLDD
領域を形成し、上記工程(ii)〜(v) を行い、さらに工程
(v) の後に、ゲート電極及びサイドウォールスペーサを
マスクとして用いて半導体基板表面に再度イオン注入を
行ってドレイン領域側にのみLDD構造を有するソース
/ドレイン領域を形成することからなる半導体装置の製
造方法が提供される。
おいて、酸化膜を形成する前に、ゲート電極をマスクと
して用いて半導体基板表面にイオン注入を行ってLDD
領域を形成し、上記工程(ii)〜(v) を行い、さらに工程
(v) の後に、ゲート電極及びサイドウォールスペーサを
マスクとして用いて半導体基板表面に再度イオン注入を
行ってドレイン領域側にのみLDD構造を有するソース
/ドレイン領域を形成することからなる半導体装置の製
造方法が提供される。
【0013】
【発明の実施の形態】本発明のサイドウォールスペーサ
の形成方法の工程(i) においては、半導体基板として、
ゲート電極が形成された半導体基板を用いる。ゲート電
極は、ゲート絶縁膜上に形成され、通常トランジスタを
構成するものであれば特に限定されるものではなく、例
えば、Ta、Ti、W等の高融点金属、Pt、Al、C
u等、あるいはポリシリコン、高融点金属によるシリサ
イド、ポリサイド等により形成することができる。この
際の半導体基板上は、表面を保護する目的等のために、
ゲート絶縁膜と同様の膜、あるいは異なる膜で被覆され
ていてもよい。
の形成方法の工程(i) においては、半導体基板として、
ゲート電極が形成された半導体基板を用いる。ゲート電
極は、ゲート絶縁膜上に形成され、通常トランジスタを
構成するものであれば特に限定されるものではなく、例
えば、Ta、Ti、W等の高融点金属、Pt、Al、C
u等、あるいはポリシリコン、高融点金属によるシリサ
イド、ポリサイド等により形成することができる。この
際の半導体基板上は、表面を保護する目的等のために、
ゲート絶縁膜と同様の膜、あるいは異なる膜で被覆され
ていてもよい。
【0014】このような半導体基板上に酸化膜を形成す
る。この酸化膜は、ゲート電極側壁にサイドウォールス
ペーサを形成するための膜であり、例えばSiO2 膜が
挙げられる。この酸化膜は、公知の方法、例えば熱酸
化、CVD法、高温酸化法等の種々の方法で、通常20
00〜3000Å、より好ましくは2400〜2700
Å程度の膜厚で形成することができる。なかでも、ステ
ップカバレージ等を考慮すれば、CVD法により形成さ
れたHTO(High Temperature Oxide)膜が好ましい。
この際のHTO膜は、例えば0.9Torr以下、78
0〜850℃程度の温度範囲で、SiH4 40scc
m、NO2 2000sccm、N2 160sccmのガ
ス雰囲気下で100〜150分間程度堆積させることに
より形成することができる。
る。この酸化膜は、ゲート電極側壁にサイドウォールス
ペーサを形成するための膜であり、例えばSiO2 膜が
挙げられる。この酸化膜は、公知の方法、例えば熱酸
化、CVD法、高温酸化法等の種々の方法で、通常20
00〜3000Å、より好ましくは2400〜2700
Å程度の膜厚で形成することができる。なかでも、ステ
ップカバレージ等を考慮すれば、CVD法により形成さ
れたHTO(High Temperature Oxide)膜が好ましい。
この際のHTO膜は、例えば0.9Torr以下、78
0〜850℃程度の温度範囲で、SiH4 40scc
m、NO2 2000sccm、N2 160sccmのガ
ス雰囲気下で100〜150分間程度堆積させることに
より形成することができる。
【0015】工程(ii)において、上記酸化膜が形成され
た半導体基板上にレジストを塗布し、レジストパターン
を形成する。このレジストパターンは、所望のパターン
を有する第1露光用マスクを用いて、公知のフォトリソ
グラフィ及びエッチング工程により、少なくともゲート
電極のドレイン形成領域(後工程でドレイン領域となる
領域)側の側壁を被覆するように形成する。
た半導体基板上にレジストを塗布し、レジストパターン
を形成する。このレジストパターンは、所望のパターン
を有する第1露光用マスクを用いて、公知のフォトリソ
グラフィ及びエッチング工程により、少なくともゲート
電極のドレイン形成領域(後工程でドレイン領域となる
領域)側の側壁を被覆するように形成する。
【0016】ここで用いる第1露光用マスクは、例え
ば、ゲート電極のドレイン形成領域側側壁の一部に対し
て光を遮光するパターンを有するマスク、あるいは光を
透過するパターンを有するマスクのいずれかが挙げられ
る。また、レジストは、ゲート電極のドレイン形成領域
側側壁に対して光を遮光するパターンを有するマスクを
用いる場合にはポジ型レジスト、光を透過するマスクを
用いる場合にはネガ型のレジストを用いることが必要で
ある。
ば、ゲート電極のドレイン形成領域側側壁の一部に対し
て光を遮光するパターンを有するマスク、あるいは光を
透過するパターンを有するマスクのいずれかが挙げられ
る。また、レジストは、ゲート電極のドレイン形成領域
側側壁に対して光を遮光するパターンを有するマスクを
用いる場合にはポジ型レジスト、光を透過するマスクを
用いる場合にはネガ型のレジストを用いることが必要で
ある。
【0017】工程(iii) において、上記のように形成さ
れたレジストパターンをマスクとして用いて、工程(i)
で形成された半導体基板上の酸化膜を、半導体基板表面
が完全に露出しない程度に異方性ドライエッチングす
る。ここで、半導体基板表面が完全に露出しない程度と
は、基板表面がドライエッチングに晒されることがない
ように、若干の酸化膜を残す程度という意味であり、例
えば200〜300Å程度の酸化膜を残すようにエッチ
ングすることが好ましい。
れたレジストパターンをマスクとして用いて、工程(i)
で形成された半導体基板上の酸化膜を、半導体基板表面
が完全に露出しない程度に異方性ドライエッチングす
る。ここで、半導体基板表面が完全に露出しない程度と
は、基板表面がドライエッチングに晒されることがない
ように、若干の酸化膜を残す程度という意味であり、例
えば200〜300Å程度の酸化膜を残すようにエッチ
ングすることが好ましい。
【0018】異方性ドライエッチングは、異方的にエッ
チングすることができる方法であれば特に限定されるも
のではなく、例えば、ガスエッチング;アルゴン、クリ
プトン、キセノン又はヘリウム等を用いたイオンエッチ
ング;CF4 、C2 F6 、C 3 F8 、CHF3 又はC4
F8 等を用いたプラズマエッチング(RIE)等によ
り、エッチングする酸化膜の膜厚、膜質等に応じて、適
宜条件を選択して行うことができる。
チングすることができる方法であれば特に限定されるも
のではなく、例えば、ガスエッチング;アルゴン、クリ
プトン、キセノン又はヘリウム等を用いたイオンエッチ
ング;CF4 、C2 F6 、C 3 F8 、CHF3 又はC4
F8 等を用いたプラズマエッチング(RIE)等によ
り、エッチングする酸化膜の膜厚、膜質等に応じて、適
宜条件を選択して行うことができる。
【0019】続いて、同じレジストパターンをマスクと
して用いて、レジストパターン直下にある酸化膜以外の
酸化膜をウェットエッチングによって完全に除去する。
これによって、サイドウォールスペーサ形成用の酸化膜
で覆われた領域以外の半導体基板表面は、完全に露出す
ることになる。この際ウェットエッチングによって除去
される酸化膜は、上述したサイドウォールスペーサ形成
用の酸化膜と、その他半導体基板表面に任意に形成した
保護膜、さらには工程中で形成された自然酸化膜の全て
を含む。
して用いて、レジストパターン直下にある酸化膜以外の
酸化膜をウェットエッチングによって完全に除去する。
これによって、サイドウォールスペーサ形成用の酸化膜
で覆われた領域以外の半導体基板表面は、完全に露出す
ることになる。この際ウェットエッチングによって除去
される酸化膜は、上述したサイドウォールスペーサ形成
用の酸化膜と、その他半導体基板表面に任意に形成した
保護膜、さらには工程中で形成された自然酸化膜の全て
を含む。
【0020】また、ウェットエッチングは、公知の方法
で行うことができるが、例えば、フッ酸が1〜99%含
有されたHF溶液、NH4 Fを用いたいわゆるバッファ
ードフッ酸溶液(BHF、1〜99%))、NH4 Fと
NH4 H2 PO4 との混合溶液(1:10〜10:
1)、あるいはHNO3 とHFとの混合溶液(1:10
〜10:1)等を用いて、任意に加熱、減圧等を行いな
がら250〜300秒間程度(10:1のBHF溶液の
場合)半導体基板を浸漬、接触等させることにより行う
ことができる。
で行うことができるが、例えば、フッ酸が1〜99%含
有されたHF溶液、NH4 Fを用いたいわゆるバッファ
ードフッ酸溶液(BHF、1〜99%))、NH4 Fと
NH4 H2 PO4 との混合溶液(1:10〜10:
1)、あるいはHNO3 とHFとの混合溶液(1:10
〜10:1)等を用いて、任意に加熱、減圧等を行いな
がら250〜300秒間程度(10:1のBHF溶液の
場合)半導体基板を浸漬、接触等させることにより行う
ことができる。
【0021】工程(iv)において、先の工程で使用したレ
ジストパターンを除去し、その後、再度半導体基板上に
レジストを塗布して、上述したのと同様の方法により、
第2露光用マスクを用いてレジストパターンを形成す
る。ここで用いる第2露光用マスクは、上記第1露光用
マスクと反転したパターンを有するものを使用する。つ
まり、第1露光用マスクとして、ゲート電極のドレイン
形成領域側の側壁に対して光を遮光するパターンを有す
るマスクを用いた場合には、第2露光用マスクとして
は、そのドレイン形成領域側側壁に対して光を透過する
パターンを有するマスクを使用する。また、第1露光用
マスクとして、ドレイン形成領域側の側壁に対して光を
透過するパターンを有するマスクを用いた場合には、第
2露光用マスクとしては、そのドレイン形成領域側の側
壁に対して光を遮光するパターンを有するマスクを使用
する。これにより、工程(ii)で形成されたレジストパタ
ーンと反転するパターン、つまり、ゲート電極のドレイ
ン形成領域側側壁に開口を有するレジストパターンを形
成することができる。
ジストパターンを除去し、その後、再度半導体基板上に
レジストを塗布して、上述したのと同様の方法により、
第2露光用マスクを用いてレジストパターンを形成す
る。ここで用いる第2露光用マスクは、上記第1露光用
マスクと反転したパターンを有するものを使用する。つ
まり、第1露光用マスクとして、ゲート電極のドレイン
形成領域側の側壁に対して光を遮光するパターンを有す
るマスクを用いた場合には、第2露光用マスクとして
は、そのドレイン形成領域側側壁に対して光を透過する
パターンを有するマスクを使用する。また、第1露光用
マスクとして、ドレイン形成領域側の側壁に対して光を
透過するパターンを有するマスクを用いた場合には、第
2露光用マスクとしては、そのドレイン形成領域側の側
壁に対して光を遮光するパターンを有するマスクを使用
する。これにより、工程(ii)で形成されたレジストパタ
ーンと反転するパターン、つまり、ゲート電極のドレイ
ン形成領域側側壁に開口を有するレジストパターンを形
成することができる。
【0022】工程(v) において、上記のように形成され
たレジストパターンをマスクとして用いて、半導体基板
上のドレイン形成領域上に残存する酸化膜を、半導体基
板表面が完全に露出しない程度に異方性ドライエッチン
グし、ゲート電極のドレイン形成領域側の側壁にサイド
ウォールスペーサを形成する。ここで半導体基板表面が
完全に露出しない程度に異方性ドライエッチングすると
は、上述した通りである。
たレジストパターンをマスクとして用いて、半導体基板
上のドレイン形成領域上に残存する酸化膜を、半導体基
板表面が完全に露出しない程度に異方性ドライエッチン
グし、ゲート電極のドレイン形成領域側の側壁にサイド
ウォールスペーサを形成する。ここで半導体基板表面が
完全に露出しない程度に異方性ドライエッチングすると
は、上述した通りである。
【0023】続いて、同じレジストパターンをマスクと
して用いて、レジストパターン開口内の半導体基板上に
形成されたサイドウォールスペーサ以外の酸化膜をウェ
ットエッチングによって完全に除去する。ここで、サイ
ドウォールスペーサ以外の酸化膜とは、レジストパター
ン開口内に形成された保護膜や自然酸化膜の全てを含む
ものであり、ウェットエッチングは、上記と同様の方法
で行うことができる。
して用いて、レジストパターン開口内の半導体基板上に
形成されたサイドウォールスペーサ以外の酸化膜をウェ
ットエッチングによって完全に除去する。ここで、サイ
ドウォールスペーサ以外の酸化膜とは、レジストパター
ン開口内に形成された保護膜や自然酸化膜の全てを含む
ものであり、ウェットエッチングは、上記と同様の方法
で行うことができる。
【0024】なお、上記工程の後、レジストパターンは
除去される。また、本発明においては、上述のように形
成されるサイドウォールスペーサを利用してドレイン領
域側にのみLDD構造を有するソース/ドレイン領域を
備えた半導体装置を形成することもできる。すなわち、
上記の工程(i) において、ゲート電極形成後であって、
酸化膜を形成する前に、ゲート電極をマスクとして用い
て半導体基板表面にイオン注入を行ってLDD領域を形
成する。この際のイオン注入は、通常LDD構造のトラ
ンジスタを形成する方法と同様に行うことができ、例え
ばリンイオンを20〜50keV、1013cm-2台のド
ーズで、あるいはBF2 イオンを20〜50keV、1
013cm-2台のドーズで行うことができる。また、この
イオン注入直後又はイオン注入の後適当な工程中で熱処
理することが好ましい。
除去される。また、本発明においては、上述のように形
成されるサイドウォールスペーサを利用してドレイン領
域側にのみLDD構造を有するソース/ドレイン領域を
備えた半導体装置を形成することもできる。すなわち、
上記の工程(i) において、ゲート電極形成後であって、
酸化膜を形成する前に、ゲート電極をマスクとして用い
て半導体基板表面にイオン注入を行ってLDD領域を形
成する。この際のイオン注入は、通常LDD構造のトラ
ンジスタを形成する方法と同様に行うことができ、例え
ばリンイオンを20〜50keV、1013cm-2台のド
ーズで、あるいはBF2 イオンを20〜50keV、1
013cm-2台のドーズで行うことができる。また、この
イオン注入直後又はイオン注入の後適当な工程中で熱処
理することが好ましい。
【0025】さらに、このイオン注入の前後の適当な工
程において、このLDD領域の下部にさらにイオン注入
を行って反転層を形成してもよい。この場合のイオン注
入は、LDD領域形成のためのイオンとは異なる導電型
を有するイオン、例えばボロンイオンを40〜70ke
V、1012cm-2台のドーズで、あるいはリンイオンを
100〜200keV、1013cm-2台のドーズで行う
ことができる。
程において、このLDD領域の下部にさらにイオン注入
を行って反転層を形成してもよい。この場合のイオン注
入は、LDD領域形成のためのイオンとは異なる導電型
を有するイオン、例えばボロンイオンを40〜70ke
V、1012cm-2台のドーズで、あるいはリンイオンを
100〜200keV、1013cm-2台のドーズで行う
ことができる。
【0026】上記工程の後、工程(i) において酸化膜を
形成し、工程(ii)〜工程(v) を行い、工程(v) の後に、
ゲート電極及びサイドウォールスペーサをマスクとして
用いて半導体基板表面に再度イオン注入を行う。この際
のイオン注入は、先の工程でLDD領域を形成するため
に注入した不純物イオンと同じ導電型のイオン、例えば
砒素イオンを30〜60keV、1015cm-2台、ある
いはBF2 イオンを20〜50keV、1015cm-2台
のドーズで行うことができる。また、このイオン注入直
後又はイオン注入の後適当な工程中で熱処理することが
好ましい。このような工程により、ドレイン領域側にの
みLDD構造を有するソース/ドレイン領域を備える半
導体装置を製造することができる。
形成し、工程(ii)〜工程(v) を行い、工程(v) の後に、
ゲート電極及びサイドウォールスペーサをマスクとして
用いて半導体基板表面に再度イオン注入を行う。この際
のイオン注入は、先の工程でLDD領域を形成するため
に注入した不純物イオンと同じ導電型のイオン、例えば
砒素イオンを30〜60keV、1015cm-2台、ある
いはBF2 イオンを20〜50keV、1015cm-2台
のドーズで行うことができる。また、このイオン注入直
後又はイオン注入の後適当な工程中で熱処理することが
好ましい。このような工程により、ドレイン領域側にの
みLDD構造を有するソース/ドレイン領域を備える半
導体装置を製造することができる。
【0027】以下、本発明のサイドウォールスペーサを
形成する方法を用いて、半導体装置を製造する方法を図
面に基づいて説明する。まず、図1(a)に示したよう
に、表面層にp型の不純物拡散層(ウェル)aが形成さ
れるとともに素子分離膜6を有するシリコン基板1の表
面全面に、閾値調整のためのイオン注入(B+ イオン、
20keV、1.0×1013cm-2以下)を行った後、
900℃の熱酸化により膜厚70〜90Å程度(3.3
V動作の場合)又は130〜150Å程度(5.0V動
作の場合)のゲート酸化膜2を形成した。ゲート酸化膜
2上全面に、SiH4 ガスを用いたCVD法によりポリ
シリコン膜3を膜厚1000〜1500Å程度で形成し
た。このポリシリコン膜3に850℃、15分間程、リ
ンの固相拡散を行った。その後、1%HF溶液を用いて
HFクリーニングを行って、リンの固相拡散時に付着し
たポリシリコン膜3上のPSGを除去した。さらに、こ
のポリシリコン膜3上にWSi膜4を1000〜200
0Å程度で形成し、WSi膜4上にフォトレジストを塗
布し、フォトリソグラフィ及びエッチング工程により所
望の形状を有するレジストパターン7を形成した。
形成する方法を用いて、半導体装置を製造する方法を図
面に基づいて説明する。まず、図1(a)に示したよう
に、表面層にp型の不純物拡散層(ウェル)aが形成さ
れるとともに素子分離膜6を有するシリコン基板1の表
面全面に、閾値調整のためのイオン注入(B+ イオン、
20keV、1.0×1013cm-2以下)を行った後、
900℃の熱酸化により膜厚70〜90Å程度(3.3
V動作の場合)又は130〜150Å程度(5.0V動
作の場合)のゲート酸化膜2を形成した。ゲート酸化膜
2上全面に、SiH4 ガスを用いたCVD法によりポリ
シリコン膜3を膜厚1000〜1500Å程度で形成し
た。このポリシリコン膜3に850℃、15分間程、リ
ンの固相拡散を行った。その後、1%HF溶液を用いて
HFクリーニングを行って、リンの固相拡散時に付着し
たポリシリコン膜3上のPSGを除去した。さらに、こ
のポリシリコン膜3上にWSi膜4を1000〜200
0Å程度で形成し、WSi膜4上にフォトレジストを塗
布し、フォトリソグラフィ及びエッチング工程により所
望の形状を有するレジストパターン7を形成した。
【0028】次いで、図1(b)に示したように、この
レジストパターン7をマスクとして用いて、WSi膜4
及びポリシリコン膜3をドライエッチングし、ゲート電
極5を形成した。その後、再度HFクリーニングを2秒
間行った。続いて、図1(c)に示したように、900
℃の温度条件下で10分間熱処理を行い、50Åの酸化
膜(図示せず)を形成した。ゲート電極5をマスクとし
て用いて、低濃度イオン注入を行って、LDD領域8を
形成した。イオン注入は、例えばP+ を30keV、
4.0〜5.0×1013cm-2程度のドーズで行った。
なお、この際、短チャネル効果を抑制するために、上述
のLDD領域8下部に、例えばB+ を、50keV、
6.0〜8.0×1012cm-2程度のドーズでイオン注
入して反転層9を形成した。
レジストパターン7をマスクとして用いて、WSi膜4
及びポリシリコン膜3をドライエッチングし、ゲート電
極5を形成した。その後、再度HFクリーニングを2秒
間行った。続いて、図1(c)に示したように、900
℃の温度条件下で10分間熱処理を行い、50Åの酸化
膜(図示せず)を形成した。ゲート電極5をマスクとし
て用いて、低濃度イオン注入を行って、LDD領域8を
形成した。イオン注入は、例えばP+ を30keV、
4.0〜5.0×1013cm-2程度のドーズで行った。
なお、この際、短チャネル効果を抑制するために、上述
のLDD領域8下部に、例えばB+ を、50keV、
6.0〜8.0×1012cm-2程度のドーズでイオン注
入して反転層9を形成した。
【0029】次いで、ゲート電極5を含むシリコン基板
1上にHTO膜10を2400〜2700Åで形成し、
続いてこのHTO膜10上にレジストを塗布し、所望の
パターンを有する露光用マスク(図示せず)を用いてフ
ォトリソグラフィ及びエッチング工程により、ゲート電
極のドレイン領域となる領域側の側壁を被覆するレジス
トパターン11を形成した。
1上にHTO膜10を2400〜2700Åで形成し、
続いてこのHTO膜10上にレジストを塗布し、所望の
パターンを有する露光用マスク(図示せず)を用いてフ
ォトリソグラフィ及びエッチング工程により、ゲート電
極のドレイン領域となる領域側の側壁を被覆するレジス
トパターン11を形成した。
【0030】続いて、図1(d)に示したように、レジ
ストパターン11をマスクとしてHTO膜10をドライ
エッチングした。この際のドライエッチングは、過剰の
エッチングによりシリコン基板1表面に結晶欠陥が発生
するのを防止する程度に、シリコン基板1上のHTO膜
10がほぼ完全にエッチングされるまで行う。これによ
り、ソース領域となる側のゲート電極5側壁にサイドウ
ォールスペーサ10aが残ることとなる。
ストパターン11をマスクとしてHTO膜10をドライ
エッチングした。この際のドライエッチングは、過剰の
エッチングによりシリコン基板1表面に結晶欠陥が発生
するのを防止する程度に、シリコン基板1上のHTO膜
10がほぼ完全にエッチングされるまで行う。これによ
り、ソース領域となる側のゲート電極5側壁にサイドウ
ォールスペーサ10aが残ることとなる。
【0031】続いて、図1(e)に示したように、HF
溶液を用いたウェットエッチにより、サイドウォールス
ペーサ10aを完全に除去した。この際、ドレイン領域
となる領域上に残ったHTO膜10もレジストパターン
11端部から約0.15〜0.20μm程度等方エッチ
ングされる。その後、図2(f)に示したように、レジ
ストパターン11を剥離し、再度シリコン基板1全面に
レジストを塗布し、上述したレジストパターン11を形
成する際に用いた露光用マスクと反転したパターンを有
する別の露光用マスク(図示せず)を用いて、レジスト
パターン12を形成した。このレジストパターン12
は、先の工程でHTO膜10がエッチングされた部分に
レジストが残り、HTO膜10が残った部分ではレジス
トが除去されることにより形成される。なお、HTO膜
10は、サイドウォールスペーサ10a除去の際のウェ
ットエッチにより、端部から約0.15〜0.20μm
程度等方エッチングされているため、その分がアライメ
ントマージンとして確保することができる。
溶液を用いたウェットエッチにより、サイドウォールス
ペーサ10aを完全に除去した。この際、ドレイン領域
となる領域上に残ったHTO膜10もレジストパターン
11端部から約0.15〜0.20μm程度等方エッチ
ングされる。その後、図2(f)に示したように、レジ
ストパターン11を剥離し、再度シリコン基板1全面に
レジストを塗布し、上述したレジストパターン11を形
成する際に用いた露光用マスクと反転したパターンを有
する別の露光用マスク(図示せず)を用いて、レジスト
パターン12を形成した。このレジストパターン12
は、先の工程でHTO膜10がエッチングされた部分に
レジストが残り、HTO膜10が残った部分ではレジス
トが除去されることにより形成される。なお、HTO膜
10は、サイドウォールスペーサ10a除去の際のウェ
ットエッチにより、端部から約0.15〜0.20μm
程度等方エッチングされているため、その分がアライメ
ントマージンとして確保することができる。
【0032】次いで、図2(g)に示したように、レジ
ストパターン12をマスクとして用いてHTO膜10の
ドライエッチングを行った。この際のエッチング条件は
上記と同様で行った。ドライエッチング後は、ドレイン
側のゲート電極5側壁にHTO膜のサイドウォールスペ
ーサ10bが形成される。なお、ドライエッチングは、
シリコン基板における結晶欠陥を抑制するため、シリコ
ン基板上に200〜300Å程度の酸化膜を残すように
行った。
ストパターン12をマスクとして用いてHTO膜10の
ドライエッチングを行った。この際のエッチング条件は
上記と同様で行った。ドライエッチング後は、ドレイン
側のゲート電極5側壁にHTO膜のサイドウォールスペ
ーサ10bが形成される。なお、ドライエッチングは、
シリコン基板における結晶欠陥を抑制するため、シリコ
ン基板上に200〜300Å程度の酸化膜を残すように
行った。
【0033】その後、図2(h)に示したように、HF
溶液によるウェットエッチングを行い、基板上の酸化膜
を完全に除去し、さらにレジスト12を剥離した。続い
て、図2(i)に示したように、高濃度のイオン注入を
行いソース/ドレイン領域13を形成した。この際のイ
オン注入は、例えばAs+ を40keV、2.0〜4.
0×1015cm-2程度のドーズで行った。ソース領域側
にはサイドウォールスペーサがないため、ゲート電極5
とソース領域13となる高濃度層が完全に重なりあう。
一方ドレイン側にはサイドウォールスペーサ10bがあ
るために、サイドウォールスペーサ10b直下に低濃度
層が残り、LDD構造となる。
溶液によるウェットエッチングを行い、基板上の酸化膜
を完全に除去し、さらにレジスト12を剥離した。続い
て、図2(i)に示したように、高濃度のイオン注入を
行いソース/ドレイン領域13を形成した。この際のイ
オン注入は、例えばAs+ を40keV、2.0〜4.
0×1015cm-2程度のドーズで行った。ソース領域側
にはサイドウォールスペーサがないため、ゲート電極5
とソース領域13となる高濃度層が完全に重なりあう。
一方ドレイン側にはサイドウォールスペーサ10bがあ
るために、サイドウォールスペーサ10b直下に低濃度
層が残り、LDD構造となる。
【0034】このようにして、ドレイン側のみLDD構
造として片側サイドウォールスペーサを有するトランジ
スタを形成した。
造として片側サイドウォールスペーサを有するトランジ
スタを形成した。
【0035】
【発明の効果】本発明によれば、2回のドライエッチン
グと2回のウェットエッチングによってドレイン側にの
みサイドウォールスペーサを形成することができる。こ
れにより、各ドライエッチング時の半導体基板へのダメ
ージを抑制し、リーク電流の原因となると考えられる結
晶欠陥を抑制することができる。
グと2回のウェットエッチングによってドレイン側にの
みサイドウォールスペーサを形成することができる。こ
れにより、各ドライエッチング時の半導体基板へのダメ
ージを抑制し、リーク電流の原因となると考えられる結
晶欠陥を抑制することができる。
【0036】また、ドレイン側のサイドウォールスペー
サの形成は、酸化膜を全面エッチングすることにより行
われるため、酸化膜の積層膜厚とドライエッチング量と
を組み合わせることにより、サイドウォールスペーサ幅
を精度よく制御することができる。さらに、本発明によ
れば、上記サイドウォールスペーサを利用することによ
り、ドレイン側にのみLDD構造を有するソース/ドレ
イン領域を備える半導体装置を形成することができ、し
かもこのLDD領域の幅を精度よく制御できるため、ト
ランジスタ特性、ドライブ電流等が安定した半導体装置
を製造することが可能となる。
サの形成は、酸化膜を全面エッチングすることにより行
われるため、酸化膜の積層膜厚とドライエッチング量と
を組み合わせることにより、サイドウォールスペーサ幅
を精度よく制御することができる。さらに、本発明によ
れば、上記サイドウォールスペーサを利用することによ
り、ドレイン側にのみLDD構造を有するソース/ドレ
イン領域を備える半導体装置を形成することができ、し
かもこのLDD領域の幅を精度よく制御できるため、ト
ランジスタ特性、ドライブ電流等が安定した半導体装置
を製造することが可能となる。
【0037】また、LDD領域下部にさらに反転層を形
成する場合には、ドレイン領域側のLDD領域と相まっ
て、短チャネル効果を抑制することができ、さらにソー
ス側は高濃度層がゲート電極端に配置するため、高抵抗
層とはならず、ドライブ電流をより大きく、すなわち高
電流駆動力を実現した半導体装置を得ることが可能とな
る。
成する場合には、ドレイン領域側のLDD領域と相まっ
て、短チャネル効果を抑制することができ、さらにソー
ス側は高濃度層がゲート電極端に配置するため、高抵抗
層とはならず、ドライブ電流をより大きく、すなわち高
電流駆動力を実現した半導体装置を得ることが可能とな
る。
【図面の簡単な説明】
【図1】本発明のサイドウォールスペーサを形成する方
法の実施例を示す概略断面工程図である。
法の実施例を示す概略断面工程図である。
【図2】本発明のサイドウォールスペーサを形成する方
法の実施例を示す概略断面工程図である。
法の実施例を示す概略断面工程図である。
【図3】従来のサイドウォールスペーサを形成する方法
の実施例を示す概略断面工程図である。
の実施例を示す概略断面工程図である。
【図4】従来のサイドウォールスペーサを形成する方法
の別の実施例を示す概略断面工程図である。
の別の実施例を示す概略断面工程図である。
【図5】従来のサイドウォールスペーサを形成する方法
のさらに別の実施例を示す概略断面工程図である。
のさらに別の実施例を示す概略断面工程図である。
1 シリコン基板(半導体基板) 1a pウェル 2 ゲート酸化膜 3 ポリシリコン膜 4 WSi膜 5 ゲート電極 6 素子分離膜 7、11、12 レジストパターン 8 低濃度層 9 反転層 10 HTO膜 10a、10b、21 サイドウォールスペーサ 13、23 ソース/ドレイン領域
Claims (3)
- 【請求項1】 (i) ゲート電極を有する半導体基板上に
酸化膜を形成し、(ii)所望のパターンを有する第1露光
用マスクを用いて、少なくとも前記ゲート電極のドレイ
ン形成領域側側壁を被覆するレジストパターンを形成
し、(iii) 該レジストパターンをマスクとして半導体基
板上の前記酸化膜を、半導体基板表面が完全に露出しな
い程度に異方性ドライエッチングし、続いて、前記レジ
ストパターン直下以外の酸化膜をウェットエッチングに
よって完全に除去し、(iv)前記レジストパターンを除去
した後、再度半導体基板上に、前記第1露光用マスクと
反転したパターンを有する第2露光用マスクを用いて、
少なくとも前記ゲート電極のドレイン形成領域側側壁に
開口を有するレジストパターンを形成し、(v) 該レジス
トパターンをマスクとして半導体基板上の前記酸化膜
を、半導体基板表面が完全に露出しない程度に異方性ド
ライエッチングして、前記ゲート電極のドレイン形成領
域側の側壁にサイドウォールスペーサを形成し、続い
て、前記レジストパターン開口内の半導体基板上の前記
サイドウォールスペーサ以外の酸化膜をウェットエッチ
ングによって完全に除去することを特徴とするサイドウ
ォールスペーサの形成方法。 - 【請求項2】 請求項1記載のサイドウォールスペーサ
の形成方法の工程(i) において、酸化膜を形成する前
に、ゲート電極をマスクとして用いて半導体基板表面に
イオン注入を行ってLDD領域を形成し、 工程(v) の後に、ゲート電極及びサイドウォールスペー
サをマスクとして用いて半導体基板表面に再度イオン注
入を行ってドレイン領域側にのみLDD構造を有するソ
ース/ドレイン領域を形成することからなる半導体装置
の製造方法。 - 【請求項3】 工程(i) において、LDD領域形成のた
めのイオン注入の前又は後に、さらにLDD領域下部に
イオン注入を行って反転層を形成することからなる請求
項2記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06141697A JP3313300B2 (ja) | 1997-03-14 | 1997-03-14 | サイドウォールスペーサの形成方法及び半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06141697A JP3313300B2 (ja) | 1997-03-14 | 1997-03-14 | サイドウォールスペーサの形成方法及び半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10256546A true JPH10256546A (ja) | 1998-09-25 |
JP3313300B2 JP3313300B2 (ja) | 2002-08-12 |
Family
ID=13170489
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06141697A Expired - Fee Related JP3313300B2 (ja) | 1997-03-14 | 1997-03-14 | サイドウォールスペーサの形成方法及び半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3313300B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003046000A (ja) * | 2001-08-01 | 2003-02-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1997
- 1997-03-14 JP JP06141697A patent/JP3313300B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003046000A (ja) * | 2001-08-01 | 2003-02-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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---|---|
JP3313300B2 (ja) | 2002-08-12 |
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