JPH0629531A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0629531A JPH0629531A JP4182200A JP18220092A JPH0629531A JP H0629531 A JPH0629531 A JP H0629531A JP 4182200 A JP4182200 A JP 4182200A JP 18220092 A JP18220092 A JP 18220092A JP H0629531 A JPH0629531 A JP H0629531A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【構成】 (i) 半導体基板上の少なくともチャネル領域
を形成する領域に保護膜及び第１の絶縁膜を順次形成
し、(ii)前記半導体基板上にシリコンを堆積した後、前
記第１の絶縁膜の段差側壁部分のシリコンを除去して、
前記段差側壁部分の第１の絶縁膜を露出させ、(iii)前
記半導体基板及び前記第１の絶縁膜上のシリコン上に第
２の絶縁膜を形成した後、前記シリコンに不純物をイオ
ン注入し、熱処理を行ってソース／ドレイン領域を形成
し、(iv)前記第１の絶縁膜、シリコン及び第２の絶縁膜
を完全にエッチング除去して前記シリコン及び第２の絶
縁膜に開口部を形成し(v) 前記開口部側壁にスペーサを
形成した後、開口部内であって半導体基板上にゲート絶
縁膜を形成し、該ゲート絶縁膜上にゲート電極を形成す
る工程を含む半導体装置の製造方法。 【効果】 平坦で、損傷が少ないチャネル領域を有する
半導体基板装置を製造することができる。
を形成する領域に保護膜及び第１の絶縁膜を順次形成
し、(ii)前記半導体基板上にシリコンを堆積した後、前
記第１の絶縁膜の段差側壁部分のシリコンを除去して、
前記段差側壁部分の第１の絶縁膜を露出させ、(iii)前
記半導体基板及び前記第１の絶縁膜上のシリコン上に第
２の絶縁膜を形成した後、前記シリコンに不純物をイオ
ン注入し、熱処理を行ってソース／ドレイン領域を形成
し、(iv)前記第１の絶縁膜、シリコン及び第２の絶縁膜
を完全にエッチング除去して前記シリコン及び第２の絶
縁膜に開口部を形成し(v) 前記開口部側壁にスペーサを
形成した後、開口部内であって半導体基板上にゲート絶
縁膜を形成し、該ゲート絶縁膜上にゲート電極を形成す
る工程を含む半導体装置の製造方法。 【効果】 平坦で、損傷が少ないチャネル領域を有する
半導体基板装置を製造することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、より詳細には電界効果型トランジスタを有する半
導体装置の製造方法に関する。
関し、より詳細には電界効果型トランジスタを有する半
導体装置の製造方法に関する。
【０００２】
【従来の技術】現在普及している半導体集積回路の中で
用いられている絶縁ゲート型電界効果トランジスタで
は、素子の微細化に伴って、ゲートの担う空乏層電荷の
全空乏層電荷に対する割合が小さくなるため、しきい値
電圧の低下、サブスレショルド特性の劣化及びパンチス
ルー等の短チャネル効果を引き起こす。このような現象
を抑制するために、図３（ｄ）に示すように、ソース／
ドレイン領域の大部分をチャネルより上部に形成したリ
セス構造の電界効果型トランジスタが検討されている。
用いられている絶縁ゲート型電界効果トランジスタで
は、素子の微細化に伴って、ゲートの担う空乏層電荷の
全空乏層電荷に対する割合が小さくなるため、しきい値
電圧の低下、サブスレショルド特性の劣化及びパンチス
ルー等の短チャネル効果を引き起こす。このような現象
を抑制するために、図３（ｄ）に示すように、ソース／
ドレイン領域の大部分をチャネルより上部に形成したリ
セス構造の電界効果型トランジスタが検討されている。
【０００３】以下に、リセス構造の電界効果型トランジ
スタの製造方法を図面に基づいて説明する。図３（ａ）
に示したように、まず、シリコン基板１上にシリコン基
板１と異なった導電型の不純物がドーピングされたポリ
シリコン４及びＳｉＯ2 膜５を順次積層する。
スタの製造方法を図面に基づいて説明する。図３（ａ）
に示したように、まず、シリコン基板１上にシリコン基
板１と異なった導電型の不純物がドーピングされたポリ
シリコン４及びＳｉＯ2 膜５を順次積層する。
【０００４】次いで、ポリシリコン４及びＳｉＯ2 膜５
を含むシリコン基板１上にレジスト１０を塗布し、フォ
トリソグラフィ工程によりパターニングして、チャネル
領域を形成する領域のみのレジスト１０を除去する（図
３（ｂ））。そして、レジスト１０をマスクとして異方
性エッチングにより、ＳｉＯ2 膜５、ポリシリコン４及
びシリコン基板１の一部をエッチング除去する（図３
（ｃ））。
を含むシリコン基板１上にレジスト１０を塗布し、フォ
トリソグラフィ工程によりパターニングして、チャネル
領域を形成する領域のみのレジスト１０を除去する（図
３（ｂ））。そして、レジスト１０をマスクとして異方
性エッチングにより、ＳｉＯ2 膜５、ポリシリコン４及
びシリコン基板１の一部をエッチング除去する（図３
（ｃ））。
【０００５】その後、エッチングによって形成された開
口部６を含むシリコン基板１上にＳｉＯ2 膜を堆積し、
エッチバックを行うことにより開口部側壁にスペーサ８
を形成する。次いで、開口部６の底部であるシリコン基
板１表面にゲート酸化膜としてＳｉＯ2 膜２ａを形成
し、さらに、それらシリコン基板１上にポリシリコンを
堆積し、フォトリソグラフィ工程により、所望の形状に
パターニングしてゲート電極９を形成する。（図３
（ｄ））。
口部６を含むシリコン基板１上にＳｉＯ2 膜を堆積し、
エッチバックを行うことにより開口部側壁にスペーサ８
を形成する。次いで、開口部６の底部であるシリコン基
板１表面にゲート酸化膜としてＳｉＯ2 膜２ａを形成
し、さらに、それらシリコン基板１上にポリシリコンを
堆積し、フォトリソグラフィ工程により、所望の形状に
パターニングしてゲート電極９を形成する。（図３
（ｄ））。
【０００６】このように形成された半導体装置は、リセ
ス構造を有するために、実効的なソース／ドレイン領域
の接合深さが浅く形成され、短チャネル効果が抑制され
る。
ス構造を有するために、実効的なソース／ドレイン領域
の接合深さが浅く形成され、短チャネル効果が抑制され
る。
【０００７】
【発明が解決しようとする課題】しかし、上記の半導体
装置の製造方法においては、チャネル領域を、異方性エ
ッチングによりエッチング除去した領域に形成するた
め、平坦なチャネル領域を形成することが困難であるば
かりでなく、異方性エッチングにより半導体基板のチャ
ネル領域に損傷が発生することがあるという問題があっ
た。そして、これらはトランジスタの電界集中や絶縁膜
劣化の原因となるため、スケーリングにしたがったゲー
ト酸化膜の薄膜化及び高耐圧化を妨げることになる。
装置の製造方法においては、チャネル領域を、異方性エ
ッチングによりエッチング除去した領域に形成するた
め、平坦なチャネル領域を形成することが困難であるば
かりでなく、異方性エッチングにより半導体基板のチャ
ネル領域に損傷が発生することがあるという問題があっ
た。そして、これらはトランジスタの電界集中や絶縁膜
劣化の原因となるため、スケーリングにしたがったゲー
ト酸化膜の薄膜化及び高耐圧化を妨げることになる。
【０００８】本発明はこのような課題に鑑みなされたも
のであり、平坦に形成することができ、形成時のチャネ
ル領域の損傷を防止することができる半導体装置の製造
方法を提供することを目的としている。
のであり、平坦に形成することができ、形成時のチャネ
ル領域の損傷を防止することができる半導体装置の製造
方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明によれば、(i) 半
導体基板上の少なくともチャネル領域を形成する領域に
保護膜及び第１の絶縁膜を順次形成する工程、(ii)さら
に、前記半導体基板上にシリコンを堆積した後、前記第
１の絶縁膜の段差側壁部分のシリコンを除去して、前記
段差側壁部分の第１の絶縁膜を露出させる工程、(iii)
前記半導体基板及び前記第１の絶縁膜上のシリコン上に
第２の絶縁膜を形成した後、前記シリコンに不純物をイ
オン注入し、熱処理を行ってソース／ドレイン領域を形
成する工程、(iv)前記第１の絶縁膜、シリコン及び第２
の絶縁膜を完全にエッチング除去して前記シリコン及び
第２の絶縁膜に開口部を形成する工程、(v) 前記開口部
側壁にスペーサを形成した後、開口部内であって半導体
基板上にゲート絶縁膜を形成し、さらに、該ゲート絶縁
膜上にゲート電極を形成する工程を含む半導体装置の製
造方法が提供される。
導体基板上の少なくともチャネル領域を形成する領域に
保護膜及び第１の絶縁膜を順次形成する工程、(ii)さら
に、前記半導体基板上にシリコンを堆積した後、前記第
１の絶縁膜の段差側壁部分のシリコンを除去して、前記
段差側壁部分の第１の絶縁膜を露出させる工程、(iii)
前記半導体基板及び前記第１の絶縁膜上のシリコン上に
第２の絶縁膜を形成した後、前記シリコンに不純物をイ
オン注入し、熱処理を行ってソース／ドレイン領域を形
成する工程、(iv)前記第１の絶縁膜、シリコン及び第２
の絶縁膜を完全にエッチング除去して前記シリコン及び
第２の絶縁膜に開口部を形成する工程、(v) 前記開口部
側壁にスペーサを形成した後、開口部内であって半導体
基板上にゲート絶縁膜を形成し、さらに、該ゲート絶縁
膜上にゲート電極を形成する工程を含む半導体装置の製
造方法が提供される。
【００１０】本発明に用いられる半導体基板としては特
に限定されるものではないが、シリコン基板が好まし
い。そして、この半導体基板は公知の方法、例えば、Ｌ
ＯＣＯＳ法等により素子分離領域が形成され、活性領域
が確保されている。そして、半導体基板上の、少なくと
も後工程でチャネル領域を形成する領域上、好ましくは
チャネル領域上に形成されるゲート電極のゲート長より
も５００〜１０００Å程度広い領域上に保護膜と第１の
絶縁膜を形成する。この場合の第１の絶縁膜は、等方性
エッチングにおいて保護膜との選択比が高いものであっ
て、保護膜としてはＳｉＯ2 膜、第１の絶縁膜としては
ＳｉＮ膜が好ましい。ＳｉＯ 2 膜又はＳｉＮ膜は、公知
の方法、例えば、ＣＶＤ法等によって堆積し、フォトリ
ソグラフィ工程によるパターニングにより所望の形状に
形成することができる。
に限定されるものではないが、シリコン基板が好まし
い。そして、この半導体基板は公知の方法、例えば、Ｌ
ＯＣＯＳ法等により素子分離領域が形成され、活性領域
が確保されている。そして、半導体基板上の、少なくと
も後工程でチャネル領域を形成する領域上、好ましくは
チャネル領域上に形成されるゲート電極のゲート長より
も５００〜１０００Å程度広い領域上に保護膜と第１の
絶縁膜を形成する。この場合の第１の絶縁膜は、等方性
エッチングにおいて保護膜との選択比が高いものであっ
て、保護膜としてはＳｉＯ2 膜、第１の絶縁膜としては
ＳｉＮ膜が好ましい。ＳｉＯ 2 膜又はＳｉＮ膜は、公知
の方法、例えば、ＣＶＤ法等によって堆積し、フォトリ
ソグラフィ工程によるパターニングにより所望の形状に
形成することができる。
【００１１】また、これら保護膜及び第１の絶縁膜が形
成された半導体基板上に堆積するシリコンは、公知の方
法、例えば、ＣＶＤ法又はスパッタリング法等の方法
で、段差被覆性が極めて少ない条件、例えば、６００〜
８００℃、常圧でのＣＶＤ法によって堆積することが好
ましい。また、その場合の膜厚は、前工程で形成した第
１の絶縁膜の膜厚よりも薄く、例えば、１５００〜２０
００Å程度が好ましい。そして、第１の絶縁膜の段差側
壁部分のシリコンを、等方性エッチングにより除去し
て、段差側壁部分の第１の絶縁膜を露出させる。
成された半導体基板上に堆積するシリコンは、公知の方
法、例えば、ＣＶＤ法又はスパッタリング法等の方法
で、段差被覆性が極めて少ない条件、例えば、６００〜
８００℃、常圧でのＣＶＤ法によって堆積することが好
ましい。また、その場合の膜厚は、前工程で形成した第
１の絶縁膜の膜厚よりも薄く、例えば、１５００〜２０
００Å程度が好ましい。そして、第１の絶縁膜の段差側
壁部分のシリコンを、等方性エッチングにより除去し
て、段差側壁部分の第１の絶縁膜を露出させる。
【００１２】さらに、シリコン表面を、公知の方法、例
えば熱酸化することによって、シリコン上に第２の絶縁
膜としてＳｉＯ2 膜を形成する。この場合のＳｉＯ2 膜
の膜厚は２００〜１０００Å程度が好ましい。その後、
通常の方法、例えば、第２の絶縁膜であるＳｉＯ2 膜を
介して、シリコンに不純物イオン、例えばＰ又はＡｓ、
あるいはボロン等を１×１０15〜１×１０16ｉｏｎｓ／
ｃｍ2 程度、４０〜８０ｋｅＶ程度でイオン注入し、８
００〜９５０℃程度、３０〜６０分間程度熱処理して、
ソース／ドレイン領域を形成する。
えば熱酸化することによって、シリコン上に第２の絶縁
膜としてＳｉＯ2 膜を形成する。この場合のＳｉＯ2 膜
の膜厚は２００〜１０００Å程度が好ましい。その後、
通常の方法、例えば、第２の絶縁膜であるＳｉＯ2 膜を
介して、シリコンに不純物イオン、例えばＰ又はＡｓ、
あるいはボロン等を１×１０15〜１×１０16ｉｏｎｓ／
ｃｍ2 程度、４０〜８０ｋｅＶ程度でイオン注入し、８
００〜９５０℃程度、３０〜６０分間程度熱処理して、
ソース／ドレイン領域を形成する。
【００１３】次いで、少なくともチャネル領域が形成さ
れる領域に積層された保護膜、保護膜上の第１の絶縁
膜、シリコン及び第２の絶縁膜を完全にエッチング除去
して前記シリコン及び第２の絶縁膜に開口部を形成す
る。この場合、公知の方法、例えば等方性エッチングに
より、第１の絶縁膜をエッチング除去することにより、
同時に第１の絶縁膜上のシリコン及び第２の絶縁膜を除
去することができる。つまり、半導体基板上に形成した
保護膜がＳｉＯ2 膜で形成されている場合には、第１の
絶縁膜は保護膜及び第２の絶縁膜の両方に対して選択比
が高いので、効率的に第１の絶縁膜がエッチングされ、
保護膜及びチャネル領域が形成される領域以外の半導体
基板上の第２の絶縁膜が残留し、開口部を形成すること
ができる。
れる領域に積層された保護膜、保護膜上の第１の絶縁
膜、シリコン及び第２の絶縁膜を完全にエッチング除去
して前記シリコン及び第２の絶縁膜に開口部を形成す
る。この場合、公知の方法、例えば等方性エッチングに
より、第１の絶縁膜をエッチング除去することにより、
同時に第１の絶縁膜上のシリコン及び第２の絶縁膜を除
去することができる。つまり、半導体基板上に形成した
保護膜がＳｉＯ2 膜で形成されている場合には、第１の
絶縁膜は保護膜及び第２の絶縁膜の両方に対して選択比
が高いので、効率的に第１の絶縁膜がエッチングされ、
保護膜及びチャネル領域が形成される領域以外の半導体
基板上の第２の絶縁膜が残留し、開口部を形成すること
ができる。
【００１４】その後、残留した保護膜を介して、チャネ
ルドーピングを行うことによってチャネル領域の閾値電
圧を制御することもできる。そして、開口部を含む半導
体基板上に第３の絶縁膜をＣＶＤ法等により堆積し、例
えば、異方性エッチングにより開口部側壁にスペーサを
形成する。この場合の第３の絶縁膜としては、特に限定
されるものではないが、ＳｉＯ2 膜又はＳｉＮ膜が好ま
しい。また、その膜厚は５００〜１０００Å程度が好ま
しい。そして、開口部底部の半導体基板表面に形成され
た保護膜をエッチング除去した後、再び膜厚３０〜２０
０Å程度のゲート絶縁膜を形成し、さらにその上に、例
えばポリシリコンを、公知の方法、例えば、ＣＶＤ法等
により、膜厚１０００〜３０００Å程度堆積し、フォト
リソグラフィ工程等によって、所望の形状にパターニン
グしてゲート電極を形成する。
ルドーピングを行うことによってチャネル領域の閾値電
圧を制御することもできる。そして、開口部を含む半導
体基板上に第３の絶縁膜をＣＶＤ法等により堆積し、例
えば、異方性エッチングにより開口部側壁にスペーサを
形成する。この場合の第３の絶縁膜としては、特に限定
されるものではないが、ＳｉＯ2 膜又はＳｉＮ膜が好ま
しい。また、その膜厚は５００〜１０００Å程度が好ま
しい。そして、開口部底部の半導体基板表面に形成され
た保護膜をエッチング除去した後、再び膜厚３０〜２０
０Å程度のゲート絶縁膜を形成し、さらにその上に、例
えばポリシリコンを、公知の方法、例えば、ＣＶＤ法等
により、膜厚１０００〜３０００Å程度堆積し、フォト
リソグラフィ工程等によって、所望の形状にパターニン
グしてゲート電極を形成する。
【００１５】このような方法で半導体装置を形成した場
合、初めに半導体基板上に形成する保護膜及び第１の絶
縁膜の積層構造の幅をＬ（図１（ａ）中）とし、シリコ
ン及び第２の絶縁膜に形成した開口部上に堆積した第３
の絶縁膜の膜厚をＬｓｗ（図２（ｆ）中）とした場合、
最終的に形成される半導体装置のゲート長Ｌｇ（図２
（ｈ）中）は、Ｌｇ＝Ｌ−２Ｌｓｗで表されることとな
るので、所望のゲート長を任意に選択して形成すること
ができる。
合、初めに半導体基板上に形成する保護膜及び第１の絶
縁膜の積層構造の幅をＬ（図１（ａ）中）とし、シリコ
ン及び第２の絶縁膜に形成した開口部上に堆積した第３
の絶縁膜の膜厚をＬｓｗ（図２（ｆ）中）とした場合、
最終的に形成される半導体装置のゲート長Ｌｇ（図２
（ｈ）中）は、Ｌｇ＝Ｌ−２Ｌｓｗで表されることとな
るので、所望のゲート長を任意に選択して形成すること
ができる。
【００１６】なお、本発明はｎチャネル絶縁ゲート型電
界効果トランジスタに限らず、ｐチャネル絶縁ゲート型
電界効果トランジスタにも適用可能である。
界効果トランジスタに限らず、ｐチャネル絶縁ゲート型
電界効果トランジスタにも適用可能である。
【００１７】
【作用】上記した方法によれば、半導体基板表面の異方
性エッチングによるチャネル領域の形成を行わないの
で、異方性エッチングにより半導体基板のチャネル領域
に発生する損傷が防止されるとともに、半導体基板表面
がチャネル領域となるので、チャネル領域が平坦に形成
される。
性エッチングによるチャネル領域の形成を行わないの
で、異方性エッチングにより半導体基板のチャネル領域
に発生する損傷が防止されるとともに、半導体基板表面
がチャネル領域となるので、チャネル領域が平坦に形成
される。
【００１８】
【実施例】本発明に係る半導体装置を構成するトランジ
スタの製造方法の実施例を図面に基づいて説明する。な
お、これによってこの発明は限定されるものではない。
まず、シリコン基板１上に、保護膜として、例えば、膜
厚２００Å程度のＳｉＯ2 膜２を介して、膜厚４０００
Å程度の第１の絶縁膜であるＳｉＮ膜３を積層し、フォ
トリソグラフィ工程により、例えば、後工程で形成する
チャネル領域に形成されるゲート電極のゲート長Ｌｇよ
りも１０００Å程度長い、矩形のパターンを形成する
（図１（ａ））。
スタの製造方法の実施例を図面に基づいて説明する。な
お、これによってこの発明は限定されるものではない。
まず、シリコン基板１上に、保護膜として、例えば、膜
厚２００Å程度のＳｉＯ2 膜２を介して、膜厚４０００
Å程度の第１の絶縁膜であるＳｉＮ膜３を積層し、フォ
トリソグラフィ工程により、例えば、後工程で形成する
チャネル領域に形成されるゲート電極のゲート長Ｌｇよ
りも１０００Å程度長い、矩形のパターンを形成する
（図１（ａ））。
【００１９】そして、例えば、ＣＶＤ法により、段差被
覆性が極めて少ない条件、例えば、６００〜８００℃、
常圧で、膜厚２０００Å程度のシリコン４を堆積する
（図１（ｂ））。次いで、矩形のパターンに形成された
ＳｉＮ膜３の側壁部に堆積されたシリコン４を等方性エ
ッチングにより除去し、ＳｉＮ膜３の側壁部を露出させ
る（図１（ｃ））。
覆性が極めて少ない条件、例えば、６００〜８００℃、
常圧で、膜厚２０００Å程度のシリコン４を堆積する
（図１（ｂ））。次いで、矩形のパターンに形成された
ＳｉＮ膜３の側壁部に堆積されたシリコン４を等方性エ
ッチングにより除去し、ＳｉＮ膜３の側壁部を露出させ
る（図１（ｃ））。
【００２０】その後、熱酸化によりシリコン４、４ａ表
面にＳｉＯ2 膜５、５ａを１０００Å程度形成し、例え
ば、Ｐ又はＡｓ等の不純物を１×１０15ｉｏｎｓ／ｃｍ
2 程度の濃度でイオン注入し、８５０℃で３０分間程度
熱処理を行い（図１（ｄ））、ソース／ドレイン領域を
形成する。次いで、ＳｉＮ膜３を等方的にエッチングす
ることにより、ＳｉＮ膜３と同時にＳｉＯ2 膜５ａ及び
ＳｉＮ膜４ａを完全に除去する。この際、ＳｉＯ2 膜２
はＳｉＮ膜３に対して選択比が高いので、除去されずに
残留する（図２（ｅ））。そして、シリコン基板１全面
に閾値電圧制御用の不純物、例えば、ボロンをイオン注
入することによりチャネル領域となる部分のみ、不純物
濃度を高く形成する。これにより、不純物濃度の高い領
域が、後工程で形成されるチャネル領域にのみ限定さ
れ、ソース／ドレイン領域の接合付近は低濃度のままと
なるため、接合リークの低減が図られる。
面にＳｉＯ2 膜５、５ａを１０００Å程度形成し、例え
ば、Ｐ又はＡｓ等の不純物を１×１０15ｉｏｎｓ／ｃｍ
2 程度の濃度でイオン注入し、８５０℃で３０分間程度
熱処理を行い（図１（ｄ））、ソース／ドレイン領域を
形成する。次いで、ＳｉＮ膜３を等方的にエッチングす
ることにより、ＳｉＮ膜３と同時にＳｉＯ2 膜５ａ及び
ＳｉＮ膜４ａを完全に除去する。この際、ＳｉＯ2 膜２
はＳｉＮ膜３に対して選択比が高いので、除去されずに
残留する（図２（ｅ））。そして、シリコン基板１全面
に閾値電圧制御用の不純物、例えば、ボロンをイオン注
入することによりチャネル領域となる部分のみ、不純物
濃度を高く形成する。これにより、不純物濃度の高い領
域が、後工程で形成されるチャネル領域にのみ限定さ
れ、ソース／ドレイン領域の接合付近は低濃度のままと
なるため、接合リークの低減が図られる。
【００２１】さらに、シリコン基板１全面にＣＶＤ法に
より５００Å程度のＳｉＯ2 膜７（Ｌｓｗ）を積層し
（図２（ｆ））、異方性エッチングによりシリコン４及
びＳｉＯ2 膜５に形成された開口部６の側壁部にスペー
サ８を形成する（図２（ｇ））。そして、開口部６の底
部であるシリコン基板１上のＳｉＯ2 膜２を除去したの
ち、再び、シリコン基板１上に膜厚１００〜３００Å程
度のＳｉＯ2 膜２ａを形成する。さらに、膜厚２０００
Å程度のポリシリコンを堆積したのち、所望の形状にパ
ターニングしてゲート電極９を形成する（図２
（ｈ））。
より５００Å程度のＳｉＯ2 膜７（Ｌｓｗ）を積層し
（図２（ｆ））、異方性エッチングによりシリコン４及
びＳｉＯ2 膜５に形成された開口部６の側壁部にスペー
サ８を形成する（図２（ｇ））。そして、開口部６の底
部であるシリコン基板１上のＳｉＯ2 膜２を除去したの
ち、再び、シリコン基板１上に膜厚１００〜３００Å程
度のＳｉＯ2 膜２ａを形成する。さらに、膜厚２０００
Å程度のポリシリコンを堆積したのち、所望の形状にパ
ターニングしてゲート電極９を形成する（図２
（ｈ））。
【００２２】このように形成した半導体装置において、
ゲート長Ｌｇは最初にパターニングしたＳｉＯ2 膜２及
びＳｉＮ膜３の長さＬ−２Ｌｓｗとなる。また、シリコ
ン基板１上に堆積したシリコン４がソース／ドレイン領
域となり、ソース／ドレイン領域の大部分がチャネル領
域よりも上部に形成されることとなる。従って、チャネ
ル領域からみたソース／ドレイン領域の深さが実効的に
浅く形成されるため、単に、ソース／ドレイン領域を浅
く形成した場合に見られるような拡散抵抗の増大させる
ことがなく、短チャネル効果を改善することができる。
また、チャネル領域を異方性エッチングにより形成しな
いため、平坦で、かつシリコン基板１の損傷が少ないチ
ャネル領域を実現できるため、電界集中や絶縁膜劣化が
抑制され、スケーリングにしたがったゲート酸化膜厚を
選択することが可能となるとともに、高耐圧化を図るこ
とができる。
ゲート長Ｌｇは最初にパターニングしたＳｉＯ2 膜２及
びＳｉＮ膜３の長さＬ−２Ｌｓｗとなる。また、シリコ
ン基板１上に堆積したシリコン４がソース／ドレイン領
域となり、ソース／ドレイン領域の大部分がチャネル領
域よりも上部に形成されることとなる。従って、チャネ
ル領域からみたソース／ドレイン領域の深さが実効的に
浅く形成されるため、単に、ソース／ドレイン領域を浅
く形成した場合に見られるような拡散抵抗の増大させる
ことがなく、短チャネル効果を改善することができる。
また、チャネル領域を異方性エッチングにより形成しな
いため、平坦で、かつシリコン基板１の損傷が少ないチ
ャネル領域を実現できるため、電界集中や絶縁膜劣化が
抑制され、スケーリングにしたがったゲート酸化膜厚を
選択することが可能となるとともに、高耐圧化を図るこ
とができる。
【００２３】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、半導体基板表面の異方性エッチングによるチャネ
ル領域の形成を行わないので、異方性エッチングにより
半導体基板のチャネル領域に発生する損傷を防止するこ
とができるとともに、半導体基板表面がチャネル領域と
なるので、チャネル領域を平坦に形成することができ
る。
れば、半導体基板表面の異方性エッチングによるチャネ
ル領域の形成を行わないので、異方性エッチングにより
半導体基板のチャネル領域に発生する損傷を防止するこ
とができるとともに、半導体基板表面がチャネル領域と
なるので、チャネル領域を平坦に形成することができ
る。
【００２４】従って、チャネル領域での電界集中や絶縁
膜劣化を防止することができるので、スケーリングにし
たがったゲート絶縁膜の薄膜化及び高耐圧化を実現する
ことが可能となり、短チャネル効果を低減した半導体装
置を製造することができる。
膜劣化を防止することができるので、スケーリングにし
たがったゲート絶縁膜の薄膜化及び高耐圧化を実現する
ことが可能となり、短チャネル効果を低減した半導体装
置を製造することができる。
【図１】本発明に係わる半導体装置の製造工程を説明す
るための概略断面図である。
るための概略断面図である。
【図２】本発明に係わる半導体装置の製造工程を説明す
るための概略断面図である。
るための概略断面図である。
【図３】従来の半導体装置の製造工程を説明するための
概略断面図である。
概略断面図である。
１ シリコン基板（半導体基板） ２ ＳｉＯ2 膜（保護膜） ３ ＳｉＮ膜（第１の絶縁膜） ４ シリコン ５、５ａ ＳｉＯ2 膜（第２の絶縁膜）
Claims (1)
- 【請求項１】 (i) 半導体基板上の少なくともチャネル
領域を形成する領域に保護膜及び第１の絶縁膜を順次形
成する工程、 (ii)さらに、前記半導体基板上にシリコンを堆積した
後、前記第１の絶縁膜の段差側壁部分のシリコンを除去
して、前記段差側壁部分の第１の絶縁膜を露出させる工
程、 (iii) 前記半導体基板及び前記第１の絶縁膜上のシリコ
ン上に第２の絶縁膜を形成した後、前記シリコンに不純
物をイオン注入し、熱処理を行ってソース／ドレイン領
域を形成する工程、 (iv)前記第１の絶縁膜、シリコン及び第２の絶縁膜を完
全にエッチング除去して前記シリコン及び第２の絶縁膜
に開口部を形成する工程、 (v) 前記開口部側壁にスペーサを形成した後、開口部内
であって半導体基板上にゲート絶縁膜を形成し、さら
に、該ゲート絶縁膜上にゲート電極を形成する工程を含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4182200A JP2856603B2 (ja) | 1992-07-09 | 1992-07-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4182200A JP2856603B2 (ja) | 1992-07-09 | 1992-07-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629531A true JPH0629531A (ja) | 1994-02-04 |
| JP2856603B2 JP2856603B2 (ja) | 1999-02-10 |
Family
ID=16114108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4182200A Expired - Fee Related JP2856603B2 (ja) | 1992-07-09 | 1992-07-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2856603B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203770A (ja) * | 2003-12-31 | 2005-07-28 | Dongbuanam Semiconductor Inc | 半導体素子のトランジスタ及びその製造方法 |
| JP2008153530A (ja) * | 2006-12-19 | 2008-07-03 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
1992
- 1992-07-09 JP JP4182200A patent/JP2856603B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203770A (ja) * | 2003-12-31 | 2005-07-28 | Dongbuanam Semiconductor Inc | 半導体素子のトランジスタ及びその製造方法 |
| JP2008153530A (ja) * | 2006-12-19 | 2008-07-03 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP4600837B2 (ja) * | 2006-12-19 | 2010-12-22 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2856603B2 (ja) | 1999-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |