JPH08181292A - 半導体記憶装置 - Google Patents
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- JPH08181292A JPH08181292A JP6334950A JP33495094A JPH08181292A JP H08181292 A JPH08181292 A JP H08181292A JP 6334950 A JP6334950 A JP 6334950A JP 33495094 A JP33495094 A JP 33495094A JP H08181292 A JPH08181292 A JP H08181292A
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Abstract
(57)【要約】 （修正有）
【目的】 階層構造の効果を充分に発揮しうる構成のダ
イナミック型ＲＡＭ等を実現し、ダイナミック型ＲＡＭ
等の高速化，高集積化を図る。 【構成】 メモリマットＭＡＴＬ，ＭＡＴＲを、格子状
配置したダイナミック型メモリセルを含むメモリアレイ
と、単位サブワード線駆動回路を含むサブワード線駆動
部ＷＤＲ０４〜ＷＤＲ７５と、単位増幅回路及び列選択
スイッチを含むセンスアンプＳＭＲ３０〜４７と、指定
されるサブビット線が列選択スイッチを介して選択的に
接続されるサブコモンＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊と
を備える所定数のサブメモリマットＳＭＲ００〜ＳＭＲ
７７に分割、ユニット化し、これらサブメモリマットを
格子状配置し、その上層に配置されるメインワード線Ｍ
Ｗ３０＊及び列選択信号線ＹＳ４０等と、指定されたサ
ブコモンＩＯ線が選択的に接続されるメインコモンＩＯ
線ＭＩＯ４０＊〜ＭＩＯ４３＊等とを形成する。
イナミック型ＲＡＭ等を実現し、ダイナミック型ＲＡＭ
等の高速化，高集積化を図る。 【構成】 メモリマットＭＡＴＬ，ＭＡＴＲを、格子状
配置したダイナミック型メモリセルを含むメモリアレイ
と、単位サブワード線駆動回路を含むサブワード線駆動
部ＷＤＲ０４〜ＷＤＲ７５と、単位増幅回路及び列選択
スイッチを含むセンスアンプＳＭＲ３０〜４７と、指定
されるサブビット線が列選択スイッチを介して選択的に
接続されるサブコモンＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊と
を備える所定数のサブメモリマットＳＭＲ００〜ＳＭＲ
７７に分割、ユニット化し、これらサブメモリマットを
格子状配置し、その上層に配置されるメインワード線Ｍ
Ｗ３０＊及び列選択信号線ＹＳ４０等と、指定されたサ
ブコモンＩＯ線が選択的に接続されるメインコモンＩＯ
線ＭＩＯ４０＊〜ＭＩＯ４３＊等とを形成する。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、大容量のダイナミック型ＲＡＭ（ランダム
アクセスメモリ）ならびにそのさらなる高速化，高集積
化，大規模化及び低コスト化に利用して特に有効な技術
に関するものである。
し、例えば、大容量のダイナミック型ＲＡＭ（ランダム
アクセスメモリ）ならびにそのさらなる高速化，高集積
化，大規模化及び低コスト化に利用して特に有効な技術
に関するものである。
【０００２】
【従来の技術】互いに直交して配置される複数のワード
線及びビット線ならびにこれらのワード線及びビット線
の交点に格子状に配置された多数のダイナミック型メモ
リセルを含むメモリアレイをその基本構成要素とするダ
イナミック型ＲＡＭ等の半導体記憶装置がある。近年、
ダイナミック型ＲＡＭ等の高集積化・大規模化は目覚ま
しく、これをさらに推進するための種々の技術が開示さ
れつつある。
線及びビット線ならびにこれらのワード線及びビット線
の交点に格子状に配置された多数のダイナミック型メモ
リセルを含むメモリアレイをその基本構成要素とするダ
イナミック型ＲＡＭ等の半導体記憶装置がある。近年、
ダイナミック型ＲＡＭ等の高集積化・大規模化は目覚ま
しく、これをさらに推進するための種々の技術が開示さ
れつつある。
【０００３】すなわち、例えば、１９９３年２月２４日
付『アイ・エス・エス・シー・シー（ＩＳＳＣＣ：Ｉｎ
ｔｅｒｎａｔｉｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉ
ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）’９３ ダイジ
ェスト オブ テクニカルペーパーズ（Ｄｉｇｅｓｔ
Ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）セッション
（Ｓｅｓｓｉｏｎ）３』の第５０頁〜第５１頁には、メ
インワード線をサブワード線と平行にしかもその整数倍
のピッチで配置することで、メインワード線となる金属
配線層の配線ピッチを緩和し、ダイナミック型ＲＡＭ等
の高集積化を推進しうるいわゆる階層ワード線構造が提
案されている。また、例えば、特公平４−５９７１２号
公報には、指定されたビット線を比較的短いサブコモン
ＩＯ線を介してメインコモンＩＯ線に接続することで、
センスアンプの負荷を軽減し、ダイナミック型ＲＡＭ等
の読み出し動作を高速化しうるいわゆる階層ＩＯ構造が
提案されている。さらに、１９９３年１２月２８日付の
米国特許第５，２７４，５９５には、サブコモンＩＯ線
とメインコモンＩＯ線との間を加算駆動される複数のダ
イレクトセンス型サブアンプを介して接続するととも
に、これらのサブアンプをワード線シャント部及びセン
スアンプの配置領域の交差領域に配置することで、複数
のサブアンプが設けられることによるレイアウト面積の
増大を抑制しつつダイナミック型ＲＡＭ等の高速化を図
る方法が提案されている。
付『アイ・エス・エス・シー・シー（ＩＳＳＣＣ：Ｉｎ
ｔｅｒｎａｔｉｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉ
ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）’９３ ダイジ
ェスト オブ テクニカルペーパーズ（Ｄｉｇｅｓｔ
Ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）セッション
（Ｓｅｓｓｉｏｎ）３』の第５０頁〜第５１頁には、メ
インワード線をサブワード線と平行にしかもその整数倍
のピッチで配置することで、メインワード線となる金属
配線層の配線ピッチを緩和し、ダイナミック型ＲＡＭ等
の高集積化を推進しうるいわゆる階層ワード線構造が提
案されている。また、例えば、特公平４−５９７１２号
公報には、指定されたビット線を比較的短いサブコモン
ＩＯ線を介してメインコモンＩＯ線に接続することで、
センスアンプの負荷を軽減し、ダイナミック型ＲＡＭ等
の読み出し動作を高速化しうるいわゆる階層ＩＯ構造が
提案されている。さらに、１９９３年１２月２８日付の
米国特許第５，２７４，５９５には、サブコモンＩＯ線
とメインコモンＩＯ線との間を加算駆動される複数のダ
イレクトセンス型サブアンプを介して接続するととも
に、これらのサブアンプをワード線シャント部及びセン
スアンプの配置領域の交差領域に配置することで、複数
のサブアンプが設けられることによるレイアウト面積の
増大を抑制しつつダイナミック型ＲＡＭ等の高速化を図
る方法が提案されている。
【０００４】
【発明が解決しようとする課題】ところが、上記階層ワ
ード線構造を採る第１の従来例では、メインワード線を
介して伝達される行選択信号とサブワード線に直交して
配置されたワード線駆動電流供給信号線を介して伝達さ
れるワード線駆動電流供給信号とに従って対応するサブ
ワード線を選択的に選択状態とするためのワード線駆動
回路がいわゆるセルフ・ブート型とされることで、メイ
ンワード線を有効レベルとしてからワード線駆動電流供
給信号を有効レベルとするまでに所定の時間が必要とな
り、これによってダイナミック型ＲＡＭ等の読み出しモ
ードにおけるアクセスタイムの高速化が制約を受けると
ともに、コモンＩＯ線が階層構造とされないことでセン
スアンプの負荷が大きくなり、やはりアクセスタイムの
高速化が妨げられる結果となる。また、上記階層ＩＯ構
造を採る第２の従来例では、ワード線が階層構造とされ
ないことでワード線となる金属配線層の配置ピッチが苦
しくなり、これによってダイナミック型ＲＡＭ等の高集
積化が制約を受ける。さらに、上記サブコモンＩＯ線と
メインコモンＩＯ線との間を加算駆動される複数のダイ
レクトセンス型サブアンプを介して接続する第３の実施
例では、ワードシャント方式によるワード線分割は行わ
れるものの階層ワード線構造が採られないためにダイナ
ミック型ＲＡＭ等の高集積化が制約を受けるとともに、
サブコモンＩＯ線とメインコモンＩＯ線が同一長で配置
され、実質的な階層ＩＯ構造とはならない。
ード線構造を採る第１の従来例では、メインワード線を
介して伝達される行選択信号とサブワード線に直交して
配置されたワード線駆動電流供給信号線を介して伝達さ
れるワード線駆動電流供給信号とに従って対応するサブ
ワード線を選択的に選択状態とするためのワード線駆動
回路がいわゆるセルフ・ブート型とされることで、メイ
ンワード線を有効レベルとしてからワード線駆動電流供
給信号を有効レベルとするまでに所定の時間が必要とな
り、これによってダイナミック型ＲＡＭ等の読み出しモ
ードにおけるアクセスタイムの高速化が制約を受けると
ともに、コモンＩＯ線が階層構造とされないことでセン
スアンプの負荷が大きくなり、やはりアクセスタイムの
高速化が妨げられる結果となる。また、上記階層ＩＯ構
造を採る第２の従来例では、ワード線が階層構造とされ
ないことでワード線となる金属配線層の配置ピッチが苦
しくなり、これによってダイナミック型ＲＡＭ等の高集
積化が制約を受ける。さらに、上記サブコモンＩＯ線と
メインコモンＩＯ線との間を加算駆動される複数のダイ
レクトセンス型サブアンプを介して接続する第３の実施
例では、ワードシャント方式によるワード線分割は行わ
れるものの階層ワード線構造が採られないためにダイナ
ミック型ＲＡＭ等の高集積化が制約を受けるとともに、
サブコモンＩＯ線とメインコモンＩＯ線が同一長で配置
され、実質的な階層ＩＯ構造とはならない。
【０００５】つまり、従来のダイナミック型ＲＡＭ等で
は、種々の効果を持つ階層構造が部分的かつ散発的に採
用され、ワード線，ビット線及びコモンＩＯ線のすべて
を対象にした包括的採用が見られない訳であって、結果
的に階層構造としての効果を充分に引き出すことができ
ず、総合的にみたダイナミック型ＲＡＭ等の高速化，高
集積化，大規模化及び低コスト化が制約を受けるもので
ある。
は、種々の効果を持つ階層構造が部分的かつ散発的に採
用され、ワード線，ビット線及びコモンＩＯ線のすべて
を対象にした包括的採用が見られない訳であって、結果
的に階層構造としての効果を充分に引き出すことができ
ず、総合的にみたダイナミック型ＲＡＭ等の高速化，高
集積化，大規模化及び低コスト化が制約を受けるもので
ある。
【０００６】この発明の目的は、階層構造の効果を充分
に発揮しうる構成のダイナミック型ＲＡＭ等を実現し、
総合的にみたダイナミック型ＲＡＭ等のさらなる高速
化，高集積化，大規模化ならびに低コスト化を図ること
にある。
に発揮しうる構成のダイナミック型ＲＡＭ等を実現し、
総合的にみたダイナミック型ＲＡＭ等のさらなる高速
化，高集積化，大規模化ならびに低コスト化を図ること
にある。
【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ダイナミック型ＲＡＭ等のメ
モリマットを、互いに直交して配置されるサブワード線
及びサブビット線ならびにこれらのサブワード線及びサ
ブビット線の交点に格子状に配置されるダイナミック型
メモリセルを含むメモリアレイと、サブワード線に対応
して設けられる単位サブワード線駆動回路を含むサブワ
ード線駆動部と、サブビット線に対応して設けられる単
位増幅回路及び列選択スイッチを含むセンスアンプと、
指定されるサブビット線が列選択スイッチを介して選択
的に接続されるサブコモンＩＯ線とをそれぞれ備える複
数のサブメモリマットに分割し、ユニット化するととも
に、これらのサブメモリマットを格子状に配置し、その
上層に互いに直交しかつそれぞれサブワード線及びビッ
ト線の整数倍のピッチで配置されるメインワード線及び
列選択信号線と、指定されたサブコモンＩＯ線が選択的
に接続されるメインコモンＩＯ線とを形成する。また、
サブワード線駆動部の各単位サブワード線駆動回路を、
サブワード線駆動信号線と対応するサブワード線との間
に設けられそのゲートが対応するメインワード線の反転
信号線に結合されるＰチャンネル型の第１のＭＯＳＦＥ
Ｔと、サブワード線と接地電位との間に設けられそのゲ
ートが対応するメインワード線の反転信号線に結合され
るＮチャンネル型の第２のＭＯＳＦＥＴと、第１のＭＯ
ＳＦＥＴと並列形態に設けられそのゲートが対応するメ
インワード線の非反転信号線に結合されるＮチャンネル
型の第３のＭＯＳＦＥＴとを含むいわゆるＣＭＯＳスタ
ティック型駆動回路とするとともに、指定されたサブコ
モンＩＯ線をメインコモンＩＯ線に選択的に接続するた
めのサブメインアンプを、そのゲートが対応するサブコ
モンＩＯ線の非反転及び反転信号線にそれぞれ結合され
そのドレインが対応するメインコモンＩＯ線の反転及び
非反転信号線にそれぞれ結合される読み出し用差動ＭＯ
ＳＦＥＴと、サブコモンＩＯ線及びメインコモンＩＯ線
の非反転信号線間及び反転信号線間にそれぞれ設けられ
る書き込み用スイッチＭＯＳＦＥＴとを含むいわゆる擬
似ダイレクトセンス型サブアンプとし、これをサブワー
ド線駆動部及びセンスアンプの配置領域の交差領域に配
置する。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ダイナミック型ＲＡＭ等のメ
モリマットを、互いに直交して配置されるサブワード線
及びサブビット線ならびにこれらのサブワード線及びサ
ブビット線の交点に格子状に配置されるダイナミック型
メモリセルを含むメモリアレイと、サブワード線に対応
して設けられる単位サブワード線駆動回路を含むサブワ
ード線駆動部と、サブビット線に対応して設けられる単
位増幅回路及び列選択スイッチを含むセンスアンプと、
指定されるサブビット線が列選択スイッチを介して選択
的に接続されるサブコモンＩＯ線とをそれぞれ備える複
数のサブメモリマットに分割し、ユニット化するととも
に、これらのサブメモリマットを格子状に配置し、その
上層に互いに直交しかつそれぞれサブワード線及びビッ
ト線の整数倍のピッチで配置されるメインワード線及び
列選択信号線と、指定されたサブコモンＩＯ線が選択的
に接続されるメインコモンＩＯ線とを形成する。また、
サブワード線駆動部の各単位サブワード線駆動回路を、
サブワード線駆動信号線と対応するサブワード線との間
に設けられそのゲートが対応するメインワード線の反転
信号線に結合されるＰチャンネル型の第１のＭＯＳＦＥ
Ｔと、サブワード線と接地電位との間に設けられそのゲ
ートが対応するメインワード線の反転信号線に結合され
るＮチャンネル型の第２のＭＯＳＦＥＴと、第１のＭＯ
ＳＦＥＴと並列形態に設けられそのゲートが対応するメ
インワード線の非反転信号線に結合されるＮチャンネル
型の第３のＭＯＳＦＥＴとを含むいわゆるＣＭＯＳスタ
ティック型駆動回路とするとともに、指定されたサブコ
モンＩＯ線をメインコモンＩＯ線に選択的に接続するた
めのサブメインアンプを、そのゲートが対応するサブコ
モンＩＯ線の非反転及び反転信号線にそれぞれ結合され
そのドレインが対応するメインコモンＩＯ線の反転及び
非反転信号線にそれぞれ結合される読み出し用差動ＭＯ
ＳＦＥＴと、サブコモンＩＯ線及びメインコモンＩＯ線
の非反転信号線間及び反転信号線間にそれぞれ設けられ
る書き込み用スイッチＭＯＳＦＥＴとを含むいわゆる擬
似ダイレクトセンス型サブアンプとし、これをサブワー
ド線駆動部及びセンスアンプの配置領域の交差領域に配
置する。
【０００９】
【作用】上記した手段によれば、単位サブワード線駆動
回路へのＣＭＯＳスタティック型駆動回路の採用によ
り、メインワード線を介して伝達される行選択信号とサ
ブワード線駆動信号線を介して伝達されるサブワード線
駆動信号を同時に有効レベルとし、サブワード線の選択
動作を高速化できるとともに、サブメインアンプへの擬
似ダイレクトセンス型サブアンプの採用とその交差領域
への配置により、メモリアレイのレイアウト面積の増大
を招くことなく、ダイナミック型ＲＡＭ等の読み出し動
作を高速化できる。さらに、階層構造をワード線，ビッ
ト線及びコモンＩＯ線のすべてに包括的に採用して、階
層構造の効果を充分に発揮しうる構成のダイナミック型
ＲＡＭ等を実現し、総合的にみたダイナミック型ＲＡＭ
等の高速化，高集積化，大規模化ならびに低コスト化を
図ることができる。
回路へのＣＭＯＳスタティック型駆動回路の採用によ
り、メインワード線を介して伝達される行選択信号とサ
ブワード線駆動信号線を介して伝達されるサブワード線
駆動信号を同時に有効レベルとし、サブワード線の選択
動作を高速化できるとともに、サブメインアンプへの擬
似ダイレクトセンス型サブアンプの採用とその交差領域
への配置により、メモリアレイのレイアウト面積の増大
を招くことなく、ダイナミック型ＲＡＭ等の読み出し動
作を高速化できる。さらに、階層構造をワード線，ビッ
ト線及びコモンＩＯ線のすべてに包括的に採用して、階
層構造の効果を充分に発揮しうる構成のダイナミック型
ＲＡＭ等を実現し、総合的にみたダイナミック型ＲＡＭ
等の高速化，高集積化，大規模化ならびに低コスト化を
図ることができる。
【００１０】
【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭ（半導体記憶装置）の一実施例のブロック図
が示されている。同図により、まずこの実施例のダイナ
ミック型ＲＡＭの構成及び動作の概要について説明す
る。なお、図１の各ブロックを構成する回路素子は、公
知のＭＯＳＦＥＴ（金属酸化物半導体型電界効果トラン
ジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲー
ト型電界効果トランジスタの総称とする）集積回路の製
造技術により、単結晶シリコンのような１個の半導体基
板上に形成される。以下の図において、端子及び信号線
の名称は、特に明記しない限り、これらの端子又は信号
線を介して伝達される信号又はその配線等の名称として
重複使用される。また、以下の回路図において、そのチ
ャンネル（バックゲート）部に矢印が付されるＭＯＳＦ
ＥＴはＰチャンネル型であって、矢印の付されないＮチ
ャンネルＭＯＳＦＥＴと区別して示される。
ク型ＲＡＭ（半導体記憶装置）の一実施例のブロック図
が示されている。同図により、まずこの実施例のダイナ
ミック型ＲＡＭの構成及び動作の概要について説明す
る。なお、図１の各ブロックを構成する回路素子は、公
知のＭＯＳＦＥＴ（金属酸化物半導体型電界効果トラン
ジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲー
ト型電界効果トランジスタの総称とする）集積回路の製
造技術により、単結晶シリコンのような１個の半導体基
板上に形成される。以下の図において、端子及び信号線
の名称は、特に明記しない限り、これらの端子又は信号
線を介して伝達される信号又はその配線等の名称として
重複使用される。また、以下の回路図において、そのチ
ャンネル（バックゲート）部に矢印が付されるＭＯＳＦ
ＥＴはＰチャンネル型であって、矢印の付されないＮチ
ャンネルＭＯＳＦＥＴと区別して示される。
【００１１】図１において、この実施例のダイナミック
型ＲＡＭは、４個のメモリブロックＭＢ０〜ＭＢ３をそ
の基本構成要素とし、これらのメモリブロックは、図の
メモリブロックＭＢ１に代表して示されるように、Ｘア
ドレスデコーダＸＤを挟む一対のメモリマットＭＡＴＬ
及びＭＡＴＲと、これらのメモリマットに対応して設け
られるメインアンプＭＡＬ及びＭＡＲならびにＹアドレ
スデコーダＹＤＬ及びＹＤＲとをそれぞれ含む。このう
ち、ＸアドレスデコーダＸＤには、Ｘアドレスバッファ
ＸＢからｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが
供給され、ＹアドレスデコーダＹＤＬ及びＹＤＲには、
ＹアドレスバッファＹＢからｉ＋１ビットの内部アドレ
ス信号Ｙ０〜Ｙｉが共通に供給される。また、Ｘアドレ
スバッファＸＢ及びＹアドレスバッファＹＢには、アド
レス入力端子Ａ０〜Ａｉを介してＸアドレス信号ＡＸ０
〜ＡＸｉならびにＹアドレス信号ＡＹ０〜ＡＹｉが時分
割的に供給される。さらに、メインアンプＭＡＬ及びＭ
ＡＲは、８ビットの内部データバスＩＯＢ０〜ＩＯＢ７
を介してデータ入出力回路ＩＯの対応する単位回路の一
方の入出力端子に結合され、これらの単位回路の他方の
入出力端子は、対応するデータ入出力端子ＩＯ０〜ＩＯ
７に結合される。
型ＲＡＭは、４個のメモリブロックＭＢ０〜ＭＢ３をそ
の基本構成要素とし、これらのメモリブロックは、図の
メモリブロックＭＢ１に代表して示されるように、Ｘア
ドレスデコーダＸＤを挟む一対のメモリマットＭＡＴＬ
及びＭＡＴＲと、これらのメモリマットに対応して設け
られるメインアンプＭＡＬ及びＭＡＲならびにＹアドレ
スデコーダＹＤＬ及びＹＤＲとをそれぞれ含む。このう
ち、ＸアドレスデコーダＸＤには、Ｘアドレスバッファ
ＸＢからｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘｉが
供給され、ＹアドレスデコーダＹＤＬ及びＹＤＲには、
ＹアドレスバッファＹＢからｉ＋１ビットの内部アドレ
ス信号Ｙ０〜Ｙｉが共通に供給される。また、Ｘアドレ
スバッファＸＢ及びＹアドレスバッファＹＢには、アド
レス入力端子Ａ０〜Ａｉを介してＸアドレス信号ＡＸ０
〜ＡＸｉならびにＹアドレス信号ＡＹ０〜ＡＹｉが時分
割的に供給される。さらに、メインアンプＭＡＬ及びＭ
ＡＲは、８ビットの内部データバスＩＯＢ０〜ＩＯＢ７
を介してデータ入出力回路ＩＯの対応する単位回路の一
方の入出力端子に結合され、これらの単位回路の他方の
入出力端子は、対応するデータ入出力端子ＩＯ０〜ＩＯ
７に結合される。
【００１２】ここで、メモリブロックＭＢ０〜ＭＢ３を
構成するメモリマットＭＡＴＬ及びＭＡＴＲは、後述す
るように、格子状に配置された６４個のサブメモリマッ
トをそれぞれ含み、これらのサブメモリマットのそれぞ
れは、互いに直交して配置される所定数のサブワード線
及びサブビット線ならびにこれらのサブワード線及びサ
ブビット線の交点に格子状に配置された多数のダイナミ
ック型メモリセルを含むメモリアレイと、メモリアレイ
のサブワード線に対応して設けられる単位サブワード線
駆動回路を含むサブワード線駆動部と、サブビット線に
対応して設けられる単位増幅回路及び列選択スイッチを
含むセンスアンプと、指定されるサブビット線が列選択
スイッチを介して選択的に接続されるサブコモンＩＯ線
とを備える。また、格子状に配置された６４個のサブメ
モリマットの上層には、ＸアドレスデコーダＸＤを起点
とするメインワード線と、ＹアドレスデコーダＹＤＬ又
はＹＤＲを起点とするビット線選択信号（列選択信号
線）が互いに直交して配置されるとともに、これらのビ
ット線選択信号と平行してメインアンプＭＡＬ又はＭＡ
Ｒを起点とする所定数のメインコモンＩＯ線が配置され
る。なお、メモリブロックＭＢ０〜ＭＢ３と各メモリブ
ロックを構成するサブメモリマットの具体的構成及び動
作ならびに配置等については、後で詳細に説明する。
構成するメモリマットＭＡＴＬ及びＭＡＴＲは、後述す
るように、格子状に配置された６４個のサブメモリマッ
トをそれぞれ含み、これらのサブメモリマットのそれぞ
れは、互いに直交して配置される所定数のサブワード線
及びサブビット線ならびにこれらのサブワード線及びサ
ブビット線の交点に格子状に配置された多数のダイナミ
ック型メモリセルを含むメモリアレイと、メモリアレイ
のサブワード線に対応して設けられる単位サブワード線
駆動回路を含むサブワード線駆動部と、サブビット線に
対応して設けられる単位増幅回路及び列選択スイッチを
含むセンスアンプと、指定されるサブビット線が列選択
スイッチを介して選択的に接続されるサブコモンＩＯ線
とを備える。また、格子状に配置された６４個のサブメ
モリマットの上層には、ＸアドレスデコーダＸＤを起点
とするメインワード線と、ＹアドレスデコーダＹＤＬ又
はＹＤＲを起点とするビット線選択信号（列選択信号
線）が互いに直交して配置されるとともに、これらのビ
ット線選択信号と平行してメインアンプＭＡＬ又はＭＡ
Ｒを起点とする所定数のメインコモンＩＯ線が配置され
る。なお、メモリブロックＭＢ０〜ＭＢ３と各メモリブ
ロックを構成するサブメモリマットの具体的構成及び動
作ならびに配置等については、後で詳細に説明する。
【００１３】ＸアドレスバッファＸＢ及びＹアドレスバ
ッファＹＢは、アドレス入力端子Ａ０〜Ａｉを介して時
分割的に入力されるＸアドレス信号ＡＸ０〜ＡＸｉ又は
Ｙアドレス信号ＡＹ０〜ＡＹｉを取り込み、保持すると
ともに、これらのＸアドレス信号又はＹアドレス信号を
もとに内部アドレス信号Ｘ０〜Ｘｉ又はＹ０〜Ｙｉを形
成し、メモリブロックＭＢ０〜ＭＢ３のＸアドレスデコ
ーダＸＤあるいはＹアドレスデコーダＹＤＬ及びＹＤＲ
に供給する。なお、最上ビットの内部アドレス信号Ｘｉ
及びＹｉは、メモリブロック選択回路ＢＳにも供給され
る。
ッファＹＢは、アドレス入力端子Ａ０〜Ａｉを介して時
分割的に入力されるＸアドレス信号ＡＸ０〜ＡＸｉ又は
Ｙアドレス信号ＡＹ０〜ＡＹｉを取り込み、保持すると
ともに、これらのＸアドレス信号又はＹアドレス信号を
もとに内部アドレス信号Ｘ０〜Ｘｉ又はＹ０〜Ｙｉを形
成し、メモリブロックＭＢ０〜ＭＢ３のＸアドレスデコ
ーダＸＤあるいはＹアドレスデコーダＹＤＬ及びＹＤＲ
に供給する。なお、最上ビットの内部アドレス信号Ｘｉ
及びＹｉは、メモリブロック選択回路ＢＳにも供給され
る。
【００１４】ＸアドレスデコーダＸＤは、Ｘアドレスバ
ッファＸＢから供給される内部アドレス信号Ｘ０〜Ｘｉ
をデコードして、対応するメインワード線を択一的に有
効レベルとする。また、ＹアドレスデコーダＹＤＬ及び
ＹＤＲは、ＹアドレスバッファＹＢから供給される内部
アドレス信号Ｙ０〜Ｙｉをデコードして、ビット線選択
信号の対応するビットを択一的に有効レベルつまり選択
レベルとする。この実施例において、メインワード線
は、後述するように、非反転及び反転信号線からなる相
補信号線とされる。また、メインワード線は、サブメモ
リマットを構成するサブワード線のＸ倍つまり８倍のピ
ッチで配置され、ビット線選択信号は、サブビット線の
Ｙ倍つまり４倍のピッチで配置される。このため、サブ
メモリマットのサブワード線駆動部は、対応する６４ビ
ットのメインワード線を介して伝達される行選択信号と
後述する８ビットのサブワード線駆動信号線を介して伝
達されるサブワード線駆動信号とに従って対応するサブ
ワード線を選択的に選択状態とするための単位サブワー
ド線駆動回路を含み、ＸアドレスデコーダＸＤに供給さ
れる内部アドレス信号Ｘ０〜Ｘｉの一部は、これらのサ
ブワード線駆動信号を選択的に有効レベルとするために
供される。また、サブメモリマットのセンスアンプは、
対応するビット線選択信号の有効レベルを受けて選択的
にかつ４対ずつ同時にオン状態とされ対応する４組の相
補ビット線とサブコモンＩＯ線との間を選択的に接続状
態とするためのスイッチＭＯＳＦＥＴを含む。
ッファＸＢから供給される内部アドレス信号Ｘ０〜Ｘｉ
をデコードして、対応するメインワード線を択一的に有
効レベルとする。また、ＹアドレスデコーダＹＤＬ及び
ＹＤＲは、ＹアドレスバッファＹＢから供給される内部
アドレス信号Ｙ０〜Ｙｉをデコードして、ビット線選択
信号の対応するビットを択一的に有効レベルつまり選択
レベルとする。この実施例において、メインワード線
は、後述するように、非反転及び反転信号線からなる相
補信号線とされる。また、メインワード線は、サブメモ
リマットを構成するサブワード線のＸ倍つまり８倍のピ
ッチで配置され、ビット線選択信号は、サブビット線の
Ｙ倍つまり４倍のピッチで配置される。このため、サブ
メモリマットのサブワード線駆動部は、対応する６４ビ
ットのメインワード線を介して伝達される行選択信号と
後述する８ビットのサブワード線駆動信号線を介して伝
達されるサブワード線駆動信号とに従って対応するサブ
ワード線を選択的に選択状態とするための単位サブワー
ド線駆動回路を含み、ＸアドレスデコーダＸＤに供給さ
れる内部アドレス信号Ｘ０〜Ｘｉの一部は、これらのサ
ブワード線駆動信号を選択的に有効レベルとするために
供される。また、サブメモリマットのセンスアンプは、
対応するビット線選択信号の有効レベルを受けて選択的
にかつ４対ずつ同時にオン状態とされ対応する４組の相
補ビット線とサブコモンＩＯ線との間を選択的に接続状
態とするためのスイッチＭＯＳＦＥＴを含む。
【００１５】次に、メインアンプＭＡＬ及びＭＡＲは、
ダイナミック型ＲＡＭが書き込みモードとされるとき、
データ入出力端子ＩＯ０〜ＩＯ７からデータ入出力回路
ＩＯならびに内部データバスＩＯＢ０〜ＩＯＢ７を介し
て供給される書き込みデータを、メインコモンＩＯ線，
サブメインアンプ及びサブコモンＩＯ線を介してメモリ
マットＭＡＴＬ又はＭＡＴＲの指定されたサブメモリマ
ットの選択された８個のメモリセルに書き込む。また、
ダイナミック型ＲＡＭが読み出しモードとされるとき、
メモリマットＭＡＴＬ又はＭＡＴＲの指定されたサブメ
モリマットの選択された８個のメモリセルからサブコモ
ンＩＯ線，サブメインアンプ及びメインコモンＩＯ線を
介して出力される読み出し信号を増幅し、内部データバ
スＩＯ０〜ＩＯ７を介してデータ入出力回路ＩＯの対応
する単位回路に伝達する。これらの読み出し信号は、デ
ータ入出力回路ＩＯの各単位回路からデータ入出力端子
ＩＯ０〜ＩＯ７を介してダイナミック型ＲＡＭの外部に
出力される。
ダイナミック型ＲＡＭが書き込みモードとされるとき、
データ入出力端子ＩＯ０〜ＩＯ７からデータ入出力回路
ＩＯならびに内部データバスＩＯＢ０〜ＩＯＢ７を介し
て供給される書き込みデータを、メインコモンＩＯ線，
サブメインアンプ及びサブコモンＩＯ線を介してメモリ
マットＭＡＴＬ又はＭＡＴＲの指定されたサブメモリマ
ットの選択された８個のメモリセルに書き込む。また、
ダイナミック型ＲＡＭが読み出しモードとされるとき、
メモリマットＭＡＴＬ又はＭＡＴＲの指定されたサブメ
モリマットの選択された８個のメモリセルからサブコモ
ンＩＯ線，サブメインアンプ及びメインコモンＩＯ線を
介して出力される読み出し信号を増幅し、内部データバ
スＩＯ０〜ＩＯ７を介してデータ入出力回路ＩＯの対応
する単位回路に伝達する。これらの読み出し信号は、デ
ータ入出力回路ＩＯの各単位回路からデータ入出力端子
ＩＯ０〜ＩＯ７を介してダイナミック型ＲＡＭの外部に
出力される。
【００１６】メモリブロック選択回路ＢＳは、Ｘアドレ
スバッファＸＢ及びＹアドレスバッファＹＢから供給さ
れる最上位ビットの内部アドレス信号Ｘｉ及びＹｉをデ
コードして、図示されないメモリブロック選択信号ＢＳ
０〜ＢＳ３を選択的に有効レベルとする。これらのメモ
リブロック選択信号は、対応するメモリブロックＭＢ０
〜ＭＢ３に供給され、これを選択的に活性化させるため
に供される。
スバッファＸＢ及びＹアドレスバッファＹＢから供給さ
れる最上位ビットの内部アドレス信号Ｘｉ及びＹｉをデ
コードして、図示されないメモリブロック選択信号ＢＳ
０〜ＢＳ３を選択的に有効レベルとする。これらのメモ
リブロック選択信号は、対応するメモリブロックＭＢ０
〜ＭＢ３に供給され、これを選択的に活性化させるため
に供される。
【００１７】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ（ここで、それが有効とされるとき選択的にロ
ウレベルとされる反転信号等については、その名称の末
尾にＢを付して表す。以下同様），カラムアドレススト
ローブ信号ＣＡＳＢ及びライトイネーブル信号ＷＥＢを
もとに各種の内部制御信号を選択的に形成し、ダイナミ
ック型ＲＡＭの各部に供給する。また、内部電圧発生回
路ＶＧは、外部から動作電源として供給される電源電圧
ＶＣＣ及び接地電位ＶＳＳをもとに内部電圧ＶＣＨ，Ｖ
ＣＬ，ＨＶＣ，ＶＢ１及びＶＢ２を形成し、ダイナミッ
ク型ＲＡＭの各部に供給する。特に制限されないが、電
源電圧ＶＣＣは＋３．３Ｖのような正電位とされ、内部
電圧ＶＣＨは＋４Ｖのような比較的大きな絶対値の正電
位とされる。また、内部電圧ＶＣＬは＋２．２Ｖのよう
な比較的小さな絶対値の正電位とされ、内部電圧ＨＶＣ
は内部電圧ＶＣＬ及び接地電位ＶＳＳの中間電位つまり
＋１．１Ｖとされる。さらに、内部電圧ＶＢ１は−１Ｖ
のような比較的小さな絶対値の負電位とされ、内部電圧
ＶＢ２は−２Ｖのような比較的大きな絶対値の負電位と
される。
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ（ここで、それが有効とされるとき選択的にロ
ウレベルとされる反転信号等については、その名称の末
尾にＢを付して表す。以下同様），カラムアドレススト
ローブ信号ＣＡＳＢ及びライトイネーブル信号ＷＥＢを
もとに各種の内部制御信号を選択的に形成し、ダイナミ
ック型ＲＡＭの各部に供給する。また、内部電圧発生回
路ＶＧは、外部から動作電源として供給される電源電圧
ＶＣＣ及び接地電位ＶＳＳをもとに内部電圧ＶＣＨ，Ｖ
ＣＬ，ＨＶＣ，ＶＢ１及びＶＢ２を形成し、ダイナミッ
ク型ＲＡＭの各部に供給する。特に制限されないが、電
源電圧ＶＣＣは＋３．３Ｖのような正電位とされ、内部
電圧ＶＣＨは＋４Ｖのような比較的大きな絶対値の正電
位とされる。また、内部電圧ＶＣＬは＋２．２Ｖのよう
な比較的小さな絶対値の正電位とされ、内部電圧ＨＶＣ
は内部電圧ＶＣＬ及び接地電位ＶＳＳの中間電位つまり
＋１．１Ｖとされる。さらに、内部電圧ＶＢ１は−１Ｖ
のような比較的小さな絶対値の負電位とされ、内部電圧
ＶＢ２は−２Ｖのような比較的大きな絶対値の負電位と
される。
【００１８】図２には、図１のダイナミック型ＲＡＭの
一実施例の基板配置図が示されている。同図により、こ
の実施例のダイナミック型ＲＡＭのチップレイアウトの
概要について説明する。なお、レイアウトに関する以下
の説明では、対応する配置図の位置関係をもってチップ
等の各配置面における上下左右を表す。
一実施例の基板配置図が示されている。同図により、こ
の実施例のダイナミック型ＲＡＭのチップレイアウトの
概要について説明する。なお、レイアウトに関する以下
の説明では、対応する配置図の位置関係をもってチップ
等の各配置面における上下左右を表す。
【００１９】図２において、この実施例のダイナミック
型ＲＡＭは、Ｐ型半導体基板ＰＳＵＢのその基体とす
る。また、この実施例のダイナミック型ＲＡＭは、いわ
ゆるＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）形態を採り、
インナーリードと半導体基板ＰＳＵＢを結合するための
ボンディングパッドは、半導体基板ＰＳＵＢの縦の中央
線に沿って直線状に配置される。したがって、これらの
ボンディングパッドの近辺つまり半導体基板ＰＳＵＢの
中央部には、ＸアドレスバッファＸＢ及びＹアドレスバ
ッファＹＢならびにデータ入出力回路ＩＯ等を含む周辺
回路ＰＣが配置される。さらに、半導体基板ＰＳＵＢの
左上部及び右上部には、メモリブロックＭＢ０及びＭＢ
１がそれぞれ配置され、その左下部及び右下部には、メ
モリブロックＭＢ２及びＭＢ３がそれぞれ配置される。
これらのメモリブロックは、メインコモンＩＯ線と各サ
ブメモリマットを構成するサブビット線とが図の水平方
向に配置されるべく、つまりＹアドレスデコーダＹＤＬ
及びＹＤＲならびにメインアンプＭＡＬ及びＭＡＲが半
導体基板ＰＳＵＢの内側となるべく配置される。この結
果、メインワード線は、サブメモリマットを構成するサ
ブワード線と平行して図の垂直方向に配置され、サブメ
モリマットを構成するサブコモンＩＯ線は、メインコモ
ンＩＯ線と直交して図の垂直方向に配置される形とな
る。これにより、メインアンプＭＡＬ及びＭＡＲを半導
体基板ＰＳＵＢの中央部に配置しつつ、これらのメイン
アンプに結合されるメインコモンＩＯ線をサブコモンＩ
Ｏ線に直交配置し、効果的なチップレイアウトを実現す
ることができる。
型ＲＡＭは、Ｐ型半導体基板ＰＳＵＢのその基体とす
る。また、この実施例のダイナミック型ＲＡＭは、いわ
ゆるＬＯＣ（Ｌｅａｄ Ｏｎ Ｃｈｉｐ）形態を採り、
インナーリードと半導体基板ＰＳＵＢを結合するための
ボンディングパッドは、半導体基板ＰＳＵＢの縦の中央
線に沿って直線状に配置される。したがって、これらの
ボンディングパッドの近辺つまり半導体基板ＰＳＵＢの
中央部には、ＸアドレスバッファＸＢ及びＹアドレスバ
ッファＹＢならびにデータ入出力回路ＩＯ等を含む周辺
回路ＰＣが配置される。さらに、半導体基板ＰＳＵＢの
左上部及び右上部には、メモリブロックＭＢ０及びＭＢ
１がそれぞれ配置され、その左下部及び右下部には、メ
モリブロックＭＢ２及びＭＢ３がそれぞれ配置される。
これらのメモリブロックは、メインコモンＩＯ線と各サ
ブメモリマットを構成するサブビット線とが図の水平方
向に配置されるべく、つまりＹアドレスデコーダＹＤＬ
及びＹＤＲならびにメインアンプＭＡＬ及びＭＡＲが半
導体基板ＰＳＵＢの内側となるべく配置される。この結
果、メインワード線は、サブメモリマットを構成するサ
ブワード線と平行して図の垂直方向に配置され、サブメ
モリマットを構成するサブコモンＩＯ線は、メインコモ
ンＩＯ線と直交して図の垂直方向に配置される形とな
る。これにより、メインアンプＭＡＬ及びＭＡＲを半導
体基板ＰＳＵＢの中央部に配置しつつ、これらのメイン
アンプに結合されるメインコモンＩＯ線をサブコモンＩ
Ｏ線に直交配置し、効果的なチップレイアウトを実現す
ることができる。
【００２０】図３には、図１のダイナミック型ＲＡＭに
含まれるメモリブロックＭＢ０の一実施例のブロック図
が示されている。また、図４には、図３のメモリブロッ
クＭＢ０に含まれるサブメモリマットＳＭＲ３４及びそ
の周辺部の一実施例の部分的なブロック図が示され、図
５には、その一実施例の部分的な接続図が示されてい
る。さらに、図６には、図４のサブメモリマットＳＭＲ
３４に含まれるメモリアレイＡＲＹＲ３４及びその周辺
部の一実施例の部分的な回路図が示されている。これら
の図をもとに、この実施例のダイナミック型ＲＡＭを構
成するメモリブロック及びサブメモリマットのブロック
構成と、サブメモリマットを構成するメモリアレイ及び
その周辺部の具体的構成及び動作ならびにその特徴の一
部について説明する。なお、メモリブロックに関する以
下の説明は、メモリブロックＭＢ０を例に進めるが、そ
の他のメモリブロックＭＢ１〜ＭＢ３については、これ
と同一構成とされるため類推されたい。また、サブメモ
リマットならびにメモリアレイ及び周辺部に関する以下
の説明は、サブメモリマットＳＭＲ３４を例に進める
が、その他のサブメモリマットＳＭＲ００〜ＳＭＲ３３
ならびにＳＭＲ３５〜ＳＭＲ７７については、これと同
一構成とされるため類推されたい。
含まれるメモリブロックＭＢ０の一実施例のブロック図
が示されている。また、図４には、図３のメモリブロッ
クＭＢ０に含まれるサブメモリマットＳＭＲ３４及びそ
の周辺部の一実施例の部分的なブロック図が示され、図
５には、その一実施例の部分的な接続図が示されてい
る。さらに、図６には、図４のサブメモリマットＳＭＲ
３４に含まれるメモリアレイＡＲＹＲ３４及びその周辺
部の一実施例の部分的な回路図が示されている。これら
の図をもとに、この実施例のダイナミック型ＲＡＭを構
成するメモリブロック及びサブメモリマットのブロック
構成と、サブメモリマットを構成するメモリアレイ及び
その周辺部の具体的構成及び動作ならびにその特徴の一
部について説明する。なお、メモリブロックに関する以
下の説明は、メモリブロックＭＢ０を例に進めるが、そ
の他のメモリブロックＭＢ１〜ＭＢ３については、これ
と同一構成とされるため類推されたい。また、サブメモ
リマットならびにメモリアレイ及び周辺部に関する以下
の説明は、サブメモリマットＳＭＲ３４を例に進める
が、その他のサブメモリマットＳＭＲ００〜ＳＭＲ３３
ならびにＳＭＲ３５〜ＳＭＲ７７については、これと同
一構成とされるため類推されたい。
【００２１】図３において、メモリブロックＭＢ０は、
前述のように、ＸアドレスデコーダＸＤを挟む一対のメ
モリマットＭＡＴＬ及びＭＡＴＲを含み、これらのメモ
リマットそれぞれは、８×８の格子状に配置された６４
個のサブメモリマットＳＭＬ００〜ＳＭＬ７７ならびに
ＳＭＲ００〜ＳＭＲ７７を含む。
前述のように、ＸアドレスデコーダＸＤを挟む一対のメ
モリマットＭＡＴＬ及びＭＡＴＲを含み、これらのメモ
リマットそれぞれは、８×８の格子状に配置された６４
個のサブメモリマットＳＭＬ００〜ＳＭＬ７７ならびに
ＳＭＲ００〜ＳＭＲ７７を含む。
【００２２】この実施例において、メモリブロックＭＢ
０のメモリマットＭＡＴＬ及びＭＡＴＲを構成するサブ
メモリマットＳＭＬ００〜ＳＭＬ７７ならびにＳＭＲ０
０〜ＳＭＲ７７は、図３に斜線で例示されるように、列
方向に隣接する２個がそれぞれ対をなし、４組のサブコ
モンＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊（ここで、例えば非
反転サブコモンＩＯ線ＳＩＯ０Ｔと反転サブコモンＩＯ
線ＳＩＯ０Ｂとを合わせてサブコモンＩＯ線ＳＩＯ０＊
のように＊を付して表す。また、それが有効とされると
き選択的にハイレベルとされるいわゆる非反転信号等に
ついては、その名称の末尾にＴを付して表す。以下同
様）をそれぞれ共有する。これにより、対をなす２個の
サブメモリマットＳＭＲ３４及びＳＭＲ３５等内におい
て、ビット線選択信号を単位とする列方向の欠陥救済を
実現することができる。一方、同一行に配置された８対
つまり例えば１６個のサブメモリマットＳＭＲ０４〜Ｓ
ＭＲ７４ならびにＳＭＲ０５〜ＳＭＲ７５は、メインコ
モンＩＯ線ＭＩＯ４０＊〜ＭＩＯ４３＊に代表される４
組のメインコモンＩＯ線とＹＳ４０〜ＹＳ４６３に代表
される６４ビットのビット線選択信号とをそれぞれ共有
し、同一行に配置された８個つまり例えばサブメモリマ
ットＳＭＲ３０〜ＳＭＲ３７は、ＭＷ３０＊〜ＭＷ３６
３に代表される６４組のメインワード線をそれぞれ共有
する。なお、各メモリブロックのメモリマットＭＡＴＬ
及びＭＡＴＲを構成するサブメモリマットＳＭＬ００〜
ＳＭＬ７７ならびにＳＭＲ００〜ＳＭＲ７７は、その行
方向及び列方向の一部を冗長サブメモリマットとするこ
とができ、これによってサブメモリマットを単位とする
欠陥救済を実現することができる。
０のメモリマットＭＡＴＬ及びＭＡＴＲを構成するサブ
メモリマットＳＭＬ００〜ＳＭＬ７７ならびにＳＭＲ０
０〜ＳＭＲ７７は、図３に斜線で例示されるように、列
方向に隣接する２個がそれぞれ対をなし、４組のサブコ
モンＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊（ここで、例えば非
反転サブコモンＩＯ線ＳＩＯ０Ｔと反転サブコモンＩＯ
線ＳＩＯ０Ｂとを合わせてサブコモンＩＯ線ＳＩＯ０＊
のように＊を付して表す。また、それが有効とされると
き選択的にハイレベルとされるいわゆる非反転信号等に
ついては、その名称の末尾にＴを付して表す。以下同
様）をそれぞれ共有する。これにより、対をなす２個の
サブメモリマットＳＭＲ３４及びＳＭＲ３５等内におい
て、ビット線選択信号を単位とする列方向の欠陥救済を
実現することができる。一方、同一行に配置された８対
つまり例えば１６個のサブメモリマットＳＭＲ０４〜Ｓ
ＭＲ７４ならびにＳＭＲ０５〜ＳＭＲ７５は、メインコ
モンＩＯ線ＭＩＯ４０＊〜ＭＩＯ４３＊に代表される４
組のメインコモンＩＯ線とＹＳ４０〜ＹＳ４６３に代表
される６４ビットのビット線選択信号とをそれぞれ共有
し、同一行に配置された８個つまり例えばサブメモリマ
ットＳＭＲ３０〜ＳＭＲ３７は、ＭＷ３０＊〜ＭＷ３６
３に代表される６４組のメインワード線をそれぞれ共有
する。なお、各メモリブロックのメモリマットＭＡＴＬ
及びＭＡＴＲを構成するサブメモリマットＳＭＬ００〜
ＳＭＬ７７ならびにＳＭＲ００〜ＳＭＲ７７は、その行
方向及び列方向の一部を冗長サブメモリマットとするこ
とができ、これによってサブメモリマットを単位とする
欠陥救済を実現することができる。
【００２３】ここで、サブメモリマットＳＭＬ００〜Ｓ
ＭＬ７７ならびにＳＭＲ００〜ＳＭＲ７７は、図４のサ
ブメモリマットＳＭＲ３４に代表して示されるように、
メモリアレイＡＲＹＲ３４とその下方及び右方に設けら
れたサブワード線駆動部ＷＤＲ３４及びセンスアンプＳ
ＡＲ３４とをそれぞれ含む。このうち、メモリアレイＡ
ＲＹＲ３４は、特に制限されないが、図６に例示される
ように、図の垂直方向に平行して配置される実質５１２
本のサブワード線ＳＷ０〜ＳＷ５１１と、水平方向に平
行して配置される実質２５６組のサブビット線ＳＢ０＊
〜ＳＢ２５５＊とを含む。これらのサブワード線及びサ
ブビット線の交点には、情報蓄積キャパシタ及びアドレ
ス選択ＭＯＳＦＥＴからなる実質１３１，０７２個のダ
イナミック型メモリセルが格子状に配置される。これに
より、サブメモリマットＳＭＬ００〜ＳＭＬ７７ならび
にＳＭＲ００〜ＳＭＲ７７のそれぞれは、いわゆる１２
８キロビットの記憶容量を有するものとされる。また、
メモリブロックＭＢ０〜ＭＢ３のそれぞれは、１２８キ
ロ×６４×２つまりいわゆる１６メガビットの記憶容量
を有するものとされ、ダイナミック型ＲＡＭは、１６メ
ガ×４つまりいわゆる６４メガビットの記憶容量を有す
るものとされる。
ＭＬ７７ならびにＳＭＲ００〜ＳＭＲ７７は、図４のサ
ブメモリマットＳＭＲ３４に代表して示されるように、
メモリアレイＡＲＹＲ３４とその下方及び右方に設けら
れたサブワード線駆動部ＷＤＲ３４及びセンスアンプＳ
ＡＲ３４とをそれぞれ含む。このうち、メモリアレイＡ
ＲＹＲ３４は、特に制限されないが、図６に例示される
ように、図の垂直方向に平行して配置される実質５１２
本のサブワード線ＳＷ０〜ＳＷ５１１と、水平方向に平
行して配置される実質２５６組のサブビット線ＳＢ０＊
〜ＳＢ２５５＊とを含む。これらのサブワード線及びサ
ブビット線の交点には、情報蓄積キャパシタ及びアドレ
ス選択ＭＯＳＦＥＴからなる実質１３１，０７２個のダ
イナミック型メモリセルが格子状に配置される。これに
より、サブメモリマットＳＭＬ００〜ＳＭＬ７７ならび
にＳＭＲ００〜ＳＭＲ７７のそれぞれは、いわゆる１２
８キロビットの記憶容量を有するものとされる。また、
メモリブロックＭＢ０〜ＭＢ３のそれぞれは、１２８キ
ロ×６４×２つまりいわゆる１６メガビットの記憶容量
を有するものとされ、ダイナミック型ＲＡＭは、１６メ
ガ×４つまりいわゆる６４メガビットの記憶容量を有す
るものとされる。
【００２４】次に、サブワード線駆動部ＷＤＲ３４は、
図６に例示されるように、メモリアレイＡＲＹＲ３４の
偶数番号のサブワード線ＳＷ０，ＳＷ２ないしＳＷ５１
０に対応して設けられる２５６個の単位サブワード線駆
動回路ＵＳＷＤ０，ＵＳＷＤ２ないしＵＳＷＤ５１０を
含む。これらの単位サブワード線駆動回路の出力端子
は、その上方において、メモリアレイＡＲＹＲ３４の対
応する偶数番号のサブワード線ＳＷ０，ＳＷ２ないしＳ
Ｗ５１０に結合され、その下方において、隣接するサブ
メモリマットＳＭＲ３３の対応する偶数番号のサブワー
ド線ＳＷ０，ＳＷ２ないしＳＷ５１０に結合される。サ
ブワード線駆動部ＷＤＲ３４を構成する単位サブワード
線駆動回路ＵＳＷＤ０，ＵＳＷＤ２ないしＵＳＷＤ５１
０の上方の入力端子は、順次４個ずつ共通結合された
後、対応するメインワード線ＭＷ３０＊〜ＭＷ３６３＊
に順次共通結合される。また、その下方の入力端子は、
順次４個おきに共通結合された後、対応するサブワード
線駆動信号線ＤＸ４０，ＤＸ４２，ＤＸ４４及びＤＸ４
６に順次共通結合される。
図６に例示されるように、メモリアレイＡＲＹＲ３４の
偶数番号のサブワード線ＳＷ０，ＳＷ２ないしＳＷ５１
０に対応して設けられる２５６個の単位サブワード線駆
動回路ＵＳＷＤ０，ＵＳＷＤ２ないしＵＳＷＤ５１０を
含む。これらの単位サブワード線駆動回路の出力端子
は、その上方において、メモリアレイＡＲＹＲ３４の対
応する偶数番号のサブワード線ＳＷ０，ＳＷ２ないしＳ
Ｗ５１０に結合され、その下方において、隣接するサブ
メモリマットＳＭＲ３３の対応する偶数番号のサブワー
ド線ＳＷ０，ＳＷ２ないしＳＷ５１０に結合される。サ
ブワード線駆動部ＷＤＲ３４を構成する単位サブワード
線駆動回路ＵＳＷＤ０，ＵＳＷＤ２ないしＵＳＷＤ５１
０の上方の入力端子は、順次４個ずつ共通結合された
後、対応するメインワード線ＭＷ３０＊〜ＭＷ３６３＊
に順次共通結合される。また、その下方の入力端子は、
順次４個おきに共通結合された後、対応するサブワード
線駆動信号線ＤＸ４０，ＤＸ４２，ＤＸ４４及びＤＸ４
６に順次共通結合される。
【００２５】一方、メモリアレイＡＲＹＲ３４を構成す
る奇数番号のサブワード線ＳＷ１，ＳＷ３ないしＳＷ５
１１は、その上方において、隣接するサブメモリマット
ＳＭＲ３５のサブワード線駆動部ＷＤＲ３５の対応する
単位サブワード線駆動回路ＵＳＷＤ１，ＵＳＷＤ３ない
しＵＳＷＤ５１１の出力端子に結合される。これらの単
位サブワード線駆動回路の出力端子は、その上方におい
て、サブメモリマットＳＭＲ３５のメモリアレイＡＲＹ
Ｒ３５を構成する奇数番号のサブワード線ＳＷ１，ＳＷ
３ないしＳＷ５１１に結合される。サブワード線駆動部
ＷＤＲ３５を構成する単位サブワード線駆動回路ＵＳＷ
Ｄ１，ＵＳＷＤ３ないしＵＳＷＤ５１１の上方の入力端
子は、順次４個ずつ共通結合された後、対応するメイン
ワード線ＭＷ３０＊〜ＭＷ３６３＊に順次結合される。
また、その下方の入力端子は、順次４個おきに共通結合
された後、対応するサブワード線駆動信号線ＤＸ４１，
ＤＸ４３，ＤＸ４５及びＤＸ４７に共通結合される。
る奇数番号のサブワード線ＳＷ１，ＳＷ３ないしＳＷ５
１１は、その上方において、隣接するサブメモリマット
ＳＭＲ３５のサブワード線駆動部ＷＤＲ３５の対応する
単位サブワード線駆動回路ＵＳＷＤ１，ＵＳＷＤ３ない
しＵＳＷＤ５１１の出力端子に結合される。これらの単
位サブワード線駆動回路の出力端子は、その上方におい
て、サブメモリマットＳＭＲ３５のメモリアレイＡＲＹ
Ｒ３５を構成する奇数番号のサブワード線ＳＷ１，ＳＷ
３ないしＳＷ５１１に結合される。サブワード線駆動部
ＷＤＲ３５を構成する単位サブワード線駆動回路ＵＳＷ
Ｄ１，ＵＳＷＤ３ないしＵＳＷＤ５１１の上方の入力端
子は、順次４個ずつ共通結合された後、対応するメイン
ワード線ＭＷ３０＊〜ＭＷ３６３＊に順次結合される。
また、その下方の入力端子は、順次４個おきに共通結合
された後、対応するサブワード線駆動信号線ＤＸ４１，
ＤＸ４３，ＤＸ４５及びＤＸ４７に共通結合される。
【００２６】サブワード線駆動部ＷＤＲ３４及びＷＤＲ
３５の単位サブワード線駆動回路ＵＳＷＤ０，ＵＳＷＤ
２ないしＵＳＷＤ５１０ならびにＵＳＷＤ１，ＵＳＷＤ
３ないしＵＳＷＤ５１１は、対応するメインワード線Ｍ
Ｗ３０＊〜ＭＷ３６３＊が有効レベルとされかつ対応す
るサブワード線駆動信号ＤＸ４０，ＤＸ４２ないしＤＸ
４６あるいはＤＸ４１，ＤＸ４３ないしＤＸ４７が有効
レベルとされるとき、メモリアレイＡＲＹＲ３３及びＡ
ＲＹＲ３４あるいはＡＲＹＲ３４及びＡＲＹＲ３５の対
応するサブワード線ＳＷ０，ＳＷ２ないしＳＷ５１０あ
るいはＳＷ１，ＳＷ３ないしＳＷ５１１を択一的に所定
の選択レベルとする。
３５の単位サブワード線駆動回路ＵＳＷＤ０，ＵＳＷＤ
２ないしＵＳＷＤ５１０ならびにＵＳＷＤ１，ＵＳＷＤ
３ないしＵＳＷＤ５１１は、対応するメインワード線Ｍ
Ｗ３０＊〜ＭＷ３６３＊が有効レベルとされかつ対応す
るサブワード線駆動信号ＤＸ４０，ＤＸ４２ないしＤＸ
４６あるいはＤＸ４１，ＤＸ４３ないしＤＸ４７が有効
レベルとされるとき、メモリアレイＡＲＹＲ３３及びＡ
ＲＹＲ３４あるいはＡＲＹＲ３４及びＡＲＹＲ３５の対
応するサブワード線ＳＷ０，ＳＷ２ないしＳＷ５１０あ
るいはＳＷ１，ＳＷ３ないしＳＷ５１１を択一的に所定
の選択レベルとする。
【００２７】以上のことから明らかなように、この実施
例のダイナミック型ＲＡＭでは、例えばサブメモリマッ
トＳＭＲ３４を構成する５１２本のサブワード線ＳＷ０
〜ＳＷ５１１は、その両側つまり上下に設けられた一対
のサブワード線駆動部ＷＤＲ３４及びＷＤＲ３５の対応
する単位サブワード線駆動回路に結合され、サブメモリ
マットＳＭＲ３４は、実質的に２個のサブワード線駆動
部を必要とするが、サブワード線駆動部の各単位サブワ
ード線駆動回路は、前述のように、列方向に隣接する２
個のサブメモリマットの対応するサブビット線により共
有されるため、あえてサブワード線駆動部の追番とサブ
メモリマットの追番とを一致させて対応させた。一方、
サブメモリマットＳＭＲ３４のメモリアレイＡＲＹＲ３
４に着目した場合、対応するサブワード線駆動部ＷＤＲ
３４及びＷＤＲ３５の各単位サブワード線駆動回路は、
サブワード線ＳＷ０〜ＳＷ５１１の下方又は上方に順次
交互に配置されるとともに、順次８個ずつ対応するメイ
ンワード線ＭＷ３０＊〜ＭＷ３６３＊を共有する。この
結果、各単位サブワード線駆動回路は、サブワード線の
２倍のピッチで配置すればよく、また各メインワード線
は、サブワード線のＸ倍つまり８倍のピッチで配置すれ
ばよいものとなり、これによって単位サブワード線駆動
回路及び相補メインワード線の配置ピッチを緩和し、ダ
イナミック型ＲＡＭの高集積化及び大規模化を推進でき
るものとなる。なお、サブワード線駆動部ＷＤＲ３４等
を構成する単位サブワード線駆動回路ＵＳＷＤ０〜ＵＳ
ＷＤ５１１の具体的構成及び動作については、後で詳細
に説明する。また、その接続形態については、図３ない
し図５の参照によりさらに明確となろう。
例のダイナミック型ＲＡＭでは、例えばサブメモリマッ
トＳＭＲ３４を構成する５１２本のサブワード線ＳＷ０
〜ＳＷ５１１は、その両側つまり上下に設けられた一対
のサブワード線駆動部ＷＤＲ３４及びＷＤＲ３５の対応
する単位サブワード線駆動回路に結合され、サブメモリ
マットＳＭＲ３４は、実質的に２個のサブワード線駆動
部を必要とするが、サブワード線駆動部の各単位サブワ
ード線駆動回路は、前述のように、列方向に隣接する２
個のサブメモリマットの対応するサブビット線により共
有されるため、あえてサブワード線駆動部の追番とサブ
メモリマットの追番とを一致させて対応させた。一方、
サブメモリマットＳＭＲ３４のメモリアレイＡＲＹＲ３
４に着目した場合、対応するサブワード線駆動部ＷＤＲ
３４及びＷＤＲ３５の各単位サブワード線駆動回路は、
サブワード線ＳＷ０〜ＳＷ５１１の下方又は上方に順次
交互に配置されるとともに、順次８個ずつ対応するメイ
ンワード線ＭＷ３０＊〜ＭＷ３６３＊を共有する。この
結果、各単位サブワード線駆動回路は、サブワード線の
２倍のピッチで配置すればよく、また各メインワード線
は、サブワード線のＸ倍つまり８倍のピッチで配置すれ
ばよいものとなり、これによって単位サブワード線駆動
回路及び相補メインワード線の配置ピッチを緩和し、ダ
イナミック型ＲＡＭの高集積化及び大規模化を推進でき
るものとなる。なお、サブワード線駆動部ＷＤＲ３４等
を構成する単位サブワード線駆動回路ＵＳＷＤ０〜ＵＳ
ＷＤ５１１の具体的構成及び動作については、後で詳細
に説明する。また、その接続形態については、図３ない
し図５の参照によりさらに明確となろう。
【００２８】次に、サブメモリマットＳＭＲ３４のメモ
リアレイＡＲＹＲ３４を構成するサブビット線ＳＢ０＊
〜ＳＢ２５５＊は、その右方において、そのゲートにシ
ェアド制御信号ＳＨ３Ｌを共通に受けるＮチャンネル型
のシェアドＭＯＳＦＥＴＮＡ及びＮＢを介してセンスア
ンプＳＡＲ３４の対応する単位回路ＵＳＡ０及びＵＳＡ
３ないしＵＳＡ２５２及びＵＳＡ２５５に結合され、そ
の左方において、そのゲートにシェアド制御信号ＳＨ４
Ｒを共通に受ける同様なシェアドＭＯＳＦＥＴを介して
隣接するサブメモリマットＳＭＲ４４のセンスアンプＳ
ＡＲ４４の対応する単位回路ＵＳＡ１及びＵＳＡ２ない
しＵＳＡ２５３及びＵＳＡ２５４に結合される。センス
アンプＳＡＲ３４の単位回路ＵＳＡ０及びＵＳＡ３等
は、さらにその右方において、そのゲートにシェアド制
御信号ＳＨ３Ｒを共通に受けるＮチャンネル型のシェア
ドＭＯＳＦＥＴＮＣ及びＮＤを介して隣接するサブメモ
リマットＳＭＲ２４のメモリアレイＡＲＹＲ２４の対応
するサブビット線ＳＢ０＊及びＳＢ３＊等に結合され、
センスアンプＳＡＲ３５の単位回路ＵＳＡ１及びＵＳＡ
２等は、その左方において、そのゲートにシェアド制御
信号ＳＨ４Ｌを共通に受ける同様なシェアドＭＯＳＦＥ
Ｔを介してメモリアレイＡＲＹＲ４４の対応するサブビ
ット線ＳＢ１＊及びＳＢ２＊等に結合される。
リアレイＡＲＹＲ３４を構成するサブビット線ＳＢ０＊
〜ＳＢ２５５＊は、その右方において、そのゲートにシ
ェアド制御信号ＳＨ３Ｌを共通に受けるＮチャンネル型
のシェアドＭＯＳＦＥＴＮＡ及びＮＢを介してセンスア
ンプＳＡＲ３４の対応する単位回路ＵＳＡ０及びＵＳＡ
３ないしＵＳＡ２５２及びＵＳＡ２５５に結合され、そ
の左方において、そのゲートにシェアド制御信号ＳＨ４
Ｒを共通に受ける同様なシェアドＭＯＳＦＥＴを介して
隣接するサブメモリマットＳＭＲ４４のセンスアンプＳ
ＡＲ４４の対応する単位回路ＵＳＡ１及びＵＳＡ２ない
しＵＳＡ２５３及びＵＳＡ２５４に結合される。センス
アンプＳＡＲ３４の単位回路ＵＳＡ０及びＵＳＡ３等
は、さらにその右方において、そのゲートにシェアド制
御信号ＳＨ３Ｒを共通に受けるＮチャンネル型のシェア
ドＭＯＳＦＥＴＮＣ及びＮＤを介して隣接するサブメモ
リマットＳＭＲ２４のメモリアレイＡＲＹＲ２４の対応
するサブビット線ＳＢ０＊及びＳＢ３＊等に結合され、
センスアンプＳＡＲ３５の単位回路ＵＳＡ１及びＵＳＡ
２等は、その左方において、そのゲートにシェアド制御
信号ＳＨ４Ｌを共通に受ける同様なシェアドＭＯＳＦＥ
Ｔを介してメモリアレイＡＲＹＲ４４の対応するサブビ
ット線ＳＢ１＊及びＳＢ２＊等に結合される。
【００２９】センスアンプＳＡＲ３４及びＳＡＲ４４の
各単位回路には、対応するビット線選択信号ＹＳ４０〜
ＹＳ４６３が順次４個ずつ共通に供給される。また、こ
れらの単位回路は、後述するように、一対のＣＭＯＳイ
ンバータが交差結合されてなる単位増幅回路と、そのゲ
ートに対応するビット線選択信号ＹＳ４０〜ＹＳ４６３
を共通に受ける一対のスイッチＭＯＳＦＥＴ（列選択ス
イッチ）とをそれぞれ含む。このうち、各単位増幅回路
は、図示されないコモンソース線を介して動作電源が供
給されることで選択的に動作状態とされ、選択されたサ
ブワード線に結合されるメモリセルから対応するサブビ
ット線を介して出力される微小読み出し信号を増幅し
て、ハイレベル又はロウレベルの２値読み出し信号とす
る。また、各単位回路のスイッチＭＯＳＦＥＴ対は、対
応するビット線選択信号ＹＳ４０〜ＹＳ４６３が有効レ
ベルとされることで４対ずつ選択的にオン状態となり、
メモリアレイＡＲＹＲ３４の対応する４組のサブビット
線とサブコモンＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊との間を
選択的に接続状態とする。
各単位回路には、対応するビット線選択信号ＹＳ４０〜
ＹＳ４６３が順次４個ずつ共通に供給される。また、こ
れらの単位回路は、後述するように、一対のＣＭＯＳイ
ンバータが交差結合されてなる単位増幅回路と、そのゲ
ートに対応するビット線選択信号ＹＳ４０〜ＹＳ４６３
を共通に受ける一対のスイッチＭＯＳＦＥＴ（列選択ス
イッチ）とをそれぞれ含む。このうち、各単位増幅回路
は、図示されないコモンソース線を介して動作電源が供
給されることで選択的に動作状態とされ、選択されたサ
ブワード線に結合されるメモリセルから対応するサブビ
ット線を介して出力される微小読み出し信号を増幅し
て、ハイレベル又はロウレベルの２値読み出し信号とす
る。また、各単位回路のスイッチＭＯＳＦＥＴ対は、対
応するビット線選択信号ＹＳ４０〜ＹＳ４６３が有効レ
ベルとされることで４対ずつ選択的にオン状態となり、
メモリアレイＡＲＹＲ３４の対応する４組のサブビット
線とサブコモンＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊との間を
選択的に接続状態とする。
【００３０】なお、サブコモンＩＯ線ＳＩＯ０＊及びＳ
ＩＯ１＊は、図４に例示されるように、列方向に隣接す
る２個のサブメモリマットＳＭＲ３４及びＳＭＲ３５に
よって共有される。また、このうち、２組のサブコモン
ＩＯ線ＳＩＯ０＊及びＳＩＯ１＊は、これらのサブメモ
リマットの右側つまりセンスアンプＳＡＲ３４及びＳＡ
Ｒ３５内に配置され、残り２組のサブコモンＩＯ線ＳＩ
Ｏ２＊及びＳＩＯ３＊は、これらのサブメモリマットの
左側つまりセンスアンプＳＡＲ４４及びＳＡＲ４５内に
配置される。さらに、サブコモンＩＯ線ＳＩＯ０＊は、
サブメモリマットＳＭＲ３４の右下方に設けられたセン
スアンプ駆動部ＳＤＲ３４のサブメインアンプＳＭＡを
介してメインコモンＩＯ線ＭＩＯ４０＊に選択的に接続
され、サブコモンＩＯ線ＳＩＯ１＊は、サブメモリマッ
トＳＭＲ３５の右下方に設けられたセンスアンプ駆動部
ＳＤＲ３５のサブメインアンプを介してメインコモンＩ
Ｏ線ＭＩＯ４１＊に選択的に接続される。また、サブコ
モンＩＯ線ＳＩＯ２＊は、サブメモリマットＳＭＲ４５
の右下方に設けられたセンスアンプ駆動部ＳＤＲ４５の
サブメインアンプを介してメインコモンＩＯ線ＭＩＯ４
２＊に選択的に接続され、サブコモンＩＯ線ＳＩＯ３＊
は、サブメモリマットＳＭＲ４６の右下方に設けられた
センスアンプ駆動部ＳＤＲ４６のサブメインアンプを介
してメインコモンＩＯ線ＭＩＯ４３＊に選択的に接続さ
れる。
ＩＯ１＊は、図４に例示されるように、列方向に隣接す
る２個のサブメモリマットＳＭＲ３４及びＳＭＲ３５に
よって共有される。また、このうち、２組のサブコモン
ＩＯ線ＳＩＯ０＊及びＳＩＯ１＊は、これらのサブメモ
リマットの右側つまりセンスアンプＳＡＲ３４及びＳＡ
Ｒ３５内に配置され、残り２組のサブコモンＩＯ線ＳＩ
Ｏ２＊及びＳＩＯ３＊は、これらのサブメモリマットの
左側つまりセンスアンプＳＡＲ４４及びＳＡＲ４５内に
配置される。さらに、サブコモンＩＯ線ＳＩＯ０＊は、
サブメモリマットＳＭＲ３４の右下方に設けられたセン
スアンプ駆動部ＳＤＲ３４のサブメインアンプＳＭＡを
介してメインコモンＩＯ線ＭＩＯ４０＊に選択的に接続
され、サブコモンＩＯ線ＳＩＯ１＊は、サブメモリマッ
トＳＭＲ３５の右下方に設けられたセンスアンプ駆動部
ＳＤＲ３５のサブメインアンプを介してメインコモンＩ
Ｏ線ＭＩＯ４１＊に選択的に接続される。また、サブコ
モンＩＯ線ＳＩＯ２＊は、サブメモリマットＳＭＲ４５
の右下方に設けられたセンスアンプ駆動部ＳＤＲ４５の
サブメインアンプを介してメインコモンＩＯ線ＭＩＯ４
２＊に選択的に接続され、サブコモンＩＯ線ＳＩＯ３＊
は、サブメモリマットＳＭＲ４６の右下方に設けられた
センスアンプ駆動部ＳＤＲ４６のサブメインアンプを介
してメインコモンＩＯ線ＭＩＯ４３＊に選択的に接続さ
れる。
【００３１】以上のことから明らかなように、この実施
例のダイナミック型ＲＡＭでは、例えばサブメモリマッ
トＳＭＲ３４を構成する２５６組のサブビット線ＳＢ０
＊〜ＳＢ２５５＊は、その両側つまり左右に設けられた
一対のセンスアンプＳＡＲ３４及びＳＡＲ４４の対応す
る単位回路に結合され、サブメモリマットＳＭＲ３４
は、実質的に２個のセンスアンプを必要とするが、各セ
ンスアンプの各単位回路は、前述のように、行方向に隣
接する２個のサブメモリマットにより共有されるため、
あえてセンスアンプの追番とサブメモリマットの追番と
を一致させて対応させた。一方、サブメモリマットＳＭ
Ｒ３４のメモリアレイＡＲＹＲ３４に着目した場合、セ
ンスアンプの対応する単位回路は、サブビット線ＳＢ０
＊〜ＳＢ２５５＊の右方又は左方に順次交互に配置され
るとともに、順次４個ずつ対応するビット線選択信号Ｙ
Ｓ４０〜ＹＳ４６３を共有する。このため、センスアン
プの各単位回路は、サブビット線の２倍のピッチで配置
すればよく、また各ビット線選択信号は、サブビット線
のＹ倍つまり４倍のピッチで配置すればよいものとな
る。この結果、センスアンプの単位回路及びビット線選
択信号の配置ピッチを緩和し、ダイナミック型ＲＡＭの
高集積化・大規模化を推進できるものとなる。なお、セ
ンスアンプＳＡＲ３４及びＳＡＲ４４等ならびにその単
位回路ＵＳＡ０〜ＵＳＡ２５５の具体的構成について
は、後で詳細に説明する。また、その接続形態について
は、図３ないし図５の参照によりさらに明確となろう。
例のダイナミック型ＲＡＭでは、例えばサブメモリマッ
トＳＭＲ３４を構成する２５６組のサブビット線ＳＢ０
＊〜ＳＢ２５５＊は、その両側つまり左右に設けられた
一対のセンスアンプＳＡＲ３４及びＳＡＲ４４の対応す
る単位回路に結合され、サブメモリマットＳＭＲ３４
は、実質的に２個のセンスアンプを必要とするが、各セ
ンスアンプの各単位回路は、前述のように、行方向に隣
接する２個のサブメモリマットにより共有されるため、
あえてセンスアンプの追番とサブメモリマットの追番と
を一致させて対応させた。一方、サブメモリマットＳＭ
Ｒ３４のメモリアレイＡＲＹＲ３４に着目した場合、セ
ンスアンプの対応する単位回路は、サブビット線ＳＢ０
＊〜ＳＢ２５５＊の右方又は左方に順次交互に配置され
るとともに、順次４個ずつ対応するビット線選択信号Ｙ
Ｓ４０〜ＹＳ４６３を共有する。このため、センスアン
プの各単位回路は、サブビット線の２倍のピッチで配置
すればよく、また各ビット線選択信号は、サブビット線
のＹ倍つまり４倍のピッチで配置すればよいものとな
る。この結果、センスアンプの単位回路及びビット線選
択信号の配置ピッチを緩和し、ダイナミック型ＲＡＭの
高集積化・大規模化を推進できるものとなる。なお、セ
ンスアンプＳＡＲ３４及びＳＡＲ４４等ならびにその単
位回路ＵＳＡ０〜ＵＳＡ２５５の具体的構成について
は、後で詳細に説明する。また、その接続形態について
は、図３ないし図５の参照によりさらに明確となろう。
【００３２】ところで、この実施例のダイナミック型Ｒ
ＡＭでは、メモリブロックＭＢ０〜ＭＢ３を構成するメ
モリマットＭＡＴＬ及びＭＡＴＲが、それぞれ６４個の
サブメモリマットＳＭＬ００〜ＳＭＬ７７あるいはＳＭ
Ｒ００〜ＳＭＲ７７に分割され、ユニット化される。こ
れらのサブメモリマットは、あたかもメモリセルのよう
に格子状に配置され、そのサブワード線，サブビット線
及びサブコモンＩＯ線は、上層に配置されたメインワー
ド線，ビット線選択信号又はメインコモンＩＯ線と選択
的に接続され、選択的に活性化される。当該分野に従事
される技術者の方々にはすでに明らかと思われるが、メ
モリマットを多数のサブメモリマットに分割しユニット
化することは、メモリマットつまりはダイナミック型Ｒ
ＡＭのマット構成に関する自由度を高め、その開発期間
の縮小に寄与する。また、サブメモリマットへのユニッ
ト化が、階層構造をワード線，ビット線及びコモンＩＯ
線のすべてに包括的に採用しつつ行われることで、階層
構造の効果を充分に発揮しうるダイナミック型ＲＡＭを
実現し、総合的にみたダイナミック型ＲＡＭの高速化，
高集積化，大規模化及び低コストを図ることができるも
のとなる。
ＡＭでは、メモリブロックＭＢ０〜ＭＢ３を構成するメ
モリマットＭＡＴＬ及びＭＡＴＲが、それぞれ６４個の
サブメモリマットＳＭＬ００〜ＳＭＬ７７あるいはＳＭ
Ｒ００〜ＳＭＲ７７に分割され、ユニット化される。こ
れらのサブメモリマットは、あたかもメモリセルのよう
に格子状に配置され、そのサブワード線，サブビット線
及びサブコモンＩＯ線は、上層に配置されたメインワー
ド線，ビット線選択信号又はメインコモンＩＯ線と選択
的に接続され、選択的に活性化される。当該分野に従事
される技術者の方々にはすでに明らかと思われるが、メ
モリマットを多数のサブメモリマットに分割しユニット
化することは、メモリマットつまりはダイナミック型Ｒ
ＡＭのマット構成に関する自由度を高め、その開発期間
の縮小に寄与する。また、サブメモリマットへのユニッ
ト化が、階層構造をワード線，ビット線及びコモンＩＯ
線のすべてに包括的に採用しつつ行われることで、階層
構造の効果を充分に発揮しうるダイナミック型ＲＡＭを
実現し、総合的にみたダイナミック型ＲＡＭの高速化，
高集積化，大規模化及び低コストを図ることができるも
のとなる。
【００３３】図７には、図４のサブメモリマットＳＭＲ
３４に含まれるサブワード線駆動部ＷＤＲ３４の第１の
実施例の部分的な回路図及び信号波形図が示されてい
る。また、図８には、サブメモリマットＳＭＲ３４に含
まれるサブワード線駆動部ＷＤＲ３４の第２の実施例の
部分的な回路図及び信号波形図が示され、図９には、そ
の第３の実施例の部分的な回路図及び信号波形図が示さ
れている。これらの図をもとに、この実施例のダイナミ
ック型ＲＡＭのサブメモリマットを構成するサブワード
線駆動部の具体的な構成及び動作ならびにその特徴につ
いて説明する。なお、サブワード線駆動部に関する以下
の説明は、サブメモリマットＳＭＲ３４のサブワード線
駆動部ＷＤＲ３４を例に進められるが、その他のサブワ
ード線駆動部についてはこれと同一構成とされるため、
類推されたい。また、このサブワード線駆動部ＷＤＲ３
４を構成する単位サブワード線駆動回路ＵＳＷＤ０ない
しＵＳＷＤ５１０に関する以下の説明は、単位サブワー
ド線駆動回路ＵＳＷＤ０を例に進められるが、その他の
単位サブワード線駆動回路ＵＳＷＤ２ないしＵＳＷＤ５
１０についてはこれと同一構成とされるため、類推され
たい。
３４に含まれるサブワード線駆動部ＷＤＲ３４の第１の
実施例の部分的な回路図及び信号波形図が示されてい
る。また、図８には、サブメモリマットＳＭＲ３４に含
まれるサブワード線駆動部ＷＤＲ３４の第２の実施例の
部分的な回路図及び信号波形図が示され、図９には、そ
の第３の実施例の部分的な回路図及び信号波形図が示さ
れている。これらの図をもとに、この実施例のダイナミ
ック型ＲＡＭのサブメモリマットを構成するサブワード
線駆動部の具体的な構成及び動作ならびにその特徴につ
いて説明する。なお、サブワード線駆動部に関する以下
の説明は、サブメモリマットＳＭＲ３４のサブワード線
駆動部ＷＤＲ３４を例に進められるが、その他のサブワ
ード線駆動部についてはこれと同一構成とされるため、
類推されたい。また、このサブワード線駆動部ＷＤＲ３
４を構成する単位サブワード線駆動回路ＵＳＷＤ０ない
しＵＳＷＤ５１０に関する以下の説明は、単位サブワー
ド線駆動回路ＵＳＷＤ０を例に進められるが、その他の
単位サブワード線駆動回路ＵＳＷＤ２ないしＵＳＷＤ５
１０についてはこれと同一構成とされるため、類推され
たい。
【００３４】図７において、サブワード線駆動部ＷＤＲ
３４は、メモリアレイＡＲＹＲ３４を構成する偶数番号
のサブワード線ＳＷ０，ＳＷ２ないしＳＷ５１０に対応
して設けられる２５６個の単位サブワード線駆動回路Ｕ
ＳＷＤ０，ＵＳＷＤ２ないしＵＳＷＤ５１０を含み、こ
れらの単位サブワード線駆動回路のそれぞれは、単位サ
ブワード線駆動回路ＵＳＷＤ０に代表して示されるよう
に、対応するサブワード線駆動信号線ＤＸ４０とサブワ
ード線ＳＷ０との間に設けられるＰチャンネルＭＯＳＦ
ＥＴＰ１（第１のＭＯＳＦＥＴ）と、対応するサブワー
ド線ＳＷ０と地電位ＶＳＳとの間に設けられるＮチャン
ネルＭＯＳＦＥＴＮ１（第２のＭＯＳＦＥＴ）とを含
む。これらのＭＯＳＦＥＴＰ１及びＮ１のゲートは、対
応するメインワード線ＭＷ３０＊の反転信号線つまり反
転メインワード線ＭＷ３０Ｂに結合される。単位サブワ
ード線駆動回路ＵＳＷＤ０は、さらにＭＯＳＦＥＴＰ１
と並列形態に設けられたＮチャンネルＭＯＳＦＥＴＮ２
（第３のＭＯＳＦＥＴ）を含み、このＭＯＳＦＥＴＮ２
のゲートは、対応するメインワード線ＭＷ３０＊の非反
転信号線つまり非反転メインワード線ＭＷ３０Ｔに結合
される。
３４は、メモリアレイＡＲＹＲ３４を構成する偶数番号
のサブワード線ＳＷ０，ＳＷ２ないしＳＷ５１０に対応
して設けられる２５６個の単位サブワード線駆動回路Ｕ
ＳＷＤ０，ＵＳＷＤ２ないしＵＳＷＤ５１０を含み、こ
れらの単位サブワード線駆動回路のそれぞれは、単位サ
ブワード線駆動回路ＵＳＷＤ０に代表して示されるよう
に、対応するサブワード線駆動信号線ＤＸ４０とサブワ
ード線ＳＷ０との間に設けられるＰチャンネルＭＯＳＦ
ＥＴＰ１（第１のＭＯＳＦＥＴ）と、対応するサブワー
ド線ＳＷ０と地電位ＶＳＳとの間に設けられるＮチャン
ネルＭＯＳＦＥＴＮ１（第２のＭＯＳＦＥＴ）とを含
む。これらのＭＯＳＦＥＴＰ１及びＮ１のゲートは、対
応するメインワード線ＭＷ３０＊の反転信号線つまり反
転メインワード線ＭＷ３０Ｂに結合される。単位サブワ
ード線駆動回路ＵＳＷＤ０は、さらにＭＯＳＦＥＴＰ１
と並列形態に設けられたＮチャンネルＭＯＳＦＥＴＮ２
（第３のＭＯＳＦＥＴ）を含み、このＭＯＳＦＥＴＮ２
のゲートは、対応するメインワード線ＭＷ３０＊の非反
転信号線つまり非反転メインワード線ＭＷ３０Ｔに結合
される。
【００３５】ここで、非反転メインワード線ＭＷ３０Ｔ
は、非選択時において接地電位ＶＳＳつまり０Ｖのよう
な無効レベルとされ、選択時は内部電圧ＶＣＨつまり＋
４Ｖのような有効レベルとされる。また、反転メインワ
ード線ＭＷ３０Ｂは、非選択時において内部電圧ＶＣＨ
のような無効レベルとされ、選択時は接地電位ＶＳＳの
ような有効レベルとされる。さらに、サブワード線駆動
信号ＤＸ４０は、非選択時において接地電位ＶＳＳのよ
うな無効レベルとされ、選択時は内部電圧ＶＣＨのよう
な有効レベルとされる。なお、内部電圧ＶＣＨは、前述
のように、ダイナミック型ＲＡＭに内蔵された内部電圧
発生回路ＶＧにより電源電圧ＶＣＣをもとに形成され、
＋４Ｖの比較的安定した電位とされる。
は、非選択時において接地電位ＶＳＳつまり０Ｖのよう
な無効レベルとされ、選択時は内部電圧ＶＣＨつまり＋
４Ｖのような有効レベルとされる。また、反転メインワ
ード線ＭＷ３０Ｂは、非選択時において内部電圧ＶＣＨ
のような無効レベルとされ、選択時は接地電位ＶＳＳの
ような有効レベルとされる。さらに、サブワード線駆動
信号ＤＸ４０は、非選択時において接地電位ＶＳＳのよ
うな無効レベルとされ、選択時は内部電圧ＶＣＨのよう
な有効レベルとされる。なお、内部電圧ＶＣＨは、前述
のように、ダイナミック型ＲＡＭに内蔵された内部電圧
発生回路ＶＧにより電源電圧ＶＣＣをもとに形成され、
＋４Ｖの比較的安定した電位とされる。
【００３６】対応する非反転メインワード線ＭＷ３０Ｔ
及び反転メインワード線ＭＷ３０Ｂが無効レベルとされ
るとき、単位サブワード線駆動回路ＵＳＷＤ０では、Ｍ
ＯＳＦＥＴＰ１及びＮ２がともにオフ状態とされ、ＭＯ
ＳＦＥＴＮ１がオン状態とされる。このため、サブワー
ド線ＳＷ０は、対応するサブワード線駆動信号ＤＸ４０
のレベルに関係なく接地電位ＶＳＳのような非選択レベ
ルとされる。
及び反転メインワード線ＭＷ３０Ｂが無効レベルとされ
るとき、単位サブワード線駆動回路ＵＳＷＤ０では、Ｍ
ＯＳＦＥＴＰ１及びＮ２がともにオフ状態とされ、ＭＯ
ＳＦＥＴＮ１がオン状態とされる。このため、サブワー
ド線ＳＷ０は、対応するサブワード線駆動信号ＤＸ４０
のレベルに関係なく接地電位ＶＳＳのような非選択レベ
ルとされる。
【００３７】一方、対応する非反転メインワード線ＭＷ
３０Ｔ及び反転メインワード線ＭＷ３０Ｂが有効レベル
とされると、単位サブワード線駆動回路ＵＳＷＤ０で
は、ＭＯＳＦＥＴＮ１がオフ状態とされ、代わってＭＯ
ＳＦＥＴＰ１及びＮ２がオン状態とされる。このため、
サブワード線ＳＷ０は、対応するサブワード線駆動信号
ＤＸ４０の有効レベルを受けて内部電圧ＶＣＨのような
選択レベルとされ、その無効レベルを受けて接地電位Ｖ
ＳＳのような非選択レベルとされる。
３０Ｔ及び反転メインワード線ＭＷ３０Ｂが有効レベル
とされると、単位サブワード線駆動回路ＵＳＷＤ０で
は、ＭＯＳＦＥＴＮ１がオフ状態とされ、代わってＭＯ
ＳＦＥＴＰ１及びＮ２がオン状態とされる。このため、
サブワード線ＳＷ０は、対応するサブワード線駆動信号
ＤＸ４０の有効レベルを受けて内部電圧ＶＣＨのような
選択レベルとされ、その無効レベルを受けて接地電位Ｖ
ＳＳのような非選択レベルとされる。
【００３８】以上のように、この実施例のダイナミック
型ＲＡＭのサブワード線駆動部ＷＤＲ３４等を構成する
単位サブワード線駆動回路ＵＳＷＤ０等は、セルフ・ブ
ート形式を採らずいわゆるＣＭＯＳ（相補型ＭＯＳ）ス
タティック型駆動回路とされるため、メインワード線Ｍ
Ｗ３０＊等とサブワード線駆動信号ＤＸ４０等を同時に
有効レベルとすることができ、相応してダイナミック型
ＲＡＭの読み出しモードにおけるアクセスタイムを高速
化することができるものである。
型ＲＡＭのサブワード線駆動部ＷＤＲ３４等を構成する
単位サブワード線駆動回路ＵＳＷＤ０等は、セルフ・ブ
ート形式を採らずいわゆるＣＭＯＳ（相補型ＭＯＳ）ス
タティック型駆動回路とされるため、メインワード線Ｍ
Ｗ３０＊等とサブワード線駆動信号ＤＸ４０等を同時に
有効レベルとすることができ、相応してダイナミック型
ＲＡＭの読み出しモードにおけるアクセスタイムを高速
化することができるものである。
【００３９】なお、単位サブワード線駆動回路ＵＳＷＤ
０を初めとする単位サブワード線駆動回路は、図８に示
されるように、対応する非反転メインワード線ＭＷ３０
Ｔとサブワード線ＳＷ０との間に設けられそのゲートに
対応するサブワード線駆動信号ＤＸ４０を受けるＰチャ
ンネルＭＯＳＦＥＴＰ１と、サブワード線ＳＷ０と接地
電位ＶＳＳとの間に並列形態に設けられそのゲートが対
応するサブワード線駆動信号線ＤＸ４０及び反転メイン
ワード線ＭＷ３０Ｂにそれぞれ結合されるＮチャンネル
ＭＯＳＦＥＴＮ１及びＮ２とにより構成できるし、図９
に示されるように、対応する非反転サブワード線駆動信
号線ＤＸ４０Ｔとサブワード線ＳＷ０との間に設けられ
そのゲートが対応する反転メインワード線ＭＷ３０Ｂに
結合されるＰチャンネルＭＯＳＦＥＴＰ１と、サブワー
ド線ＳＷ０と接地電位ＶＳＳとの間に並列形態に設けら
れそのゲートが対応する反転メインワード線ＭＷ３０Ｂ
及び反転サブワード線駆動信号ＤＸ４０Ｂにそれぞれ結
合されるＮチャンネルＭＯＳＦＥＴＮ１及びＮ２とによ
っても構成できる。さらに、単位サブワード線駆動回路
ＵＳＷＤ０は、通常の２入力のＣＭＯＳノアゲート等に
よっても構成することができるが、この場合、メインワ
ード線及びサブワード線駆動信号の双方を単一信号線と
することができ、これによって所要配線数をさらに削減
し、ダイナミック型ＲＡＭのさらなる高集積化を図るこ
とができる。
０を初めとする単位サブワード線駆動回路は、図８に示
されるように、対応する非反転メインワード線ＭＷ３０
Ｔとサブワード線ＳＷ０との間に設けられそのゲートに
対応するサブワード線駆動信号ＤＸ４０を受けるＰチャ
ンネルＭＯＳＦＥＴＰ１と、サブワード線ＳＷ０と接地
電位ＶＳＳとの間に並列形態に設けられそのゲートが対
応するサブワード線駆動信号線ＤＸ４０及び反転メイン
ワード線ＭＷ３０Ｂにそれぞれ結合されるＮチャンネル
ＭＯＳＦＥＴＮ１及びＮ２とにより構成できるし、図９
に示されるように、対応する非反転サブワード線駆動信
号線ＤＸ４０Ｔとサブワード線ＳＷ０との間に設けられ
そのゲートが対応する反転メインワード線ＭＷ３０Ｂに
結合されるＰチャンネルＭＯＳＦＥＴＰ１と、サブワー
ド線ＳＷ０と接地電位ＶＳＳとの間に並列形態に設けら
れそのゲートが対応する反転メインワード線ＭＷ３０Ｂ
及び反転サブワード線駆動信号ＤＸ４０Ｂにそれぞれ結
合されるＮチャンネルＭＯＳＦＥＴＮ１及びＮ２とによ
っても構成できる。さらに、単位サブワード線駆動回路
ＵＳＷＤ０は、通常の２入力のＣＭＯＳノアゲート等に
よっても構成することができるが、この場合、メインワ
ード線及びサブワード線駆動信号の双方を単一信号線と
することができ、これによって所要配線数をさらに削減
し、ダイナミック型ＲＡＭのさらなる高集積化を図るこ
とができる。
【００４０】図１０には、図４のサブメモリマットＳＭ
Ｒ３４に含まれるセンスアンプＳＡＲ３４及びセンスア
ンプ駆動部ＳＤＲ３４の第１の実施例の部分的な回路図
が示されている。また、図１１には、図４のサブメモリ
マットＳＭＲ３４に含まれるセンスアンプ駆動部ＳＤＲ
３４の第２の実施例の部分的な回路図が示され、図１２
には、図１０及び図１１のセンスアンプ駆動部ＳＤＲ３
４の一実施例の信号波形図が示されている。さらに、図
１３には、図４のサブメモリマットＳＭＲ３４に含まれ
るセンスアンプ駆動部ＳＤＲ３４の第３の実施例の部分
的な回路図が示され、図１４には、その一実施例の信号
波形図が示されている。これらの図をもとに、この実施
例のダイナミック型ＲＡＭのサブメモリマットに含まれ
るセンスアンプ及びセンスアンプ駆動部の具体的構成及
び動作ならびにその特徴について説明する。なお、セン
スアンプ及びその単位回路ならびにセンスアンプ駆動部
に関する以下の説明は、サブメモリマットＳＭＲ３４の
センスアンプＳＡＲ３４及びその単位回路ＵＳＡ０なら
びにセンスアンプ駆動部ＳＤＲ３４を例に進められる
が、その他のセンスアンプ及び単位回路ならびにセンス
アンプ駆動部についてはこれらの実施例とそれぞれ同一
構成とされるため、類推されたい。
Ｒ３４に含まれるセンスアンプＳＡＲ３４及びセンスア
ンプ駆動部ＳＤＲ３４の第１の実施例の部分的な回路図
が示されている。また、図１１には、図４のサブメモリ
マットＳＭＲ３４に含まれるセンスアンプ駆動部ＳＤＲ
３４の第２の実施例の部分的な回路図が示され、図１２
には、図１０及び図１１のセンスアンプ駆動部ＳＤＲ３
４の一実施例の信号波形図が示されている。さらに、図
１３には、図４のサブメモリマットＳＭＲ３４に含まれ
るセンスアンプ駆動部ＳＤＲ３４の第３の実施例の部分
的な回路図が示され、図１４には、その一実施例の信号
波形図が示されている。これらの図をもとに、この実施
例のダイナミック型ＲＡＭのサブメモリマットに含まれ
るセンスアンプ及びセンスアンプ駆動部の具体的構成及
び動作ならびにその特徴について説明する。なお、セン
スアンプ及びその単位回路ならびにセンスアンプ駆動部
に関する以下の説明は、サブメモリマットＳＭＲ３４の
センスアンプＳＡＲ３４及びその単位回路ＵＳＡ０なら
びにセンスアンプ駆動部ＳＤＲ３４を例に進められる
が、その他のセンスアンプ及び単位回路ならびにセンス
アンプ駆動部についてはこれらの実施例とそれぞれ同一
構成とされるため、類推されたい。
【００４１】図１０において、センスアンプＳＡＲ３４
は、１２８個の単位回路ＵＳＡ０，ＵＳＡ３ないしＵＳ
Ａ２５２，ＵＳＡ２５５を含む。これらの単位回路の左
方の入力端子は、そのゲートに反転シェアド制御信号Ｓ
Ｈ３ＬＢのセンスアンプ駆動部ＳＤＲ３４のインバータ
Ｖ１による反転信号つまり非反転シェアド制御信号ＳＨ
３Ｌを共通に受けるＮチャンネル型のシェアドＭＯＳＦ
ＥＴＮＡ及びＮＢを介して、メモリアレイＡＲＹＲ３４
の対応するサブビット線ＳＢ０＊，ＳＢ３＊ないしＳＢ
２５２＊，ＳＢ２５５＊に結合され、その右方の入力端
子は、そのゲートに反転シェアド制御信号ＳＨ３ＲＢの
センスアンプ駆動部ＳＤＲ３４のインバータＶ３による
反転信号つまり非反転シェアド制御信号ＳＨ３Ｒを共通
に受けるＮチャンネル型のシェアドＭＯＳＦＥＴＮＣ及
びＮＤを介して、隣接するサブメモリマットＳＭＲ２４
のメモリアレイＡＲＹＲ２４の対応するサブビット線Ｓ
Ｂ０＊，ＳＢ３＊ないしＳＢ２５２＊，ＳＢ２５５＊に
結合される。
は、１２８個の単位回路ＵＳＡ０，ＵＳＡ３ないしＵＳ
Ａ２５２，ＵＳＡ２５５を含む。これらの単位回路の左
方の入力端子は、そのゲートに反転シェアド制御信号Ｓ
Ｈ３ＬＢのセンスアンプ駆動部ＳＤＲ３４のインバータ
Ｖ１による反転信号つまり非反転シェアド制御信号ＳＨ
３Ｌを共通に受けるＮチャンネル型のシェアドＭＯＳＦ
ＥＴＮＡ及びＮＢを介して、メモリアレイＡＲＹＲ３４
の対応するサブビット線ＳＢ０＊，ＳＢ３＊ないしＳＢ
２５２＊，ＳＢ２５５＊に結合され、その右方の入力端
子は、そのゲートに反転シェアド制御信号ＳＨ３ＲＢの
センスアンプ駆動部ＳＤＲ３４のインバータＶ３による
反転信号つまり非反転シェアド制御信号ＳＨ３Ｒを共通
に受けるＮチャンネル型のシェアドＭＯＳＦＥＴＮＣ及
びＮＤを介して、隣接するサブメモリマットＳＭＲ２４
のメモリアレイＡＲＹＲ２４の対応するサブビット線Ｓ
Ｂ０＊，ＳＢ３＊ないしＳＢ２５２＊，ＳＢ２５５＊に
結合される。
【００４２】これにより、ダイナミック型ＲＡＭはシェ
アドセンス方式を採るものとされ、センスアンプＳＡＲ
３４の単位回路ＵＳＡ０，ＵＳＡ３ないしＵＳＡ２５
２，ＵＳＡ２５５は、隣接して配置された一対のサブメ
モリマットＳＭＲ３４及びＳＭＲ２４のメモリアレイＡ
ＲＹＲ３４及びＡＲＹＲ２４によって共有される。そし
て、反転シェアド制御信号ＳＨ３ＬＢがロウレベルとさ
れ非反転シェアド制御信号ＳＨ３Ｌがハイレベルとされ
るとき、シェアドＭＯＳＦＥＴＮＡ及びＮＢを介してそ
の左側に配置されたメモリアレイＡＲＹＲ３４の対応す
るサブビット線ＳＢ０＊，ＳＢ３＊ないしＳＢ２５２
＊，ＳＢ２５５＊に選択的に接続され、反転シェアド制
御信号ＳＨ３ＲＢがロウレベルとされ非反転シェアド制
御信号ＳＨ３Ｒがハイレベルとされるとき、シェアドＭ
ＯＳＦＥＴＮＣ及びＮＤを介してその右側に配置された
メモリアレイＡＲＹＲ２４の対応するサブビット線ＳＢ
０＊，ＳＢ３＊ないしＳＢ２５２＊，ＳＢ２５５＊に選
択的に接続される。
アドセンス方式を採るものとされ、センスアンプＳＡＲ
３４の単位回路ＵＳＡ０，ＵＳＡ３ないしＵＳＡ２５
２，ＵＳＡ２５５は、隣接して配置された一対のサブメ
モリマットＳＭＲ３４及びＳＭＲ２４のメモリアレイＡ
ＲＹＲ３４及びＡＲＹＲ２４によって共有される。そし
て、反転シェアド制御信号ＳＨ３ＬＢがロウレベルとさ
れ非反転シェアド制御信号ＳＨ３Ｌがハイレベルとされ
るとき、シェアドＭＯＳＦＥＴＮＡ及びＮＢを介してそ
の左側に配置されたメモリアレイＡＲＹＲ３４の対応す
るサブビット線ＳＢ０＊，ＳＢ３＊ないしＳＢ２５２
＊，ＳＢ２５５＊に選択的に接続され、反転シェアド制
御信号ＳＨ３ＲＢがロウレベルとされ非反転シェアド制
御信号ＳＨ３Ｒがハイレベルとされるとき、シェアドＭ
ＯＳＦＥＴＮＣ及びＮＤを介してその右側に配置された
メモリアレイＡＲＹＲ２４の対応するサブビット線ＳＢ
０＊，ＳＢ３＊ないしＳＢ２５２＊，ＳＢ２５５＊に選
択的に接続される。
【００４３】ここで、センスアンプＳＡＲ３４を構成す
る単位回路のそれぞれは、図１０の単位回路ＵＳＡ０に
代表して示されるように、ＰチャンネルＭＯＳＦＥＴＰ
２及びＮチャンネルＭＯＳＦＥＴＮ３ならびにＰチャン
ネルＭＯＳＦＥＴＰ３及びＮチャンネルＭＯＳＦＥＴＮ
４からなる一対のＣＭＯＳインバータが交差結合されて
なる単位増幅回路と、これらの単位増幅回路の非反転及
び反転入出力ノードとサブコモンＩＯ線ＳＩＯ０＊又は
ＳＩＯ１＊の非反転及び反転信号線との間にそれぞれ設
けられたＮチャンネル型の一対のスイッチＭＯＳＦＥＴ
（列選択スイッチ）Ｎ８及びＮ９とを含み、さらに３個
のＮチャンネルＭＯＳＦＥＴＮ５〜Ｎ７が直並列結合さ
れてなるビット線プリチャージ回路を含む。
る単位回路のそれぞれは、図１０の単位回路ＵＳＡ０に
代表して示されるように、ＰチャンネルＭＯＳＦＥＴＰ
２及びＮチャンネルＭＯＳＦＥＴＮ３ならびにＰチャン
ネルＭＯＳＦＥＴＰ３及びＮチャンネルＭＯＳＦＥＴＮ
４からなる一対のＣＭＯＳインバータが交差結合されて
なる単位増幅回路と、これらの単位増幅回路の非反転及
び反転入出力ノードとサブコモンＩＯ線ＳＩＯ０＊又は
ＳＩＯ１＊の非反転及び反転信号線との間にそれぞれ設
けられたＮチャンネル型の一対のスイッチＭＯＳＦＥＴ
（列選択スイッチ）Ｎ８及びＮ９とを含み、さらに３個
のＮチャンネルＭＯＳＦＥＴＮ５〜Ｎ７が直並列結合さ
れてなるビット線プリチャージ回路を含む。
【００４４】このうち、単位増幅回路を構成するＭＯＳ
ＦＥＴＰ２及びＰ３のソースは、コモンソース線（駆動
信号線）ＰＰに共通結合され、ＭＯＳＦＥＴＮ３及びＮ
４の共通結合されたソースは、コモンソース線ＰＮに共
通結合される。コモンソース線ＰＰは、センスアンプ駆
動部ＳＤＲ３４のセンスアンプ駆動回路ＳＡＤを構成す
るＰチャンネル型の駆動ＭＯＳＦＥＴＰ４を介して駆動
電圧供給線ＣＰＰ４に結合され、コモンソース線ＰＮ
は、Ｎチャンネル型の駆動ＭＯＳＦＥＴＮＥを介して駆
動電圧供給線ＣＰＮ４に結合される。また、コモンソー
ス線ＰＰ及びＰＮの間には、３個のＮチャンネルＭＯＳ
ＦＥＴＮＦ〜ＮＨが直並列結合されてなるコモンＩＯ線
プリチャージ回路が設けられる。センスアンプ駆動回路
ＳＡＤを構成する駆動ＭＯＳＦＥＴＰ４のゲートは、セ
ンスアンプ制御信号線ＳＡＰ３に結合され、駆動ＭＯＳ
ＦＥＴＮＥのゲートは、センスアンプ制御信号線ＳＡＮ
３に結合される。また、コモンＩＯ線プリチャージ回路
を構成するＭＯＳＦＥＴＮＦ〜ＮＨのゲートには、プリ
チャージ制御用の内部制御信号ＰＣのインバータＶ２に
よる反転信号つまり反転内部制御信号ＰＣＢが共通に供
給される。
ＦＥＴＰ２及びＰ３のソースは、コモンソース線（駆動
信号線）ＰＰに共通結合され、ＭＯＳＦＥＴＮ３及びＮ
４の共通結合されたソースは、コモンソース線ＰＮに共
通結合される。コモンソース線ＰＰは、センスアンプ駆
動部ＳＤＲ３４のセンスアンプ駆動回路ＳＡＤを構成す
るＰチャンネル型の駆動ＭＯＳＦＥＴＰ４を介して駆動
電圧供給線ＣＰＰ４に結合され、コモンソース線ＰＮ
は、Ｎチャンネル型の駆動ＭＯＳＦＥＴＮＥを介して駆
動電圧供給線ＣＰＮ４に結合される。また、コモンソー
ス線ＰＰ及びＰＮの間には、３個のＮチャンネルＭＯＳ
ＦＥＴＮＦ〜ＮＨが直並列結合されてなるコモンＩＯ線
プリチャージ回路が設けられる。センスアンプ駆動回路
ＳＡＤを構成する駆動ＭＯＳＦＥＴＰ４のゲートは、セ
ンスアンプ制御信号線ＳＡＰ３に結合され、駆動ＭＯＳ
ＦＥＴＮＥのゲートは、センスアンプ制御信号線ＳＡＮ
３に結合される。また、コモンＩＯ線プリチャージ回路
を構成するＭＯＳＦＥＴＮＦ〜ＮＨのゲートには、プリ
チャージ制御用の内部制御信号ＰＣのインバータＶ２に
よる反転信号つまり反転内部制御信号ＰＣＢが共通に供
給される。
【００４５】これにより、センスアンプＳＡＲ３４の各
単位回路の単位増幅回路は、センスアンプ制御信号ＳＡ
Ｐ３及びＳＡＮ３の有効レベルを受けてセンスアンプ駆
動回路ＳＡＤの駆動ＭＯＳＦＥＴＰ４及びＮＥがオン状
態とされ駆動電圧供給線ＣＰＰ４及びＣＰＮ４からコモ
ンソース線ＰＰ及びＰＮを介して所定の動作電源が供給
されることで選択的に動作状態とされ、メモリアレイＡ
ＲＹＲ３４又はＡＲＹＲ２４の選択されたサブワード線
に結合される２５６個のメモリセルから対応するサブビ
ット線ＳＢ０＊及びＳＢ２＊等を介して出力される微小
読み出し信号をそれぞれ増幅し、ハイレベル又はロウレ
ベルの２値読み出し信号とする。
単位回路の単位増幅回路は、センスアンプ制御信号ＳＡ
Ｐ３及びＳＡＮ３の有効レベルを受けてセンスアンプ駆
動回路ＳＡＤの駆動ＭＯＳＦＥＴＰ４及びＮＥがオン状
態とされ駆動電圧供給線ＣＰＰ４及びＣＰＮ４からコモ
ンソース線ＰＰ及びＰＮを介して所定の動作電源が供給
されることで選択的に動作状態とされ、メモリアレイＡ
ＲＹＲ３４又はＡＲＹＲ２４の選択されたサブワード線
に結合される２５６個のメモリセルから対応するサブビ
ット線ＳＢ０＊及びＳＢ２＊等を介して出力される微小
読み出し信号をそれぞれ増幅し、ハイレベル又はロウレ
ベルの２値読み出し信号とする。
【００４６】次に、センスアンプＳＡＲ３４の各単位回
路を構成するスイッチＭＯＳＦＥＴＮ８及びＮ９のゲー
トは、順次２対ずつ共通結合され、Ｙアドレスデコーダ
ＹＤから対応するビット線選択信号ＹＳ４０等が供給さ
れる。前述のように、ビット線選択信号ＹＳ４０等は、
メモリアレイＡＲＹＲ３４の左側に設けられたセンスア
ンプＳＡＲ４４の単位回路ＵＳＡ１及びＵＳＡ２等の２
対のスイッチＭＯＳＦＥＴのゲートにも供給される。こ
れにより、各単位回路のスイッチＭＯＳＦＥＴＮ８及び
Ｎ９は、対応するビット線選択信号ＹＳ４０〜ＹＳ４６
３が有効レベルとされることで選択的にかつ２対ずつ同
時にオン状態となり、メモリアレイＡＲＹＲ３４又はＡ
ＲＹＲ２４の対応する２組のサブビット線とサブコモン
ＩＯ線ＳＩＯ０＊及びＳＩＯ１＊との間を選択的に接続
状態とする。
路を構成するスイッチＭＯＳＦＥＴＮ８及びＮ９のゲー
トは、順次２対ずつ共通結合され、Ｙアドレスデコーダ
ＹＤから対応するビット線選択信号ＹＳ４０等が供給さ
れる。前述のように、ビット線選択信号ＹＳ４０等は、
メモリアレイＡＲＹＲ３４の左側に設けられたセンスア
ンプＳＡＲ４４の単位回路ＵＳＡ１及びＵＳＡ２等の２
対のスイッチＭＯＳＦＥＴのゲートにも供給される。こ
れにより、各単位回路のスイッチＭＯＳＦＥＴＮ８及び
Ｎ９は、対応するビット線選択信号ＹＳ４０〜ＹＳ４６
３が有効レベルとされることで選択的にかつ２対ずつ同
時にオン状態となり、メモリアレイＡＲＹＲ３４又はＡ
ＲＹＲ２４の対応する２組のサブビット線とサブコモン
ＩＯ線ＳＩＯ０＊及びＳＩＯ１＊との間を選択的に接続
状態とする。
【００４７】一方、センスアンプＳＡＲ３４の各単位回
路のビット線プリチャージ回路を構成するＭＯＳＦＥＴ
Ｎ５〜Ｎ７のゲートには、前記反転プリチャージ制御信
号ＰＣＢが共通に供給される。ＭＯＳＦＥＴＮ５〜Ｎ７
は、反転プリチャージ制御信号ＰＣＢの有効レベルつま
りハイレベルを受けて選択的にオン状態となり、センス
アンプＳＡＲ３４の対応する単位回路の単位増幅回路の
非反転及び反転入出力ノード間つまりはメモリアレイＡ
ＲＹＲ３４又はＡＲＹＲ２４の対応するサブビット線の
非反転及び反転信号線間を短絡して、イコライズする。
路のビット線プリチャージ回路を構成するＭＯＳＦＥＴ
Ｎ５〜Ｎ７のゲートには、前記反転プリチャージ制御信
号ＰＣＢが共通に供給される。ＭＯＳＦＥＴＮ５〜Ｎ７
は、反転プリチャージ制御信号ＰＣＢの有効レベルつま
りハイレベルを受けて選択的にオン状態となり、センス
アンプＳＡＲ３４の対応する単位回路の単位増幅回路の
非反転及び反転入出力ノード間つまりはメモリアレイＡ
ＲＹＲ３４又はＡＲＹＲ２４の対応するサブビット線の
非反転及び反転信号線間を短絡して、イコライズする。
【００４８】この実施例において、メモリブロックＭＢ
０〜ＭＢ３を構成するメモリマットＭＡＴＬ及びＭＡＴ
Ｒは、メモリセルを初めとする素子の微細化を図るた
め、＋２．２Ｖのような比較的小さな絶対値の内部電圧
ＶＣＬと接地電位ＶＳＳつまり０Ｖをその動作電源と
し、センスアンプＳＡＲ３４を構成する単位増幅回路
も、コモンソース線ＰＰ及びＰＮを介して供給される内
部電圧ＶＣＬ及び接地電位ＶＳＳをその動作電源とす
る。しかし、この実施例のダイナミック型ＲＡＭは、い
わゆるオーバードライブ方式を採り、コモンソース線Ｐ
Ｐには、センスアンプＳＡＲ３４が活性化される当初所
定期間だけ電源電圧ＶＣＣつまり＋３．３Ｖが供給され
る。これにより、センスアンプの単位増幅回路の増幅動
作の立ち上がりが高速化され、ダイナミック型ＲＡＭの
読み出し動作が高速化される。
０〜ＭＢ３を構成するメモリマットＭＡＴＬ及びＭＡＴ
Ｒは、メモリセルを初めとする素子の微細化を図るた
め、＋２．２Ｖのような比較的小さな絶対値の内部電圧
ＶＣＬと接地電位ＶＳＳつまり０Ｖをその動作電源と
し、センスアンプＳＡＲ３４を構成する単位増幅回路
も、コモンソース線ＰＰ及びＰＮを介して供給される内
部電圧ＶＣＬ及び接地電位ＶＳＳをその動作電源とす
る。しかし、この実施例のダイナミック型ＲＡＭは、い
わゆるオーバードライブ方式を採り、コモンソース線Ｐ
Ｐには、センスアンプＳＡＲ３４が活性化される当初所
定期間だけ電源電圧ＶＣＣつまり＋３．３Ｖが供給され
る。これにより、センスアンプの単位増幅回路の増幅動
作の立ち上がりが高速化され、ダイナミック型ＲＡＭの
読み出し動作が高速化される。
【００４９】ここで、図１２の信号波形図をもとに、セ
ンスアンプのオーバードライブ方式について簡単に説明
する。図１２において、センスアンプ制御信号ＳＡＰ３
は、電源電圧ＶＣＣつまり＋３．３Ｖをその無効レベル
とし、接地電位ＶＳＳつまり０Ｖをその有効レベルとす
る。また、センスアンプ制御信号ＳＡＮ３は、接地電位
ＶＳＳをその無効レベルとし、電源電圧ＶＣＣをその有
効レベルとする。駆動電圧供給線ＣＰＰ４には、非選択
時ならびにセンスアンプ制御信号ＳＡＰ３及びＳＡＮ３
が有効レベルとされてから所定時間が経過するまでの
間、電源電圧ＶＣＣが供給され、所定時間経過後には内
部電圧ＶＣＬつまり＋２．２Ｖが供給される。駆動電圧
供給線ＣＰＮ４には、定常的に接地電位ＶＳＳが供給さ
れる。図示されないプリチャージ制御信号ＰＣは、セン
スアンプＳＡＲ３４が非活性状態とされるとき所定のタ
イミングで接地電位ＶＳＳのような有効レベルとされ、
活性状態とされた時点で電源電圧ＶＣＣのような無効レ
ベルとされる。
ンスアンプのオーバードライブ方式について簡単に説明
する。図１２において、センスアンプ制御信号ＳＡＰ３
は、電源電圧ＶＣＣつまり＋３．３Ｖをその無効レベル
とし、接地電位ＶＳＳつまり０Ｖをその有効レベルとす
る。また、センスアンプ制御信号ＳＡＮ３は、接地電位
ＶＳＳをその無効レベルとし、電源電圧ＶＣＣをその有
効レベルとする。駆動電圧供給線ＣＰＰ４には、非選択
時ならびにセンスアンプ制御信号ＳＡＰ３及びＳＡＮ３
が有効レベルとされてから所定時間が経過するまでの
間、電源電圧ＶＣＣが供給され、所定時間経過後には内
部電圧ＶＣＬつまり＋２．２Ｖが供給される。駆動電圧
供給線ＣＰＮ４には、定常的に接地電位ＶＳＳが供給さ
れる。図示されないプリチャージ制御信号ＰＣは、セン
スアンプＳＡＲ３４が非活性状態とされるとき所定のタ
イミングで接地電位ＶＳＳのような有効レベルとされ、
活性状態とされた時点で電源電圧ＶＣＣのような無効レ
ベルとされる。
【００５０】センスアンプ制御信号ＳＡＰ３及びＳＡＮ
３が無効レベルとされセンスアンプＳＡＲ３４が非活性
状態とされるとき、センスアンプ駆動部ＳＤＲ３４で
は、センスアンプ駆動回路ＳＡＤを構成する駆動ＭＯＳ
ＦＥＴＰ４及びＮＥがオフ状態とされるとともに、コモ
ンＩＯ線プリチャージ回路を構成するＭＯＳＦＥＴＮＦ
〜ＮＨが、プリチャージ制御信号ＰＣの有効レベルを受
けて一斉にオン状態とされる。これにより、コモンソー
ス線ＰＰ及びＰＮは、ＭＯＳＦＥＴＮＦ〜ＮＨを介して
内部電圧ＶＣＬと接地電位との中間電位つまり内部電圧
ＨＶＣにイコライズされ、センスアンプＳＡＲ３４の単
位回路ＵＳＡ０等はすべて非動作状態とされる。このと
き、メモリアレイＡＲＹＲ３４又はＡＲＹＲ２４では、
センスアンプＳＡＲ３４の対応する単位回路のビット線
プリチャージ回路を介してサブビット線ＳＢ０＊〜ＳＢ
２５５＊の非反転及び反転信号線がイコライズされ、内
部電圧ＨＶＣのような中間レベルにプリチャージされ
る。
３が無効レベルとされセンスアンプＳＡＲ３４が非活性
状態とされるとき、センスアンプ駆動部ＳＤＲ３４で
は、センスアンプ駆動回路ＳＡＤを構成する駆動ＭＯＳ
ＦＥＴＰ４及びＮＥがオフ状態とされるとともに、コモ
ンＩＯ線プリチャージ回路を構成するＭＯＳＦＥＴＮＦ
〜ＮＨが、プリチャージ制御信号ＰＣの有効レベルを受
けて一斉にオン状態とされる。これにより、コモンソー
ス線ＰＰ及びＰＮは、ＭＯＳＦＥＴＮＦ〜ＮＨを介して
内部電圧ＶＣＬと接地電位との中間電位つまり内部電圧
ＨＶＣにイコライズされ、センスアンプＳＡＲ３４の単
位回路ＵＳＡ０等はすべて非動作状態とされる。このと
き、メモリアレイＡＲＹＲ３４又はＡＲＹＲ２４では、
センスアンプＳＡＲ３４の対応する単位回路のビット線
プリチャージ回路を介してサブビット線ＳＢ０＊〜ＳＢ
２５５＊の非反転及び反転信号線がイコライズされ、内
部電圧ＨＶＣのような中間レベルにプリチャージされ
る。
【００５１】一方、センスアンプ制御信号ＳＡＰ３及び
ＳＡＮ３が有効レベルとされると、センスアンプ駆動部
ＳＤＲ３４では、コモンＩＯ線プリチャージ回路を構成
するＭＯＳＦＥＴＮＦ〜ＮＨがオフ状態とされ、代わっ
てセンスアンプ駆動回路ＳＡＤを構成する駆動ＭＯＳＦ
ＥＴＰ４及びＮＥがオン状態とされる。このため、コモ
ンソース線ＰＰには、駆動電圧供給線ＣＰＰ４から駆動
ＭＯＳＦＥＴＰ４を介してまず電源電圧ＶＣＣのような
駆動電圧が供給され、所定時間経過後には内部電圧ＶＣ
Ｌのような駆動電圧が供給される。また、コモンソース
線ＰＮには、駆動電圧供給線ＣＰＮ４を介して接地電位
ＶＳＳが供給される。これにより、センスアンプＳＡＲ
３４の各単位回路を構成する単位増幅回路が動作状態と
され、メモリアレイＡＲＹＲ３４又はＡＲＹＲ２４の選
択されたサブワード線に結合されたメモリセルから対応
するサブビット線ＳＢ０＊等に出力される微小読み出し
信号をそれぞれ増幅し、ハイレベル又はロウレベルの２
値読み出し信号とする。なお、センスアンプＳＡＲ３４
が活性化される当初においてコモンソース線ＰＰにオー
バードライブのための電源電圧ＶＣＣが供給されること
で、単位増幅回路の増幅動作の立ち上がりが高速化さ
れ、これによってダイナミック型ＲＡＭの読み出しモー
ドのアクセスタイムが高速化されるものとなる。
ＳＡＮ３が有効レベルとされると、センスアンプ駆動部
ＳＤＲ３４では、コモンＩＯ線プリチャージ回路を構成
するＭＯＳＦＥＴＮＦ〜ＮＨがオフ状態とされ、代わっ
てセンスアンプ駆動回路ＳＡＤを構成する駆動ＭＯＳＦ
ＥＴＰ４及びＮＥがオン状態とされる。このため、コモ
ンソース線ＰＰには、駆動電圧供給線ＣＰＰ４から駆動
ＭＯＳＦＥＴＰ４を介してまず電源電圧ＶＣＣのような
駆動電圧が供給され、所定時間経過後には内部電圧ＶＣ
Ｌのような駆動電圧が供給される。また、コモンソース
線ＰＮには、駆動電圧供給線ＣＰＮ４を介して接地電位
ＶＳＳが供給される。これにより、センスアンプＳＡＲ
３４の各単位回路を構成する単位増幅回路が動作状態と
され、メモリアレイＡＲＹＲ３４又はＡＲＹＲ２４の選
択されたサブワード線に結合されたメモリセルから対応
するサブビット線ＳＢ０＊等に出力される微小読み出し
信号をそれぞれ増幅し、ハイレベル又はロウレベルの２
値読み出し信号とする。なお、センスアンプＳＡＲ３４
が活性化される当初においてコモンソース線ＰＰにオー
バードライブのための電源電圧ＶＣＣが供給されること
で、単位増幅回路の増幅動作の立ち上がりが高速化さ
れ、これによってダイナミック型ＲＡＭの読み出しモー
ドのアクセスタイムが高速化されるものとなる。
【００５２】ところで、図１２の実施例では、駆動電圧
供給線ＣＰＰ４を介して供給される駆動電圧を一時的に
電源電圧ＶＣＣとすることによってセンスアンプのオー
バードライブを実現しているが、図１３に示されるよう
に、電源電圧ＶＣＣ，内部電圧ＶＣＬ及び接地電位ＶＳ
Ｓがそれぞれ定常的に供給される３本の駆動電圧供給線
を設けることによって同様なオーバードライブを実現す
ることもできる。すなわち、図１３では、コモンソース
線ＰＰと電源電圧ＶＣＣ及び内部電圧ＶＣＬとの間に、
センスアンプ駆動回路ＳＡＤを構成するＰチャンネル型
の駆動ＭＯＳＦＥＴＰ８及びＰ９がそれぞれ設けられ、
コモンソース線ＰＮと接地電位ＶＳＳとの間にはＮチャ
ンネル型の駆動ＭＯＳＦＥＴＮＥが設けられる。このう
ち、駆動ＭＯＳＦＥＴＰ８及びＰ９のゲートには、セン
スアンプ制御信号ＳＡＰ３１及びＳＡＰ３２がそれぞれ
供給され、駆動ＭＯＳＦＥＴＮＥのゲートにはセンスア
ンプ制御信号ＳＡＮ３が供給される。この実施例におい
て、センスアンプ制御信号ＳＡＰ３１は、図１４に示さ
れるように、センスアンプ制御信号ＳＡＮ３と同時に有
効レベルとされ、所定時間が経過した時点で無効レベル
に戻される。また、センスアンプ制御信号ＳＡＰ３２
は、センスアンプ制御信号ＳＡＰ３１及びＳＡＮ３が有
効レベルとされてから所定時間が経過した時点でセンス
アンプ制御信号ＳＡＰ３１が無効レベルに戻されるのと
同時に有効レベルとされる。この結果、コモンソース線
ＰＰには、センスアンプ制御信号ＳＡＰ３１が有効レベ
ルとされてからセンスアンプ制御信号ＳＡＰ３２が有効
レベルとされるまでの間、電源電圧ＶＣＣが駆動電圧と
して所定期間だけ供給され、これによって前記図１２と
同様なセンスアンプのオーバードライブを実現すること
ができる。
供給線ＣＰＰ４を介して供給される駆動電圧を一時的に
電源電圧ＶＣＣとすることによってセンスアンプのオー
バードライブを実現しているが、図１３に示されるよう
に、電源電圧ＶＣＣ，内部電圧ＶＣＬ及び接地電位ＶＳ
Ｓがそれぞれ定常的に供給される３本の駆動電圧供給線
を設けることによって同様なオーバードライブを実現す
ることもできる。すなわち、図１３では、コモンソース
線ＰＰと電源電圧ＶＣＣ及び内部電圧ＶＣＬとの間に、
センスアンプ駆動回路ＳＡＤを構成するＰチャンネル型
の駆動ＭＯＳＦＥＴＰ８及びＰ９がそれぞれ設けられ、
コモンソース線ＰＮと接地電位ＶＳＳとの間にはＮチャ
ンネル型の駆動ＭＯＳＦＥＴＮＥが設けられる。このう
ち、駆動ＭＯＳＦＥＴＰ８及びＰ９のゲートには、セン
スアンプ制御信号ＳＡＰ３１及びＳＡＰ３２がそれぞれ
供給され、駆動ＭＯＳＦＥＴＮＥのゲートにはセンスア
ンプ制御信号ＳＡＮ３が供給される。この実施例におい
て、センスアンプ制御信号ＳＡＰ３１は、図１４に示さ
れるように、センスアンプ制御信号ＳＡＮ３と同時に有
効レベルとされ、所定時間が経過した時点で無効レベル
に戻される。また、センスアンプ制御信号ＳＡＰ３２
は、センスアンプ制御信号ＳＡＰ３１及びＳＡＮ３が有
効レベルとされてから所定時間が経過した時点でセンス
アンプ制御信号ＳＡＰ３１が無効レベルに戻されるのと
同時に有効レベルとされる。この結果、コモンソース線
ＰＰには、センスアンプ制御信号ＳＡＰ３１が有効レベ
ルとされてからセンスアンプ制御信号ＳＡＰ３２が有効
レベルとされるまでの間、電源電圧ＶＣＣが駆動電圧と
して所定期間だけ供給され、これによって前記図１２と
同様なセンスアンプのオーバードライブを実現すること
ができる。
【００５３】一方、この実施例のダイナミック型ＲＡＭ
では、メモリセルのリフレッシュ動作が同一行に配置さ
れた８個のサブメモリマットＳＭＲ００〜ＳＭＲ０７な
いしＳＭＲ７０〜ＳＭＲ７７を単位として進行される。
このとき、センスアンプ制御信号ＳＡＰ０〜ＳＡＰ７な
らびにＳＡＮ０〜ＳＡＮ７は、リフレッシュ動作の進行
にともなって順次有効レベルとされるが、例えばサブメ
モリマットＳＭＲ３０〜ＳＭＲ３７のリフレッシュ動作
が終了しサブメモリマットＳＭＲ４０〜ＳＭＲ４７に移
行する場合、センスアンプ制御信号ＳＡＰ３及びＳＡＮ
３は所定期間だけ次のセンスアンプ制御信号ＳＡＰ４及
びＳＡＮ４と同時に有効レベルとされ、いわゆる電荷再
利用リフレッシュが行われる。これにより、センスアン
プＳＡＲ３０〜ＳＡＲ３７のコモンソース線ＰＰ及びＰ
Ｎにチャージされた駆動電圧ＶＣＬ又はＶＳＳに相当す
る電荷は、駆動電圧供給線ＣＰＰ０〜ＣＰＰ７ならびに
ＣＰＮ０〜ＣＰＮ７を介してセンスアンプＳＡＲ３０〜
ＳＡＲ３７のコモンソース線ＰＰ及びＰＮに伝達され、
再利用される。この結果、改めて駆動電圧供給線ＣＰＰ
０〜ＣＰＰ７ならびにＣＰＮ０〜ＣＰＮ７を介して供給
すべき駆動電圧の電荷量が節約され、ダイナミック型Ｒ
ＡＭの低消費電力化が図られる。
では、メモリセルのリフレッシュ動作が同一行に配置さ
れた８個のサブメモリマットＳＭＲ００〜ＳＭＲ０７な
いしＳＭＲ７０〜ＳＭＲ７７を単位として進行される。
このとき、センスアンプ制御信号ＳＡＰ０〜ＳＡＰ７な
らびにＳＡＮ０〜ＳＡＮ７は、リフレッシュ動作の進行
にともなって順次有効レベルとされるが、例えばサブメ
モリマットＳＭＲ３０〜ＳＭＲ３７のリフレッシュ動作
が終了しサブメモリマットＳＭＲ４０〜ＳＭＲ４７に移
行する場合、センスアンプ制御信号ＳＡＰ３及びＳＡＮ
３は所定期間だけ次のセンスアンプ制御信号ＳＡＰ４及
びＳＡＮ４と同時に有効レベルとされ、いわゆる電荷再
利用リフレッシュが行われる。これにより、センスアン
プＳＡＲ３０〜ＳＡＲ３７のコモンソース線ＰＰ及びＰ
Ｎにチャージされた駆動電圧ＶＣＬ又はＶＳＳに相当す
る電荷は、駆動電圧供給線ＣＰＰ０〜ＣＰＰ７ならびに
ＣＰＮ０〜ＣＰＮ７を介してセンスアンプＳＡＲ３０〜
ＳＡＲ３７のコモンソース線ＰＰ及びＰＮに伝達され、
再利用される。この結果、改めて駆動電圧供給線ＣＰＰ
０〜ＣＰＰ７ならびにＣＰＮ０〜ＣＰＮ７を介して供給
すべき駆動電圧の電荷量が節約され、ダイナミック型Ｒ
ＡＭの低消費電力化が図られる。
【００５４】図１０の説明に戻ろう。この実施例のセン
スアンプ駆動部ＳＤＲ３４は、さらに、Ｎチャンネル型
の一対の読み出し用差動ＭＯＳＦＥＴＮＰ及びＮＱなら
びに一対の書き込み用スイッチＭＯＳＦＥＴＮＬ及びＮ
Ｍを含むサブメインアンプＳＭＡと、３個のＰチャンネ
ルＭＯＳＦＥＴＰ５〜Ｐ７ならびにＮチャンネルＭＯＳ
ＦＥＴＮＩ〜ＮＫがそれぞれ直並列結合されてなる二つ
のサブコモンＩＯ線プリチャージ回路とを備える。この
うち、一方のサブコモンＩＯ線プリチャージ回路を構成
するＭＯＳＦＥＴＮＩ〜ＮＫのゲートには、前記内部制
御信号ＰＣのインバータＶ２による反転信号つまり反転
内部制御信号ＰＣＢが共通に供給され、他方のサブコモ
ンＩＯ線プリチャージ回路を構成するＭＯＳＦＥＴＰ５
〜Ｐ７のゲートには、内部制御信号ＰＣＳが共通に供給
される。これにより、ＭＯＳＦＥＴＮＩ〜ＮＫは、ダイ
ナミック型ＲＡＭが書き込みモードとされるとき、内部
制御信号ＰＣがロウレベルつまり反転内部制御信号ＰＣ
Ｂがハイレベルとされることで選択的にオン状態とな
り、サブコモンＩＯ線ＳＩＯ０＊の非反転及び反転信号
線間を内部電圧ＨＶＣにイコライズする。また、ＭＯＳ
ＦＥＴＰ５〜Ｐ７は、ダイナミック型ＲＡＭが読み出し
モードとされるとき、内部制御信号ＰＣＳがロウレベル
とされることで選択的にオン状態となり、サブコモンＩ
Ｏ線ＳＩＯ０＊の非反転及び反転信号線間を内部電圧Ｖ
ＣＬにイコライズする。
スアンプ駆動部ＳＤＲ３４は、さらに、Ｎチャンネル型
の一対の読み出し用差動ＭＯＳＦＥＴＮＰ及びＮＱなら
びに一対の書き込み用スイッチＭＯＳＦＥＴＮＬ及びＮ
Ｍを含むサブメインアンプＳＭＡと、３個のＰチャンネ
ルＭＯＳＦＥＴＰ５〜Ｐ７ならびにＮチャンネルＭＯＳ
ＦＥＴＮＩ〜ＮＫがそれぞれ直並列結合されてなる二つ
のサブコモンＩＯ線プリチャージ回路とを備える。この
うち、一方のサブコモンＩＯ線プリチャージ回路を構成
するＭＯＳＦＥＴＮＩ〜ＮＫのゲートには、前記内部制
御信号ＰＣのインバータＶ２による反転信号つまり反転
内部制御信号ＰＣＢが共通に供給され、他方のサブコモ
ンＩＯ線プリチャージ回路を構成するＭＯＳＦＥＴＰ５
〜Ｐ７のゲートには、内部制御信号ＰＣＳが共通に供給
される。これにより、ＭＯＳＦＥＴＮＩ〜ＮＫは、ダイ
ナミック型ＲＡＭが書き込みモードとされるとき、内部
制御信号ＰＣがロウレベルつまり反転内部制御信号ＰＣ
Ｂがハイレベルとされることで選択的にオン状態とな
り、サブコモンＩＯ線ＳＩＯ０＊の非反転及び反転信号
線間を内部電圧ＨＶＣにイコライズする。また、ＭＯＳ
ＦＥＴＰ５〜Ｐ７は、ダイナミック型ＲＡＭが読み出し
モードとされるとき、内部制御信号ＰＣＳがロウレベル
とされることで選択的にオン状態となり、サブコモンＩ
Ｏ線ＳＩＯ０＊の非反転及び反転信号線間を内部電圧Ｖ
ＣＬにイコライズする。
【００５５】一方、サブメインアンプＳＭＡを構成する
書き込み用スイッチＭＯＳＦＥＴＮＬ及びＮＭのドレイ
ン及びソースは、メインコモンＩＯ線ＭＩＯ４０＊及び
サブコモンＩＯ線ＳＩＯ０＊の反転及び非反転信号線に
それぞれ結合され、そのゲートには、内部制御信号ＷＥ
３が共通に供給される。また、読み出し用差動ＭＯＳＦ
ＥＴＮＰ及びＮＱのドレインは、ＮチャンネルＭＯＳＦ
ＥＴＮＮ及びＮＯを介してメインコモンＩＯ線ＭＩＯ４
０＊の非反転及び反転信号線にそれぞれ結合され、その
共通結合されたソースは、Ｎチャンネル型の駆動ＭＯＳ
ＦＥＴＮＲを介して接地電位ＶＳＳに結合される。差動
ＭＯＳＦＥＴＮＰ及びＮＱのゲートは、サブコモンＩＯ
線ＳＩＯ０＊の反転及び非反転信号線にそれぞれ結合さ
れ、ＭＯＳＦＥＴＮＮ及びＮＯならびにＮＲのゲートに
は、内部制御信号ＲＥ３が共通に供給される。なお、内
部制御信号ＷＥ３は、ダイナミック型ＲＡＭが書き込み
モードで選択状態とされるとき、所定のタイミングで選
択的に内部電圧ＶＣＬのようなハイレベルとされ、内部
制御信号ＲＥ３は、読み出しモードで選択状態とされる
とき、所定のタイミングで選択的にハイレベルとされ
る。
書き込み用スイッチＭＯＳＦＥＴＮＬ及びＮＭのドレイ
ン及びソースは、メインコモンＩＯ線ＭＩＯ４０＊及び
サブコモンＩＯ線ＳＩＯ０＊の反転及び非反転信号線に
それぞれ結合され、そのゲートには、内部制御信号ＷＥ
３が共通に供給される。また、読み出し用差動ＭＯＳＦ
ＥＴＮＰ及びＮＱのドレインは、ＮチャンネルＭＯＳＦ
ＥＴＮＮ及びＮＯを介してメインコモンＩＯ線ＭＩＯ４
０＊の非反転及び反転信号線にそれぞれ結合され、その
共通結合されたソースは、Ｎチャンネル型の駆動ＭＯＳ
ＦＥＴＮＲを介して接地電位ＶＳＳに結合される。差動
ＭＯＳＦＥＴＮＰ及びＮＱのゲートは、サブコモンＩＯ
線ＳＩＯ０＊の反転及び非反転信号線にそれぞれ結合さ
れ、ＭＯＳＦＥＴＮＮ及びＮＯならびにＮＲのゲートに
は、内部制御信号ＲＥ３が共通に供給される。なお、内
部制御信号ＷＥ３は、ダイナミック型ＲＡＭが書き込み
モードで選択状態とされるとき、所定のタイミングで選
択的に内部電圧ＶＣＬのようなハイレベルとされ、内部
制御信号ＲＥ３は、読み出しモードで選択状態とされる
とき、所定のタイミングで選択的にハイレベルとされ
る。
【００５６】これにより、サブメインアンプＳＭＡの書
き込み用スイッチＭＯＳＦＥＴＮＬ及びＮＭは、ダイナ
ミック型ＲＡＭが書き込みモードで選択状態とされ内部
制御信号ＷＥ３がハイレベルとされることで選択的にオ
ン状態となり、メインアンプＭＡＲからメインコモンＩ
Ｏ線ＭＩＯ４０＊を介して供給される書き込み信号をサ
ブコモンＩＯ線ＳＩＯ０＊に伝達する。これらの書き込
み信号は、サブコモンＩＯ線ＳＩＯ０＊からセンスアン
プＳＡＲ３４の対応する単位回路を介してメモリアレイ
ＡＲＹＲ３４の選択されたメモリセルに書き込まれる。
き込み用スイッチＭＯＳＦＥＴＮＬ及びＮＭは、ダイナ
ミック型ＲＡＭが書き込みモードで選択状態とされ内部
制御信号ＷＥ３がハイレベルとされることで選択的にオ
ン状態となり、メインアンプＭＡＲからメインコモンＩ
Ｏ線ＭＩＯ４０＊を介して供給される書き込み信号をサ
ブコモンＩＯ線ＳＩＯ０＊に伝達する。これらの書き込
み信号は、サブコモンＩＯ線ＳＩＯ０＊からセンスアン
プＳＡＲ３４の対応する単位回路を介してメモリアレイ
ＡＲＹＲ３４の選択されたメモリセルに書き込まれる。
【００５７】一方、サブメインアンプＳＭＡを構成する
読み出し用差動ＭＯＳＦＥＴＮＰ及びＮＱは、ダイナミ
ック型ＲＡＭが読み出しモードで選択状態とされ内部制
御信号ＲＥ３のハイレベルを受けてＭＯＳＦＥＴＮＮ及
びＮＯならびにＮＲがオン状態とされるとき、これらの
ＭＯＳＦＥＴとともに選択的にいわゆる擬似ダイレクト
型の差動増幅回路を構成し、メモリアレイＡＲＹＲ３４
の選択されたメモリセルから出力されセンスアンプＳＡ
Ｒ３４の対応する単位増幅回路により増幅されしかもサ
ブコモンＩＯ線ＳＩＯ０＊を介して出力される２値読み
出し信号をさらに増幅して、対応するメインコモンＩＯ
線ＭＩＯ４０＊に伝達する。前述のように、サブコモン
ＩＯ線ＳＩＯ０＊は、列方向に隣接する２個のサブメモ
リマットＳＭＲ３４及びＳＭＲ３５により共有され、そ
の配線長は、これらのサブメモリマットのビット線方向
の幅に相当する比較的短いものとされる。また、センス
アンプＳＡＲ３４の対応する単位増幅回路からサブコモ
ンＩＯ線ＳＩＯ０＊に出力された２値読み出し信号は、
サブメインアンプＳＭＡの読み出し用差動ＭＯＳＦＥＴ
ＮＰ及びＮＱを中心とする差動増幅回路によってさらに
増幅され、比較的長い配線長を有するメインコモンＩＯ
線ＭＩＯ４０＊に伝達される。
読み出し用差動ＭＯＳＦＥＴＮＰ及びＮＱは、ダイナミ
ック型ＲＡＭが読み出しモードで選択状態とされ内部制
御信号ＲＥ３のハイレベルを受けてＭＯＳＦＥＴＮＮ及
びＮＯならびにＮＲがオン状態とされるとき、これらの
ＭＯＳＦＥＴとともに選択的にいわゆる擬似ダイレクト
型の差動増幅回路を構成し、メモリアレイＡＲＹＲ３４
の選択されたメモリセルから出力されセンスアンプＳＡ
Ｒ３４の対応する単位増幅回路により増幅されしかもサ
ブコモンＩＯ線ＳＩＯ０＊を介して出力される２値読み
出し信号をさらに増幅して、対応するメインコモンＩＯ
線ＭＩＯ４０＊に伝達する。前述のように、サブコモン
ＩＯ線ＳＩＯ０＊は、列方向に隣接する２個のサブメモ
リマットＳＭＲ３４及びＳＭＲ３５により共有され、そ
の配線長は、これらのサブメモリマットのビット線方向
の幅に相当する比較的短いものとされる。また、センス
アンプＳＡＲ３４の対応する単位増幅回路からサブコモ
ンＩＯ線ＳＩＯ０＊に出力された２値読み出し信号は、
サブメインアンプＳＭＡの読み出し用差動ＭＯＳＦＥＴ
ＮＰ及びＮＱを中心とする差動増幅回路によってさらに
増幅され、比較的長い配線長を有するメインコモンＩＯ
線ＭＩＯ４０＊に伝達される。
【００５８】これらの結果、この実施例では、列選択時
におけるセンスアンプＳＡＲ３４の各単位増幅回路に対
する負荷を軽減しつつ、選択されたメモリセルの読み出
し信号を効果的にメインコモンＩＯ線ＭＩＯ４０＊つま
りはメインアンプＭＡＲの対応する単位回路に伝達する
ことができ、これによってダイナミック型ＲＡＭの読み
出しモードにおけるアクセスタイムを高速化できるもの
となる。なお、この実施例において、サブメインアンプ
ＳＭＡを含むセンスアンプ駆動回路ＳＡＤ３４は、後述
するように、センスアンプＳＡＲ３４等の配置領域とサ
ブワード線駆動部ＷＤＲ３４等の配置領域との交差領域
に配置されるため、そのレイアウト面積の増大を抑制し
つつ、アクセスタイムの高速化を図ることができる。
におけるセンスアンプＳＡＲ３４の各単位増幅回路に対
する負荷を軽減しつつ、選択されたメモリセルの読み出
し信号を効果的にメインコモンＩＯ線ＭＩＯ４０＊つま
りはメインアンプＭＡＲの対応する単位回路に伝達する
ことができ、これによってダイナミック型ＲＡＭの読み
出しモードにおけるアクセスタイムを高速化できるもの
となる。なお、この実施例において、サブメインアンプ
ＳＭＡを含むセンスアンプ駆動回路ＳＡＤ３４は、後述
するように、センスアンプＳＡＲ３４等の配置領域とサ
ブワード線駆動部ＷＤＲ３４等の配置領域との交差領域
に配置されるため、そのレイアウト面積の増大を抑制し
つつ、アクセスタイムの高速化を図ることができる。
【００５９】ところで、メインコモンＩＯ線ＭＩＯ４０
＊等の配線長が比較的短くあるいはその負荷容量が問題
とならない場合、サブメインアンプＳＭＡは、図１１及
び図１３に例示されるように、書き込み用及び読み出し
用として兼用されるスイッチＭＯＳＦＥＴＮＬ及びＮＭ
のみによって構成することができる。
＊等の配線長が比較的短くあるいはその負荷容量が問題
とならない場合、サブメインアンプＳＭＡは、図１１及
び図１３に例示されるように、書き込み用及び読み出し
用として兼用されるスイッチＭＯＳＦＥＴＮＬ及びＮＭ
のみによって構成することができる。
【００６０】図１５には、図４のサブメモリマットＳＭ
Ｒ３４のメモリアレイＡＲＹＲ３４及びその周辺部にお
ける金属配線層の一実施例の平面配置図が示されてい
る。また、図１６には、図４のサブメモリマットＳＭＲ
３４に含まれるサブワード線駆動部ＷＤＲ３４の一実施
例の部分的な平面配置図が示され、図１７には、センス
アンプＳＡＲ３４及びセンスアンプ駆動部ＳＤＲ３４の
一実施例の平面配置図が示されている。これらの図によ
り、サブメモリマットＳＭＲ３４及びその周辺部におけ
る特に金属配線層の平面配置ならびにその特徴について
説明する。なお、金属配線層に関する以下の説明が、サ
ブメモリマットＳＭＲ３４を除く他のサブメモリマット
にも適用できるものであることは言うまでもない。
Ｒ３４のメモリアレイＡＲＹＲ３４及びその周辺部にお
ける金属配線層の一実施例の平面配置図が示されてい
る。また、図１６には、図４のサブメモリマットＳＭＲ
３４に含まれるサブワード線駆動部ＷＤＲ３４の一実施
例の部分的な平面配置図が示され、図１７には、センス
アンプＳＡＲ３４及びセンスアンプ駆動部ＳＤＲ３４の
一実施例の平面配置図が示されている。これらの図によ
り、サブメモリマットＳＭＲ３４及びその周辺部におけ
る特に金属配線層の平面配置ならびにその特徴について
説明する。なお、金属配線層に関する以下の説明が、サ
ブメモリマットＳＭＲ３４を除く他のサブメモリマット
にも適用できるものであることは言うまでもない。
【００６１】図１５において、この実施例のダイナミッ
ク型ＲＡＭは、アルミニウム等からなる３層の金属配線
層Ｍ１〜Ｍ３を有する。このうち、最上層となる第３層
の金属配線層Ｍ３は、主に図の水平方向につまりはサブ
ビット線と平行しかつ複数のサブメモリマット間に渡っ
て配置されるビット線選択信号ＹＳ４０〜ＹＳ４６３
等，サブワード線駆動信号ＤＸ４０〜ＤＸ４７等，メイ
ンコモンＩＯ線ＭＩＯ４０＊〜ＭＩＯ４３＊等ならびに
駆動電圧供給線ＣＰＰ２，ＣＰＮ２，ＣＰＰ４及びＣＰ
Ｎ４等として使用され、第２層の金属配線層Ｍ２は、主
に図の垂直方向につまりはサブワード線と平行しかつ複
数のサブメモリマット間に渡って配置されるメインワー
ド線ＭＷ３０＊〜ＭＷ３６３＊等，サブコモンＩＯ線Ｓ
ＩＯ０＊〜ＳＩＯ３＊等，反転シェアド制御信号線ＳＨ
３ＬＢ〜ＳＨ４ＬＢ及びＳＨ３ＲＢ〜ＳＨ４ＲＢ等、セ
ンスアンプ駆動信号線ＳＡＰ３〜ＳＡＰ４及びＳＡＮ３
〜ＳＡＮ４等ならびに内部制御信号線ＰＣ，ＰＣＳ，Ｗ
Ｅ３〜ＷＥ４，ＲＥ３〜ＲＥ４等として使用される。な
お、最下層となる第１層の金属配線層Ｍ１は、各回路を
構成するＭＯＳＦＥＴ等の素子間配線等として使用され
る。
ク型ＲＡＭは、アルミニウム等からなる３層の金属配線
層Ｍ１〜Ｍ３を有する。このうち、最上層となる第３層
の金属配線層Ｍ３は、主に図の水平方向につまりはサブ
ビット線と平行しかつ複数のサブメモリマット間に渡っ
て配置されるビット線選択信号ＹＳ４０〜ＹＳ４６３
等，サブワード線駆動信号ＤＸ４０〜ＤＸ４７等，メイ
ンコモンＩＯ線ＭＩＯ４０＊〜ＭＩＯ４３＊等ならびに
駆動電圧供給線ＣＰＰ２，ＣＰＮ２，ＣＰＰ４及びＣＰ
Ｎ４等として使用され、第２層の金属配線層Ｍ２は、主
に図の垂直方向につまりはサブワード線と平行しかつ複
数のサブメモリマット間に渡って配置されるメインワー
ド線ＭＷ３０＊〜ＭＷ３６３＊等，サブコモンＩＯ線Ｓ
ＩＯ０＊〜ＳＩＯ３＊等，反転シェアド制御信号線ＳＨ
３ＬＢ〜ＳＨ４ＬＢ及びＳＨ３ＲＢ〜ＳＨ４ＲＢ等、セ
ンスアンプ駆動信号線ＳＡＰ３〜ＳＡＰ４及びＳＡＮ３
〜ＳＡＮ４等ならびに内部制御信号線ＰＣ，ＰＣＳ，Ｗ
Ｅ３〜ＷＥ４，ＲＥ３〜ＲＥ４等として使用される。な
お、最下層となる第１層の金属配線層Ｍ１は、各回路を
構成するＭＯＳＦＥＴ等の素子間配線等として使用され
る。
【００６２】この実施例において、第２層の金属配線層
Ｍ２からなるメインワード線ＭＷ３０＊つまり非反転メ
インワード線ＭＷ３０Ｔ及び反転メインワード線ＭＷ３
０Ｂ等は、図１６に例示されるように、第１層のゲート
層ＦＧからなるメモリアレイＡＲＹＲ３４のサブワード
線ＳＷ０〜ＳＷ７等の８倍のピッチで、充分な余裕をも
って配置される。また、第３層の金属配線層Ｍ３からな
り図示されない右部において二つに分岐されたサブワー
ド線駆動信号線ＤＸ４０，ＤＸ４２，ＤＸ４４及びＤＸ
４６等の一方は、サブワード線駆動部ＷＤＲ３４を構成
するＰチャンネルＭＯＳＦＥＴの形成領域上に平行して
配置され、その他方は、サブワード線駆動部ＷＤＲ３４
を構成するＮチャンネルＭＯＳＦＥＴの形成領域上に平
行して配置される。これらのサブワード線駆動信号線の
中間には、ＰチャンネルＭＯＳＦＥＴの形成領域となる
Ｎウェル領域に基板電位つまり内部電圧ＶＣＨを供給す
るための供給配線が同様に第３層の金属配線層Ｍ３によ
って形成される。また、その下層には、隣接するメモリ
アレイＡＲＹＲ３４及びＡＲＹＲ３３の偶数番号のサブ
ワード線ＳＷ０，ＳＷ２，ＳＷ４及びＳＷ６等を互いに
共通結合するための結合配線が第１層の金属配線層Ｍ１
によって形成される。
Ｍ２からなるメインワード線ＭＷ３０＊つまり非反転メ
インワード線ＭＷ３０Ｔ及び反転メインワード線ＭＷ３
０Ｂ等は、図１６に例示されるように、第１層のゲート
層ＦＧからなるメモリアレイＡＲＹＲ３４のサブワード
線ＳＷ０〜ＳＷ７等の８倍のピッチで、充分な余裕をも
って配置される。また、第３層の金属配線層Ｍ３からな
り図示されない右部において二つに分岐されたサブワー
ド線駆動信号線ＤＸ４０，ＤＸ４２，ＤＸ４４及びＤＸ
４６等の一方は、サブワード線駆動部ＷＤＲ３４を構成
するＰチャンネルＭＯＳＦＥＴの形成領域上に平行して
配置され、その他方は、サブワード線駆動部ＷＤＲ３４
を構成するＮチャンネルＭＯＳＦＥＴの形成領域上に平
行して配置される。これらのサブワード線駆動信号線の
中間には、ＰチャンネルＭＯＳＦＥＴの形成領域となる
Ｎウェル領域に基板電位つまり内部電圧ＶＣＨを供給す
るための供給配線が同様に第３層の金属配線層Ｍ３によ
って形成される。また、その下層には、隣接するメモリ
アレイＡＲＹＲ３４及びＡＲＹＲ３３の偶数番号のサブ
ワード線ＳＷ０，ＳＷ２，ＳＷ４及びＳＷ６等を互いに
共通結合するための結合配線が第１層の金属配線層Ｍ１
によって形成される。
【００６３】一方、第３層の金属配線層Ｍ３からなるビ
ット線選択信号ＹＳ４０等は、図１７に例示されるよう
に、第２層のゲート層ＳＧからなるメモリアレイＡＲＹ
Ｒ３４のサブビット線ＳＢ０＊〜ＳＢ３＊つまり非反転
サブビット線ＳＢ０Ｔ〜ＳＢ３Ｔならびに反転ＳＢ０Ｂ
〜ＳＢ３Ｂ等の４倍つまり実質８倍のピッチで、充分な
余裕をもって配置される。また、第３層の金属配線層Ｍ
３からなるメインコモンＩＯ線ＭＩＯ４０＊つまり非反
転メインコモンＩＯ線ＭＩＯ４０Ｔ及びＭＩＯ４０Ｂな
らびに駆動電圧供給線ＣＰＰ４及びＣＰＮ４等は、サブ
ワード線駆動部ＷＤＲ２４及びＷＤＲ３４ならびにセン
スアンプ駆動部ＳＤＲ３４等の配置領域上に配置され、
第２層の金属配線層Ｍ２からなるサブコモンＩＯ線ＳＩ
Ｏ０＊及びＳＩＯ１＊つまり非反転サブコモンＩＯ線Ｓ
ＩＯ０Ｔ及びＳＩＯ１Ｔと反転サブコモンＩＯ線ＳＩＯ
０Ｂ及びＳＩＯ１Ｂ等，反転シェアド制御信号線ＳＨ３
ＬＢ及びＳＨ３ＲＢ〜ＳＨ４ＲＢ等、センスアンプ駆動
信号線ＳＡＰ３及びＳＡＮ３等ならびに内部制御信号線
ＰＣ，ＰＣＳ，ＷＥ３及びＲＥ３等は、センスアンプＳ
ＡＲ３４及びセンスアンプ駆動部ＳＤＲ３４等の配置領
域上に配置される。以上の結果、複数のサブメモリマッ
トにわたって信号伝達を行う信号線が３層の金属配線層
を使って効率良く配置され、これによってサブメモリマ
ットひいてはダイナミック型ＲＡＭのレイアウト効率が
高められるものとなる。
ット線選択信号ＹＳ４０等は、図１７に例示されるよう
に、第２層のゲート層ＳＧからなるメモリアレイＡＲＹ
Ｒ３４のサブビット線ＳＢ０＊〜ＳＢ３＊つまり非反転
サブビット線ＳＢ０Ｔ〜ＳＢ３Ｔならびに反転ＳＢ０Ｂ
〜ＳＢ３Ｂ等の４倍つまり実質８倍のピッチで、充分な
余裕をもって配置される。また、第３層の金属配線層Ｍ
３からなるメインコモンＩＯ線ＭＩＯ４０＊つまり非反
転メインコモンＩＯ線ＭＩＯ４０Ｔ及びＭＩＯ４０Ｂな
らびに駆動電圧供給線ＣＰＰ４及びＣＰＮ４等は、サブ
ワード線駆動部ＷＤＲ２４及びＷＤＲ３４ならびにセン
スアンプ駆動部ＳＤＲ３４等の配置領域上に配置され、
第２層の金属配線層Ｍ２からなるサブコモンＩＯ線ＳＩ
Ｏ０＊及びＳＩＯ１＊つまり非反転サブコモンＩＯ線Ｓ
ＩＯ０Ｔ及びＳＩＯ１Ｔと反転サブコモンＩＯ線ＳＩＯ
０Ｂ及びＳＩＯ１Ｂ等，反転シェアド制御信号線ＳＨ３
ＬＢ及びＳＨ３ＲＢ〜ＳＨ４ＲＢ等、センスアンプ駆動
信号線ＳＡＰ３及びＳＡＮ３等ならびに内部制御信号線
ＰＣ，ＰＣＳ，ＷＥ３及びＲＥ３等は、センスアンプＳ
ＡＲ３４及びセンスアンプ駆動部ＳＤＲ３４等の配置領
域上に配置される。以上の結果、複数のサブメモリマッ
トにわたって信号伝達を行う信号線が３層の金属配線層
を使って効率良く配置され、これによってサブメモリマ
ットひいてはダイナミック型ＲＡＭのレイアウト効率が
高められるものとなる。
【００６４】なお、この実施例のダイナミック型ＲＡＭ
では、前述のように、第２層の金属配線層Ｍ２又は第３
層の金属配線層Ｍ３からなり特に集積度の高いメモリア
レイに関係の深いメインワード線ＭＷ３０＊〜ＭＷ３６
３＊等ならびにビット線選択信号ＹＳ４０〜ＹＳ４６３
等が充分な余裕をもって配置されるため、これらの金属
配線層はいわゆる位相シフトマスクを用いることなくパ
ターニングされ、これによってダイナミック型ＲＡＭの
低コスト化が図られる。
では、前述のように、第２層の金属配線層Ｍ２又は第３
層の金属配線層Ｍ３からなり特に集積度の高いメモリア
レイに関係の深いメインワード線ＭＷ３０＊〜ＭＷ３６
３＊等ならびにビット線選択信号ＹＳ４０〜ＹＳ４６３
等が充分な余裕をもって配置されるため、これらの金属
配線層はいわゆる位相シフトマスクを用いることなくパ
ターニングされ、これによってダイナミック型ＲＡＭの
低コスト化が図られる。
【００６５】図１８には、図１のダイナミック型ＲＡＭ
の各サブメモリマットを構成するメモリアレイ及び周辺
部の第１の実施例の平面配置図が示され、図２１には、
その一実施例の断面構造図が示されている。また、図１
９には、図１のダイナミック型ＲＡＭの各サブメモリマ
ットを構成するメモリアレイ及び周辺部の第２の実施例
の平面配置図が示され、図２２には、その一実施例の断
面構造図が示されている。さらに、図２０には、図１の
ダイナミック型ＲＡＭの各サブメモリマットを構成する
メモリアレイ及び周辺部の第３の実施例の平面配置図が
示され、図２３には、その一実施例の断面構造図が示さ
れている。これらの図をもとに、この実施例のダイナミ
ック型ＲＡＭの特にウェル構造の概要と基板電圧ならび
にその特徴について説明する。なお、以下の実施例は、
ダイナミック型ＲＡＭのウェル構造及び基板電圧を分か
り易く説明することを主眼として、これまでに掲載した
ダイナミック型ＲＡＭの基板配置にこだわらずシンボリ
ックに表現されている。また、以下の記述では、まず図
１８及び図２１の第１の実施例についてその詳細を説明
し、図１９及び図２２の第２の実施例ならびに図２０及
び図２３の第３の実施例については、これと異なる部分
についてのみ説明を追加する。
の各サブメモリマットを構成するメモリアレイ及び周辺
部の第１の実施例の平面配置図が示され、図２１には、
その一実施例の断面構造図が示されている。また、図１
９には、図１のダイナミック型ＲＡＭの各サブメモリマ
ットを構成するメモリアレイ及び周辺部の第２の実施例
の平面配置図が示され、図２２には、その一実施例の断
面構造図が示されている。さらに、図２０には、図１の
ダイナミック型ＲＡＭの各サブメモリマットを構成する
メモリアレイ及び周辺部の第３の実施例の平面配置図が
示され、図２３には、その一実施例の断面構造図が示さ
れている。これらの図をもとに、この実施例のダイナミ
ック型ＲＡＭの特にウェル構造の概要と基板電圧ならび
にその特徴について説明する。なお、以下の実施例は、
ダイナミック型ＲＡＭのウェル構造及び基板電圧を分か
り易く説明することを主眼として、これまでに掲載した
ダイナミック型ＲＡＭの基板配置にこだわらずシンボリ
ックに表現されている。また、以下の記述では、まず図
１８及び図２１の第１の実施例についてその詳細を説明
し、図１９及び図２２の第２の実施例ならびに図２０及
び図２３の第３の実施例については、これと異なる部分
についてのみ説明を追加する。
【００６６】図１８及び図２１において、ダイナミック
型ＲＡＭは、−１Ｖのように比較的小さな絶対値の負電
位とされる内部電圧ＶＢ１が印加されたＰ型半導体基板
ＰＳＵＢをその基体とする。また、メモリアレイＡＲＹ
１を構成するメモリセルＭＣつまりアドレス選択ＭＯＳ
ＦＥＴとなるＮチャンネルＭＯＳＦＥＴは、半導体基板
ＰＳＵＢ上にしかも対応するセンスアンプＳＡ１の配置
領域に入り込んで設けられたＰウェル領域ＰＷ１に形成
され、対をなすメモリアレイＡＲＹ２を構成するメモリ
セルＭＣつまりアドレス選択ＭＯＳＦＥＴとなるＮチャ
ンネルＭＯＳＦＥＴも、やはり半導体基板ＰＳＵＢ上に
しかも対応するセンスアンプＳＡ１の配置領域に入り込
んで設けられたＰウェル領域ＰＷ２に形成される。Ｐウ
ェル領域ＰＷ１及びＰＷ２には、基板電圧として内部電
圧ＶＢ１が供給され、この内部電圧ＶＢ１がそのまま半
導体基板ＰＳＵＢの基板電圧となる。
型ＲＡＭは、−１Ｖのように比較的小さな絶対値の負電
位とされる内部電圧ＶＢ１が印加されたＰ型半導体基板
ＰＳＵＢをその基体とする。また、メモリアレイＡＲＹ
１を構成するメモリセルＭＣつまりアドレス選択ＭＯＳ
ＦＥＴとなるＮチャンネルＭＯＳＦＥＴは、半導体基板
ＰＳＵＢ上にしかも対応するセンスアンプＳＡ１の配置
領域に入り込んで設けられたＰウェル領域ＰＷ１に形成
され、対をなすメモリアレイＡＲＹ２を構成するメモリ
セルＭＣつまりアドレス選択ＭＯＳＦＥＴとなるＮチャ
ンネルＭＯＳＦＥＴも、やはり半導体基板ＰＳＵＢ上に
しかも対応するセンスアンプＳＡ１の配置領域に入り込
んで設けられたＰウェル領域ＰＷ２に形成される。Ｐウ
ェル領域ＰＷ１及びＰＷ２には、基板電圧として内部電
圧ＶＢ１が供給され、この内部電圧ＶＢ１がそのまま半
導体基板ＰＳＵＢの基板電圧となる。
【００６７】同様に、メモリアレイＡＲＹ３を構成する
メモリセルＭＣつまりアドレス選択ＭＯＳＦＥＴとなる
ＮチャンネルＭＯＳＦＥＴは、半導体基板ＰＳＵＢ上に
しかも対応するセンスアンプＳＡ２及びサブワード線駆
動部ＷＤ１の配置領域に入り込んで設けられたＰウェル
領域ＰＷ３に形成され、対をなすメモリアレイＡＲＹ４
を構成するメモリセルＭＣのアドレス選択ＭＯＳＦＥＴ
となるＮチャンネルＭＯＳＦＥＴも、やはりセンスアン
プＳＡ２及びサブワード線駆動部ＷＤ２の配置領域に入
り込んで設けられたＰウェル領域ＰＷ４に形成される。
Ｐウェル領域ＰＷ３及びＰＷ４には、基板電圧として内
部電圧ＶＢ１が供給される。
メモリセルＭＣつまりアドレス選択ＭＯＳＦＥＴとなる
ＮチャンネルＭＯＳＦＥＴは、半導体基板ＰＳＵＢ上に
しかも対応するセンスアンプＳＡ２及びサブワード線駆
動部ＷＤ１の配置領域に入り込んで設けられたＰウェル
領域ＰＷ３に形成され、対をなすメモリアレイＡＲＹ４
を構成するメモリセルＭＣのアドレス選択ＭＯＳＦＥＴ
となるＮチャンネルＭＯＳＦＥＴも、やはりセンスアン
プＳＡ２及びサブワード線駆動部ＷＤ２の配置領域に入
り込んで設けられたＰウェル領域ＰＷ４に形成される。
Ｐウェル領域ＰＷ３及びＰＷ４には、基板電圧として内
部電圧ＶＢ１が供給される。
【００６８】Ｐウェル領域ＰＷ１及びＰＷ３の右端部な
らびにＰウェル領域ＰＷ２及びＰＷ４の左端部には、セ
ンスアンプＳＡ１又はＳＡ２を構成するＮチャンネルＭ
ＯＳＦＥＴ（ＮＭＯＳ）がそれぞれ形成される。また、
Ｐウェル領域ＰＷ１及びＰＷ２間ならびにＰＷ３及びＰ
Ｗ４間には、電源電圧ＶＣＣを基板電圧とするＮウェル
領域ＮＷ１及びＮＷ２がそれぞれ設けられ、これらのＮ
ウェル領域内には、センスアンプＳＡ１又はＳＡ２を構
成するＰチャンネルＭＯＳＦＥＴ（ＰＭＯＳ）がそれぞ
れ形成される。Ｐウェル領域ＰＷ１及びＰＷ３の外側に
は、遮断用のＮウェル領域ＮＷ９が設けられ、Ｐウェル
領域ＰＷ２及びＰＷ４の外側には、同じく遮断用のＮウ
ェル領域ＮＷ１０が設けられる。
らびにＰウェル領域ＰＷ２及びＰＷ４の左端部には、セ
ンスアンプＳＡ１又はＳＡ２を構成するＮチャンネルＭ
ＯＳＦＥＴ（ＮＭＯＳ）がそれぞれ形成される。また、
Ｐウェル領域ＰＷ１及びＰＷ２間ならびにＰＷ３及びＰ
Ｗ４間には、電源電圧ＶＣＣを基板電圧とするＮウェル
領域ＮＷ１及びＮＷ２がそれぞれ設けられ、これらのＮ
ウェル領域内には、センスアンプＳＡ１又はＳＡ２を構
成するＰチャンネルＭＯＳＦＥＴ（ＰＭＯＳ）がそれぞ
れ形成される。Ｐウェル領域ＰＷ１及びＰＷ３の外側に
は、遮断用のＮウェル領域ＮＷ９が設けられ、Ｐウェル
領域ＰＷ２及びＰＷ４の外側には、同じく遮断用のＮウ
ェル領域ＮＷ１０が設けられる。
【００６９】同様に、Ｐウェル領域ＰＷ３の上端部に
は、サブワード線駆動部ＷＤ１を構成するＮチャンネル
ＭＯＳＦＥＴが形成され、Ｐウェル領域ＰＷ４の上端部
には、サブワード線駆動部ＷＤ２を構成するＮチャンネ
ルＭＯＳＦＥＴが形成される。また、Ｐウェル領域ＰＷ
１及びＰＷ３間ならびにＰＷ２及びＰＷ４間には、内部
電圧ＶＣＨを基板電圧とするＮウェル領域ＮＷ３及びＮ
Ｗ４がそれぞれが設けられ、これらのＮウェル領域内に
は、サブワード線駆動部ＷＤ１又はＷＤ２を構成するＰ
チャンネルＭＯＳＦＥＴがそれぞれ形成される。Ｐウェ
ル領域ＰＷ１及びＰＷ２の外側には、遮断用のＮウェル
領域ＮＷ１３が設けられ、Ｐウェル領域ＰＷ３及びＰＷ
４の外側には、Ｎウェル領域ＮＷ１４が設けられる。
は、サブワード線駆動部ＷＤ１を構成するＮチャンネル
ＭＯＳＦＥＴが形成され、Ｐウェル領域ＰＷ４の上端部
には、サブワード線駆動部ＷＤ２を構成するＮチャンネ
ルＭＯＳＦＥＴが形成される。また、Ｐウェル領域ＰＷ
１及びＰＷ３間ならびにＰＷ２及びＰＷ４間には、内部
電圧ＶＣＨを基板電圧とするＮウェル領域ＮＷ３及びＮ
Ｗ４がそれぞれが設けられ、これらのＮウェル領域内に
は、サブワード線駆動部ＷＤ１又はＷＤ２を構成するＰ
チャンネルＭＯＳＦＥＴがそれぞれ形成される。Ｐウェ
ル領域ＰＷ１及びＰＷ２の外側には、遮断用のＮウェル
領域ＮＷ１３が設けられ、Ｐウェル領域ＰＷ３及びＰＷ
４の外側には、Ｎウェル領域ＮＷ１４が設けられる。
【００７０】一方、周辺回路ＰＣを構成するＰチャンネ
ルＭＯＳＦＥＴは、半導体基板ＰＳＵＢ上に設けられた
Ｎウェル領域ＮＷ５に形成され、ＮチャンネルＭＯＳＦ
ＥＴは、比較的深いＮウェル領域ＤＮＷ１内に設けられ
たＰウェル領域ＰＷ５に形成される。Ｐウェル領域ＰＷ
５の右外側には、遮断用のＮウェル領域ＮＷ１１が形成
され、深いＮウェル領域ＤＮＷ１には、このＮウェル領
域ＮＷ１１と上記Ｎウェル領域ＮＷ５を介して基板電圧
となる電源電圧ＶＣＣが供給される。Ｐウェル領域ＰＷ
５には、接地電位ＶＳＳが基板電圧として供給される。
ルＭＯＳＦＥＴは、半導体基板ＰＳＵＢ上に設けられた
Ｎウェル領域ＮＷ５に形成され、ＮチャンネルＭＯＳＦ
ＥＴは、比較的深いＮウェル領域ＤＮＷ１内に設けられ
たＰウェル領域ＰＷ５に形成される。Ｐウェル領域ＰＷ
５の右外側には、遮断用のＮウェル領域ＮＷ１１が形成
され、深いＮウェル領域ＤＮＷ１には、このＮウェル領
域ＮＷ１１と上記Ｎウェル領域ＮＷ５を介して基板電圧
となる電源電圧ＶＣＣが供給される。Ｐウェル領域ＰＷ
５には、接地電位ＶＳＳが基板電圧として供給される。
【００７１】さらに、データ入出力回路ＩＯを構成する
ＰチャンネルＭＯＳＦＥＴは、半導体基板ＰＳＵＢ上に
設けられたＮウェル領域ＮＷ６に形成され、Ｎチャンネ
ルＭＯＳＦＥＴは、比較的深いＮウェル領域ＤＮＷ２内
に設けられたＰウェル領域ＰＷ６に形成される。Ｎウェ
ル領域ＮＷ６の左外側には、遮断用のＰウェル領域ＰＷ
１３が形成され、Ｐウェル領域ＰＷ６の右外側には、遮
断用のＮウェル領域ＮＷ１２が形成される。深いＮウェ
ル領域ＤＮＷ２には、このＮウェル領域ＮＷ１２とＮウ
ェル領域ＮＷ６を介して基板電圧となる電源電圧ＶＣＣ
が供給される。また、Ｐウェル領域ＰＷ６には、−２Ｖ
のように比較的大きな絶対値の負電位とされる内部電圧
ＶＢ２が基板電圧として供給される。
ＰチャンネルＭＯＳＦＥＴは、半導体基板ＰＳＵＢ上に
設けられたＮウェル領域ＮＷ６に形成され、Ｎチャンネ
ルＭＯＳＦＥＴは、比較的深いＮウェル領域ＤＮＷ２内
に設けられたＰウェル領域ＰＷ６に形成される。Ｎウェ
ル領域ＮＷ６の左外側には、遮断用のＰウェル領域ＰＷ
１３が形成され、Ｐウェル領域ＰＷ６の右外側には、遮
断用のＮウェル領域ＮＷ１２が形成される。深いＮウェ
ル領域ＤＮＷ２には、このＮウェル領域ＮＷ１２とＮウ
ェル領域ＮＷ６を介して基板電圧となる電源電圧ＶＣＣ
が供給される。また、Ｐウェル領域ＰＷ６には、−２Ｖ
のように比較的大きな絶対値の負電位とされる内部電圧
ＶＢ２が基板電圧として供給される。
【００７２】以上のように、この実施例のダイナミック
型ＲＡＭは、いわゆるトリプルウェル構造を採り、メモ
リアレイＡＲＹ１〜ＡＲＹ４のメモリセルＭＣとなるＮ
チャンネルＭＯＳＦＥＴとセンスアンプＳＡ１〜ＳＡ２
ならびにサブワード線駆動部ＷＤ１及びＷＤ２を構成す
るＮチャンネルＭＯＳＦＥＴとが同一のＰウェル領域に
形成されるとともに、ウェル領域間分離のための遮断領
域が不要となり、これによってダイナミック型ＲＡＭの
チップサイズを縮小することができる。また、センスア
ンプＳＡ１〜ＳＡ２の例えばコモンソース線駆動用のＰ
チャンネルＭＯＳＦＥＴの形成領域となるＮウェル領域
ＮＷ１及びＮＷ２が電源電圧ＶＣＣを基板電圧とするこ
とで、後述する電源投入時のラッチアップの危険性をな
くすことができる。しかし、センスアンプ部のＰチャン
ネルＭＯＳＦＥＴに関しては基板効果が小さいものの、
ＮチャンネルＭＯＳＦＥＴに関してはソース電位となる
接地電位ＶＳＳと基板電圧となる内部電圧ＶＢ１との電
位差が１Ｖとなり、そのしきい値電圧が大きくなって、
センスアンプの動作に影響を与える。また、メモリアレ
イＡＲＹ１〜ＡＲＹ４の形成領域となるＰウェル領域Ｐ
Ｗ１〜ＰＷ４が半導体基板ＰＳＵＢ上に直接形成される
ことで、データ入出力回路ＩＯの動作等にともなう半導
体基板ＰＳＵＢの基板電圧の変動がそのままノイズとな
ってメモリセルに伝達されるとともに、メモリアレイＡ
ＲＹ１〜ＡＲＹ４とセンスアンプＳＡ１〜ＳＡ２との間
に遮断領域が設けられないことで、センスアンプＳＡ１
〜ＳＡ２の動作にともなうノイズがメモリセルに伝達さ
れる。
型ＲＡＭは、いわゆるトリプルウェル構造を採り、メモ
リアレイＡＲＹ１〜ＡＲＹ４のメモリセルＭＣとなるＮ
チャンネルＭＯＳＦＥＴとセンスアンプＳＡ１〜ＳＡ２
ならびにサブワード線駆動部ＷＤ１及びＷＤ２を構成す
るＮチャンネルＭＯＳＦＥＴとが同一のＰウェル領域に
形成されるとともに、ウェル領域間分離のための遮断領
域が不要となり、これによってダイナミック型ＲＡＭの
チップサイズを縮小することができる。また、センスア
ンプＳＡ１〜ＳＡ２の例えばコモンソース線駆動用のＰ
チャンネルＭＯＳＦＥＴの形成領域となるＮウェル領域
ＮＷ１及びＮＷ２が電源電圧ＶＣＣを基板電圧とするこ
とで、後述する電源投入時のラッチアップの危険性をな
くすことができる。しかし、センスアンプ部のＰチャン
ネルＭＯＳＦＥＴに関しては基板効果が小さいものの、
ＮチャンネルＭＯＳＦＥＴに関してはソース電位となる
接地電位ＶＳＳと基板電圧となる内部電圧ＶＢ１との電
位差が１Ｖとなり、そのしきい値電圧が大きくなって、
センスアンプの動作に影響を与える。また、メモリアレ
イＡＲＹ１〜ＡＲＹ４の形成領域となるＰウェル領域Ｐ
Ｗ１〜ＰＷ４が半導体基板ＰＳＵＢ上に直接形成される
ことで、データ入出力回路ＩＯの動作等にともなう半導
体基板ＰＳＵＢの基板電圧の変動がそのままノイズとな
ってメモリセルに伝達されるとともに、メモリアレイＡ
ＲＹ１〜ＡＲＹ４とセンスアンプＳＡ１〜ＳＡ２との間
に遮断領域が設けられないことで、センスアンプＳＡ１
〜ＳＡ２の動作にともなうノイズがメモリセルに伝達さ
れる。
【００７３】次に、図１９及び図２２の第２の実施例の
場合、ダイナミック型ＲＡＭは、接地電位ＶＳＳが印加
されたＰ型半導体基板ＰＳＵＢをその基体とする。メモ
リアレイＡＲＹ１を構成するメモリセルＭＣつまりアド
レス選択ＭＯＳＦＥＴとなるＮチャンネルＭＯＳＦＥＴ
は、内部電圧ＶＣＨつまりワード線の選択電位が印加さ
れた比較的深いＮウェル領域ＤＮＷ３内にしかも対応す
るセンスアンプＳＡ１の配置領域に入り込んで設けられ
たＰウェル領域ＰＷ１に形成され、対をなすメモリアレ
イＡＲＹ２を構成するメモリセルＭＣつまりアドレス選
択ＭＯＳＦＥＴとなるＮチャンネルＭＯＳＦＥＴも、や
はり深いＮウェル領域ＤＮＷ３内にしかも対応するセン
スアンプＳＡ１の配置領域に入り込んで設けられたＰウ
ェル領域ＰＷ２に形成される。Ｐウェル領域ＰＷ１及び
ＰＷ２には、比較的小さな絶対値の負電位つまり内部電
圧ＶＢ１が基板電圧として供給される。
場合、ダイナミック型ＲＡＭは、接地電位ＶＳＳが印加
されたＰ型半導体基板ＰＳＵＢをその基体とする。メモ
リアレイＡＲＹ１を構成するメモリセルＭＣつまりアド
レス選択ＭＯＳＦＥＴとなるＮチャンネルＭＯＳＦＥＴ
は、内部電圧ＶＣＨつまりワード線の選択電位が印加さ
れた比較的深いＮウェル領域ＤＮＷ３内にしかも対応す
るセンスアンプＳＡ１の配置領域に入り込んで設けられ
たＰウェル領域ＰＷ１に形成され、対をなすメモリアレ
イＡＲＹ２を構成するメモリセルＭＣつまりアドレス選
択ＭＯＳＦＥＴとなるＮチャンネルＭＯＳＦＥＴも、や
はり深いＮウェル領域ＤＮＷ３内にしかも対応するセン
スアンプＳＡ１の配置領域に入り込んで設けられたＰウ
ェル領域ＰＷ２に形成される。Ｐウェル領域ＰＷ１及び
ＰＷ２には、比較的小さな絶対値の負電位つまり内部電
圧ＶＢ１が基板電圧として供給される。
【００７４】同様に、メモリアレイＡＲＹ３を構成する
メモリセルＭＣつまりアドレス選択ＭＯＳＦＥＴとなる
ＮチャンネルＭＯＳＦＥＴは、上記深いＮウェル領域Ｄ
ＮＷ３内にしかも対応するセンスアンプＳＡ２及びサブ
ワード線駆動部ＷＤ１の配置領域に入り込んで設けられ
たＰウェル領域ＰＷ３に形成され、対をなすメモリアレ
イＡＲＹ４を構成するメモリセルＭＣのアドレス選択Ｍ
ＯＳＦＥＴとなるＮチャンネルＭＯＳＦＥＴも、やはり
深いＮウェル領域ＤＮＷ３内にしかもセンスアンプＳＡ
２及びサブワード線駆動部ＷＤ２の配置領域に入り込ん
で設けられたＰウェル領域ＰＷ４に形成される。Ｐウェ
ル領域ＰＷ３及びＰＷ４には、基板電圧として−１Ｖの
内部電圧ＶＢ１が供給される。
メモリセルＭＣつまりアドレス選択ＭＯＳＦＥＴとなる
ＮチャンネルＭＯＳＦＥＴは、上記深いＮウェル領域Ｄ
ＮＷ３内にしかも対応するセンスアンプＳＡ２及びサブ
ワード線駆動部ＷＤ１の配置領域に入り込んで設けられ
たＰウェル領域ＰＷ３に形成され、対をなすメモリアレ
イＡＲＹ４を構成するメモリセルＭＣのアドレス選択Ｍ
ＯＳＦＥＴとなるＮチャンネルＭＯＳＦＥＴも、やはり
深いＮウェル領域ＤＮＷ３内にしかもセンスアンプＳＡ
２及びサブワード線駆動部ＷＤ２の配置領域に入り込ん
で設けられたＰウェル領域ＰＷ４に形成される。Ｐウェ
ル領域ＰＷ３及びＰＷ４には、基板電圧として−１Ｖの
内部電圧ＶＢ１が供給される。
【００７５】Ｐウェル領域ＰＷ１及びＰＷ３の右端部な
らびにＰウェル領域ＰＷ２及びＰＷ４の左端部には、セ
ンスアンプＳＡ１又はＳＡ２を構成するＮチャンネルＭ
ＯＳＦＥＴがそれぞれ形成される。また、Ｐウェル領域
ＰＷ１及びＰＷ２間ならびにＰＷ３及びＰＷ４間には、
Ｎウェル領域ＮＷ１及びＮＷ２がそれぞれ設けられ、こ
れらのＮウェル領域内には、センスアンプＳＡ１又はＳ
Ａ２を構成するＰチャンネルＭＯＳＦＥＴがそれぞれ形
成される。また、これらのＮウェル領域ＮＷ１及びＮＷ
２には、基板電圧として＋４Ｖの内部電圧ＶＣＨが供給
され、これがそのまま深いＮウェル領域ＤＮＷ３の基板
電圧となる。
らびにＰウェル領域ＰＷ２及びＰＷ４の左端部には、セ
ンスアンプＳＡ１又はＳＡ２を構成するＮチャンネルＭ
ＯＳＦＥＴがそれぞれ形成される。また、Ｐウェル領域
ＰＷ１及びＰＷ２間ならびにＰＷ３及びＰＷ４間には、
Ｎウェル領域ＮＷ１及びＮＷ２がそれぞれ設けられ、こ
れらのＮウェル領域内には、センスアンプＳＡ１又はＳ
Ａ２を構成するＰチャンネルＭＯＳＦＥＴがそれぞれ形
成される。また、これらのＮウェル領域ＮＷ１及びＮＷ
２には、基板電圧として＋４Ｖの内部電圧ＶＣＨが供給
され、これがそのまま深いＮウェル領域ＤＮＷ３の基板
電圧となる。
【００７６】同様に、Ｐウェル領域ＰＷ３の上端部に
は、サブワード線駆動部ＷＤ１を構成するＮチャンネル
ＭＯＳＦＥＴが形成され、Ｐウェル領域ＰＷ４の上端部
には、サブワード線駆動部ＷＤ２を構成するＮチャンネ
ルＭＯＳＦＥＴが形成される。また、Ｐウェル領域ＰＷ
１及びＰＷ３間ならびにＰＷ２及びＰＷ４間には、内部
電圧ＶＣＨを基板電圧とするＮウェル領域ＮＷ３及びＮ
Ｗ４がそれぞれが設けられ、これらのＮウェル領域内に
は、サブワード線駆動部ＷＤ１又はＷＤ２を構成するＰ
チャンネルＭＯＳＦＥＴがそれぞれ形成される。
は、サブワード線駆動部ＷＤ１を構成するＮチャンネル
ＭＯＳＦＥＴが形成され、Ｐウェル領域ＰＷ４の上端部
には、サブワード線駆動部ＷＤ２を構成するＮチャンネ
ルＭＯＳＦＥＴが形成される。また、Ｐウェル領域ＰＷ
１及びＰＷ３間ならびにＰＷ２及びＰＷ４間には、内部
電圧ＶＣＨを基板電圧とするＮウェル領域ＮＷ３及びＮ
Ｗ４がそれぞれが設けられ、これらのＮウェル領域内に
は、サブワード線駆動部ＷＤ１又はＷＤ２を構成するＰ
チャンネルＭＯＳＦＥＴがそれぞれ形成される。
【００７７】一方、周辺回路ＰＣを構成するＰチャンネ
ルＭＯＳＦＥＴは、半導体基板ＰＳＵＢ上に設けられた
Ｎウェル領域ＮＷ５に形成され、そのＮチャンネルＭＯ
ＳＦＥＴは、やはり半導体基板ＰＳＵＢ上に設けられた
Ｐウェル領域ＰＷ５に形成される。Ｎウェル領域ＮＷ５
には、基板電圧として電源電圧ＶＣＣが供給される。ま
た、Ｐウェル領域ＰＷ５には、基板電圧として接地電位
ＶＳＳが供給され、これがそのまま半導体基板ＰＳＵＢ
の基板電圧となる。
ルＭＯＳＦＥＴは、半導体基板ＰＳＵＢ上に設けられた
Ｎウェル領域ＮＷ５に形成され、そのＮチャンネルＭＯ
ＳＦＥＴは、やはり半導体基板ＰＳＵＢ上に設けられた
Ｐウェル領域ＰＷ５に形成される。Ｎウェル領域ＮＷ５
には、基板電圧として電源電圧ＶＣＣが供給される。ま
た、Ｐウェル領域ＰＷ５には、基板電圧として接地電位
ＶＳＳが供給され、これがそのまま半導体基板ＰＳＵＢ
の基板電圧となる。
【００７８】以上のように、この実施例の場合、メモリ
アレイＡＲＹ１〜ＡＲＹ４のメモリセルＭＣとなるＮチ
ャンネルＭＯＳＦＥＴとセンスアンプＳＡ１〜ＳＡ２な
らびにサブワード線駆動部ＷＤ１及びＷＤ２を構成する
ＮチャンネルＭＯＳＦＥＴとが同一のＰウェル領域に形
成され、ウェル領域間分離のための遮断領域が不要とな
って、チップサイズが縮小されるとともに、これらの回
路の形成領域となるＰウェル領域ＰＷ１〜ＰＷ４ならび
にＮウェル領域ＮＷ１〜ＮＷ４が比較的深いＮウェル領
域ＤＮＷ３内に形成されることで、半導体基板ＰＳＵＢ
の基板電圧の変動がノイズとなってメモリアレイＡＲＹ
１〜ＡＲＹ４のメモリセルに伝達されるのを防止できる
という特長を持つ。しかし、センスアンプＳＡ１〜ＳＡ
２を構成するＰチャンネルＭＯＳＦＥＴの形成領域とな
るＮウェル領域ＮＷ１及びＮＷ２が内部電圧ＶＣＨを基
板電圧とすることで、電源投入時、内部電圧ＶＣＨの電
位が電源電圧ＶＣＣより低い間に、例えばそのソースに
電源電圧ＶＣＣを受けるＰチャンネルＭＯＳＦＥＴのソ
ース拡散層からＮウェル領域に対して電流が流れ込み、
最悪の場合にはラッチアップ状態となる危険性がある。
また、Ｎウェル領域ＮＷ１及びＮＷ２が内部電圧ＶＣＨ
を基板電圧とし、ＮチャンネルＭＯＳＦＥＴの形成領域
となるＰウェル領域ＰＷ１〜ＰＷ４が内部電圧ＶＢ１を
基板電圧とすることで、Ｐチャンネル及びＮチャンネル
ＭＯＳＦＥＴの基板効果がともに大きくなりそのしきい
値電圧が大きくなって、センスアンプの動作に影響を与
える。さらに、メモリアレイＡＲＹ１〜ＡＲＹ４とセン
スアンプＳＡ１〜ＳＡ２との間に遮断領域が設けられな
いために、センスアンプＳＡ１〜ＳＡ２が一斉に動作状
態とされることにともなうノイズがメモリセルに伝達さ
れる。
アレイＡＲＹ１〜ＡＲＹ４のメモリセルＭＣとなるＮチ
ャンネルＭＯＳＦＥＴとセンスアンプＳＡ１〜ＳＡ２な
らびにサブワード線駆動部ＷＤ１及びＷＤ２を構成する
ＮチャンネルＭＯＳＦＥＴとが同一のＰウェル領域に形
成され、ウェル領域間分離のための遮断領域が不要とな
って、チップサイズが縮小されるとともに、これらの回
路の形成領域となるＰウェル領域ＰＷ１〜ＰＷ４ならび
にＮウェル領域ＮＷ１〜ＮＷ４が比較的深いＮウェル領
域ＤＮＷ３内に形成されることで、半導体基板ＰＳＵＢ
の基板電圧の変動がノイズとなってメモリアレイＡＲＹ
１〜ＡＲＹ４のメモリセルに伝達されるのを防止できる
という特長を持つ。しかし、センスアンプＳＡ１〜ＳＡ
２を構成するＰチャンネルＭＯＳＦＥＴの形成領域とな
るＮウェル領域ＮＷ１及びＮＷ２が内部電圧ＶＣＨを基
板電圧とすることで、電源投入時、内部電圧ＶＣＨの電
位が電源電圧ＶＣＣより低い間に、例えばそのソースに
電源電圧ＶＣＣを受けるＰチャンネルＭＯＳＦＥＴのソ
ース拡散層からＮウェル領域に対して電流が流れ込み、
最悪の場合にはラッチアップ状態となる危険性がある。
また、Ｎウェル領域ＮＷ１及びＮＷ２が内部電圧ＶＣＨ
を基板電圧とし、ＮチャンネルＭＯＳＦＥＴの形成領域
となるＰウェル領域ＰＷ１〜ＰＷ４が内部電圧ＶＢ１を
基板電圧とすることで、Ｐチャンネル及びＮチャンネル
ＭＯＳＦＥＴの基板効果がともに大きくなりそのしきい
値電圧が大きくなって、センスアンプの動作に影響を与
える。さらに、メモリアレイＡＲＹ１〜ＡＲＹ４とセン
スアンプＳＡ１〜ＳＡ２との間に遮断領域が設けられな
いために、センスアンプＳＡ１〜ＳＡ２が一斉に動作状
態とされることにともなうノイズがメモリセルに伝達さ
れる。
【００７９】最後に、図２０及び図２３の第３の実施例
の場合、基本的には上記第２の実施例に近いが、センス
アンプＳＡ１及びＳＡ２を構成するＮチャンネルＭＯＳ
ＦＥＴは、半導体基板ＰＳＵＢ上に独立して設けられた
Ｐウェル領域ＰＷ１１及びＰＷ１２を形成領域とする。
これらのＰウェル領域ＰＷ１１及びＰＷ１２には、基板
電圧として接地電位ＶＳＳが供給される。また、Ｐウェ
ル領域ＰＷ１１及びＰＷ１２とメモリアレイＡＲＹ１及
びＡＲＹ３が形成されるＰウェル領域ＰＷ７との間に
は、Ｎウェル領域ＮＷ１６が遮断領域として設けられ
る。
の場合、基本的には上記第２の実施例に近いが、センス
アンプＳＡ１及びＳＡ２を構成するＮチャンネルＭＯＳ
ＦＥＴは、半導体基板ＰＳＵＢ上に独立して設けられた
Ｐウェル領域ＰＷ１１及びＰＷ１２を形成領域とする。
これらのＰウェル領域ＰＷ１１及びＰＷ１２には、基板
電圧として接地電位ＶＳＳが供給される。また、Ｐウェ
ル領域ＰＷ１１及びＰＷ１２とメモリアレイＡＲＹ１及
びＡＲＹ３が形成されるＰウェル領域ＰＷ７との間に
は、Ｎウェル領域ＮＷ１６が遮断領域として設けられ
る。
【００８０】これらのことから、この実施例では、遮断
領域が設けられることでチップサイズがやや大きくはな
るものの、上記第２の実施例の特長を保持しつつ、セン
スアンプＳＡ１及びＳＡ２を構成するＰチャンネル及び
ＮチャンネルＭＯＳＦＥＴの基板効果をなくして、セン
スアンプＳＡ１及びＳＡ２の動作を高速化できるととも
に、これらのセンスアンプの動作にともなうノイズがメ
モリセルに伝達されるのを防止し、さらにラッチアップ
の危険性をなくすこともできる。
領域が設けられることでチップサイズがやや大きくはな
るものの、上記第２の実施例の特長を保持しつつ、セン
スアンプＳＡ１及びＳＡ２を構成するＰチャンネル及び
ＮチャンネルＭＯＳＦＥＴの基板効果をなくして、セン
スアンプＳＡ１及びＳＡ２の動作を高速化できるととも
に、これらのセンスアンプの動作にともなうノイズがメ
モリセルに伝達されるのを防止し、さらにラッチアップ
の危険性をなくすこともできる。
【００８１】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）ダイナミック型ＲＡＭ等のメモリマットを、互い
に直交して配置されるサブワード線及びサブビット線な
らびにこれらのサブワード線及びサブビット線の交点に
格子状に配置されるダイナミック型メモリセルを含むメ
モリアレイと、サブワード線に対応して設けられる単位
サブワード線駆動回路を含むサブワード線駆動部と、サ
ブビット線に対応して設けられる単位増幅回路及び列選
択スイッチを含むセンスアンプと、指定されるサブビッ
ト線が列選択スイッチを介して選択的に接続されるサブ
コモンＩＯ線とをそれぞれ備える複数のサブメモリマッ
トに分割しユニット化するとともに、これらのサブメモ
リマットを格子状に配置し、その上層に互いに直交して
配置されるメインワード線及び列選択信号線と、指定さ
れたサブコモンＩＯ線が選択的に接続されるメインコモ
ンＩＯ線等とを形成することで、階層構造をワード線，
ビット線及びコモンＩＯ線のすべてに包括的に採用し、
階層構造の効果を充分に発揮しうる構成のダイナミック
型ＲＡＭ等を実現することができるという効果が得られ
る。
記の通りである。すなわち、 （１）ダイナミック型ＲＡＭ等のメモリマットを、互い
に直交して配置されるサブワード線及びサブビット線な
らびにこれらのサブワード線及びサブビット線の交点に
格子状に配置されるダイナミック型メモリセルを含むメ
モリアレイと、サブワード線に対応して設けられる単位
サブワード線駆動回路を含むサブワード線駆動部と、サ
ブビット線に対応して設けられる単位増幅回路及び列選
択スイッチを含むセンスアンプと、指定されるサブビッ
ト線が列選択スイッチを介して選択的に接続されるサブ
コモンＩＯ線とをそれぞれ備える複数のサブメモリマッ
トに分割しユニット化するとともに、これらのサブメモ
リマットを格子状に配置し、その上層に互いに直交して
配置されるメインワード線及び列選択信号線と、指定さ
れたサブコモンＩＯ線が選択的に接続されるメインコモ
ンＩＯ線等とを形成することで、階層構造をワード線，
ビット線及びコモンＩＯ線のすべてに包括的に採用し、
階層構造の効果を充分に発揮しうる構成のダイナミック
型ＲＡＭ等を実現することができるという効果が得られ
る。
【００８２】（２）上記（１）項において、単位サブワ
ード線駆動回路をサブワード線の両側に交互にかつその
２倍のピッチで配置し、単位増幅回路及び列選択スイッ
チをサブビット線の両側に交互にかつその２倍のピッチ
で配置するとともに、単位サブワード線駆動回路を列方
向に隣接する二つのサブメモリマットにより共有し、単
位増幅回路及び列選択スイッチを行方向に隣接する二つ
のサブメモリマットにより共有することで、単位サブワ
ード線駆動回路ならびに単位増幅回路及び列選択スイッ
チの配置ピッチを緩和しつつ、ダイナミック型ＲＡＭ等
のチップサイズを縮小することができるという効果が得
られる。 （３）上記（１）及び（２）項において、メインワード
線及び列選択信号線を、それぞれサブワード線及びサブ
ビット線の整数倍のピッチで配置することで、これらの
信号線の配置ピッチを緩和できるという効果が得られ
る。
ード線駆動回路をサブワード線の両側に交互にかつその
２倍のピッチで配置し、単位増幅回路及び列選択スイッ
チをサブビット線の両側に交互にかつその２倍のピッチ
で配置するとともに、単位サブワード線駆動回路を列方
向に隣接する二つのサブメモリマットにより共有し、単
位増幅回路及び列選択スイッチを行方向に隣接する二つ
のサブメモリマットにより共有することで、単位サブワ
ード線駆動回路ならびに単位増幅回路及び列選択スイッ
チの配置ピッチを緩和しつつ、ダイナミック型ＲＡＭ等
のチップサイズを縮小することができるという効果が得
られる。 （３）上記（１）及び（２）項において、メインワード
線及び列選択信号線を、それぞれサブワード線及びサブ
ビット線の整数倍のピッチで配置することで、これらの
信号線の配置ピッチを緩和できるという効果が得られ
る。
【００８３】（４）上記（１）ないし（３）項におい
て、サブワード線駆動部の各単位サブワード線駆動回路
を、サブワード線駆動信号線と対応するサブワード線と
の間に設けられそのゲートが対応するメインワード線の
反転信号線に結合されるＰチャンネル型の第１のＭＯＳ
ＦＥＴと、対応するサブワード線と接地電位との間に設
けられそのゲートが対応するメインワード線の反転信号
線に結合されるＮチャンネル型の第２のＭＯＳＦＥＴ
と、第１のＭＯＳＦＥＴと並列形態に設けられそのゲー
トが対応するメインワード線の非反転信号線に結合され
るＮチャンネル型の第３のＭＯＳＦＥＴとを含むいわゆ
るＣＭＯＳスタティック型駆動回路とすることで、サブ
ワード線の選択動作を高速化し、これによってダイナミ
ック型ＲＡＭ等のアクセスタイムを高速化できるという
効果が得られる。
て、サブワード線駆動部の各単位サブワード線駆動回路
を、サブワード線駆動信号線と対応するサブワード線と
の間に設けられそのゲートが対応するメインワード線の
反転信号線に結合されるＰチャンネル型の第１のＭＯＳ
ＦＥＴと、対応するサブワード線と接地電位との間に設
けられそのゲートが対応するメインワード線の反転信号
線に結合されるＮチャンネル型の第２のＭＯＳＦＥＴ
と、第１のＭＯＳＦＥＴと並列形態に設けられそのゲー
トが対応するメインワード線の非反転信号線に結合され
るＮチャンネル型の第３のＭＯＳＦＥＴとを含むいわゆ
るＣＭＯＳスタティック型駆動回路とすることで、サブ
ワード線の選択動作を高速化し、これによってダイナミ
ック型ＲＡＭ等のアクセスタイムを高速化できるという
効果が得られる。
【００８４】（５）上記（１）ないし（４）項におい
て、指定されたサブコモンＩＯ線とメインコモンＩＯ線
との間を選択的に接続するためのサブメインアンプを、
そのゲートが対応するサブコモンＩＯ線の非反転及び反
転信号線にそれぞれ結合されそのドレインが対応するメ
インコモンＩＯ線の反転及び非反転信号線にそれぞれ結
合される読み出し用差動ＭＯＳＦＥＴと、サブコモンＩ
Ｏ線及びメインコモンＩＯ線の非反転信号線間及び反転
信号線間にそれぞれ設けられる書き込み用スイッチＭＯ
ＳＦＥＴとを含むいわゆる擬似ダイレクトセンス型サブ
アンプとし、これをサブワード線駆動部及びセンスアン
プの配置領域の交差領域に配置することで、メモリアレ
イ部のレイアウト面積の増大を招くことなく、ダイナミ
ック型ＲＡＭ等の読み出し動作を高速化できるという効
果が得られる。
て、指定されたサブコモンＩＯ線とメインコモンＩＯ線
との間を選択的に接続するためのサブメインアンプを、
そのゲートが対応するサブコモンＩＯ線の非反転及び反
転信号線にそれぞれ結合されそのドレインが対応するメ
インコモンＩＯ線の反転及び非反転信号線にそれぞれ結
合される読み出し用差動ＭＯＳＦＥＴと、サブコモンＩ
Ｏ線及びメインコモンＩＯ線の非反転信号線間及び反転
信号線間にそれぞれ設けられる書き込み用スイッチＭＯ
ＳＦＥＴとを含むいわゆる擬似ダイレクトセンス型サブ
アンプとし、これをサブワード線駆動部及びセンスアン
プの配置領域の交差領域に配置することで、メモリアレ
イ部のレイアウト面積の増大を招くことなく、ダイナミ
ック型ＲＡＭ等の読み出し動作を高速化できるという効
果が得られる。
【００８５】（６）上記（１）ないし（５）項におい
て、メインコモンＩＯ線を、サブワード線駆動部の配置
領域の上層にかつサブコモンＩＯ線と互いに直交すべく
配置することで、メインコモンＩＯ線と半導体基板の中
央部に配置されたメインアンプとを効果的に結合するこ
とができるという効果が得られる。 （７）上記（１）ないし（６）項において、駆動電圧供
給線を介して供給される動作電源をセンスアンプの単位
増幅回路に選択的に伝達するためのセンスアンプ駆動部
を、サブワード線駆動部及びセンスアンプの配置領域の
交差領域に配置することで、センスアンプ駆動部ならび
に関連する信号線を効果的に配置し、ダイナミック型Ｒ
ＡＭ等のチップサイズを縮小できるという効果が得られ
る。 （８）上記（７）項において、センスアンプの単位増幅
回路をオーバードライブ方式により駆動することで、そ
の動作の立ち上がりを高速化し、ダイナミック型ＲＡＭ
等の読み出し動作を高速化できるという効果が得られ
る。
て、メインコモンＩＯ線を、サブワード線駆動部の配置
領域の上層にかつサブコモンＩＯ線と互いに直交すべく
配置することで、メインコモンＩＯ線と半導体基板の中
央部に配置されたメインアンプとを効果的に結合するこ
とができるという効果が得られる。 （７）上記（１）ないし（６）項において、駆動電圧供
給線を介して供給される動作電源をセンスアンプの単位
増幅回路に選択的に伝達するためのセンスアンプ駆動部
を、サブワード線駆動部及びセンスアンプの配置領域の
交差領域に配置することで、センスアンプ駆動部ならび
に関連する信号線を効果的に配置し、ダイナミック型Ｒ
ＡＭ等のチップサイズを縮小できるという効果が得られ
る。 （８）上記（７）項において、センスアンプの単位増幅
回路をオーバードライブ方式により駆動することで、そ
の動作の立ち上がりを高速化し、ダイナミック型ＲＡＭ
等の読み出し動作を高速化できるという効果が得られ
る。
【００８６】（９）上記（７）及び（８）項において、
駆動信号線に伝達された動作電源を所定のスイッチ手段
を介して次に動作状態とされるセンスアンプの駆動信号
線に順次伝達する電荷再利用リフレッシュ方式を採るこ
とで、ダイナミック型ＲＡＭ等のリフレッシュ動作時に
おける動作電流を削減し、その低消費電力化を図ること
ができるという効果が得られる。 （１０）上記（１）ないし（９）項において、ダイナミ
ック型ＲＡＭ等に、行方向に連続して配置される所定数
のサブメモリマットで共有され指定されたサブメモリマ
ットのサブビット線が選択的に接続されるメインビット
線を設けるとともに、センスアンプの単位増幅回路及び
列選択スイッチをこれらのメインビット線に対応して設
けることで、センスアンプの単位増幅回路及び列選択ス
イッチの所要数を削減し、ダイナミック型ＲＡＭ等のチ
ップサイズの縮小とその低コスト化とを図ることができ
るという効果が得られる。 （１１）上記（１）ないし（１０）項において、行及び
列方向の所定数のサブメモリマットを冗長サブメモリマ
ットとして用いることで、サブメモリマットを単位とす
る欠陥救済を効率良く実現できるという効果が得られ
る。
駆動信号線に伝達された動作電源を所定のスイッチ手段
を介して次に動作状態とされるセンスアンプの駆動信号
線に順次伝達する電荷再利用リフレッシュ方式を採るこ
とで、ダイナミック型ＲＡＭ等のリフレッシュ動作時に
おける動作電流を削減し、その低消費電力化を図ること
ができるという効果が得られる。 （１０）上記（１）ないし（９）項において、ダイナミ
ック型ＲＡＭ等に、行方向に連続して配置される所定数
のサブメモリマットで共有され指定されたサブメモリマ
ットのサブビット線が選択的に接続されるメインビット
線を設けるとともに、センスアンプの単位増幅回路及び
列選択スイッチをこれらのメインビット線に対応して設
けることで、センスアンプの単位増幅回路及び列選択ス
イッチの所要数を削減し、ダイナミック型ＲＡＭ等のチ
ップサイズの縮小とその低コスト化とを図ることができ
るという効果が得られる。 （１１）上記（１）ないし（１０）項において、行及び
列方向の所定数のサブメモリマットを冗長サブメモリマ
ットとして用いることで、サブメモリマットを単位とす
る欠陥救済を効率良く実現できるという効果が得られ
る。
【００８７】（１２）上記（１）ないし（１１）項にお
いて、駆動信号線と駆動電圧供給線との間を選択的に接
続するためのセンスアンプ制御信号線を、センスアンプ
の配置領域の上層に配置し、サブワード線駆動信号線，
メインコモンＩＯ線及び駆動電圧供給線を、サブワード
線駆動部の配置領域の上層に配置することで、これらの
信号線を効率良く配置し、チップサイズを縮小できると
いう効果が得られる。 （１３）上記（１）ないし（１２）項において、メイン
ワード線、駆動信号線及びセンスアンプ制御信号等を第
２層の金属配線層により形成し、列選択信号線，サブワ
ード線駆動信号線，メインコモンＩＯ線及び駆動電圧供
給線等を第３層の金属配線層により形成することで、こ
れらの信号線を多層配線を活かして効率良く配置し、チ
ップサイズを縮小できるという効果が得られる。 （１４）上記（１）ないし（１３）項において、第２層
及び第３層の金属配線層を、位相シフトマスクを用いる
ことなくパターニングすることで、ダイナミック型ＲＡ
Ｍ等の低コスト化を図ることができるという効果が得ら
れる。
いて、駆動信号線と駆動電圧供給線との間を選択的に接
続するためのセンスアンプ制御信号線を、センスアンプ
の配置領域の上層に配置し、サブワード線駆動信号線，
メインコモンＩＯ線及び駆動電圧供給線を、サブワード
線駆動部の配置領域の上層に配置することで、これらの
信号線を効率良く配置し、チップサイズを縮小できると
いう効果が得られる。 （１３）上記（１）ないし（１２）項において、メイン
ワード線、駆動信号線及びセンスアンプ制御信号等を第
２層の金属配線層により形成し、列選択信号線，サブワ
ード線駆動信号線，メインコモンＩＯ線及び駆動電圧供
給線等を第３層の金属配線層により形成することで、こ
れらの信号線を多層配線を活かして効率良く配置し、チ
ップサイズを縮小できるという効果が得られる。 （１４）上記（１）ないし（１３）項において、第２層
及び第３層の金属配線層を、位相シフトマスクを用いる
ことなくパターニングすることで、ダイナミック型ＲＡ
Ｍ等の低コスト化を図ることができるという効果が得ら
れる。
【００８８】（１５）上記（１）ないし（１４）項にお
いて、ダイナミック型ＲＡＭ等をトリプルウェル構造と
し、Ｐ型半導体基板の基板電圧として比較的小さな負電
位を印加するとともに、メモリアレイ，センスアンプ及
びサブワード線駆動部を構成するＮチャンネルＭＯＳＦ
ＥＴを、Ｐ型半導体基板上のＰウェル領域に形成し、周
辺回路を構成するＮチャンネルＭＯＳＦＥＴを、電源電
圧が印加された比較的深いＮウェル領域内の接地電位が
印加されたＰウェル領域に形成し、データ入出力回路を
構成するＮチャンネルＭＯＳＦＥＴを、電源電圧が印加
された比較的深いＮウェル領域内の接地電位又は比較的
大きな絶対値の負電位が印加されたＰウェル領域に形成
することで、メモリアレイとセンスアンプ又はサブワー
ド線駆動部間のウェル領域分離のための遮断領域をなく
し、ダイナミック型ＲＡＭ等のチップサイズを縮小でき
るとともに、特に電源投入時におけるラッチアップの危
険性をなくすことができるという効果が得られる。
いて、ダイナミック型ＲＡＭ等をトリプルウェル構造と
し、Ｐ型半導体基板の基板電圧として比較的小さな負電
位を印加するとともに、メモリアレイ，センスアンプ及
びサブワード線駆動部を構成するＮチャンネルＭＯＳＦ
ＥＴを、Ｐ型半導体基板上のＰウェル領域に形成し、周
辺回路を構成するＮチャンネルＭＯＳＦＥＴを、電源電
圧が印加された比較的深いＮウェル領域内の接地電位が
印加されたＰウェル領域に形成し、データ入出力回路を
構成するＮチャンネルＭＯＳＦＥＴを、電源電圧が印加
された比較的深いＮウェル領域内の接地電位又は比較的
大きな絶対値の負電位が印加されたＰウェル領域に形成
することで、メモリアレイとセンスアンプ又はサブワー
ド線駆動部間のウェル領域分離のための遮断領域をなく
し、ダイナミック型ＲＡＭ等のチップサイズを縮小でき
るとともに、特に電源投入時におけるラッチアップの危
険性をなくすことができるという効果が得られる。
【００８９】（１６）上記（１）ないし（１４）項にお
いて、ダイナミック型ＲＡＭ等をトリプルウェル構造と
し、Ｐ型半導体基板の基板電圧として接地電位を印加す
るとともに、メモリアレイ，センスアンプ及びサブワー
ド線駆動部を構成するＮチャンネルＭＯＳＦＥＴを、ワ
ード線の選択電位が印加された比較的深いＮウェル領域
内の比較的小さな絶対値の負電位が印加されたＰウェル
領域に形成し、周辺回路を構成するＮチャンネルＭＯＳ
ＦＥＴを、Ｐ型半導体基板上のＰウェル領域に形成し、
データ入出力回路を構成するＮチャンネルＭＯＳＦＥＴ
を、電源電圧が印加された比較的深いＮウェル領域内の
接地電位又は比較的大きな絶対値の負電位が印加された
Ｐウェル領域に形成することで、メモリアレイとセンス
アンプ又はサブワード線駆動部間のウェル領域分離のた
めの遮断領域をなくし、ダイナミック型ＲＡＭ等のチッ
プサイズを縮小できるとともに、Ｐ型半導体基板におけ
る基板電圧の変動がノイズとなってメモリアレイを構成
するメモリセルに伝達されるのを防止することができる
という効果が得られる。
いて、ダイナミック型ＲＡＭ等をトリプルウェル構造と
し、Ｐ型半導体基板の基板電圧として接地電位を印加す
るとともに、メモリアレイ，センスアンプ及びサブワー
ド線駆動部を構成するＮチャンネルＭＯＳＦＥＴを、ワ
ード線の選択電位が印加された比較的深いＮウェル領域
内の比較的小さな絶対値の負電位が印加されたＰウェル
領域に形成し、周辺回路を構成するＮチャンネルＭＯＳ
ＦＥＴを、Ｐ型半導体基板上のＰウェル領域に形成し、
データ入出力回路を構成するＮチャンネルＭＯＳＦＥＴ
を、電源電圧が印加された比較的深いＮウェル領域内の
接地電位又は比較的大きな絶対値の負電位が印加された
Ｐウェル領域に形成することで、メモリアレイとセンス
アンプ又はサブワード線駆動部間のウェル領域分離のた
めの遮断領域をなくし、ダイナミック型ＲＡＭ等のチッ
プサイズを縮小できるとともに、Ｐ型半導体基板におけ
る基板電圧の変動がノイズとなってメモリアレイを構成
するメモリセルに伝達されるのを防止することができる
という効果が得られる。
【００９０】（１７）上記（１）ないし（１４）項にお
いて、ダイナミック型ＲＡＭ等をトリプルウェル構造と
し、Ｐ型半導体基板の基板電圧として接地電位を印加す
るとともに、メモリアレイ及びサブワード線駆動部を構
成するＮチャンネルＭＯＳＦＥＴを、ワード線の選択電
位が印加された比較的深いＮウェル領域内の比較的小さ
な絶対値の負電位が印加されたＰウェル領域に形成し、
センスアンプ及び周辺回路を構成するＮチャンネルＭＯ
ＳＦＥＴを、Ｐ型半導体基板上のＰウェル領域に形成
し、データ入出力回路を構成するＮチャンネルＭＯＳＦ
ＥＴを、電源電圧が印加された比較的深いＮウェル領域
内の接地電位又は比較的大きな絶対値の負電位が印加さ
れたＰウェル領域に形成することで、Ｐ型半導体基板に
おける基板電圧の変動がノイズとしてメモリセルに伝達
され、センスアンプの動作にともなうノイズがメモリセ
ルに伝達されるのを抑制できるとともに、特に電源投入
時におけるラッチアップの危険性をなくすことができる
という効果が得られる。 （１８）上記（１）ないし（１７）項により、総合的に
みたダイナミック型ＲＡＭ等の高速化，高集積化，大規
模化ならびに低コスト化を図ることができるという効果
が得られる。
いて、ダイナミック型ＲＡＭ等をトリプルウェル構造と
し、Ｐ型半導体基板の基板電圧として接地電位を印加す
るとともに、メモリアレイ及びサブワード線駆動部を構
成するＮチャンネルＭＯＳＦＥＴを、ワード線の選択電
位が印加された比較的深いＮウェル領域内の比較的小さ
な絶対値の負電位が印加されたＰウェル領域に形成し、
センスアンプ及び周辺回路を構成するＮチャンネルＭＯ
ＳＦＥＴを、Ｐ型半導体基板上のＰウェル領域に形成
し、データ入出力回路を構成するＮチャンネルＭＯＳＦ
ＥＴを、電源電圧が印加された比較的深いＮウェル領域
内の接地電位又は比較的大きな絶対値の負電位が印加さ
れたＰウェル領域に形成することで、Ｐ型半導体基板に
おける基板電圧の変動がノイズとしてメモリセルに伝達
され、センスアンプの動作にともなうノイズがメモリセ
ルに伝達されるのを抑制できるとともに、特に電源投入
時におけるラッチアップの危険性をなくすことができる
という効果が得られる。 （１８）上記（１）ないし（１７）項により、総合的に
みたダイナミック型ＲＡＭ等の高速化，高集積化，大規
模化ならびに低コスト化を図ることができるという効果
が得られる。
【００９１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、任意数の
メモリブロックを備えることができるし、そのビット構
成も任意である。また、電源電圧ＶＣＣは、任意の電位
を採りうるし、内部電圧発生回路ＶＧによって形成され
る内部電圧ＶＣＨ，ＶＣＬ，ＨＶＣ，ＶＢ１及びＶＢ２
の具体的な電位もこの実施例による制約を受けない。さ
らに、ダイナミック型ＲＡＭのブロック構成や起動制御
信号の名称及び組み合わせならびに各メモリブロックの
構成等は、種々の実施形態を採りうる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは、任意数の
メモリブロックを備えることができるし、そのビット構
成も任意である。また、電源電圧ＶＣＣは、任意の電位
を採りうるし、内部電圧発生回路ＶＧによって形成され
る内部電圧ＶＣＨ，ＶＣＬ，ＨＶＣ，ＶＢ１及びＶＢ２
の具体的な電位もこの実施例による制約を受けない。さ
らに、ダイナミック型ＲＡＭのブロック構成や起動制御
信号の名称及び組み合わせならびに各メモリブロックの
構成等は、種々の実施形態を採りうる。
【００９２】図２において、ダイナミック型ＲＡＭの基
板配置や半導体基板の形状等は、この実施例による制約
を受けない。図３及び図４において、メモリブロックＭ
Ｂ０〜ＭＢ３のそれぞれは、任意数のサブメモリマット
を備えることができるし、サブメモリマットの対構成の
組み合わせや各信号線の配置方向等は、種々の実施形態
を採りうる。図５及び図６において、サブワード線駆動
部の単位サブワード線駆動回路とメモリアレイのサブワ
ード線との関係ならびにセンスアンプの単位回路とメモ
リアレイのサブビット線との関係は、種々の組み合わせ
を採りうる。また、メインワード線は例えば４本のサブ
ワード線に対応して設けてもよいし、ビット線選択信号
を例えば８組のサブビット線に対応させてもよい。
板配置や半導体基板の形状等は、この実施例による制約
を受けない。図３及び図４において、メモリブロックＭ
Ｂ０〜ＭＢ３のそれぞれは、任意数のサブメモリマット
を備えることができるし、サブメモリマットの対構成の
組み合わせや各信号線の配置方向等は、種々の実施形態
を採りうる。図５及び図６において、サブワード線駆動
部の単位サブワード線駆動回路とメモリアレイのサブワ
ード線との関係ならびにセンスアンプの単位回路とメモ
リアレイのサブビット線との関係は、種々の組み合わせ
を採りうる。また、メインワード線は例えば４本のサブ
ワード線に対応して設けてもよいし、ビット線選択信号
を例えば８組のサブビット線に対応させてもよい。
【００９３】図７ないし図９において、サブワード線駆
動部の各単位サブワード線駆動回路は、例えばメインワ
ード線ＭＷ３０とサブワード線駆動信号ＤＸ４０〜ＤＸ
４３とを受ける２入力のＣＭＯＳノアゲートにより構成
してもよい。この場合、メインワード線は単一信号線と
なり、これによってメインワード線の配置ピッチをさら
に緩和することができる。単位サブワード線駆動回路の
具体的構成は、種々の実施形態を採りうる。図１０にお
いて、センスアンプは、シェアドセンス方式を採ること
を必須条件とはしない。また、図１０，図１１及び図１
３において、センスアンプ駆動回路ＳＡＤを構成する駆
動ＭＯＳＦＥＴＰ４，Ｐ８，Ｐ９及びＮＥは、それぞれ
並列形態とされる複数の駆動ＭＯＳＦＥＴに置き換えて
もよい。センスアンプＳＡＲ３４及びセンスアンプ駆動
部ＳＤＲ３４等の具体的構成やＭＯＳＦＥＴの導電型等
は、種々の実施形態を採りうる。
動部の各単位サブワード線駆動回路は、例えばメインワ
ード線ＭＷ３０とサブワード線駆動信号ＤＸ４０〜ＤＸ
４３とを受ける２入力のＣＭＯＳノアゲートにより構成
してもよい。この場合、メインワード線は単一信号線と
なり、これによってメインワード線の配置ピッチをさら
に緩和することができる。単位サブワード線駆動回路の
具体的構成は、種々の実施形態を採りうる。図１０にお
いて、センスアンプは、シェアドセンス方式を採ること
を必須条件とはしない。また、図１０，図１１及び図１
３において、センスアンプ駆動回路ＳＡＤを構成する駆
動ＭＯＳＦＥＴＰ４，Ｐ８，Ｐ９及びＮＥは、それぞれ
並列形態とされる複数の駆動ＭＯＳＦＥＴに置き換えて
もよい。センスアンプＳＡＲ３４及びセンスアンプ駆動
部ＳＤＲ３４等の具体的構成やＭＯＳＦＥＴの導電型等
は、種々の実施形態を採りうる。
【００９４】図１５ないし図１７において、各信号線の
配置位置やその順序ならびに金属配線層等の層数及びそ
の使用方法等は、この実施例による制約を受けない。図
１８ないし図２３において、データ入出力回路ＩＯの形
成領域となるＰウェル領域ＰＷ６には、接地電位ＶＳＳ
を基板電圧として供給することができるし、その下層に
深いＮウェル領域ＤＮＷ２が設けられることがダイナミ
ック型ＲＡＭの必須条件となる訳ではない。さらに、各
実施例における具体的なウェル構造や基板電圧ならびに
その組み合わせ等は、種々の実施形態を採りうる。
配置位置やその順序ならびに金属配線層等の層数及びそ
の使用方法等は、この実施例による制約を受けない。図
１８ないし図２３において、データ入出力回路ＩＯの形
成領域となるＰウェル領域ＰＷ６には、接地電位ＶＳＳ
を基板電圧として供給することができるし、その下層に
深いＮウェル領域ＤＮＷ２が設けられることがダイナミ
ック型ＲＡＭの必須条件となる訳ではない。さらに、各
実施例における具体的なウェル構造や基板電圧ならびに
その組み合わせ等は、種々の実施形態を採りうる。
【００９５】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、シンクロナス
ＤＲＡＭ及びスタティック型ＲＡＭ等の各種メモリ集積
回路やこのようなメモリ集積回路を内蔵するデジタル集
積回路にも適用できる。この発明は、少なくともワード
線，ビット線及びコモンＩＯ線の階層構造が効果的とな
る半導体記憶装置ならびにこのような半導体記憶装置を
内蔵する装置及びシステムに広く適用できる。
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、シンクロナス
ＤＲＡＭ及びスタティック型ＲＡＭ等の各種メモリ集積
回路やこのようなメモリ集積回路を内蔵するデジタル集
積回路にも適用できる。この発明は、少なくともワード
線，ビット線及びコモンＩＯ線の階層構造が効果的とな
る半導体記憶装置ならびにこのような半導体記憶装置を
内蔵する装置及びシステムに広く適用できる。
【００９６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型ＲＡＭ等の
メモリマットを、互いに直交して配置されるサブワード
線及びサブビット線ならびにこれらのサブワード線及び
サブビット線の交点に格子状に配置されるダイナミック
型メモリセルを含むメモリアレイと、サブワード線に対
応して設けられる単位サブワード線駆動回路を含むサブ
ワード線駆動部と、サブビット線に対応して設けられる
単位増幅回路及び列選択スイッチを含むセンスアンプ
と、指定されるサブビット線が列選択スイッチを介して
選択的に接続されるサブコモンＩＯ線とをそれぞれ備え
る複数のサブメモリマットに分割し、ユニット化すると
ともに、これらのサブメモリマットを格子状に配置し、
その上層に互いに直交しかつそれぞれサブワード線及び
サブビット線の整数倍のピッチで配置されるメインワー
ド線及び列選択信号線と、指定されるサブコモンＩＯ線
が選択的に接続されるメインコモンＩＯ線とを形成す
る。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ダイナミック型ＲＡＭ等の
メモリマットを、互いに直交して配置されるサブワード
線及びサブビット線ならびにこれらのサブワード線及び
サブビット線の交点に格子状に配置されるダイナミック
型メモリセルを含むメモリアレイと、サブワード線に対
応して設けられる単位サブワード線駆動回路を含むサブ
ワード線駆動部と、サブビット線に対応して設けられる
単位増幅回路及び列選択スイッチを含むセンスアンプ
と、指定されるサブビット線が列選択スイッチを介して
選択的に接続されるサブコモンＩＯ線とをそれぞれ備え
る複数のサブメモリマットに分割し、ユニット化すると
ともに、これらのサブメモリマットを格子状に配置し、
その上層に互いに直交しかつそれぞれサブワード線及び
サブビット線の整数倍のピッチで配置されるメインワー
ド線及び列選択信号線と、指定されるサブコモンＩＯ線
が選択的に接続されるメインコモンＩＯ線とを形成す
る。
【００９７】また、サブワード線駆動部の各単位サブワ
ード線駆動回路を、サブワード線駆動信号線と対応する
サブワード線との間に設けられそのゲートが対応するメ
インワード線の反転信号線に結合されるＰチャンネル型
の第１のＭＯＳＦＥＴと、対応するサブワード線と接地
電位との間に設けられそのゲートが対応するメインワー
ド線の反転信号線に結合されるＮチャンネル型の第２の
ＭＯＳＦＥＴと、第１のＭＯＳＦＥＴと並列形態に設け
られそのゲートが対応するメインワード線の非反転信号
線に結合されるＮチャンネル型の第３のＭＯＳＦＥＴと
を含むいわゆるＣＭＯＳスタティック型駆動回路とする
とともに、指定されたサブコモンＩＯ線をメインコモン
ＩＯ線に選択的に接続するためのサブメインアンプを、
そのゲートが対応するサブコモンＩＯ線の非反転及び反
転信号線にそれぞれ結合されそのドレインがメインコモ
ンＩＯ線の反転及び非反転信号線にそれぞれ結合される
読み出し用差動ＭＯＳＦＥＴと、サブコモンＩＯ線及び
メインコモンＩＯ線の非反転信号線間及び反転信号線間
にそれぞれ設けられる書き込み用スイッチＭＯＳＦＥＴ
とを含むいわゆる擬似ダイレクト型センスアンプとし、
これをサブワード線駆動部及びセンスアンプの配置領域
の交差領域に配置する。
ード線駆動回路を、サブワード線駆動信号線と対応する
サブワード線との間に設けられそのゲートが対応するメ
インワード線の反転信号線に結合されるＰチャンネル型
の第１のＭＯＳＦＥＴと、対応するサブワード線と接地
電位との間に設けられそのゲートが対応するメインワー
ド線の反転信号線に結合されるＮチャンネル型の第２の
ＭＯＳＦＥＴと、第１のＭＯＳＦＥＴと並列形態に設け
られそのゲートが対応するメインワード線の非反転信号
線に結合されるＮチャンネル型の第３のＭＯＳＦＥＴと
を含むいわゆるＣＭＯＳスタティック型駆動回路とする
とともに、指定されたサブコモンＩＯ線をメインコモン
ＩＯ線に選択的に接続するためのサブメインアンプを、
そのゲートが対応するサブコモンＩＯ線の非反転及び反
転信号線にそれぞれ結合されそのドレインがメインコモ
ンＩＯ線の反転及び非反転信号線にそれぞれ結合される
読み出し用差動ＭＯＳＦＥＴと、サブコモンＩＯ線及び
メインコモンＩＯ線の非反転信号線間及び反転信号線間
にそれぞれ設けられる書き込み用スイッチＭＯＳＦＥＴ
とを含むいわゆる擬似ダイレクト型センスアンプとし、
これをサブワード線駆動部及びセンスアンプの配置領域
の交差領域に配置する。
【００９８】これらの結果、まず単位サブワード線駆動
回路へのＣＭＯＳスタティック型駆動回路の採用によ
り、メインワード線を介して伝達される行選択信号とサ
ブワード線駆動信号線を介して伝達されるサブワード線
駆動信号を同時に有効レベルとし、サブワード線の選択
動作を高速化できるとともに、サブメインアンプへの擬
似ダイレクトセンス型サブアンプの採用とその交差領域
への配置により、メモリアレイのレイアウト面積の増大
を招くことなく、ダイナミック型ＲＡＭ等の読み出し動
作を高速化できる。
回路へのＣＭＯＳスタティック型駆動回路の採用によ
り、メインワード線を介して伝達される行選択信号とサ
ブワード線駆動信号線を介して伝達されるサブワード線
駆動信号を同時に有効レベルとし、サブワード線の選択
動作を高速化できるとともに、サブメインアンプへの擬
似ダイレクトセンス型サブアンプの採用とその交差領域
への配置により、メモリアレイのレイアウト面積の増大
を招くことなく、ダイナミック型ＲＡＭ等の読み出し動
作を高速化できる。
【００９９】さらに、階層構造をワード線，ビット線及
びコモンＩＯ線のすべてに包括的に採用して、階層構造
の効果を充分に発揮しうる構成のダイナミック型ＲＡＭ
等を実現し、総合的にみたダイナミック型ＲＡＭ等の高
速化，高集積化，大規模化及び低コスト化を図ることが
できる。
びコモンＩＯ線のすべてに包括的に採用して、階層構造
の効果を充分に発揮しうる構成のダイナミック型ＲＡＭ
等を実現し、総合的にみたダイナミック型ＲＡＭ等の高
速化，高集積化，大規模化及び低コスト化を図ることが
できる。
【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図２】図１のダイナミック型ＲＡＭの一実施例を示す
基板配置図である。
基板配置図である。
【図３】図１のダイナミック型ＲＡＭに含まれるメモリ
ブロックの一実施例を示すブロック図である。
ブロックの一実施例を示すブロック図である。
【図４】図３のメモリブロックに含まれるサブメモリマ
ットの一実施例を示す部分的なブロック図である。
ットの一実施例を示す部分的なブロック図である。
【図５】図４のサブメモリマットの一実施例を示す部分
的な接続図である。
的な接続図である。
【図６】図４のサブメモリマットに含まれるメモリアレ
イ及び周辺部の一実施例を示す部分的な回路図である。
イ及び周辺部の一実施例を示す部分的な回路図である。
【図７】図４のサブメモリマットに含まれるサブワード
線駆動部の第１の実施例を示す部分的な回路図及び信号
波形図である。
線駆動部の第１の実施例を示す部分的な回路図及び信号
波形図である。
【図８】図４のサブメモリマットに含まれるサブワード
線駆動部の第２の実施例を示す部分的な回路図及び信号
波形図である。
線駆動部の第２の実施例を示す部分的な回路図及び信号
波形図である。
【図９】図４のサブメモリマットに含まれるサブワード
線駆動部の第３の実施例を示す部分的な回路図及び信号
波形図である。
線駆動部の第３の実施例を示す部分的な回路図及び信号
波形図である。
【図１０】図４のサブメモリマットに含まれるセンスア
ンプ及びセンスアンプ駆動部の第１の実施例を示す部分
的な回路図である。
ンプ及びセンスアンプ駆動部の第１の実施例を示す部分
的な回路図である。
【図１１】図４のサブメモリマットに含まれるセンスア
ンプ駆動部の第２の実施例を示す部分的な回路図であ
る。
ンプ駆動部の第２の実施例を示す部分的な回路図であ
る。
【図１２】図１０及び図１１のセンスアンプ駆動部の一
実施例を示す信号波形図である。
実施例を示す信号波形図である。
【図１３】図４のサブメモリマットに含まれるセンスア
ンプ駆動部の第３の実施例を示す部分的な回路図であ
る。
ンプ駆動部の第３の実施例を示す部分的な回路図であ
る。
【図１４】図１３のセンスアンプ駆動部の一実施例を示
す信号波形図である。
す信号波形図である。
【図１５】図４のサブメモリマットのメモリアレイ及び
周辺部における金属配線層の一実施例を示す平面配置図
である。
周辺部における金属配線層の一実施例を示す平面配置図
である。
【図１６】図４のサブメモリマットに含まれるサブワー
ド線駆動部の一実施例を示す部分的な平面配置図であ
る。
ド線駆動部の一実施例を示す部分的な平面配置図であ
る。
【図１７】図４のサブメモリマットに含まれるセンスア
ンプ及びセンスアンプ駆動部の一実施例を示す部分的な
平面配置図である。
ンプ及びセンスアンプ駆動部の一実施例を示す部分的な
平面配置図である。
【図１８】図１のダイナミック型ＲＡＭのサブメモリマ
ットを構成するメモリアレイ及び周辺部の第１の実施例
を示すシンボリックな平面配置図である。
ットを構成するメモリアレイ及び周辺部の第１の実施例
を示すシンボリックな平面配置図である。
【図１９】図１のダイナミック型ＲＡＭのサブメモリマ
ットを構成するメモリアレイ及び周辺部の第２の実施例
を示すシンボリックな平面配置図である。
ットを構成するメモリアレイ及び周辺部の第２の実施例
を示すシンボリックな平面配置図である。
【図２０】図１のダイナミック型ＲＡＭのサブメモリマ
ットを構成するメモリアレイ及び周辺部の第３の実施例
を示すシンボリックな平面配置図である。
ットを構成するメモリアレイ及び周辺部の第３の実施例
を示すシンボリックな平面配置図である。
【図２１】図１８のメモリアレイ及び周辺部の一実施例
を示す断面構造図である。
を示す断面構造図である。
【図２２】図１９のメモリアレイ及び周辺部の一実施例
を示す断面構造図である。
を示す断面構造図である。
【図２３】図２０のメモリアレイ及び周辺部の一実施例
を示す断面構造図である。
を示す断面構造図である。
ＭＢ０〜ＭＢ３・・・メモリブロック、ＭＡＴＬ，ＭＡ
ＴＲ・・・メモリマット、ＸＤ・・・Ｘアドレスデコー
ダ、ＸＢ・・・Ｘアドレスバッファ、ＹＤＬ，ＹＤＲ・
・・Ｙアドレスデコーダ、ＹＢ・・・Ｙアドレスバッフ
ァ、ＢＳ・・・メモリブロック選択回路、ＭＡＬ，ＭＡ
Ｒ・・・メインアンプ、ＩＯ・・・データ入出力回路、
ＴＧ・・・タイミング発生回路、ＶＧ・・・内部電圧発
生回路。ＰＳＵＢ・・・Ｐ型半導体基板、ＰＣ・・・周
辺回路。ＳＭＬ００〜ＳＭＬ７７，ＳＭＲ００〜ＳＭＲ
７７・・・サブメモリマット、ＡＲＹＲ００〜ＡＲＹＲ
７７・・・メモリアレイ、ＷＤＲ００〜ＷＤＲ７８・・
・サブワード線駆動部、ＳＡＲ００〜ＳＡＲ８７・・・
センスアンプ、ＳＤＲ００〜ＳＤＲ８７・・・センスア
ンプ駆動部。ＭＷ３０＊〜ＭＷ３６３＊・・・メインワ
ード線、ＳＷ０〜ＳＷ５１１・・・サブワード線、ＵＳ
ＷＤ・・・単位サブワード線駆動回路、ＳＢ０＊〜ＳＢ
２５５＊・・・サブビット線、ＵＳＡ・・・センスアン
プ単位回路、ＹＳ４０〜ＹＳ４６３・・・ビット線選択
信号、ＳＩＯ０＊〜ＳＩＯ３＊・・・サブコモンＩＯ
線、ＭＩＯ００＊〜ＭＩＯ０３＊，ＭＩＯ２０＊〜ＭＩ
Ｏ２３＊，ＭＩＯ４０＊〜ＭＩＯ４３＊，ＭＩＯ６０＊
〜ＭＩＯ６３＊・・・メインコモンＩＯ線、ＤＸ４０〜
ＤＸ４７・・・サブワード線駆動信号、ＳＨ３Ｌ，ＳＨ
３Ｒ・・・シェアド制御信号。ＵＳＷＤ０〜ＵＳＷＤ５
１１・・・単位サブワード線駆動回路、ＵＳＡ０〜ＵＳ
Ａ２５５・・・単位センスアンプ。ＳＡＤ・・・センス
アンプ駆動回路、ＳＡＰ３，ＳＡＮ３・・・センスアン
プ制御信号線、ＣＰＰ２，ＣＰＰ４，ＣＰＮ２，ＣＰＮ
４・・・・センスアンプ駆動電圧供給線、ＰＰ，ＰＮ・
・・コモンソース線、ＳＭＡ・・・サブメインアンプ、
ＷＥ３，ＲＥ３，ＷＲＥ３・・・・サブメインアンプ制
御信号線、ＳＨ３ＬＢ，ＳＨ３ＲＢ・・・反転シェアド
制御信号線、ＰＣ，ＰＣＳ・・・プリチャージ制御用内
部制御信号線。ＳＡＰ３１，ＳＡＰ３２・・・センスア
ンプ制御信号。Ｐ１〜Ｐ７・・・ＰチャンネルＭＯＳＦ
ＥＴ、Ｎ１〜ＮＲ・・・ＮチャンネルＭＯＳＦＥＴ、Ｖ
１〜Ｖ３・・・インバータ。Ｍ１〜Ｍ３・・・金属配線
層、ＦＧ，ＳＧ・・・ゲート層。ＡＲＹ１〜ＡＲＹ４・
・・メモリアレイ、ＷＤ１〜ＷＤ２・・・サブワード線
駆動部、ＳＡ１〜ＳＡ２・・・センスアンプ、ＤＮＷ１
〜ＤＮＷ５・・・比較的深いＮウェル領域、ＮＷ１〜Ｎ
Ｗ１６・・・比較的浅いＮウェル領域、ＰＷ１〜ＰＷ１
５・・・比較的浅いＰウェル領域、ＭＣ・・・メモリセ
ル、ＰＭＯＳ・・・ＰチャンネルＭＯＳＦＥＴ、ＮＭＯ
Ｓ・・・ＮチャンネルＭＯＳＦＥＴ。
ＴＲ・・・メモリマット、ＸＤ・・・Ｘアドレスデコー
ダ、ＸＢ・・・Ｘアドレスバッファ、ＹＤＬ，ＹＤＲ・
・・Ｙアドレスデコーダ、ＹＢ・・・Ｙアドレスバッフ
ァ、ＢＳ・・・メモリブロック選択回路、ＭＡＬ，ＭＡ
Ｒ・・・メインアンプ、ＩＯ・・・データ入出力回路、
ＴＧ・・・タイミング発生回路、ＶＧ・・・内部電圧発
生回路。ＰＳＵＢ・・・Ｐ型半導体基板、ＰＣ・・・周
辺回路。ＳＭＬ００〜ＳＭＬ７７，ＳＭＲ００〜ＳＭＲ
７７・・・サブメモリマット、ＡＲＹＲ００〜ＡＲＹＲ
７７・・・メモリアレイ、ＷＤＲ００〜ＷＤＲ７８・・
・サブワード線駆動部、ＳＡＲ００〜ＳＡＲ８７・・・
センスアンプ、ＳＤＲ００〜ＳＤＲ８７・・・センスア
ンプ駆動部。ＭＷ３０＊〜ＭＷ３６３＊・・・メインワ
ード線、ＳＷ０〜ＳＷ５１１・・・サブワード線、ＵＳ
ＷＤ・・・単位サブワード線駆動回路、ＳＢ０＊〜ＳＢ
２５５＊・・・サブビット線、ＵＳＡ・・・センスアン
プ単位回路、ＹＳ４０〜ＹＳ４６３・・・ビット線選択
信号、ＳＩＯ０＊〜ＳＩＯ３＊・・・サブコモンＩＯ
線、ＭＩＯ００＊〜ＭＩＯ０３＊，ＭＩＯ２０＊〜ＭＩ
Ｏ２３＊，ＭＩＯ４０＊〜ＭＩＯ４３＊，ＭＩＯ６０＊
〜ＭＩＯ６３＊・・・メインコモンＩＯ線、ＤＸ４０〜
ＤＸ４７・・・サブワード線駆動信号、ＳＨ３Ｌ，ＳＨ
３Ｒ・・・シェアド制御信号。ＵＳＷＤ０〜ＵＳＷＤ５
１１・・・単位サブワード線駆動回路、ＵＳＡ０〜ＵＳ
Ａ２５５・・・単位センスアンプ。ＳＡＤ・・・センス
アンプ駆動回路、ＳＡＰ３，ＳＡＮ３・・・センスアン
プ制御信号線、ＣＰＰ２，ＣＰＰ４，ＣＰＮ２，ＣＰＮ
４・・・・センスアンプ駆動電圧供給線、ＰＰ，ＰＮ・
・・コモンソース線、ＳＭＡ・・・サブメインアンプ、
ＷＥ３，ＲＥ３，ＷＲＥ３・・・・サブメインアンプ制
御信号線、ＳＨ３ＬＢ，ＳＨ３ＲＢ・・・反転シェアド
制御信号線、ＰＣ，ＰＣＳ・・・プリチャージ制御用内
部制御信号線。ＳＡＰ３１，ＳＡＰ３２・・・センスア
ンプ制御信号。Ｐ１〜Ｐ７・・・ＰチャンネルＭＯＳＦ
ＥＴ、Ｎ１〜ＮＲ・・・ＮチャンネルＭＯＳＦＥＴ、Ｖ
１〜Ｖ３・・・インバータ。Ｍ１〜Ｍ３・・・金属配線
層、ＦＧ，ＳＧ・・・ゲート層。ＡＲＹ１〜ＡＲＹ４・
・・メモリアレイ、ＷＤ１〜ＷＤ２・・・サブワード線
駆動部、ＳＡ１〜ＳＡ２・・・センスアンプ、ＤＮＷ１
〜ＤＮＷ５・・・比較的深いＮウェル領域、ＮＷ１〜Ｎ
Ｗ１６・・・比較的浅いＮウェル領域、ＰＷ１〜ＰＷ１
５・・・比較的浅いＰウェル領域、ＭＣ・・・メモリセ
ル、ＰＭＯＳ・・・ＰチャンネルＭＯＳＦＥＴ、ＮＭＯ
Ｓ・・・ＮチャンネルＭＯＳＦＥＴ。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7735−4Ｍ Ｈ０１Ｌ 27/10 ６８１ Ａ 7735−4Ｍ ６８１ Ｂ 7735−4Ｍ ６８１ Ｆ (72)発明者 秋葉 武定 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 川瀬 靖 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 中村 正行 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (20)
- 【請求項１】 互いに直交して配置されるサブワード線
及びサブビット線ならびにこれらのサブワード線及びサ
ブビット線の交点に格子状に配置されるメモリセルを含
むメモリアレイと、上記サブワード線に対応して設けら
れる単位サブワード線駆動回路を含むサブワード線駆動
部と、上記サブビット線に対応して設けられる単位増幅
回路及び列選択スイッチを含むセンスアンプと、指定さ
れる上記サブビット線が上記列選択スイッチを介して選
択的に接続されるサブコモンＩＯ線とをそれぞれ備えか
つ格子状に配置されるサブメモリマットと、上記サブメ
モリマットの上層にかつ互いに直交して配置されるメイ
ンワード線及び列選択信号線と、指定される上記サブコ
モンＩＯ線が選択的に接続されるメインコモンＩＯ線と
を具備することを特徴とする半導体記憶装置。 - 【請求項２】 上記単位サブワード線駆動回路は、上記
サブワード線の両側に交互にかつその２倍のピッチで配
置されるものであり、上記単位増幅回路及び列選択スイ
ッチは、上記サブビット線の両側に交互にかつその２倍
のピッチで配置されるものであることを特徴とする請求
項１の半導体記憶装置。 - 【請求項３】 上記単位サブワード線駆動回路は、列方
向に隣接して配置される上記サブメモリマットの対応す
るサブワード線によって交互に共有されるものであり、
上記単位増幅回路及び列選択スイッチは、行方向に隣接
して配置される上記サブメモリマットの対応するサブビ
ット線によって交互に共有されるものであることを特徴
とする請求項２の半導体記憶装置。 - 【請求項４】 上記メインワード線は、上記サブワード
線のＸ倍のピッチで配置されるものであって、上記半導
体記憶装置は、上記メインワード線に直交して配置され
るＸビットのサブワード線駆動信号線を備え、上記単位
サブワード線駆動回路は、対応する上記メインワード線
を介して伝達される行選択信号と対応する上記サブワー
ド線駆動信号線を介して伝達されるサブワード線駆動信
号とに従って対応する上記サブワード線を選択的に選択
状態とするものであることを特徴とする請求項１，請求
項２又は請求項３の半導体記憶装置。 - 【請求項５】 上記単位サブワード線駆動回路は、ＣＭ
ＯＳスタティック型駆動回路とされ、上記サブワード線
駆動信号線と対応する上記サブワード線との間に設けら
れそのゲートが対応する上記メインワード線の反転信号
線に結合されるＰチャンネル型の第１のＭＯＳＦＥＴ
と、対応する上記サブワード線と接地電位との間に設け
られそのゲートが対応する上記メインワード線の反転信
号線に結合されるＮチャンネル型の第２のＭＯＳＦＥＴ
と、上記第１のＭＯＳＦＥＴと並列形態に設けられその
ゲートが対応する上記メインワード線の非反転信号線に
結合されるＮチャンネル型の第３のＭＯＳＦＥＴとを含
むものであることを特徴とする請求項１，請求項２，請
求項３又は請求項４の半導体記憶装置。 - 【請求項６】 上記列選択信号線は、上記サブビット線
のＹ倍のピッチで配置されるものであり、上記サブコモ
ンＩＯ線は、上記サブメモリマットに対応してＹ組ずつ
設けられるものであって、上記列選択スイッチは、対応
する上記列選択信号線を介して伝達される列選択信号に
従って選択的にかつＹ組ずつ同時にオン状態とされるも
のであることを特徴とする請求項１，請求項２，請求項
３，請求項４又は請求項５の半導体記憶装置。 - 【請求項７】 上記サブコモンＩＯ線は、サブメインア
ンプを介して上記メインコモンＩＯ線に選択的に接続さ
れるものであって、これらのサブメインアンプは、上記
サブワード線駆動部及びセンスアンプの配置領域の交差
領域に配置されるものであることを特徴とする請求項
１，請求項２，請求項３，請求項４，請求項５又は請求
項６の半導体記憶装置。 - 【請求項８】 上記サブメインアンプは、そのゲートが
対応する上記サブコモンＩＯ線の非反転及び反転信号線
にそれぞれ結合されそのドレインが対応する上記メイン
コモンＩＯ線の反転及び非反転信号線にそれぞれ結合さ
れる読み出し用差動ＭＯＳＦＥＴと、上記サブコモンＩ
Ｏ線及びメインコモンＩＯ線の非反転信号線間及び反転
信号線間にそれぞれ設けられる書き込み用スイッチＭＯ
Ｓとを含むものであることを特徴とする請求項７の半導
体記憶装置。 - 【請求項９】 上記メインコモンＩＯ線は、サブワード
線駆動部の配置領域の上層にかつサブコモンＩＯ線と互
いに直交すべく配置されるものであることを特徴とする
請求項１，請求項２，請求項３，請求項４，請求項５，
請求項６，請求項７又は請求項８の半導体記憶装置。 - 【請求項１０】 上記単位増幅回路には、一対の駆動信
号線を介して選択的に動作電源が供給されるものであ
り、上記サブメモリマットは、一対の駆動電圧供給線を
介して供給される上記動作電源を選択的に上記駆動信号
線に伝達するセンスアンプ駆動回路を具備するものであ
って、上記センスアンプ駆動回路は、上記サブワード線
駆動部及びセンスアンプの配置領域の交差領域に配置さ
れるものであることを特徴とする請求項１，請求項２，
請求項３，請求項４，請求項５，請求項６，請求項７，
請求項８又は請求項９の半導体記憶装置。 - 【請求項１１】 上記センスアンプ駆動回路は、オーバ
ードライブ方式を採るものであって、上記駆動信号線に
は、当初所定期間だけ比較的絶対値の大きな動作電源が
供給された後、比較的小さな絶対値の動作電源が供給さ
れるものであることを特徴とする請求項１０の半導体記
憶装置。 - 【請求項１２】 上記半導体記憶装置は、電荷再利用リ
フレッシュ方式を採るものであって、上記駆動信号線に
伝達された動作電源は、所定のスイッチ手段を介して次
に動作状態とされるセンスアンプの駆動信号線に順次伝
達されるものであることを特徴とする請求項１０の半導
体記憶装置。 - 【請求項１３】 上記半導体記憶装置は、行方向に連続
して配置される所定数の上記サブメモリマットのサブビ
ット線に対応して設けられ指定された上記サブメモリマ
ットのサブビット線が選択的に接続されるメインビット
線を具備するものであって、上記センスアンプの単位増
幅回路及び列選択スイッチは、上記メインビット線に対
応して設けられるものであることを特徴とする請求項
１，請求項２，請求項３，請求項４，請求項５，請求項
６，請求項７，請求項８，請求項９，請求項１０，請求
項１１又は請求項１２の半導体記憶装置。 - 【請求項１４】 上記半導体記憶装置は、行及び列方向
のそれぞれに所定数の冗長サブメモリマットを具備する
ものであることを特徴とする請求項１，請求項２，請求
項３，請求項４，請求項５，請求項６，請求項７，請求
項８，請求項９，請求項１０，請求項１１，請求項１２
又は請求項１３の半導体記憶装置。 - 【請求項１５】 上記センスアンプの配置領域の上層に
は、上記駆動信号線と駆動電圧供給線との間を選択的に
接続状態とするためのセンスアンプ制御信号を伝達する
センスアンプ制御信号線が配置されるものであり、上記
サブワード線駆動部の配置領域の上層には、上記サブワ
ード線駆動信号線，メインコモンＩＯ線及び駆動電圧供
給線が配置されるものであることを特徴とする請求項１
０，請求項１１，請求項１２，請求項１３又は請求項１
４の半導体記憶装置。 - 【請求項１６】 上記半導体記憶装置は、３層の金属配
線層を備えるものであって、上記列選択信号線，サブワ
ード線駆動信号線，メインコモンＩＯ線及び駆動電圧供
給線は、最上層の第３層の金属配線層により形成され、
上記メインワード線，駆動信号線及びセンスアンプ制御
信号線は、第２層の金属配線層により形成されるもので
あることを特徴とする請求項１０，請求項１１，請求項
１２，請求項１３，請求項１４又は請求項１５の半導体
記憶装置。 - 【請求項１７】 上記メインワード線，駆動信号線及び
センスアンプ制御信号線ならびに列選択信号線，サブワ
ード線駆動信号線，メインコモンＩＯ線及び駆動電圧供
給線は、位相シフトマスクを用いることなくパターニン
グされるものであることを特徴とする請求項１６の半導
体記憶装置。 - 【請求項１８】 上記半導体記憶装置は、データ入出力
回路を具備しかつ比較的小さな絶対値の負電位が印加さ
れたＰ型半導体基板をその基体とするものであって、上
記メモリアレイ，センスアンプ及びサブワード線駆動部
を構成するＮチャンネルＭＯＳＦＥＴは、上記Ｐ型半導
体基板内のＰウェル領域に形成され、その他の周辺回路
を構成するＮチャンネルＭＯＳＦＥＴは、電源電圧が印
加された比較的深いＮウェル領域内の接地電位が印加さ
れたＰウェル領域に形成され、上記データ入出力回路を
構成するＮチャンネルＭＯＳＦＥＴは、電源電圧が印加
された比較的深いＮウェル領域内の接地電位又は比較的
大きな絶対値の負電位が印加されたＰウェル領域に形成
されるものであることを特徴とする請求項１，請求項
２，請求項３，請求項４，請求項５，請求項６，請求項
７，請求項８，請求項９，請求項１０，請求項１１，請
求項１２，請求項１３，請求項１４，請求項１５，請求
項１６又は請求項１７の半導体記憶装置。 - 【請求項１９】 上記半導体記憶装置は、データ入出力
回路を具備しかつ接地電位が印加されたＰ型半導体基板
をその基体とするものであって、上記メモリアレイ，セ
ンスアンプ及びサブワード線駆動部を構成するＮチャン
ネルＭＯＳＦＥＴは、ワード線の選択電位が印加された
比較的深いＮウェル領域内の比較的小さな絶対値の負電
位が印加されたＰウェル領域に形成され、その他の周辺
回路を構成するＮチャンネルＭＯＳＦＥＴは、上記Ｐ型
半導体基板内のＰウェル領域に形成され、上記データ入
出力回路を構成するＮチャンネルＭＯＳＦＥＴは、電源
電圧が印加された比較的深いＮウェル領域内の接地電位
又は比較的大きな絶対値の負電位が印加されたＰウェル
領域に形成されるものであることを特徴とする請求項
１，請求項２，請求項３，請求項４，請求項５，請求項
６，請求項７，請求項８，請求項９，請求項１０，請求
項１１，請求項１２，請求項１３，請求項１４，請求項
１５，請求項１６又は請求項１７の半導体記憶装置。 - 【請求項２０】 上記半導体記憶装置は、データ入出力
回路を具備しかつ接地電位が印加されたＰ型半導体基板
をその基体とするものであって、上記メモリアレイ及び
サブワード線駆動部を構成するＮチャンネルＭＯＳＦＥ
Ｔは、ワード線選択電位が印加された比較的深いＮウェ
ル領域内の比較的小さな絶対値の負電位が印加されたＰ
ウェル領域に形成され、センスアンプ及びその他の周辺
回路を構成するＮチャンネルＭＯＳＦＥＴは、上記Ｐ型
半導体基板内のＰウェル領域に形成され、上記データ入
出力回路を構成するＮチャンネルＭＯＳＦＥＴは、電源
電圧が印加された比較的深いＮウェル領域内の接地電位
又は比較的大きな絶対値の負電位が印加されたＰウェル
領域に形成されるものであることを特徴とする請求項
１，請求項２，請求項３，請求項４，請求項５，請求項
６，請求項７，請求項８，請求項９，請求項１０，請求
項１１，請求項１２，請求項１３，請求項１４，請求項
１５，請求項１６又は請求項１７の半導体記憶装置。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33495094A JP3666671B2 (ja) | 1994-12-20 | 1994-12-20 | 半導体装置 |
| TW084112497A TW301726B (ja) | 1994-12-20 | 1995-11-23 | |
| KR1019950051275A KR100401086B1 (ko) | 1994-12-20 | 1995-12-18 | 반도체기억장치 |
| US08/574,104 US5604697A (en) | 1994-12-20 | 1995-12-20 | Semiconductor |
| US08/779,835 US5777927A (en) | 1994-12-20 | 1997-01-07 | Semiconductor memory |
| US08/982,398 US5966341A (en) | 1994-12-20 | 1997-12-02 | Semiconductor memory |
| US09/974,962 USRE38944E1 (en) | 1994-12-20 | 2001-10-12 | Semiconductor memory |
| US11/176,881 USRE40356E1 (en) | 1994-12-20 | 2005-07-08 | Large-capacity semiconductor memory with improved layout for sub-amplifiers to increase operational speed |
| US11/759,345 USRE41379E1 (en) | 1994-12-20 | 2007-06-07 | Large-Capacity semiconductor memory with improved layout for sub-amplifiers to increase operational speed |
| US11/759,316 USRE42659E1 (en) | 1994-12-20 | 2007-06-07 | Large-capacity semiconductor memory with improved layout for sub-amplifiers to increase speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33495094A JP3666671B2 (ja) | 1994-12-20 | 1994-12-20 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004160021A Division JP4236045B2 (ja) | 2004-05-28 | 2004-05-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08181292A true JPH08181292A (ja) | 1996-07-12 |
| JP3666671B2 JP3666671B2 (ja) | 2005-06-29 |
Family
ID=18283056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33495094A Expired - Lifetime JP3666671B2 (ja) | 1994-12-20 | 1994-12-20 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (7) | US5604697A (ja) |
| JP (1) | JP3666671B2 (ja) |
| KR (1) | KR100401086B1 (ja) |
| TW (1) | TW301726B (ja) |
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| KR100401086B1 (ko) | 2004-03-06 |
| USRE42659E1 (en) | 2011-08-30 |
| US5777927A (en) | 1998-07-07 |
| TW301726B (ja) | 1997-04-01 |
| USRE40356E1 (en) | 2008-06-03 |
| US5604697A (en) | 1997-02-18 |
| KR960025724A (ko) | 1996-07-20 |
| USRE38944E1 (en) | 2006-01-24 |
| USRE41379E1 (en) | 2010-06-15 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040330 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040528 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20041213 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20041213 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050331 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050331 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090415 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090415 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100415 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100415 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100415 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110415 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120415 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120415 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130415 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130415 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140415 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |