JP3763433B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路装置に関し、例えば、階層ワード線方式を採りかつネガティブワード線方式を採るダイナミック型ＲＡＭ（ランダムアクセスメモリ）ならびにその動作の安定化に利用して特に有効な技術に関する。
【０００２】
【従来の技術】
直交して配置されるワード線及び相補ビット線ならびにこれらのワード線及び相補ビット線の交点に格子状に配置されるダイナミック型メモリセルを含むメモリアレイをその基本構成要素とするダイナミック型ＲＡＭがある。また、相補ビット線における読み出し信号の増幅後のロウレベルを接地電位ＶＳＳとし、ワード線の非選択レベルを接地電位ＶＳＳより低い所定の負電位とすることで、メモリセルのリーク電流を抑制し、ダイナミック型ＲＡＭのリフレッシュ周期を改善し得るいわゆるネガティブワード線方式が知られている。
【０００３】
一方、ダイナミック型ＲＡＭ等の高速化を図る一つの手段として、メモリアレイ及びその直接周辺部を少なくともワード線の延長方向に複数のメモリマットに分割し、ワード線をメインワード線及びサブワード線に階層化するいわゆる階層ワード線方式がある。この階層ワード線方式を採るダイナミック型ＲＡＭでは、例えばメインワード線及びマット選択信号をもとに対応するサブワード線を択一的に選択レベルとするためのサブワード線駆動回路が設けられる。
【０００４】
【発明が解決しようとする課題】
本願発明者等は、この発明に先立って、上記階層ワード線方式を採りかつネガティブワード線方式を採るダイナミック型ＲＡＭを開発し、その過程で次のような問題点に直面した。すなわち、ダイナミック型ＲＡＭは、図６に例示されるように、サブメモリアレイＳＭＬ０に対応して設けられるサブワード線駆動回路ＳＷＤ０を備え、このサブワード線駆動回路は、サブメモリアレイＳＭＬ０のサブワード線ＳＷＬ０及びＳＷＬ１に対応して設けられる単位サブワード線駆動回路ＵＷＤ０及びＵＷＤ１を含む。単位サブワード線駆動回路ＵＷＤ０及びＵＷＤ１は、マット選択信号線ＲＸ０と対応するサブワード線ＳＷＬ０又はＳＷＬ１との間に設けられるＰチャンネル型の駆動ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）Ｐ５又はＰ６と、サブワード線ＳＷＬ０又はＳＷＬ１と内部電圧供給点ＶＬＬとの間に設けられるＮチャンネル型の駆動ＭＯＳＦＥＴＮＥ又はＮＦとをそれぞれ含む。単位サブワード線駆動回路ＵＷＤ０及びＵＷＤ１を構成する駆動ＭＯＳＦＥＴＰ５及びＮＥならびにＰ６及びＮＦのゲートは、対応するメインワード線ＭＷ０又はＭＷ１に共通結合される。
【０００５】
なお、内部電圧ＶＬＬは、ダイナミック型ＲＡＭに内蔵された内部電圧発生回路によって生成され、例えば−１．０（ボルト）Ｖのような負電位とされる。また、マット選択信号ＲＸ０は、例えば＋３．８Ｖのような高電圧ＶＨＨをその選択レベルとし、０Ｖつまり接地電位ＶＳＳをその非選択レベルとする。さらに、メインワード線ＭＷ０及びＭＷ１は上記内部電圧ＶＬＬをその選択レベルとし、高電圧ＶＨＨをその非選択レベルとする。
【０００６】
ダイナミック型ＲＡＭが非選択状態とされるとき、マット選択信号ＲＸ０は接地電位ＶＳＳのような非選択レベルとされ、メインワード線ＭＷ０及びＭＷ１はともに高電圧ＶＨＨのような非選択レベルとされる。このため、サブワード線駆動回路ＳＷＤ０の単位サブワード線駆動回路ＵＷＤ０及びＵＷＤ１では、駆動ＭＯＳＦＥＴＰ５及びＰ６がオフ状態となり、駆動ＭＯＳＦＥＴＮＥ及びＮＦがオン状態となって、サブメモリアレイＳＭＬ０のサブワード線ＳＷＬ０及びＳＷＬ１は、ともに内部電圧ＶＬＬのような非選択レベルとされる。このとき、図示されないセンスアンプＳＡでは、相補ビット線Ｂ０＊（ここで、非反転ビットＢ０Ｔ及び反転ビット線Ｂ０Ｂを合わせて相補ビット線Ｂ０＊のように＊を付して表す。また、それが有効レベルとされるとき選択的にハイレベルとされるいわゆる非反転信号等についてはその名称の末尾にＴを付して表し、それが有効レベルとされるとき選択的にロウレベルとされる反転信号等についてはその名称の末尾にＢを付して表す。以下同様）に対するプリチャージ動作が行われ、その非反転及び反転信号線は例えば＋１．０Ｖのようなプリチャージ電位とされる。
【０００７】
一方、ダイナミック型ＲＡＭが選択状態とされると、指定されたメモリマットに対応するマット選択信号ＲＸ０が所定のタイミングで高電圧ＶＨＨのような選択レベルとされ、指定された行アドレスに対応するメインワード線ＭＷ０が内部電圧ＶＬＬのような選択レベルとされる。このとき、指定されないメインワード線ＭＷ１は、高電圧ＶＨＨのような非選択レベルのままとされ、図示されないセンスアンプＳＡでは、相補ビット線Ｂ０＊に対するプリチャージ動作が停止される。サブワード線駆動回路ＳＷＤ０の単位サブワード線駆動回路ＵＷＤ０では、メインワード線ＭＷ０の選択レベルを受けて駆動ＭＯＳＦＥＴＰ５がオン状態となり、駆動ＭＯＳＦＥＴＮＥはオフ状態となる。このため、サブワード線ＳＷＬ０が高電圧ＶＨＨのような選択レベルとされ、サブメモリアレイＳＭＬ０のサブワード線ＳＷＬ０に結合されるメモリセルのアドレス選択ＭＯＳＦＥＴＱａがオン状態となって、その保持データに従った微小読み出し信号が対応する相補ビット線Ｂ０＊に出力される。これらの微小読み出し信号は、センスアンプＳＡの対応する単位増幅回路によりそれぞれ増幅され、例えば＋２．０Ｖをハイレベルとし接地電位ＶＳＳをロウレベルとする２値読み出し信号とされる。
【０００８】
次に、ダイナミック型ＲＡＭが選択状態から非選択状態に戻されると、マット選択信号ＲＸ０が接地電位ＶＳＳのような非選択レベルに戻され、メインワード線ＭＷ０も内部電圧ＶＬＬのような非選択レベルに戻される。このため、サブワード線駆動回路ＳＷＤ０の単位サブワード線駆動回路ＵＷＤ０では、駆動ＭＯＳＦＥＴＰ５がオフ状態となり、代わって駆動ＭＯＳＦＥＴＮＥがオン状態となって、サブワード線ＳＷＬ０は内部電圧ＶＬＬのような非選択レベルとされる。また、センスアンプＳＡでは、相補ビット線Ｂ０＊に対するプリチャージ動作が再開され、その非反転及び反転信号線は上記プリチャージ電位とされる。
【０００９】
ところが、ダイナミック型ＲＡＭの大容量化・高集積化が進むと、サブワード線ＳＷＬ０の寄生容量Ｃｗが大きくなり、その選択レベルから非選択レベルへの遷移時において、内部電圧ＶＬＬの供給源に比較的大きな電荷の流れ込みが生じる。前述のように、内部電圧ＶＬＬは内蔵の内部電圧発生回路により形成され、半導体基板内を比較的長い距離にわたって配置された供給配線を介してサブワード線駆動回路ＳＷＤ０等に分配される。したがって、内部電圧発生回路が充分な供給能力を持たずまた供給配線の配線幅か充分に大きくない場合、サブワード線ＳＷＬ０の寄生容量Ｃｗを起点とする比較的大きな電荷流により内部電圧ＶＬＬの電位が一時的に上昇し、接地電位ＶＳＳを超えて正電位となるおそれもある。この結果、非選択状態にあるべき例えばサブワード線ＳＷＬ１の電位が上昇し、これに結合されるメモリセルのアドレス選択ＭＯＳＦＥＴＱａが弱いオン状態となって、ダイナミック型ＲＡＭのディスターブ特性が劣化する。
【００１０】
一方、これに対応しようとして、内部電圧ＶＬＬを生成する内部電圧発生回路の供給能力を大きくし供給配線の配線幅を充分に太くしようとすると、関連部のレイアウト所要面積が増大してチップサイズが大きくなり、ダイナミック型ＲＡＭの低コスト化が阻害される。また、サブワード線ＳＷＬ０をゆっくりと選択レベルつまり高電圧ＶＨＨから非選択レベルつまり内部電圧ＶＬＬに変化させ、内部電圧ＶＬＬの浮き上がりを抑えようとすると、非選択レベルに至るまでの所要時間が増大し、ダイナミック型ＲＡＭのサイクルタイムが遅くなる。
【００１１】
この発明の目的は、内部電圧発生回路の供給能力を大きくすることなく、この内部電圧発生回路により生成される内部電圧をその到達電位とする内部信号線のレベル変化を高速化し、内部信号線のレベル変化にともなう内部電圧の電位変動を抑制することにある。この発明の他の目的は、その高速性及び低コスト性を損なうことなく、階層ワード線方式及びネガティブワード線方式を採るダイナミック型ＲＡＭ等の動作を安定化することにある。
【００１２】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、階層ワード線方式及びネガティブワード線方式を採るダイナミック型ＲＡＭ等において、所定の高電圧をその選択レベルとするサブワード線を所定の負電位の非選択レベルに遷移させる際に、その電位を、まず外部供給されかつ充分な供給配線が用意される接地電位を目標電位として変化させた後、相補ビット線のプリチャージ動作が行われる期間を利用して、供給能力が小さな負電位の非選択レベルを目標電位として変化させる。
【００１４】
上記した手段によれば、サブワード線の選択レベルを、まず大きな供給能力を有する接地電位の供給経路を介して比較的高速に接地電位まで変化させた後、比較的供給能力の小さな負電位の供給経路を介してゆっくりと非選択レベルまで変化させることができる。この結果、負電位を生成する内部電圧発生回路の供給能力を大きくすることなく、内部電圧発生回路により形成される負電位をその非選択レベルとするサブワード線のレベル変化を高速化し、サブワード線のレベル変化にともなう負電位の電位変動を抑制できる。これにより、その高速性及び低コスト性を損なうことなく、階層ワード線方式及びネガティブワード線方式を採るダイナミック型ＲＡＭ等の動作を安定化することができる。
【００１５】
【発明の実施の形態】
図１には、この発明が適用されたダイナミック型ＲＡＭの一実施例のブロック図が示されている。同図をもとに、まずこの実施例のダイナミック型ＲＡＭの構成及び動作の概要を説明する。なお、図１の各ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳ）集積回路の製造技術により、単結晶シリコンのような１個の半導体基板面上に形成される。
【００１６】
図１において、この実施例のダイナミック型ＲＡＭは、半導体基板面の大半を占めて配置されるメモリアレイＭＡＲＹをその基本構成要素とする。メモリアレイＭＡＲＹは、図の水平方向に平行して配置される所定数のワード線と、垂直方向に平行して配置される所定数組の相補ビット線とを含む。これらのワード線及び相補ビット線の交点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる多数のダイナミック型メモリセルが格子状に配置される。
【００１７】
この実施例において、メモリアレイＭＡＲＹは、後述するセンスアンプＳＡ及びＹアドレスデコーダＹＤを含めて８個のメモリマットＭＡＴ０〜ＭＡＴ７に分割され、これらのメモリマットは、マット選択回路ＭＳから供給されるマット選択信号ＲＸＰ０〜ＲＸＰ７，ＲＸＮ０〜ＲＸＮ７ならびにＰＡ０〜ＰＡ７に従って択一的に活性状態とされる。また、ダイナミック型ＲＡＭは階層ワード線方式を採り、メモリアレイＭＡＲＹを構成するワード線は、すべてのメモリマットで共有される一対のメインワード線と、各メモリマットごとに設けられるサブワード線とに階層化される。このため、メモリマットＭＡＴ０〜ＭＡＴ７のそれぞれは、メインワード線とマット選択信号ＲＸＰ０〜ＲＸＰ７ならびにＲＸＮ０〜ＲＸＮ７とを受けて各メモリマットの指定されたサブワード線を択一的に選択レベルとするサブワード線駆動回路を備える。階層ワード線構造とメモリマットＭＡＴ０〜ＭＡＴ７の具体的構成については、後で詳細に説明する。
【００１８】
メモリアレイＭＡＲＹを構成するワード線すなわち各対のメインワード線は、その左方においてＸアドレスデコーダＸＤに結合され、択一的に所定の選択レベルとされる。ＸアドレスデコーダＸＤには、ＸアドレスバッファＸＢから例えば上位３ビットを除くｉ−２ビットの相補内部アドレス信号Ｘ０＊〜Ｘｉ−３＊が供給される。また、ＸアドレスバッファＸＢには、アドレス入力端子Ａ０〜Ａｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが時分割的に供給され、タイミング発生回路ＴＧから内部制御信号ＸＬが供給される。
【００１９】
ＸアドレスバッファＸＢは、アドレス入力端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持するとともに、これらのＸアドレス信号をもとに相補内部アドレス信号Ｘ０＊〜Ｘｉ＊を形成する。このうち、上位３ビットの相補内部アドレス信号Ｘｉ−２＊〜Ｘｉ＊はマット選択回路ＭＳに供給され、残りｉ−２ビットの相補内部アドレス信号Ｘ０＊〜Ｘｉ−３＊はＸアドレスデコーダＸＤに供給される。
【００２０】
ＸアドレスデコーダＸＤは、ＸアドレスバッファＸＢから供給される相補内部アドレス信号Ｘ０＊〜Ｘｉ−３＊をデコードして、メモリアレイＭＡＲＹの対応する一対のメインワード線を択一的に所定の選択レベルとする。また、マット選択回路ＭＳは、ＸアドレスバッファＸＢから供給される上位３ビットの相補内部アドレス信号Ｘｉ−２＊〜Ｘｉ＊をデコードして、対応するマット選択信号ＲＸＰ０〜ＲＸＰ７，ＲＸＮ０〜ＲＸＮ７ならびにＰＡ０〜ＰＡ７を択一的に所定の選択レベルとする。これらのメインワード線及びマット選択信号は、各メモリマットのサブワード線駆動回路により組み合わされ、これによって指定されたメモリマットの指定されたサブワード線が択一的に選択レベルとされる。
【００２１】
この実施例において、ダイナミック型ＲＡＭは、ネガティブワード線方式を採り、メモリマットを構成するサブワード線は、例えば＋３．８Ｖのような高電圧ＶＨＨをその選択レベルとし、例えば−１．０Ｖのような負電位の内部電圧ＶＬＬをその非選択レベルとする。したがって、メインワード線及びマット選択信号も、これに対応しうる所定の選択レベル又は非選択レベルとされるが、メインワード線及びマット選択信号ならびにサブワード線の選択レベル及び非選択レベルならびにその生成条件等については、後で詳細に説明する。
【００２２】
次に、メモリアレイＭＡＲＹを構成する相補ビット線は、その下方においてセンスアンプＳＡに結合され、このセンスアンプを介して択一的に相補共通データ線ＣＤ＊に接続される。センスアンプＳＡには、ＹアドレスデコーダＹＤから所定ビットのビット線選択信号が供給されるとともに、上記マット選択回路ＭＳからマット選択信号ＰＡ０〜ＰＡ７が供給される。また、ＹアドレスデコーダＹＤには、ＹアドレスバッファＹＢからｉ＋１ビットの相補内部アドレス信号Ｙ０＊〜Ｙｉ＊が供給される。さらに、ＹアドレスバッファＹＢには、アドレス入力端子Ａ０〜Ａｉを介してＹアドレス信号ＡＹ０〜ＡＹｉが時分割的に供給され、タイミング発生回路ＴＧから内部制御信号ＹＬが供給される。
【００２３】
ＹアドレスバッファＹＢは、アドレス入力端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持するとともに、これらのＹアドレス信号をもとに相補内部アドレス信号Ｙ０＊〜Ｙｉ＊を形成し、ＹアドレスデコーダＹＤに供給する。ＹアドレスデコーダＹＤは、相補内部アドレス信号Ｙ０＊〜Ｙｉ＊をデコードして、ビット線選択信号の対応するビットを択一的にハイレベルの選択状態とする。
【００２４】
センスアンプＳＡは、メモリアレイＭＡＲＹの各相補ビット線に対応して設けられる所定数の単位回路を含み、これらの単位回路のそれぞれは、３個のプリチャージＭＯＳＦＥＴが直並列結合されてなるビット線プリチャージ回路と、一対のＣＭＯＳインバータが交差結合されてなる単位増幅回路と、一対のスイッチＭＯＳＦＥＴとをそれぞれ含む。このうち、各単位回路のビット線プリチャージ回路を構成するプリチャージＭＯＳＦＥＴには、タイミング発生回路ＴＧから内部制御信号ＰＣが供給される。また、各単位回路の単位増幅回路を構成するＰチャンネル及びＮチャンネルＭＯＳＦＥＴのソースには、後述する内部電圧発生回路ＶＧから図示されないコモンソース線を介して、内部電圧ＶＤＬのような高電位側動作電源及び接地電位ＶＳＳのような低電位側動作電源が選択的に供給され、各単位回路のスイッチＭＯＳＦＥＴ対には、ＹアドレスデコーダＹＤから対応するビット線選択信号がそれぞれ共通に供給される。
【００２５】
センスアンプＳＡの各単位回路のプリチャージＭＯＳＦＥＴは、内部制御信号ＰＣのハイレベルを受けて選択的にかつ一斉にオン状態となり、メモリアレイＭＡＲＹの対応する相補ビット線の非反転及び反転信号線を内部電圧ＶＤＬ及び接地電位ＶＳＳの中間電位つまり内部電圧ＶＤＨにプリチャージする。また、各単位回路の単位増幅回路は、対応するコモンソース線を介して内部電圧ＶＤＬ及び接地電位ＶＳＳが供給されることで選択的にかつ一斉に動作状態とされ、メモリアレイＭＡＲＹの選択されたワード線に結合される所定数のメモリセルから対応する相補ビット線を介して出力される微小読み出し信号をそれぞれ増幅して、内部電圧ＶＤＬをハイレベルとし接地電位ＶＳＳをロウレベルとする２値読み出し信号とする。さらに、各単位回路のスイッチＭＯＳＦＥＴは、対応するビット線選択信号がハイレベルとされることで択一的にオン状態とされ、メモリアレイＭＡＲＹの対応する１組の相補ビット線と相補共通データ線ＣＤ＊つまりはデータ入出力回路ＩＯとの間を択一的に接続状態とする。
【００２６】
相補共通データ線ＣＤ＊は、データ入出力回路ＩＯに結合される。データ入出力回路ＩＯは、それぞれ１個のライトアンプ及びメインアンプならびにデータ入力バッファ及びデータ出力バッファを含む。このうち、ライトアンプの出力端子及びメインアンプの入力端子は、相補共通データ線ＣＤ＊に共通結合される。また、ライトアンプの入力端子はデータ入力バッファの出力端子に結合され、データ入力バッファの入力端子はデータ入力端子Ｄｉｎに結合される。さらに、メインアンプの出力端子はデータ出力バッファの入力端子に結合され、データ出力バッファの出力端子はデータ出力端子Ｄｏｕｔに結合される。
【００２７】
データ入出力回路ＩＯのデータ入力バッファは、ダイナミック型ＲＡＭが書き込みモードで選択状態とされるとき、データ入力端子Ｄｉｎを介して入力される書き込みデータを取り込み、ライトアンプに伝達する。このとき、ライトアンプは、タイミング発生回路ＴＧから供給される内部制御信号ＷＰのハイレベルを受けて選択的に動作状態となり、データ入力バッファから伝達される書き込みデータを所定の相補書き込み信号とした後、相補共通データ線ＣＤ＊を介してメモリアレイＭＡＲＹの選択された１個のメモリセルに書き込む。
【００２８】
一方、データ入出力回路ＩＯのメインアンプは、ダイナミック型ＲＡＭが読み出しモードで選択状態とされるとき、メモリアレイＭＡＲＹの選択された１個のメモリセルから相補共通データ線ＣＤ＊を介して出力される２値読み出し信号をさらに増幅して、データ出力バッファに伝達する。このとき、データ入出力回路ＩＯのデータ出力バッファは、図示されない内部制御信号ＯＣのハイレベルを受けて選択的に動作状態となり、メインアンプから伝達される読み出しデータをデータ出力端子Ｄｏｕｔを介して外部のアクセス装置に出力する。
【００２９】
タイミング発生回路ＴＧは、外部のアクセス装置から起動制御信号として供給されるロウアドレスストローブ信号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢならびにライトイネーブル信号ＷＥＢをもとに上記各種の内部制御信号を選択的に形成し、ダイナミック型ＲＡＭの各部に供給する。
【００３０】
この実施例において、ダイナミック型ＲＡＭには、外部端子ＶＣＣを介して例えば＋２．５Ｖの電源電圧ＶＣＣが供給され、外部端子ＶＳＳを介して０Ｖの接地電位ＶＳＳが供給される。また、ダイナミック型ＲＡＭは、前述のように、階層ワード線方式を採り、メモリアレイＭＡＲＹ及びその直接周辺部は、８個のメモリマットに分割されるとともに、メモリアレイＭＡＲＹを構成するワード線はメインワード線及びサブワード線に階層化される。さらに、ダイナミック型ＲＡＭは、ネガティブワード線方式を採り、サブワード線は、高電圧ＶＨＨをその選択レベルとし、負電位の内部電圧ＶＬＬをその非選択レベルとする。
【００３１】
一方、この実施例のダイナミック型ＲＡＭでは、メモリアレイＭＡＲＹの各相補ビット線における読み出し信号の増幅後のハイレベルが、＋２．０Ｖのような内部電圧ＶＤＬとされ、そのロウレベルが０Ｖつまり接地電位ＶＳＳとされる。また、これらの相補ビット線の非反転及び反転信号線は、ダイナミック型ＲＡＭが非選択状態とされるとき、上記内部電圧ＶＤＬ及び接地電位ＶＳＳ間の中間電位つまり＋１．０Ｖのような内部電圧ＶＤＨにプリチャージされる。このため、ダイナミック型ＲＡＭは、電源電圧ＶＣＣ及び接地電位ＶＳＳをもとに上記各種の内部電圧を生成する内部電圧発生回路ＶＧを備える。
【００３２】
内部電圧発生回路ＶＧは、外部端子ＶＣＣ又はＶＳＳを介して供給される電源電圧ＶＣＣ及び接地電位ＶＳＳをもとに、高電圧ＶＨＨ，内部電圧ＶＤＬ，ＶＤＨ，ＶＬＬならびに基板電圧ＶＢＢを生成し、ダイナミック型ＲＡＭの各部に供給する。言うまでもなく、電源電圧ＶＣＣ及び接地電位ＶＳＳは、比較的大きな配線幅を有しかつダイナミック型ＲＡＭが形成される半導体基板面に張り巡らされた電源電圧供給線又は接地電位供給線を介して、ダイナミック型ＲＡＭの各部に供給される。この実施例において、電源電圧ＶＣＣは、特に制限されないが、＋２．５Ｖとされ、接地電位ＶＳＳは言うまでもなく０Ｖ（第３の電位）とされる。また、高電圧ＶＨＨは、＋３．８Ｖ（第２の電位）とされ、内部電圧ＶＤＬは、＋２．０Ｖ（第４の電位）とされる。内部電圧ＶＤＨは、内部電圧ＶＤＬ及び接地電位ＶＳＳ間の中間電位つまり＋１．０Ｖとされる。さらに、内部電圧ＶＬＬは、−１．０Ｖ（第１の電位）のような負電位とされ、基板電圧ＶＢＢも−１．０Ｖとされる。この基板電圧ＶＢＢは、ダイナミック型ＲＡＭが形成されるＰ型の半導体基板又はウェル領域等に基板電位として供給される。
【００３３】
図２には、図１のダイナミック型ＲＡＭに含まれるメモリアレイＭＡＲＹ及びその直接周辺部の一実施例のブロック図が示されている。また、図３には、図２のメモリマットＭＡＴ０に含まれるサブワード線駆動回路ＳＷＤ０，サブメモリアレイＳＭＬ０，センスアンプＳＡＬ０ならびにセンスアンプ駆動回路ＳＡＤ０の一実施例の回路図が示され、図４には、図３のサブワード線駆動回路ＳＷＤ０に含まれる単位サブワード線駆動回路ＵＷＤ０の一実施例の回路図が示されている。さらに、図５には、図２のメモリアレイＭＡＲＹ及びその直接周辺部の一実施例の信号波形図が示されている。これらの図をもとに、この実施例のダイナミック型ＲＡＭのメモリアレイＭＡＲＹ及びその直接周辺部の具体的構成及び動作ならびにその特徴について説明する。
【００３４】
なお、以下の回路図において、そのチャネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して示される。また、以下の記述では、図３のサブワード線駆動回路ＳＷＤ０，サブメモリアレイＳＭＬ０，センスアンプＳＡＬ０ならびにセンスアンプ駆動回路ＳＡＤ０をもって、サブワード線駆動回路ＳＷＤ０〜ＳＷＤ７，サブメモリアレイＳＭＬ０〜ＳＭＬ７ならびにＳＭＲ０〜ＳＭＲ７，センスアンプＳＡＬ０〜ＳＡＬ７ならびにＳＡＲ０〜ＳＡＲ７，センスアンプ駆動回路ＳＡＤ０〜ＳＡＤ７を説明し、図４の単位サブワード線駆動回路ＵＷＤ０をもって、単位サブワード線駆動回路ＵＷＤ０〜ＵＷＤｋを説明する。
【００３５】
まず、図２において、ダイナミック型ＲＡＭのメモリアレイＭＡＲＹは、その直接周辺部を含めて８個のメモリマットＭＡＴ０〜ＭＡＴ７に分割され、これらのメモリマットのそれぞれは、対応するサブワード線駆動回路ＳＷＤ０〜ＳＷＤ７を挟んで配置される一対のサブメモリアレイＳＭＬ０及びＳＭＲ０ないしＳＭＬ７及びＳＭＲ７と、これらのサブメモリアレイに対応して設けられる一対のセンスアンプＳＡＬ０及びＳＡＲ０ないしＳＡＬ７及びＳＡＲ７とを含む。センスアンプＳＡＬ０及びＳＡＲ０ないしＳＡＬ７及びＳＡＲ７の中間には、センスアンプ駆動回路ＳＡＤ０〜ＳＡＤ７が設けられる。サブワード線駆動回路ＳＷＤ０〜ＳＷＤ７は、メインワード線ＭＷＡ０〜ＭＷＡｋならびにＭＷＢ０〜ＭＷＢｋを介してＸアドレスデコーダＸＤに結合されるとともに、マット選択回路ＭＳから対応するマット選択信号ＲＸＰ０〜ＲＸＰ７ならびにＲＸＮ０〜ＲＸＮ７がそれぞれ供給される。また、センスアンプＳＡＬ０〜ＳＡＬ７ならびにＳＡＲ０〜ＳＡＲ７は、相補共通データ線ＣＤ＊を介してデータ入出力回路ＩＯに結合されるとともに、タイミング発生回路ＴＧから内部制御信号ＰＣが供給される。さらに、センスアンプ駆動回路ＳＡＤ０〜ＳＡＤ７には、マット選択回路ＭＳから対応するマット選択信号ＰＡ０〜ＰＡ７がそれぞれ供給される。
【００３６】
ここで、メモリマットＭＡＴ０〜ＭＡＴ７を構成するサブメモリアレイＳＭＬ０〜ＳＭＬ７ならびにＳＭＲ０〜ＳＭＲ７は、図３のサブメモリアレイＳＭＬ０に代表して示されるように、図の水平方向に平行して配置されるｋ＋１本のサブワード線ＳＷＬ０〜ＳＷＬｋと、垂直方向に平行して配置されるｍ＋１組の相補ビット線Ｂ０＊〜Ｂｍ＊とを含む。これらのサブワード線及び相補ビット線の交点には、情報蓄積キャパシタＣｓ及びＮチャンネル型のアドレス選択ＭＯＳＦＥＴＱａからなる（ｋ＋１）×（ｍ＋１）個のダイナミック型メモリセルが格子状に配置される。サブメモリアレイＳＭＬ０の同一列に配置されるｋ＋１個のメモリセルの情報蓄積キャパシタＣｓの一方の電極は、対応するアドレス選択ＭＯＳＦＥＴＱａを介して対応する相補ビット線Ｂ０＊〜Ｂｍ＊の非反転又は反転信号線に所定の規則性をもって交互に配置される。また、メモリアレイＭＡＲＹの同一行に配置されるｍ＋１個のメモリセルのアドレス選択ＭＯＳＦＥＴＱａのゲートは、対応するサブワード線ＳＷＬ０〜ＳＷＬｋにそれぞれ共通結合される。メモリアレイＭＡＲＹを構成するすべてのメモリセルの情報蓄積キャパシタＣｓの他方の電極には、＋１．０Ｖの内部電圧ＶＤＨが共通に供給される。
【００３７】
サブメモリアレイＳＭＬ０を構成する相補ビット線Ｂ０＊〜Ｂｍ＊は、その下方において、センスアンプＳＡＬ０の対応する単位回路にそれぞれ結合される。センスアンプＳＡＬ０は、サブメモリアレイＳＭＬ０の相補ビット線Ｂ０＊〜Ｂｍ＊に対応して設けられるｍ＋１個の単位回路を備え、これらの単位回路のそれぞれは、図に例示されるように、Ｎチャンネル型の３個のプリチャージＭＯＳＦＥＴＮ７〜Ｎ９が直並列結合されてなるビット線プリチャージ回路と、ＰチャンネルＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ２ならびにＰチャンネルＭＯＳＦＥＴＰ３及びＮチャンネルＭＯＳＦＥＴＮ３からなる一対のＣＭＯＳインバータが交差結合されてなる単位増幅回路と、Ｎチャンネル型の一対のスイッチＭＯＳＦＥＴＮＡ及びＮＢとを含む。
【００３８】
このうち、プリチャージＭＯＳＦＥＴＮ７〜Ｎ９のゲートには、タイミング発生回路ＴＧから内部制御信号ＰＣが共通に供給され、プリチャージＭＯＳＦＥＴＮ８及びＮ９の共通結合されたソースには、内部電圧発生回路ＶＧから＋１．０Ｖの内部電圧ＶＤＨが共通に供給される。これにより、プリチャージＭＯＳＦＥＴＮ７〜Ｎ９は、内部制御信号ＰＣがハイレベルとされることで選択的にかつ一斉にオン状態となり、サブメモリアレイＳＭＬ０の対応する相補ビット線Ｂ０＊〜Ｂｍ＊の非反転及び反転信号線を＋１．０Ｖの内部電圧ＶＤＨつまり内部電圧ＶＤＬ及び接地電位ＶＳＳ間の中間電位にプリチャージする。
【００３９】
一方、各単位増幅回路を構成するＭＯＳＦＥＴＰ２及びＰ３のソースはコモンソース線ＣＳＰに共通結合され、ＭＯＳＦＥＴＮ２及びＮ３のソースはコモンソース線ＣＳＮに共通結合される。コモンソース線ＣＳＰは、センスアンプ駆動回路ＳＡＤ０のＰチャンネルＭＯＳＦＥＴＰ１を介して内部電圧供給点ＶＤＬに結合され、コモンソース線ＣＳＮは、そのＮチャンネルＭＯＳＦＥＴＮ１を介して接地電位ＶＳＳに結合される。ＭＯＳＦＥＴＮ１のゲートには、マット選択回路ＭＳからマット選択信号ＰＡ０が供給され、ＭＯＳＦＥＴＰ１のゲートにはそのインバータＶ１による反転信号が供給される。これにより、センスアンプＳＡＬ０の各単位増幅回路は、マット選択信号ＰＡ０がハイレベルとされコモンソース線ＣＳＰ及びＣＳＮに内部電圧ＶＤＬ又は接地電位ＶＳＳが供給されることで選択的にかつ一斉にオン状態となり、サブメモリアレイＳＭＬ０の選択サブワード線に結合されるｍ＋１個のメモリセルから相補ビット線Ｂ０＊〜Ｂｍ＊に出力される微小読み出し信号をそれぞれ増幅して、内部電圧ＶＤＬのようなハイレベル又は接地電位ＶＳＳのようなロウレベルの２値読み出し信号とする。
【００４０】
センスアンプＳＡＬ０の各単位回路のスイッチＭＯＳＦＥＴＮＡ及びＮＢのゲートはそれぞれ共通結合され、ＹアドレスデコーダＹＤから対応するビット線選択信号ＹＳＬ０〜ＹＳＬｍが供給される。これにより、各単位回路のスイッチＭＯＳＦＥＴＮＡ及びＮＢは、対応するビット線選択信号ＹＳＬ０〜ＹＳＬｍが択一的にハイレベルとされることで選択的にオン状態となり、サブメモリアレイＳＭＬ０の対応する１組の相補ビット線と相補共通データ線ＣＤ＊つまりはデータ入出力回路ＩＯとの間を選択的に接続状態とする。
【００４１】
なお、センスアンプ駆動回路ＳＡＤ０は、さらにコモンソース線ＣＳＰ及びＣＳＮ間に直並列形態に設けられるＮチャンネル型の３個のプリチャージＭＯＳＦＥＴＮ４〜Ｎ５を含む。これらのプリチャージＭＯＳＦＥＴのゲートには、上記内部制御信号ＰＣが供給され、プリチャージＭＯＳＦＥＴＮ５及びＮ６の共通結合されたソースには上記内部電圧ＶＤＨが供給される。これにより、プリチャージＭＯＳＦＥＴＮ４〜Ｎ６は、ダイナミック型ＲＡＭが非選択状態とされるとき内部制御信号ＰＣのハイレベルを受けて選択的にオン状態となり、コモンソース線ＣＳＰ及びＣＳＮを内部電圧ＶＤＨにプリチャージする。
【００４２】
次に、サブメモリアレイＳＭＬ０を構成するサブワード線ＳＷＬ０〜ＳＷＬｋは、その右方においてサブワード線駆動回路ＳＷＤ０の対応する単位サブワード線駆動回路ＵＷＤ０〜ＵＷＤｋにそれぞれ結合される。これらの単位サブワード線駆動回路ＵＷＤ０〜ＵＷＤｋには、対をなすサブメモリアレイＳＭＲ０の対応するサブワード線ＳＷＲ０〜ＳＷＲｋがそれぞれ共通結合されるが、以下の記述では、サブメモリアレイＳＭＬ０にのみ着目して説明を進める。
【００４３】
サブワード線駆動回路ＳＷＤ０は、サブメモリアレイＳＭＬ０のサブワード線ＳＷＬ０〜ＳＷＬｋに対応して設けられるｋ＋１個の単位サブワード線駆動回路ＵＷＤ０〜ＵＷＤｋを備える。これらの単位サブワード線駆動回路は、対応するメインワード線ＭＷＡ０〜ＭＷＡｋならびにＭＷＢ０〜ＭＷＢｋにそれぞれ結合される。また、単位サブワード線駆動回路ＵＷＤ０〜ＵＷＤｋには、マット選択回路ＭＳから対応するマット選択信号ＲＸＰ０及びＲＸＮ０が共通に供給され、内部電圧発生回路ＶＧから内部電圧ＶＬＬが共通に供給される。
【００４４】
サブワード線駆動回路ＳＷＤ０を構成する単位サブワード線駆動回路ＵＷＤ０〜ＵＷＤｋは、図４の単位サブワード線駆動回路ＵＷＤ０に代表して示されるように、マット選択信号ＲＸＰ０と内部信号線つまりサブワード線ＳＷＬ０との間に設けられるＰチャンネル型の駆動ＭＯＳＦＥＴＰ４と、サブワード線ＳＷＬ０と外部電圧供給点つまり接地電位ＶＳＳとの間に設けられるＮチャンネル型の駆動ＭＯＳＦＥＴＮＣ（第１のスイッチ手段）と、サブワード線ＳＷＬ０と内部電圧供給点つまり負電位の内部電圧ＶＬＬとの間に設けられるＮチャンネル型のもう１個の駆動ＭＯＳＦＥＴＮＤ（第２のスイッチ手段）とをそれぞれ含む。このうち、駆動ＭＯＳＦＥＴＰ４及びＮＣのゲートは、対応するメインワード線ＭＷＡ０又はＭＷＢ０にそれぞれ結合され、駆動ＭＯＳＦＥＴＮＤのゲートには、対応するマット選択信号ＰＸＮ０が供給される。なお、駆動ＭＯＳＦＥＴＰ４及びＮＣは比較的大きな駆動能力を有し、駆動ＭＯＳＦＥＴＮＤは、これらの駆動ＭＯＳＦＥＴに比較して小さな駆動能力を持つべく設計される。
【００４５】
マット選択信号ＲＸＰ０〜ＲＸＰ７は、特に制限されないが、図５に例示されるように、ダイナミック型ＲＡＭが非選択状態とされるとき、０Ｖつまり接地電位ＶＳＳのような非選択レベルとされ、ダイナミック型ＲＡＭが選択状態とされると、所定のタイミングで択一的に高電圧ＶＨＨのような選択レベルとされる。また、マット選択信号ＲＸＮ０〜ＲＸＮ７は、ダイナミック型ＲＡＭが非選択状態とされるとき、高電圧ＶＣＣのような非選択レベルとされ、ダイナミック型ＲＡＭが選択状態とされると、上記マット選択信号ＲＸＰ０とほぼ同一のタイミングで択一的に内部電圧ＶＬＬのような選択レベルとされる。
【００４６】
一方、メインワード線ＭＷＡ０〜ＭＷＡｋは、ダイナミック型ＲＡＭが非選択状態とされるとき、高電圧ＶＨＨの非選択レベルとされ、ダイナミック型ＲＡＭが選択状態とされると、上記マット選択信号ＲＸＰ０及びＲＸＮ０とほぼ同一のタイミングで択一的に接地電位ＶＳＳの選択レベルとされるが、これらのマット選択信号より所定時間だけ早いタイミングで非選択レベルに戻される。また、メインワード線ＭＷＢ０〜ＭＷＢｋは、ダイナミック型ＲＡＭが非選択状態とされるとき、内部電圧ＶＬＬの非選択レベルとされ、ダイナミック型ＲＡＭが選択状態とされると、上記メインワード線ＭＷＡ０が非選択レベルに戻される時点で択一的に高電圧ＶＣＣの選択レベルとされた後、上記マット選択信号ＲＸＰ０及びＲＸＮ０とほぼ同一のタイミングで非選択レベルに戻される。前記センスアンプＳＡＬ０のプリチャージ動作を制御する内部制御信号ＰＣは、ダイナミック型ＲＡＭが非選択状態とされるとき、内部電圧ＶＤＬのような有効レベルつまりハイレベルとされ、ダイナミック型ＲＡＭが選択状態とされると、接地電位ＶＳＳのような無効レベルつまりロウレベルとされる。そして、ダイナミック型ＲＡＭが再度非選択状態とされると、メインワード線ＭＷＢ０が選択レベルとされる期間のほぼ中間で、電源電圧ＶＣＣのハイレベルに戻される。
【００４７】
これらのことから、ダイナミック型ＲＡＭが非選択状態とされるとき、サブワード線駆動回路ＳＷＤ０の単位サブワード線駆動回路ＵＷＤ０では、駆動ＭＯＳＦＥＴＰ４が、メインワード線ＭＷＡ０の非選択レベルつまり高電圧ＶＨＨを受けてオフ状態となる。また、駆動ＭＯＳＦＥＴＮＣは、メインワード線ＭＷＢ０の非選択レベルつまり内部電圧ＶＬＬを受けてオフ状態となり、駆動ＭＯＳＦＥＴＮＤは、マット選択信号ＲＸＮ０の非選択レベルつまり高電圧ＶＣＣを受けてオン状態となる。この結果、サブメモリアレイＳＭＬ０のサブワード線ＳＷＬ０を含むすべてのサブワード線は、ともに内部電圧ＶＬＬつまり−１．０Ｖの負電位の非選択レベル（一方の論理レベル）とされ、これを受けてサブメモリアレイＳＭＬ０を構成するすべてのメモリセルが非選択状態とされる。
【００４８】
なお、ダイナミック型ＲＡＭがネガティブワード線方式を採り、サブメモリアレイＳＭＬ０を構成するサブワード線ＳＷＬ０〜ＳＷＬｋの非選択レベルが−１．０Ｖのような負電位とされることで、すべてのメモリセルのアドレス選択ＭＯＳＦＥＴＱａはいわゆる逆バイアス状態となる。この結果、アドレス選択ＭＯＳＦＥＴＱａを介するリーク電流を抑制し、サブメモリアレイＳＭＬ０を構成するメモリセルの情報保持特性を改善して、ダイナミック型ＲＡＭのリフレッシュ周期を長くし、その低消費電力化を図ることができるものとなる。
【００４９】
次に、ダイナミック型ＲＡＭが選択状態とされ、マット選択信号ＲＸＰ０及びＲＸＮ０ならびにメインワード線ＭＷＡ０が選択レベルとされると、サブワード線駆動回路ＳＷＤ０の単位サブワード線駆動回路ＵＷＤ０では、駆動ＭＯＳＦＥＴＰ４が、メインワード線ＭＷＡ０の選択レベルつまり接地電位ＶＳＳを受けてオン状態となる。また、駆動ＭＯＳＦＥＴＮＣは、メインワード線ＭＷＢ０が非選択レベルつまり内部電圧ＶＬＬのままとされることでオフ状態を継続し、駆動ＭＯＳＦＥＴＮＤは、マット選択信号ＲＸＮ０の選択レベルつまり内部電圧ＶＬＬを受けてオフ状態とされる。この結果、サブメモリアレイＳＭＬ０のサブワード線ＳＷＬ０には、駆動ＭＯＳＦＥＴＰ４を介してその選択レベル（他方の論理レベル）つまり高電圧ＶＨＨが伝達され、これを受けてサブメモリアレイＳＭＬ０のサブワード線ＳＷＬ０に結合されるｍ＋１個のメモリセルが選択状態とされる。これにより、サブメモリアレイＳＭＬ０の相補ビット線Ｂ０＊〜Ｂｍ＊の非反転及び反転信号線には、選択サブワード線ＳＷＬ０に結合されるｍ＋１個のメモリセルの保持データに応じた微小読み出し信号が出力される。
【００５０】
ダイナミック型ＲＡＭの選択アドレスに対するアクセスが終了すると、まずメインワード線ＭＷＡ０が非選択レベルつまり高電圧ＶＨＨに戻され、メインワード線ＭＷＢ０が択一的に選択レベルつまり高電圧ＶＣＣとされる。また、所定時間が経過した時点で、内部制御信号ＰＣがハイレベルに戻され、さらに所定の時間が経過した時点で、メインワード線ＭＷＢ０が非選択レベルつまり内部電圧ＶＬＬに戻されるとともに、マット選択信号ＲＸＰ０が非選択レベルつまり接地電位ＶＳＳに戻され、マット選択信号ＲＸＮ０は高電圧ＶＣＣのような非選択レベルに戻される。サブワード線駆動回路ＳＷＤ０の単位サブワード線駆動回路ＵＷＤ０では、それまでオン状態にあった駆動ＭＯＳＦＥＴＰ４がメインワード線ＭＷＡ０の高電圧ＶＨＨを受けてオフ状態となり、代わって駆動ＭＯＳＦＥＴＮＣがメインワード線ＭＷＢ０の高電圧ＶＣＣを受けてオン状態となる。この駆動ＭＯＳＦＥＴＮＣは、メインワード線ＭＷＢ０が内部電圧ＶＬＬのような非選択レベルに戻された時点でオフ状態となり、続いて駆動ＭＯＳＦＥＴＮＤがマット選択信号ＲＸＮ０の高電圧ＶＣＣを受けてオン状態となる。
【００５１】
以上により、サブメモリアレイＳＭＬ０の選択レベルつまり高電圧ＶＨＨにあったサブワード線ＳＷＬ０電位は、まず単位サブワード線駆動回路ＵＷＤ０の駆動ＭＯＳＦＥＴＮＣがオン状態とされた時点で、接地電位ＶＳＳを目標電位として引き下げられた後、駆動ＭＯＳＦＥＴＮＤがオン状態とされた時点で、最終的な非選択レベルとなる内部電圧ＶＬＬを目標電位として引き下げられる。
【００５２】
周知のように、サブメモリアレイＳＭＬ０を構成するサブワード線ＳＷＬ０等には、ｍ＋１個のメモリセルのアドレス選択ＭＯＳＦＥＴＱａのゲートが結合され、比較的大きな寄生容量が結合される。また、このサブワード線ＳＷＬ０が高電圧ＶＨＨのような選択レベルから内部電圧ＶＬＬのような非選択レベルに遷移されることで、サブワード線ＳＷＬ０には、その寄生容量を起点とする比較的大きなディスチャージ電流が流される。さらに、内部電圧ＶＬＬは、ダイナミック型ＲＡＭを構成するすべてのサブワード線の非選択レベルとして共有され、その電位変動はダイナミック型ＲＡＭのディスターブ特性を劣化させる。
【００５３】
ところが、この実施例のダイナミック型ＲＡＭでは、前述のように、選択状態にあるサブワード線は、まずその電位が接地電位ＶＳＳを目標電位として引き下げられた後、所定の時間が経過した時点で負電位の内部電圧ＶＬＬを目標電位として引き下げられる。また、単位サブワード線駆動回路ＵＷＤ０では、サブワード線ＳＷＬ０等と接地電位ＶＳＳとの間に設けられる駆動ＭＯＳＦＥＴＮＣは比較的大きな駆動能力を持つべく設計されるが、サブワード線ＳＷＬ０等と内部電圧ＶＬＬとの間に設けられる駆動ＭＯＳＦＥＴＮＤはこれに比較して小さな駆動能力を持つべく設計される。さらに、周知のように、サブワード線ＳＷＬ０等の当初の目標電位となる接地電位ＶＳＳは、比較的大きな供給能力を有する外部の電源装置から所定の外部端子を介して供給され、半導体基板内に張り巡らされたその供給配線は、比較的大きな配線幅をもって形成される。
【００５４】
以上のことから、高電圧ＶＨＨのような選択状態にあるサブワード線ＳＷＬ０等の電位は、まず接地電位供給線の充分な供給能力によって急速に接地電位ＶＳＳに引き下げられ、接地電位ＶＳＳに問題となるような電位変動も生じない。また、接地電位ＶＳＳとなったサブワード線ＳＷＬ０等の電位は、比較的小さな駆動能力の駆動ＭＯＳＦＥＴＮＤを介してゆっくりと内部電圧ＶＬＬに引き下げられ、内部電圧ＶＬＬにも問題となるような電位変動は生じない。さらに、以上の説明から明らかなように、内部電圧ＶＬＬを生成する内部電圧発生回路ＶＧは、余り大きな供給能力を必要とせず、上記対策を施すためダイナミック型ＲＡＭに追加される回路素子も少なく、接地電位ＶＳＳを供給するための供給配線も既存のものをそのまま活用すればよい。これらの結果、その高速性及び低コスト性を損なうことなく、階層ワード線方式及びネガティブワード線方式を採るダイナミック型ＲＡＭの動作を安定化することができるものである。
【００５５】
なお、センスアンプＳＡＬ０では、内部制御信号ＰＣのハイレベルを受けてプリチャージＭＯＳＦＥＴＮ７〜Ｎ９による相補ビット線Ｂ０＊〜Ｂｍ＊のプリチャージ動作が開始されるが、この時点では、サブワード線ＳＷＬ０の電位が接地電位ＶＳＳまで変化しているため、サブメモリアレイＳＭＬ０を構成するメモリセルのアドレス選択ＭＯＳＦＥＴＱａが弱いオン状態となることはない。これらのアドレス選択ＭＯＳＦＥＴＱａは、選択サブワード線ＳＷＬ０が内部電圧ＶＬＬつまり−１．０Ｖの負電位とされることでさらに逆バイアス状態となり、これによってそのリーク電流はほぼゼロとなる。また、単位サブワード線駆動回路ＵＷＤ０では、前述のように、相補ビット線Ｂ０＊〜Ｂｍ＊のプリチャージ動作が行われる間に駆動ＭＯＳＦＥＴＮＤがオン状態となり、接地電位ＶＳＳまで引き下げられた選択サブワード線ＳＷＬ０の電位はさらにゆっくりと内部電圧ＶＬＬに引き下げられるため、内部電圧ＶＬＬの電位変動も抑制される。
【００５６】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）階層ワード線方式及びネガティブワード線方式を採るダイナミック型ＲＡＭ等において、所定の高電圧をその選択レベルとするサブワード線を所定の負電位の非選択レベルに遷移させる際に、その電位を、まず外部供給されかつ充分な供給配線が用意される接地電位を目標電位として変化させた後、相補ビット線のプリチャージ動作が行われる期間を利用して、供給能力が小さな負電位の非選択レベルを目標電位として変化させることで、サブワード線の選択レベルを、まず大きな供給能力を有する接地電位の供給経路を介して比較的急速に接地電位まで変化させた後、比較的供給能力の小さな負電位の供給経路を介してゆっくりと非選択レベルまで変化させることができるという効果が得られる。
【００５７】
（２）上記（１）項により、負電位の内部電圧を生成する内部電圧発生回路の供給能力を余り大きくすることなく、負電位の内部電圧をその非選択レベルとするサブワード線のレベル変化を高速化し、これにともなう負電位の内部電圧の電位変動を抑制することができるという効果が得られる。
（３）上記（１）項及び（２）項により、その高速性及び低コスト性を損なうことなく、階層ワード線方式及びネガティブワード線方式を採るダイナミック型ＲＡＭ等の動作を安定化することができるという効果が得られる。
【００５８】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１において、ダイナミック型ＲＡＭは、×４，×８又は×１６ビット等、任意のビット構成を採ることができる。また、ダイナミック型ＲＡＭは、アドレスマルチプレックス方式を採ることを必須条件とはしないし、そのブロック構成や起動制御信号及びアドレス信号の組み合わせならびに電源電圧の極性等は、種々の実施形態を採りうる。電源電圧ＶＣＣ，高電圧ＶＨＨ，内部電圧ＶＤＬ，ＶＤＨ，ＶＬＬならびに基板電圧ＶＢＢの具体的電位は、本発明の主旨に制約を与えない。
【００５９】
図２において、メモリアレイＭＡＲＹ及び直接周辺部は、任意数のメモリマットに分割できるし、シェアドセンス方式を採ることもできる。図３において、メモリアレイＭＡＲＹは、任意数の冗長素子を含むことができるし、単位サブワード線駆動回路ＵＷＤ０〜ＵＷＤｋを含むサブワード線駆動回路ＳＷＤ０〜ＳＷＤｋ，サブメモリアレイＳＭＬ０〜ＳＭＬ７ならびにＳＭＲ０〜ＳＭＲ７，センスアンプＳＡＬ０〜ＳＡＬ７ならびにＳＡＲ０〜ＳＡＲ７，センスアンプ駆動回路ＳＡＤ０〜ＳＡＤ７の具体的構成は、種々の実施形態を採りうる。図４のＵＷＤ０に代表される単位サブワード線駆動回路は、ＣＭＯＳタイプではなく、ＮチャンネルＭＯＳＦＥＴのみを含むＮＭＯＳタイプとしてもよい。
【００６０】
図５において、各信号の具体的レベル及び時間関係は、この発明に制約を与えない。また、一旦接地電位ＶＳＳに引き下げられたサブワード線ＳＷＬ０〜ＳＷＬｋならびにＳＷＲ０〜ＳＷＲｋの電位を内部電圧ＶＬＬに引き下げるための動作は、センスアンプＳＡＬ０のビット線プリチャージ回路による相補ビット線Ｂ０＊〜Ｂｍ＊のプリチャージ動作と同時に開始してもよい。
【００６１】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるダイナミック型ＲＡＭならびにそのサブワード線の非選択レベルへの変化に適用した場合について説明したが、それに限定されるものではなく、例えば、メインワード線及びサブワード線の高電圧ＶＨＨへの引き上げ動作や内部電圧発生回路ＶＧにより形成される他の内部電圧をその変化後のレベルとして用いるその他の信号のレベル変化に際しても応用できる。また、本発明は、ダイナミック型ＲＡＭを基本構成とする各種のメモリ集積回路にも適用できるし、これを含むマイクロコンピュータ等の論理集積回路装置にも適用できる。この発明は、少なくともその論理レベルのいずれかを内部電圧とする信号線を含みかつその他の電位として外部電圧の供給を受ける半導体集積回路装置ならびにこのような半導体集積回路装置を含む装置又はシステムに広く適用できる。
【００６２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、階層ワード線方式及びネガティブワード線方式を採るダイナミック型ＲＡＭ等において、所定の高電圧をその選択レベルとするサブワード線を所定の負電位の非選択レベルに遷移させる際に、その電位を、まず外部供給されかつ充分な供給配線が用意される例えば接地電位を目標電位として変化させた後、相補ビット線のプリチャージ動作が行われる期間を利用して、供給能力が小さな負電位の非選択レベルを目標電位として変化させることで、サブワード線の選択レベルを、まず外部供給され大きな供給能力を有する接地電位供給経路を介して比較的急速に接地電位まで変化させた後、比較的供給能力の小さな負電位の供給経路を介してゆっくりと非選択レベルまで変化させることができる。この結果、負電位の内部電圧を生成する内部電圧発生回路の供給能力を大きくすることなく、上記負電位の内部電圧をその非選択レベルとするサブワード線のレベル変化を高速化し、サブワード線のレベル変化にともなう負電位の内部電圧の電位変動を抑制することができる。これにより、その高速性及び低コスト性を損なうことなく、階層ワード線方式及びネガティブワード線方式を採るダイナミック型ＲＡＭ等の動作を安定化することができる。
【図面の簡単な説明】
【図１】この発明が適用されたダイナミック型ＲＡＭの一実施例を示すブロック図である。
【図２】図１のダイナミック型ＲＡＭに含まれるメモリアレイ及び直接周辺部の一実施例を示すブロック図である。
【図３】図１のダイナミック型ＲＡＭに含まれるメモリアレイ及び直接周辺部の一実施例を示す部分的な回路図である。
【図４】図２のメモリマットに含まれるサブワード線駆動回路の単位サブワード線駆動回路の一実施例を示す回路図である。
【図５】図１のダイナミック型ＲＡＭに含まれるメモリアレイ及び直接周辺部の一実施例を示す信号波形図である。
【図６】この発明に先立って本願発明者等が開発したダイナミック型ＲＡＭのサブワード線駆動回路の単位サブワード線駆動回路の一例を示す回路図である。
【符号の説明】
ＭＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコーダ、ＭＳ……マット選択回路、ＸＢ……Ｘアドレスバッファ、ＳＡ……センスアンプ、ＹＤ……Ｙアドレスデコーダ、ＹＢ……Ｙアドレスバッファ、ＩＯ……データ入出力回路、ＶＧ……内部電圧発生回路、ＴＧ……タイミング発生回路。
ＲＡＳＢ……ロウアドレスストローブ信号又はその入力端子、ＣＡＳＢ……カラムアドレスストローブ信号又はその入力端子、ＷＥＢ……ライトイネーブル信号又はその入力端子、Ａ０〜Ａｉ……アドレス信号又はその入力端子、Ｄｉｎ……入力データ又はその入力端子、Ｄｏｕｔ……出力データ又はその出力端子、ＶＣＣ……電源電圧又はその入力端子、ＶＳＳ……接地電位又はその入力端子。
ＭＡＴ０〜ＭＡＴ７……メモリマット、ＳＭＬ０〜ＳＭＬ７，ＳＭＲ０〜ＳＭＲ７……サブメモリアレイ、ＳＷＤ０〜ＳＷＤ７……サブワード線駆動回路、ＳＡＬ０〜ＳＡＬ７，ＳＡＲ０〜ＳＡＲ７……センスアンプ、ＳＡＤ０〜ＳＡＤ７……センスアンプ駆動回路、Ｘ０〜Ｘｉ……内部Ｘアドレス信号、ＭＷＡ０〜ＭＷＡｋ，ＭＷＢ０〜ＭＷＢｋ……メインワード線、ＲＸＰ０〜ＲＸＰ７，ＲＸＮ０〜ＲＸＮ７，ＰＡ０〜ＰＡ７……マット選択信号、ＰＣ……プリチャージ制御信号、ＣＤ＊……相補共通データ線。
ＳＷＬ０〜ＳＷＬｋ，ＳＷＲ０〜ＳＷＲｋ……サブワード線、Ｂ０＊〜Ｂｍ＊……相補ビット線、Ｑａ……アドレス選択ＭＯＳＦＥＴ、Ｃｓ……情報蓄積キャパシタ、ＵＷＤ０〜ＵＷＤｋ……単位サブワード線駆動回路、ＹＳＬ０〜ＹＳＬｍ……ビット線選択信号、ＣＳＰ，ＣＳＮ……コモンソース線。
Ｐ１〜Ｐ５……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜ＮＥ……ＮチャンネルＭＯＳＦＥＴ、Ｖ１……インバータ、Ｃｗ……サブワード線寄生容量。
【発明の属する技術分野】
この発明は半導体集積回路装置に関し、例えば、階層ワード線方式を採りかつネガティブワード線方式を採るダイナミック型ＲＡＭ（ランダムアクセスメモリ）ならびにその動作の安定化に利用して特に有効な技術に関する。
【０００２】
【従来の技術】
直交して配置されるワード線及び相補ビット線ならびにこれらのワード線及び相補ビット線の交点に格子状に配置されるダイナミック型メモリセルを含むメモリアレイをその基本構成要素とするダイナミック型ＲＡＭがある。また、相補ビット線における読み出し信号の増幅後のロウレベルを接地電位ＶＳＳとし、ワード線の非選択レベルを接地電位ＶＳＳより低い所定の負電位とすることで、メモリセルのリーク電流を抑制し、ダイナミック型ＲＡＭのリフレッシュ周期を改善し得るいわゆるネガティブワード線方式が知られている。
【０００３】
一方、ダイナミック型ＲＡＭ等の高速化を図る一つの手段として、メモリアレイ及びその直接周辺部を少なくともワード線の延長方向に複数のメモリマットに分割し、ワード線をメインワード線及びサブワード線に階層化するいわゆる階層ワード線方式がある。この階層ワード線方式を採るダイナミック型ＲＡＭでは、例えばメインワード線及びマット選択信号をもとに対応するサブワード線を択一的に選択レベルとするためのサブワード線駆動回路が設けられる。
【０００４】
【発明が解決しようとする課題】
本願発明者等は、この発明に先立って、上記階層ワード線方式を採りかつネガティブワード線方式を採るダイナミック型ＲＡＭを開発し、その過程で次のような問題点に直面した。すなわち、ダイナミック型ＲＡＭは、図６に例示されるように、サブメモリアレイＳＭＬ０に対応して設けられるサブワード線駆動回路ＳＷＤ０を備え、このサブワード線駆動回路は、サブメモリアレイＳＭＬ０のサブワード線ＳＷＬ０及びＳＷＬ１に対応して設けられる単位サブワード線駆動回路ＵＷＤ０及びＵＷＤ１を含む。単位サブワード線駆動回路ＵＷＤ０及びＵＷＤ１は、マット選択信号線ＲＸ０と対応するサブワード線ＳＷＬ０又はＳＷＬ１との間に設けられるＰチャンネル型の駆動ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）Ｐ５又はＰ６と、サブワード線ＳＷＬ０又はＳＷＬ１と内部電圧供給点ＶＬＬとの間に設けられるＮチャンネル型の駆動ＭＯＳＦＥＴＮＥ又はＮＦとをそれぞれ含む。単位サブワード線駆動回路ＵＷＤ０及びＵＷＤ１を構成する駆動ＭＯＳＦＥＴＰ５及びＮＥならびにＰ６及びＮＦのゲートは、対応するメインワード線ＭＷ０又はＭＷ１に共通結合される。
【０００５】
なお、内部電圧ＶＬＬは、ダイナミック型ＲＡＭに内蔵された内部電圧発生回路によって生成され、例えば−１．０（ボルト）Ｖのような負電位とされる。また、マット選択信号ＲＸ０は、例えば＋３．８Ｖのような高電圧ＶＨＨをその選択レベルとし、０Ｖつまり接地電位ＶＳＳをその非選択レベルとする。さらに、メインワード線ＭＷ０及びＭＷ１は上記内部電圧ＶＬＬをその選択レベルとし、高電圧ＶＨＨをその非選択レベルとする。
【０００６】
ダイナミック型ＲＡＭが非選択状態とされるとき、マット選択信号ＲＸ０は接地電位ＶＳＳのような非選択レベルとされ、メインワード線ＭＷ０及びＭＷ１はともに高電圧ＶＨＨのような非選択レベルとされる。このため、サブワード線駆動回路ＳＷＤ０の単位サブワード線駆動回路ＵＷＤ０及びＵＷＤ１では、駆動ＭＯＳＦＥＴＰ５及びＰ６がオフ状態となり、駆動ＭＯＳＦＥＴＮＥ及びＮＦがオン状態となって、サブメモリアレイＳＭＬ０のサブワード線ＳＷＬ０及びＳＷＬ１は、ともに内部電圧ＶＬＬのような非選択レベルとされる。このとき、図示されないセンスアンプＳＡでは、相補ビット線Ｂ０＊（ここで、非反転ビットＢ０Ｔ及び反転ビット線Ｂ０Ｂを合わせて相補ビット線Ｂ０＊のように＊を付して表す。また、それが有効レベルとされるとき選択的にハイレベルとされるいわゆる非反転信号等についてはその名称の末尾にＴを付して表し、それが有効レベルとされるとき選択的にロウレベルとされる反転信号等についてはその名称の末尾にＢを付して表す。以下同様）に対するプリチャージ動作が行われ、その非反転及び反転信号線は例えば＋１．０Ｖのようなプリチャージ電位とされる。
【０００７】
一方、ダイナミック型ＲＡＭが選択状態とされると、指定されたメモリマットに対応するマット選択信号ＲＸ０が所定のタイミングで高電圧ＶＨＨのような選択レベルとされ、指定された行アドレスに対応するメインワード線ＭＷ０が内部電圧ＶＬＬのような選択レベルとされる。このとき、指定されないメインワード線ＭＷ１は、高電圧ＶＨＨのような非選択レベルのままとされ、図示されないセンスアンプＳＡでは、相補ビット線Ｂ０＊に対するプリチャージ動作が停止される。サブワード線駆動回路ＳＷＤ０の単位サブワード線駆動回路ＵＷＤ０では、メインワード線ＭＷ０の選択レベルを受けて駆動ＭＯＳＦＥＴＰ５がオン状態となり、駆動ＭＯＳＦＥＴＮＥはオフ状態となる。このため、サブワード線ＳＷＬ０が高電圧ＶＨＨのような選択レベルとされ、サブメモリアレイＳＭＬ０のサブワード線ＳＷＬ０に結合されるメモリセルのアドレス選択ＭＯＳＦＥＴＱａがオン状態となって、その保持データに従った微小読み出し信号が対応する相補ビット線Ｂ０＊に出力される。これらの微小読み出し信号は、センスアンプＳＡの対応する単位増幅回路によりそれぞれ増幅され、例えば＋２．０Ｖをハイレベルとし接地電位ＶＳＳをロウレベルとする２値読み出し信号とされる。
【０００８】
次に、ダイナミック型ＲＡＭが選択状態から非選択状態に戻されると、マット選択信号ＲＸ０が接地電位ＶＳＳのような非選択レベルに戻され、メインワード線ＭＷ０も内部電圧ＶＬＬのような非選択レベルに戻される。このため、サブワード線駆動回路ＳＷＤ０の単位サブワード線駆動回路ＵＷＤ０では、駆動ＭＯＳＦＥＴＰ５がオフ状態となり、代わって駆動ＭＯＳＦＥＴＮＥがオン状態となって、サブワード線ＳＷＬ０は内部電圧ＶＬＬのような非選択レベルとされる。また、センスアンプＳＡでは、相補ビット線Ｂ０＊に対するプリチャージ動作が再開され、その非反転及び反転信号線は上記プリチャージ電位とされる。
【０００９】
ところが、ダイナミック型ＲＡＭの大容量化・高集積化が進むと、サブワード線ＳＷＬ０の寄生容量Ｃｗが大きくなり、その選択レベルから非選択レベルへの遷移時において、内部電圧ＶＬＬの供給源に比較的大きな電荷の流れ込みが生じる。前述のように、内部電圧ＶＬＬは内蔵の内部電圧発生回路により形成され、半導体基板内を比較的長い距離にわたって配置された供給配線を介してサブワード線駆動回路ＳＷＤ０等に分配される。したがって、内部電圧発生回路が充分な供給能力を持たずまた供給配線の配線幅か充分に大きくない場合、サブワード線ＳＷＬ０の寄生容量Ｃｗを起点とする比較的大きな電荷流により内部電圧ＶＬＬの電位が一時的に上昇し、接地電位ＶＳＳを超えて正電位となるおそれもある。この結果、非選択状態にあるべき例えばサブワード線ＳＷＬ１の電位が上昇し、これに結合されるメモリセルのアドレス選択ＭＯＳＦＥＴＱａが弱いオン状態となって、ダイナミック型ＲＡＭのディスターブ特性が劣化する。
【００１０】
一方、これに対応しようとして、内部電圧ＶＬＬを生成する内部電圧発生回路の供給能力を大きくし供給配線の配線幅を充分に太くしようとすると、関連部のレイアウト所要面積が増大してチップサイズが大きくなり、ダイナミック型ＲＡＭの低コスト化が阻害される。また、サブワード線ＳＷＬ０をゆっくりと選択レベルつまり高電圧ＶＨＨから非選択レベルつまり内部電圧ＶＬＬに変化させ、内部電圧ＶＬＬの浮き上がりを抑えようとすると、非選択レベルに至るまでの所要時間が増大し、ダイナミック型ＲＡＭのサイクルタイムが遅くなる。
【００１１】
この発明の目的は、内部電圧発生回路の供給能力を大きくすることなく、この内部電圧発生回路により生成される内部電圧をその到達電位とする内部信号線のレベル変化を高速化し、内部信号線のレベル変化にともなう内部電圧の電位変動を抑制することにある。この発明の他の目的は、その高速性及び低コスト性を損なうことなく、階層ワード線方式及びネガティブワード線方式を採るダイナミック型ＲＡＭ等の動作を安定化することにある。
【００１２】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、階層ワード線方式及びネガティブワード線方式を採るダイナミック型ＲＡＭ等において、所定の高電圧をその選択レベルとするサブワード線を所定の負電位の非選択レベルに遷移させる際に、その電位を、まず外部供給されかつ充分な供給配線が用意される接地電位を目標電位として変化させた後、相補ビット線のプリチャージ動作が行われる期間を利用して、供給能力が小さな負電位の非選択レベルを目標電位として変化させる。
【００１４】
上記した手段によれば、サブワード線の選択レベルを、まず大きな供給能力を有する接地電位の供給経路を介して比較的高速に接地電位まで変化させた後、比較的供給能力の小さな負電位の供給経路を介してゆっくりと非選択レベルまで変化させることができる。この結果、負電位を生成する内部電圧発生回路の供給能力を大きくすることなく、内部電圧発生回路により形成される負電位をその非選択レベルとするサブワード線のレベル変化を高速化し、サブワード線のレベル変化にともなう負電位の電位変動を抑制できる。これにより、その高速性及び低コスト性を損なうことなく、階層ワード線方式及びネガティブワード線方式を採るダイナミック型ＲＡＭ等の動作を安定化することができる。
【００１５】
【発明の実施の形態】
図１には、この発明が適用されたダイナミック型ＲＡＭの一実施例のブロック図が示されている。同図をもとに、まずこの実施例のダイナミック型ＲＡＭの構成及び動作の概要を説明する。なお、図１の各ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳ）集積回路の製造技術により、単結晶シリコンのような１個の半導体基板面上に形成される。
【００１６】
図１において、この実施例のダイナミック型ＲＡＭは、半導体基板面の大半を占めて配置されるメモリアレイＭＡＲＹをその基本構成要素とする。メモリアレイＭＡＲＹは、図の水平方向に平行して配置される所定数のワード線と、垂直方向に平行して配置される所定数組の相補ビット線とを含む。これらのワード線及び相補ビット線の交点には、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴからなる多数のダイナミック型メモリセルが格子状に配置される。
【００１７】
この実施例において、メモリアレイＭＡＲＹは、後述するセンスアンプＳＡ及びＹアドレスデコーダＹＤを含めて８個のメモリマットＭＡＴ０〜ＭＡＴ７に分割され、これらのメモリマットは、マット選択回路ＭＳから供給されるマット選択信号ＲＸＰ０〜ＲＸＰ７，ＲＸＮ０〜ＲＸＮ７ならびにＰＡ０〜ＰＡ７に従って択一的に活性状態とされる。また、ダイナミック型ＲＡＭは階層ワード線方式を採り、メモリアレイＭＡＲＹを構成するワード線は、すべてのメモリマットで共有される一対のメインワード線と、各メモリマットごとに設けられるサブワード線とに階層化される。このため、メモリマットＭＡＴ０〜ＭＡＴ７のそれぞれは、メインワード線とマット選択信号ＲＸＰ０〜ＲＸＰ７ならびにＲＸＮ０〜ＲＸＮ７とを受けて各メモリマットの指定されたサブワード線を択一的に選択レベルとするサブワード線駆動回路を備える。階層ワード線構造とメモリマットＭＡＴ０〜ＭＡＴ７の具体的構成については、後で詳細に説明する。
【００１８】
メモリアレイＭＡＲＹを構成するワード線すなわち各対のメインワード線は、その左方においてＸアドレスデコーダＸＤに結合され、択一的に所定の選択レベルとされる。ＸアドレスデコーダＸＤには、ＸアドレスバッファＸＢから例えば上位３ビットを除くｉ−２ビットの相補内部アドレス信号Ｘ０＊〜Ｘｉ−３＊が供給される。また、ＸアドレスバッファＸＢには、アドレス入力端子Ａ０〜Ａｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが時分割的に供給され、タイミング発生回路ＴＧから内部制御信号ＸＬが供給される。
【００１９】
ＸアドレスバッファＸＢは、アドレス入力端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持するとともに、これらのＸアドレス信号をもとに相補内部アドレス信号Ｘ０＊〜Ｘｉ＊を形成する。このうち、上位３ビットの相補内部アドレス信号Ｘｉ−２＊〜Ｘｉ＊はマット選択回路ＭＳに供給され、残りｉ−２ビットの相補内部アドレス信号Ｘ０＊〜Ｘｉ−３＊はＸアドレスデコーダＸＤに供給される。
【００２０】
ＸアドレスデコーダＸＤは、ＸアドレスバッファＸＢから供給される相補内部アドレス信号Ｘ０＊〜Ｘｉ−３＊をデコードして、メモリアレイＭＡＲＹの対応する一対のメインワード線を択一的に所定の選択レベルとする。また、マット選択回路ＭＳは、ＸアドレスバッファＸＢから供給される上位３ビットの相補内部アドレス信号Ｘｉ−２＊〜Ｘｉ＊をデコードして、対応するマット選択信号ＲＸＰ０〜ＲＸＰ７，ＲＸＮ０〜ＲＸＮ７ならびにＰＡ０〜ＰＡ７を択一的に所定の選択レベルとする。これらのメインワード線及びマット選択信号は、各メモリマットのサブワード線駆動回路により組み合わされ、これによって指定されたメモリマットの指定されたサブワード線が択一的に選択レベルとされる。
【００２１】
この実施例において、ダイナミック型ＲＡＭは、ネガティブワード線方式を採り、メモリマットを構成するサブワード線は、例えば＋３．８Ｖのような高電圧ＶＨＨをその選択レベルとし、例えば−１．０Ｖのような負電位の内部電圧ＶＬＬをその非選択レベルとする。したがって、メインワード線及びマット選択信号も、これに対応しうる所定の選択レベル又は非選択レベルとされるが、メインワード線及びマット選択信号ならびにサブワード線の選択レベル及び非選択レベルならびにその生成条件等については、後で詳細に説明する。
【００２２】
次に、メモリアレイＭＡＲＹを構成する相補ビット線は、その下方においてセンスアンプＳＡに結合され、このセンスアンプを介して択一的に相補共通データ線ＣＤ＊に接続される。センスアンプＳＡには、ＹアドレスデコーダＹＤから所定ビットのビット線選択信号が供給されるとともに、上記マット選択回路ＭＳからマット選択信号ＰＡ０〜ＰＡ７が供給される。また、ＹアドレスデコーダＹＤには、ＹアドレスバッファＹＢからｉ＋１ビットの相補内部アドレス信号Ｙ０＊〜Ｙｉ＊が供給される。さらに、ＹアドレスバッファＹＢには、アドレス入力端子Ａ０〜Ａｉを介してＹアドレス信号ＡＹ０〜ＡＹｉが時分割的に供給され、タイミング発生回路ＴＧから内部制御信号ＹＬが供給される。
【００２３】
ＹアドレスバッファＹＢは、アドレス入力端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持するとともに、これらのＹアドレス信号をもとに相補内部アドレス信号Ｙ０＊〜Ｙｉ＊を形成し、ＹアドレスデコーダＹＤに供給する。ＹアドレスデコーダＹＤは、相補内部アドレス信号Ｙ０＊〜Ｙｉ＊をデコードして、ビット線選択信号の対応するビットを択一的にハイレベルの選択状態とする。
【００２４】
センスアンプＳＡは、メモリアレイＭＡＲＹの各相補ビット線に対応して設けられる所定数の単位回路を含み、これらの単位回路のそれぞれは、３個のプリチャージＭＯＳＦＥＴが直並列結合されてなるビット線プリチャージ回路と、一対のＣＭＯＳインバータが交差結合されてなる単位増幅回路と、一対のスイッチＭＯＳＦＥＴとをそれぞれ含む。このうち、各単位回路のビット線プリチャージ回路を構成するプリチャージＭＯＳＦＥＴには、タイミング発生回路ＴＧから内部制御信号ＰＣが供給される。また、各単位回路の単位増幅回路を構成するＰチャンネル及びＮチャンネルＭＯＳＦＥＴのソースには、後述する内部電圧発生回路ＶＧから図示されないコモンソース線を介して、内部電圧ＶＤＬのような高電位側動作電源及び接地電位ＶＳＳのような低電位側動作電源が選択的に供給され、各単位回路のスイッチＭＯＳＦＥＴ対には、ＹアドレスデコーダＹＤから対応するビット線選択信号がそれぞれ共通に供給される。
【００２５】
センスアンプＳＡの各単位回路のプリチャージＭＯＳＦＥＴは、内部制御信号ＰＣのハイレベルを受けて選択的にかつ一斉にオン状態となり、メモリアレイＭＡＲＹの対応する相補ビット線の非反転及び反転信号線を内部電圧ＶＤＬ及び接地電位ＶＳＳの中間電位つまり内部電圧ＶＤＨにプリチャージする。また、各単位回路の単位増幅回路は、対応するコモンソース線を介して内部電圧ＶＤＬ及び接地電位ＶＳＳが供給されることで選択的にかつ一斉に動作状態とされ、メモリアレイＭＡＲＹの選択されたワード線に結合される所定数のメモリセルから対応する相補ビット線を介して出力される微小読み出し信号をそれぞれ増幅して、内部電圧ＶＤＬをハイレベルとし接地電位ＶＳＳをロウレベルとする２値読み出し信号とする。さらに、各単位回路のスイッチＭＯＳＦＥＴは、対応するビット線選択信号がハイレベルとされることで択一的にオン状態とされ、メモリアレイＭＡＲＹの対応する１組の相補ビット線と相補共通データ線ＣＤ＊つまりはデータ入出力回路ＩＯとの間を択一的に接続状態とする。
【００２６】
相補共通データ線ＣＤ＊は、データ入出力回路ＩＯに結合される。データ入出力回路ＩＯは、それぞれ１個のライトアンプ及びメインアンプならびにデータ入力バッファ及びデータ出力バッファを含む。このうち、ライトアンプの出力端子及びメインアンプの入力端子は、相補共通データ線ＣＤ＊に共通結合される。また、ライトアンプの入力端子はデータ入力バッファの出力端子に結合され、データ入力バッファの入力端子はデータ入力端子Ｄｉｎに結合される。さらに、メインアンプの出力端子はデータ出力バッファの入力端子に結合され、データ出力バッファの出力端子はデータ出力端子Ｄｏｕｔに結合される。
【００２７】
データ入出力回路ＩＯのデータ入力バッファは、ダイナミック型ＲＡＭが書き込みモードで選択状態とされるとき、データ入力端子Ｄｉｎを介して入力される書き込みデータを取り込み、ライトアンプに伝達する。このとき、ライトアンプは、タイミング発生回路ＴＧから供給される内部制御信号ＷＰのハイレベルを受けて選択的に動作状態となり、データ入力バッファから伝達される書き込みデータを所定の相補書き込み信号とした後、相補共通データ線ＣＤ＊を介してメモリアレイＭＡＲＹの選択された１個のメモリセルに書き込む。
【００２８】
一方、データ入出力回路ＩＯのメインアンプは、ダイナミック型ＲＡＭが読み出しモードで選択状態とされるとき、メモリアレイＭＡＲＹの選択された１個のメモリセルから相補共通データ線ＣＤ＊を介して出力される２値読み出し信号をさらに増幅して、データ出力バッファに伝達する。このとき、データ入出力回路ＩＯのデータ出力バッファは、図示されない内部制御信号ＯＣのハイレベルを受けて選択的に動作状態となり、メインアンプから伝達される読み出しデータをデータ出力端子Ｄｏｕｔを介して外部のアクセス装置に出力する。
【００２９】
タイミング発生回路ＴＧは、外部のアクセス装置から起動制御信号として供給されるロウアドレスストローブ信号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢならびにライトイネーブル信号ＷＥＢをもとに上記各種の内部制御信号を選択的に形成し、ダイナミック型ＲＡＭの各部に供給する。
【００３０】
この実施例において、ダイナミック型ＲＡＭには、外部端子ＶＣＣを介して例えば＋２．５Ｖの電源電圧ＶＣＣが供給され、外部端子ＶＳＳを介して０Ｖの接地電位ＶＳＳが供給される。また、ダイナミック型ＲＡＭは、前述のように、階層ワード線方式を採り、メモリアレイＭＡＲＹ及びその直接周辺部は、８個のメモリマットに分割されるとともに、メモリアレイＭＡＲＹを構成するワード線はメインワード線及びサブワード線に階層化される。さらに、ダイナミック型ＲＡＭは、ネガティブワード線方式を採り、サブワード線は、高電圧ＶＨＨをその選択レベルとし、負電位の内部電圧ＶＬＬをその非選択レベルとする。
【００３１】
一方、この実施例のダイナミック型ＲＡＭでは、メモリアレイＭＡＲＹの各相補ビット線における読み出し信号の増幅後のハイレベルが、＋２．０Ｖのような内部電圧ＶＤＬとされ、そのロウレベルが０Ｖつまり接地電位ＶＳＳとされる。また、これらの相補ビット線の非反転及び反転信号線は、ダイナミック型ＲＡＭが非選択状態とされるとき、上記内部電圧ＶＤＬ及び接地電位ＶＳＳ間の中間電位つまり＋１．０Ｖのような内部電圧ＶＤＨにプリチャージされる。このため、ダイナミック型ＲＡＭは、電源電圧ＶＣＣ及び接地電位ＶＳＳをもとに上記各種の内部電圧を生成する内部電圧発生回路ＶＧを備える。
【００３２】
内部電圧発生回路ＶＧは、外部端子ＶＣＣ又はＶＳＳを介して供給される電源電圧ＶＣＣ及び接地電位ＶＳＳをもとに、高電圧ＶＨＨ，内部電圧ＶＤＬ，ＶＤＨ，ＶＬＬならびに基板電圧ＶＢＢを生成し、ダイナミック型ＲＡＭの各部に供給する。言うまでもなく、電源電圧ＶＣＣ及び接地電位ＶＳＳは、比較的大きな配線幅を有しかつダイナミック型ＲＡＭが形成される半導体基板面に張り巡らされた電源電圧供給線又は接地電位供給線を介して、ダイナミック型ＲＡＭの各部に供給される。この実施例において、電源電圧ＶＣＣは、特に制限されないが、＋２．５Ｖとされ、接地電位ＶＳＳは言うまでもなく０Ｖ（第３の電位）とされる。また、高電圧ＶＨＨは、＋３．８Ｖ（第２の電位）とされ、内部電圧ＶＤＬは、＋２．０Ｖ（第４の電位）とされる。内部電圧ＶＤＨは、内部電圧ＶＤＬ及び接地電位ＶＳＳ間の中間電位つまり＋１．０Ｖとされる。さらに、内部電圧ＶＬＬは、−１．０Ｖ（第１の電位）のような負電位とされ、基板電圧ＶＢＢも−１．０Ｖとされる。この基板電圧ＶＢＢは、ダイナミック型ＲＡＭが形成されるＰ型の半導体基板又はウェル領域等に基板電位として供給される。
【００３３】
図２には、図１のダイナミック型ＲＡＭに含まれるメモリアレイＭＡＲＹ及びその直接周辺部の一実施例のブロック図が示されている。また、図３には、図２のメモリマットＭＡＴ０に含まれるサブワード線駆動回路ＳＷＤ０，サブメモリアレイＳＭＬ０，センスアンプＳＡＬ０ならびにセンスアンプ駆動回路ＳＡＤ０の一実施例の回路図が示され、図４には、図３のサブワード線駆動回路ＳＷＤ０に含まれる単位サブワード線駆動回路ＵＷＤ０の一実施例の回路図が示されている。さらに、図５には、図２のメモリアレイＭＡＲＹ及びその直接周辺部の一実施例の信号波形図が示されている。これらの図をもとに、この実施例のダイナミック型ＲＡＭのメモリアレイＭＡＲＹ及びその直接周辺部の具体的構成及び動作ならびにその特徴について説明する。
【００３４】
なお、以下の回路図において、そのチャネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して示される。また、以下の記述では、図３のサブワード線駆動回路ＳＷＤ０，サブメモリアレイＳＭＬ０，センスアンプＳＡＬ０ならびにセンスアンプ駆動回路ＳＡＤ０をもって、サブワード線駆動回路ＳＷＤ０〜ＳＷＤ７，サブメモリアレイＳＭＬ０〜ＳＭＬ７ならびにＳＭＲ０〜ＳＭＲ７，センスアンプＳＡＬ０〜ＳＡＬ７ならびにＳＡＲ０〜ＳＡＲ７，センスアンプ駆動回路ＳＡＤ０〜ＳＡＤ７を説明し、図４の単位サブワード線駆動回路ＵＷＤ０をもって、単位サブワード線駆動回路ＵＷＤ０〜ＵＷＤｋを説明する。
【００３５】
まず、図２において、ダイナミック型ＲＡＭのメモリアレイＭＡＲＹは、その直接周辺部を含めて８個のメモリマットＭＡＴ０〜ＭＡＴ７に分割され、これらのメモリマットのそれぞれは、対応するサブワード線駆動回路ＳＷＤ０〜ＳＷＤ７を挟んで配置される一対のサブメモリアレイＳＭＬ０及びＳＭＲ０ないしＳＭＬ７及びＳＭＲ７と、これらのサブメモリアレイに対応して設けられる一対のセンスアンプＳＡＬ０及びＳＡＲ０ないしＳＡＬ７及びＳＡＲ７とを含む。センスアンプＳＡＬ０及びＳＡＲ０ないしＳＡＬ７及びＳＡＲ７の中間には、センスアンプ駆動回路ＳＡＤ０〜ＳＡＤ７が設けられる。サブワード線駆動回路ＳＷＤ０〜ＳＷＤ７は、メインワード線ＭＷＡ０〜ＭＷＡｋならびにＭＷＢ０〜ＭＷＢｋを介してＸアドレスデコーダＸＤに結合されるとともに、マット選択回路ＭＳから対応するマット選択信号ＲＸＰ０〜ＲＸＰ７ならびにＲＸＮ０〜ＲＸＮ７がそれぞれ供給される。また、センスアンプＳＡＬ０〜ＳＡＬ７ならびにＳＡＲ０〜ＳＡＲ７は、相補共通データ線ＣＤ＊を介してデータ入出力回路ＩＯに結合されるとともに、タイミング発生回路ＴＧから内部制御信号ＰＣが供給される。さらに、センスアンプ駆動回路ＳＡＤ０〜ＳＡＤ７には、マット選択回路ＭＳから対応するマット選択信号ＰＡ０〜ＰＡ７がそれぞれ供給される。
【００３６】
ここで、メモリマットＭＡＴ０〜ＭＡＴ７を構成するサブメモリアレイＳＭＬ０〜ＳＭＬ７ならびにＳＭＲ０〜ＳＭＲ７は、図３のサブメモリアレイＳＭＬ０に代表して示されるように、図の水平方向に平行して配置されるｋ＋１本のサブワード線ＳＷＬ０〜ＳＷＬｋと、垂直方向に平行して配置されるｍ＋１組の相補ビット線Ｂ０＊〜Ｂｍ＊とを含む。これらのサブワード線及び相補ビット線の交点には、情報蓄積キャパシタＣｓ及びＮチャンネル型のアドレス選択ＭＯＳＦＥＴＱａからなる（ｋ＋１）×（ｍ＋１）個のダイナミック型メモリセルが格子状に配置される。サブメモリアレイＳＭＬ０の同一列に配置されるｋ＋１個のメモリセルの情報蓄積キャパシタＣｓの一方の電極は、対応するアドレス選択ＭＯＳＦＥＴＱａを介して対応する相補ビット線Ｂ０＊〜Ｂｍ＊の非反転又は反転信号線に所定の規則性をもって交互に配置される。また、メモリアレイＭＡＲＹの同一行に配置されるｍ＋１個のメモリセルのアドレス選択ＭＯＳＦＥＴＱａのゲートは、対応するサブワード線ＳＷＬ０〜ＳＷＬｋにそれぞれ共通結合される。メモリアレイＭＡＲＹを構成するすべてのメモリセルの情報蓄積キャパシタＣｓの他方の電極には、＋１．０Ｖの内部電圧ＶＤＨが共通に供給される。
【００３７】
サブメモリアレイＳＭＬ０を構成する相補ビット線Ｂ０＊〜Ｂｍ＊は、その下方において、センスアンプＳＡＬ０の対応する単位回路にそれぞれ結合される。センスアンプＳＡＬ０は、サブメモリアレイＳＭＬ０の相補ビット線Ｂ０＊〜Ｂｍ＊に対応して設けられるｍ＋１個の単位回路を備え、これらの単位回路のそれぞれは、図に例示されるように、Ｎチャンネル型の３個のプリチャージＭＯＳＦＥＴＮ７〜Ｎ９が直並列結合されてなるビット線プリチャージ回路と、ＰチャンネルＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ２ならびにＰチャンネルＭＯＳＦＥＴＰ３及びＮチャンネルＭＯＳＦＥＴＮ３からなる一対のＣＭＯＳインバータが交差結合されてなる単位増幅回路と、Ｎチャンネル型の一対のスイッチＭＯＳＦＥＴＮＡ及びＮＢとを含む。
【００３８】
このうち、プリチャージＭＯＳＦＥＴＮ７〜Ｎ９のゲートには、タイミング発生回路ＴＧから内部制御信号ＰＣが共通に供給され、プリチャージＭＯＳＦＥＴＮ８及びＮ９の共通結合されたソースには、内部電圧発生回路ＶＧから＋１．０Ｖの内部電圧ＶＤＨが共通に供給される。これにより、プリチャージＭＯＳＦＥＴＮ７〜Ｎ９は、内部制御信号ＰＣがハイレベルとされることで選択的にかつ一斉にオン状態となり、サブメモリアレイＳＭＬ０の対応する相補ビット線Ｂ０＊〜Ｂｍ＊の非反転及び反転信号線を＋１．０Ｖの内部電圧ＶＤＨつまり内部電圧ＶＤＬ及び接地電位ＶＳＳ間の中間電位にプリチャージする。
【００３９】
一方、各単位増幅回路を構成するＭＯＳＦＥＴＰ２及びＰ３のソースはコモンソース線ＣＳＰに共通結合され、ＭＯＳＦＥＴＮ２及びＮ３のソースはコモンソース線ＣＳＮに共通結合される。コモンソース線ＣＳＰは、センスアンプ駆動回路ＳＡＤ０のＰチャンネルＭＯＳＦＥＴＰ１を介して内部電圧供給点ＶＤＬに結合され、コモンソース線ＣＳＮは、そのＮチャンネルＭＯＳＦＥＴＮ１を介して接地電位ＶＳＳに結合される。ＭＯＳＦＥＴＮ１のゲートには、マット選択回路ＭＳからマット選択信号ＰＡ０が供給され、ＭＯＳＦＥＴＰ１のゲートにはそのインバータＶ１による反転信号が供給される。これにより、センスアンプＳＡＬ０の各単位増幅回路は、マット選択信号ＰＡ０がハイレベルとされコモンソース線ＣＳＰ及びＣＳＮに内部電圧ＶＤＬ又は接地電位ＶＳＳが供給されることで選択的にかつ一斉にオン状態となり、サブメモリアレイＳＭＬ０の選択サブワード線に結合されるｍ＋１個のメモリセルから相補ビット線Ｂ０＊〜Ｂｍ＊に出力される微小読み出し信号をそれぞれ増幅して、内部電圧ＶＤＬのようなハイレベル又は接地電位ＶＳＳのようなロウレベルの２値読み出し信号とする。
【００４０】
センスアンプＳＡＬ０の各単位回路のスイッチＭＯＳＦＥＴＮＡ及びＮＢのゲートはそれぞれ共通結合され、ＹアドレスデコーダＹＤから対応するビット線選択信号ＹＳＬ０〜ＹＳＬｍが供給される。これにより、各単位回路のスイッチＭＯＳＦＥＴＮＡ及びＮＢは、対応するビット線選択信号ＹＳＬ０〜ＹＳＬｍが択一的にハイレベルとされることで選択的にオン状態となり、サブメモリアレイＳＭＬ０の対応する１組の相補ビット線と相補共通データ線ＣＤ＊つまりはデータ入出力回路ＩＯとの間を選択的に接続状態とする。
【００４１】
なお、センスアンプ駆動回路ＳＡＤ０は、さらにコモンソース線ＣＳＰ及びＣＳＮ間に直並列形態に設けられるＮチャンネル型の３個のプリチャージＭＯＳＦＥＴＮ４〜Ｎ５を含む。これらのプリチャージＭＯＳＦＥＴのゲートには、上記内部制御信号ＰＣが供給され、プリチャージＭＯＳＦＥＴＮ５及びＮ６の共通結合されたソースには上記内部電圧ＶＤＨが供給される。これにより、プリチャージＭＯＳＦＥＴＮ４〜Ｎ６は、ダイナミック型ＲＡＭが非選択状態とされるとき内部制御信号ＰＣのハイレベルを受けて選択的にオン状態となり、コモンソース線ＣＳＰ及びＣＳＮを内部電圧ＶＤＨにプリチャージする。
【００４２】
次に、サブメモリアレイＳＭＬ０を構成するサブワード線ＳＷＬ０〜ＳＷＬｋは、その右方においてサブワード線駆動回路ＳＷＤ０の対応する単位サブワード線駆動回路ＵＷＤ０〜ＵＷＤｋにそれぞれ結合される。これらの単位サブワード線駆動回路ＵＷＤ０〜ＵＷＤｋには、対をなすサブメモリアレイＳＭＲ０の対応するサブワード線ＳＷＲ０〜ＳＷＲｋがそれぞれ共通結合されるが、以下の記述では、サブメモリアレイＳＭＬ０にのみ着目して説明を進める。
【００４３】
サブワード線駆動回路ＳＷＤ０は、サブメモリアレイＳＭＬ０のサブワード線ＳＷＬ０〜ＳＷＬｋに対応して設けられるｋ＋１個の単位サブワード線駆動回路ＵＷＤ０〜ＵＷＤｋを備える。これらの単位サブワード線駆動回路は、対応するメインワード線ＭＷＡ０〜ＭＷＡｋならびにＭＷＢ０〜ＭＷＢｋにそれぞれ結合される。また、単位サブワード線駆動回路ＵＷＤ０〜ＵＷＤｋには、マット選択回路ＭＳから対応するマット選択信号ＲＸＰ０及びＲＸＮ０が共通に供給され、内部電圧発生回路ＶＧから内部電圧ＶＬＬが共通に供給される。
【００４４】
サブワード線駆動回路ＳＷＤ０を構成する単位サブワード線駆動回路ＵＷＤ０〜ＵＷＤｋは、図４の単位サブワード線駆動回路ＵＷＤ０に代表して示されるように、マット選択信号ＲＸＰ０と内部信号線つまりサブワード線ＳＷＬ０との間に設けられるＰチャンネル型の駆動ＭＯＳＦＥＴＰ４と、サブワード線ＳＷＬ０と外部電圧供給点つまり接地電位ＶＳＳとの間に設けられるＮチャンネル型の駆動ＭＯＳＦＥＴＮＣ（第１のスイッチ手段）と、サブワード線ＳＷＬ０と内部電圧供給点つまり負電位の内部電圧ＶＬＬとの間に設けられるＮチャンネル型のもう１個の駆動ＭＯＳＦＥＴＮＤ（第２のスイッチ手段）とをそれぞれ含む。このうち、駆動ＭＯＳＦＥＴＰ４及びＮＣのゲートは、対応するメインワード線ＭＷＡ０又はＭＷＢ０にそれぞれ結合され、駆動ＭＯＳＦＥＴＮＤのゲートには、対応するマット選択信号ＰＸＮ０が供給される。なお、駆動ＭＯＳＦＥＴＰ４及びＮＣは比較的大きな駆動能力を有し、駆動ＭＯＳＦＥＴＮＤは、これらの駆動ＭＯＳＦＥＴに比較して小さな駆動能力を持つべく設計される。
【００４５】
マット選択信号ＲＸＰ０〜ＲＸＰ７は、特に制限されないが、図５に例示されるように、ダイナミック型ＲＡＭが非選択状態とされるとき、０Ｖつまり接地電位ＶＳＳのような非選択レベルとされ、ダイナミック型ＲＡＭが選択状態とされると、所定のタイミングで択一的に高電圧ＶＨＨのような選択レベルとされる。また、マット選択信号ＲＸＮ０〜ＲＸＮ７は、ダイナミック型ＲＡＭが非選択状態とされるとき、高電圧ＶＣＣのような非選択レベルとされ、ダイナミック型ＲＡＭが選択状態とされると、上記マット選択信号ＲＸＰ０とほぼ同一のタイミングで択一的に内部電圧ＶＬＬのような選択レベルとされる。
【００４６】
一方、メインワード線ＭＷＡ０〜ＭＷＡｋは、ダイナミック型ＲＡＭが非選択状態とされるとき、高電圧ＶＨＨの非選択レベルとされ、ダイナミック型ＲＡＭが選択状態とされると、上記マット選択信号ＲＸＰ０及びＲＸＮ０とほぼ同一のタイミングで択一的に接地電位ＶＳＳの選択レベルとされるが、これらのマット選択信号より所定時間だけ早いタイミングで非選択レベルに戻される。また、メインワード線ＭＷＢ０〜ＭＷＢｋは、ダイナミック型ＲＡＭが非選択状態とされるとき、内部電圧ＶＬＬの非選択レベルとされ、ダイナミック型ＲＡＭが選択状態とされると、上記メインワード線ＭＷＡ０が非選択レベルに戻される時点で択一的に高電圧ＶＣＣの選択レベルとされた後、上記マット選択信号ＲＸＰ０及びＲＸＮ０とほぼ同一のタイミングで非選択レベルに戻される。前記センスアンプＳＡＬ０のプリチャージ動作を制御する内部制御信号ＰＣは、ダイナミック型ＲＡＭが非選択状態とされるとき、内部電圧ＶＤＬのような有効レベルつまりハイレベルとされ、ダイナミック型ＲＡＭが選択状態とされると、接地電位ＶＳＳのような無効レベルつまりロウレベルとされる。そして、ダイナミック型ＲＡＭが再度非選択状態とされると、メインワード線ＭＷＢ０が選択レベルとされる期間のほぼ中間で、電源電圧ＶＣＣのハイレベルに戻される。
【００４７】
これらのことから、ダイナミック型ＲＡＭが非選択状態とされるとき、サブワード線駆動回路ＳＷＤ０の単位サブワード線駆動回路ＵＷＤ０では、駆動ＭＯＳＦＥＴＰ４が、メインワード線ＭＷＡ０の非選択レベルつまり高電圧ＶＨＨを受けてオフ状態となる。また、駆動ＭＯＳＦＥＴＮＣは、メインワード線ＭＷＢ０の非選択レベルつまり内部電圧ＶＬＬを受けてオフ状態となり、駆動ＭＯＳＦＥＴＮＤは、マット選択信号ＲＸＮ０の非選択レベルつまり高電圧ＶＣＣを受けてオン状態となる。この結果、サブメモリアレイＳＭＬ０のサブワード線ＳＷＬ０を含むすべてのサブワード線は、ともに内部電圧ＶＬＬつまり−１．０Ｖの負電位の非選択レベル（一方の論理レベル）とされ、これを受けてサブメモリアレイＳＭＬ０を構成するすべてのメモリセルが非選択状態とされる。
【００４８】
なお、ダイナミック型ＲＡＭがネガティブワード線方式を採り、サブメモリアレイＳＭＬ０を構成するサブワード線ＳＷＬ０〜ＳＷＬｋの非選択レベルが−１．０Ｖのような負電位とされることで、すべてのメモリセルのアドレス選択ＭＯＳＦＥＴＱａはいわゆる逆バイアス状態となる。この結果、アドレス選択ＭＯＳＦＥＴＱａを介するリーク電流を抑制し、サブメモリアレイＳＭＬ０を構成するメモリセルの情報保持特性を改善して、ダイナミック型ＲＡＭのリフレッシュ周期を長くし、その低消費電力化を図ることができるものとなる。
【００４９】
次に、ダイナミック型ＲＡＭが選択状態とされ、マット選択信号ＲＸＰ０及びＲＸＮ０ならびにメインワード線ＭＷＡ０が選択レベルとされると、サブワード線駆動回路ＳＷＤ０の単位サブワード線駆動回路ＵＷＤ０では、駆動ＭＯＳＦＥＴＰ４が、メインワード線ＭＷＡ０の選択レベルつまり接地電位ＶＳＳを受けてオン状態となる。また、駆動ＭＯＳＦＥＴＮＣは、メインワード線ＭＷＢ０が非選択レベルつまり内部電圧ＶＬＬのままとされることでオフ状態を継続し、駆動ＭＯＳＦＥＴＮＤは、マット選択信号ＲＸＮ０の選択レベルつまり内部電圧ＶＬＬを受けてオフ状態とされる。この結果、サブメモリアレイＳＭＬ０のサブワード線ＳＷＬ０には、駆動ＭＯＳＦＥＴＰ４を介してその選択レベル（他方の論理レベル）つまり高電圧ＶＨＨが伝達され、これを受けてサブメモリアレイＳＭＬ０のサブワード線ＳＷＬ０に結合されるｍ＋１個のメモリセルが選択状態とされる。これにより、サブメモリアレイＳＭＬ０の相補ビット線Ｂ０＊〜Ｂｍ＊の非反転及び反転信号線には、選択サブワード線ＳＷＬ０に結合されるｍ＋１個のメモリセルの保持データに応じた微小読み出し信号が出力される。
【００５０】
ダイナミック型ＲＡＭの選択アドレスに対するアクセスが終了すると、まずメインワード線ＭＷＡ０が非選択レベルつまり高電圧ＶＨＨに戻され、メインワード線ＭＷＢ０が択一的に選択レベルつまり高電圧ＶＣＣとされる。また、所定時間が経過した時点で、内部制御信号ＰＣがハイレベルに戻され、さらに所定の時間が経過した時点で、メインワード線ＭＷＢ０が非選択レベルつまり内部電圧ＶＬＬに戻されるとともに、マット選択信号ＲＸＰ０が非選択レベルつまり接地電位ＶＳＳに戻され、マット選択信号ＲＸＮ０は高電圧ＶＣＣのような非選択レベルに戻される。サブワード線駆動回路ＳＷＤ０の単位サブワード線駆動回路ＵＷＤ０では、それまでオン状態にあった駆動ＭＯＳＦＥＴＰ４がメインワード線ＭＷＡ０の高電圧ＶＨＨを受けてオフ状態となり、代わって駆動ＭＯＳＦＥＴＮＣがメインワード線ＭＷＢ０の高電圧ＶＣＣを受けてオン状態となる。この駆動ＭＯＳＦＥＴＮＣは、メインワード線ＭＷＢ０が内部電圧ＶＬＬのような非選択レベルに戻された時点でオフ状態となり、続いて駆動ＭＯＳＦＥＴＮＤがマット選択信号ＲＸＮ０の高電圧ＶＣＣを受けてオン状態となる。
【００５１】
以上により、サブメモリアレイＳＭＬ０の選択レベルつまり高電圧ＶＨＨにあったサブワード線ＳＷＬ０電位は、まず単位サブワード線駆動回路ＵＷＤ０の駆動ＭＯＳＦＥＴＮＣがオン状態とされた時点で、接地電位ＶＳＳを目標電位として引き下げられた後、駆動ＭＯＳＦＥＴＮＤがオン状態とされた時点で、最終的な非選択レベルとなる内部電圧ＶＬＬを目標電位として引き下げられる。
【００５２】
周知のように、サブメモリアレイＳＭＬ０を構成するサブワード線ＳＷＬ０等には、ｍ＋１個のメモリセルのアドレス選択ＭＯＳＦＥＴＱａのゲートが結合され、比較的大きな寄生容量が結合される。また、このサブワード線ＳＷＬ０が高電圧ＶＨＨのような選択レベルから内部電圧ＶＬＬのような非選択レベルに遷移されることで、サブワード線ＳＷＬ０には、その寄生容量を起点とする比較的大きなディスチャージ電流が流される。さらに、内部電圧ＶＬＬは、ダイナミック型ＲＡＭを構成するすべてのサブワード線の非選択レベルとして共有され、その電位変動はダイナミック型ＲＡＭのディスターブ特性を劣化させる。
【００５３】
ところが、この実施例のダイナミック型ＲＡＭでは、前述のように、選択状態にあるサブワード線は、まずその電位が接地電位ＶＳＳを目標電位として引き下げられた後、所定の時間が経過した時点で負電位の内部電圧ＶＬＬを目標電位として引き下げられる。また、単位サブワード線駆動回路ＵＷＤ０では、サブワード線ＳＷＬ０等と接地電位ＶＳＳとの間に設けられる駆動ＭＯＳＦＥＴＮＣは比較的大きな駆動能力を持つべく設計されるが、サブワード線ＳＷＬ０等と内部電圧ＶＬＬとの間に設けられる駆動ＭＯＳＦＥＴＮＤはこれに比較して小さな駆動能力を持つべく設計される。さらに、周知のように、サブワード線ＳＷＬ０等の当初の目標電位となる接地電位ＶＳＳは、比較的大きな供給能力を有する外部の電源装置から所定の外部端子を介して供給され、半導体基板内に張り巡らされたその供給配線は、比較的大きな配線幅をもって形成される。
【００５４】
以上のことから、高電圧ＶＨＨのような選択状態にあるサブワード線ＳＷＬ０等の電位は、まず接地電位供給線の充分な供給能力によって急速に接地電位ＶＳＳに引き下げられ、接地電位ＶＳＳに問題となるような電位変動も生じない。また、接地電位ＶＳＳとなったサブワード線ＳＷＬ０等の電位は、比較的小さな駆動能力の駆動ＭＯＳＦＥＴＮＤを介してゆっくりと内部電圧ＶＬＬに引き下げられ、内部電圧ＶＬＬにも問題となるような電位変動は生じない。さらに、以上の説明から明らかなように、内部電圧ＶＬＬを生成する内部電圧発生回路ＶＧは、余り大きな供給能力を必要とせず、上記対策を施すためダイナミック型ＲＡＭに追加される回路素子も少なく、接地電位ＶＳＳを供給するための供給配線も既存のものをそのまま活用すればよい。これらの結果、その高速性及び低コスト性を損なうことなく、階層ワード線方式及びネガティブワード線方式を採るダイナミック型ＲＡＭの動作を安定化することができるものである。
【００５５】
なお、センスアンプＳＡＬ０では、内部制御信号ＰＣのハイレベルを受けてプリチャージＭＯＳＦＥＴＮ７〜Ｎ９による相補ビット線Ｂ０＊〜Ｂｍ＊のプリチャージ動作が開始されるが、この時点では、サブワード線ＳＷＬ０の電位が接地電位ＶＳＳまで変化しているため、サブメモリアレイＳＭＬ０を構成するメモリセルのアドレス選択ＭＯＳＦＥＴＱａが弱いオン状態となることはない。これらのアドレス選択ＭＯＳＦＥＴＱａは、選択サブワード線ＳＷＬ０が内部電圧ＶＬＬつまり−１．０Ｖの負電位とされることでさらに逆バイアス状態となり、これによってそのリーク電流はほぼゼロとなる。また、単位サブワード線駆動回路ＵＷＤ０では、前述のように、相補ビット線Ｂ０＊〜Ｂｍ＊のプリチャージ動作が行われる間に駆動ＭＯＳＦＥＴＮＤがオン状態となり、接地電位ＶＳＳまで引き下げられた選択サブワード線ＳＷＬ０の電位はさらにゆっくりと内部電圧ＶＬＬに引き下げられるため、内部電圧ＶＬＬの電位変動も抑制される。
【００５６】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）階層ワード線方式及びネガティブワード線方式を採るダイナミック型ＲＡＭ等において、所定の高電圧をその選択レベルとするサブワード線を所定の負電位の非選択レベルに遷移させる際に、その電位を、まず外部供給されかつ充分な供給配線が用意される接地電位を目標電位として変化させた後、相補ビット線のプリチャージ動作が行われる期間を利用して、供給能力が小さな負電位の非選択レベルを目標電位として変化させることで、サブワード線の選択レベルを、まず大きな供給能力を有する接地電位の供給経路を介して比較的急速に接地電位まで変化させた後、比較的供給能力の小さな負電位の供給経路を介してゆっくりと非選択レベルまで変化させることができるという効果が得られる。
【００５７】
（２）上記（１）項により、負電位の内部電圧を生成する内部電圧発生回路の供給能力を余り大きくすることなく、負電位の内部電圧をその非選択レベルとするサブワード線のレベル変化を高速化し、これにともなう負電位の内部電圧の電位変動を抑制することができるという効果が得られる。
（３）上記（１）項及び（２）項により、その高速性及び低コスト性を損なうことなく、階層ワード線方式及びネガティブワード線方式を採るダイナミック型ＲＡＭ等の動作を安定化することができるという効果が得られる。
【００５８】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図１において、ダイナミック型ＲＡＭは、×４，×８又は×１６ビット等、任意のビット構成を採ることができる。また、ダイナミック型ＲＡＭは、アドレスマルチプレックス方式を採ることを必須条件とはしないし、そのブロック構成や起動制御信号及びアドレス信号の組み合わせならびに電源電圧の極性等は、種々の実施形態を採りうる。電源電圧ＶＣＣ，高電圧ＶＨＨ，内部電圧ＶＤＬ，ＶＤＨ，ＶＬＬならびに基板電圧ＶＢＢの具体的電位は、本発明の主旨に制約を与えない。
【００５９】
図２において、メモリアレイＭＡＲＹ及び直接周辺部は、任意数のメモリマットに分割できるし、シェアドセンス方式を採ることもできる。図３において、メモリアレイＭＡＲＹは、任意数の冗長素子を含むことができるし、単位サブワード線駆動回路ＵＷＤ０〜ＵＷＤｋを含むサブワード線駆動回路ＳＷＤ０〜ＳＷＤｋ，サブメモリアレイＳＭＬ０〜ＳＭＬ７ならびにＳＭＲ０〜ＳＭＲ７，センスアンプＳＡＬ０〜ＳＡＬ７ならびにＳＡＲ０〜ＳＡＲ７，センスアンプ駆動回路ＳＡＤ０〜ＳＡＤ７の具体的構成は、種々の実施形態を採りうる。図４のＵＷＤ０に代表される単位サブワード線駆動回路は、ＣＭＯＳタイプではなく、ＮチャンネルＭＯＳＦＥＴのみを含むＮＭＯＳタイプとしてもよい。
【００６０】
図５において、各信号の具体的レベル及び時間関係は、この発明に制約を与えない。また、一旦接地電位ＶＳＳに引き下げられたサブワード線ＳＷＬ０〜ＳＷＬｋならびにＳＷＲ０〜ＳＷＲｋの電位を内部電圧ＶＬＬに引き下げるための動作は、センスアンプＳＡＬ０のビット線プリチャージ回路による相補ビット線Ｂ０＊〜Ｂｍ＊のプリチャージ動作と同時に開始してもよい。
【００６１】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるダイナミック型ＲＡＭならびにそのサブワード線の非選択レベルへの変化に適用した場合について説明したが、それに限定されるものではなく、例えば、メインワード線及びサブワード線の高電圧ＶＨＨへの引き上げ動作や内部電圧発生回路ＶＧにより形成される他の内部電圧をその変化後のレベルとして用いるその他の信号のレベル変化に際しても応用できる。また、本発明は、ダイナミック型ＲＡＭを基本構成とする各種のメモリ集積回路にも適用できるし、これを含むマイクロコンピュータ等の論理集積回路装置にも適用できる。この発明は、少なくともその論理レベルのいずれかを内部電圧とする信号線を含みかつその他の電位として外部電圧の供給を受ける半導体集積回路装置ならびにこのような半導体集積回路装置を含む装置又はシステムに広く適用できる。
【００６２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、階層ワード線方式及びネガティブワード線方式を採るダイナミック型ＲＡＭ等において、所定の高電圧をその選択レベルとするサブワード線を所定の負電位の非選択レベルに遷移させる際に、その電位を、まず外部供給されかつ充分な供給配線が用意される例えば接地電位を目標電位として変化させた後、相補ビット線のプリチャージ動作が行われる期間を利用して、供給能力が小さな負電位の非選択レベルを目標電位として変化させることで、サブワード線の選択レベルを、まず外部供給され大きな供給能力を有する接地電位供給経路を介して比較的急速に接地電位まで変化させた後、比較的供給能力の小さな負電位の供給経路を介してゆっくりと非選択レベルまで変化させることができる。この結果、負電位の内部電圧を生成する内部電圧発生回路の供給能力を大きくすることなく、上記負電位の内部電圧をその非選択レベルとするサブワード線のレベル変化を高速化し、サブワード線のレベル変化にともなう負電位の内部電圧の電位変動を抑制することができる。これにより、その高速性及び低コスト性を損なうことなく、階層ワード線方式及びネガティブワード線方式を採るダイナミック型ＲＡＭ等の動作を安定化することができる。
【図面の簡単な説明】
【図１】この発明が適用されたダイナミック型ＲＡＭの一実施例を示すブロック図である。
【図２】図１のダイナミック型ＲＡＭに含まれるメモリアレイ及び直接周辺部の一実施例を示すブロック図である。
【図３】図１のダイナミック型ＲＡＭに含まれるメモリアレイ及び直接周辺部の一実施例を示す部分的な回路図である。
【図４】図２のメモリマットに含まれるサブワード線駆動回路の単位サブワード線駆動回路の一実施例を示す回路図である。
【図５】図１のダイナミック型ＲＡＭに含まれるメモリアレイ及び直接周辺部の一実施例を示す信号波形図である。
【図６】この発明に先立って本願発明者等が開発したダイナミック型ＲＡＭのサブワード線駆動回路の単位サブワード線駆動回路の一例を示す回路図である。
【符号の説明】
ＭＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコーダ、ＭＳ……マット選択回路、ＸＢ……Ｘアドレスバッファ、ＳＡ……センスアンプ、ＹＤ……Ｙアドレスデコーダ、ＹＢ……Ｙアドレスバッファ、ＩＯ……データ入出力回路、ＶＧ……内部電圧発生回路、ＴＧ……タイミング発生回路。
ＲＡＳＢ……ロウアドレスストローブ信号又はその入力端子、ＣＡＳＢ……カラムアドレスストローブ信号又はその入力端子、ＷＥＢ……ライトイネーブル信号又はその入力端子、Ａ０〜Ａｉ……アドレス信号又はその入力端子、Ｄｉｎ……入力データ又はその入力端子、Ｄｏｕｔ……出力データ又はその出力端子、ＶＣＣ……電源電圧又はその入力端子、ＶＳＳ……接地電位又はその入力端子。
ＭＡＴ０〜ＭＡＴ７……メモリマット、ＳＭＬ０〜ＳＭＬ７，ＳＭＲ０〜ＳＭＲ７……サブメモリアレイ、ＳＷＤ０〜ＳＷＤ７……サブワード線駆動回路、ＳＡＬ０〜ＳＡＬ７，ＳＡＲ０〜ＳＡＲ７……センスアンプ、ＳＡＤ０〜ＳＡＤ７……センスアンプ駆動回路、Ｘ０〜Ｘｉ……内部Ｘアドレス信号、ＭＷＡ０〜ＭＷＡｋ，ＭＷＢ０〜ＭＷＢｋ……メインワード線、ＲＸＰ０〜ＲＸＰ７，ＲＸＮ０〜ＲＸＮ７，ＰＡ０〜ＰＡ７……マット選択信号、ＰＣ……プリチャージ制御信号、ＣＤ＊……相補共通データ線。
ＳＷＬ０〜ＳＷＬｋ，ＳＷＲ０〜ＳＷＲｋ……サブワード線、Ｂ０＊〜Ｂｍ＊……相補ビット線、Ｑａ……アドレス選択ＭＯＳＦＥＴ、Ｃｓ……情報蓄積キャパシタ、ＵＷＤ０〜ＵＷＤｋ……単位サブワード線駆動回路、ＹＳＬ０〜ＹＳＬｍ……ビット線選択信号、ＣＳＰ，ＣＳＮ……コモンソース線。
Ｐ１〜Ｐ５……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜ＮＥ……ＮチャンネルＭＯＳＦＥＴ、Ｖ１……インバータ、Ｃｗ……サブワード線寄生容量。
Claims (2)
- 回路の接地電位よりも低い第１の電位の内部電圧を生成する内部電圧発生回路と、
回路の接地電位に対応した外部電圧が入力される外部端子と、
メインワード線と、
上記メインワード線に対して複数個が割り当てられ、上記第１の電位を非選択レベルとし、上記第２の電位を選択レベルとするサブワード線と、
上記メインワード線に割り当てられた複数個のサブワード線のうちいずれかを選択するときに上記第２電位にされる選択線と、
上記サブワード線と上記選択線との間に設けられた第１のスイッチ手段と、上記サブワード線と上記外部電圧の供給点との間に設けられた第２のスイッチ手段及び上記サブワード線と上記内部電圧の供給点との間に設けられた第３のスイッチ手段からなるサブワード線駆動回路と、
上記サブワード線と相補ビット線の交差部にダイナミック型メモリセルが格子状に配置されてなるメモリアレイと
上記サブワード線の選択動作によって上記相補ビット線に現れたメモリセルの読み出し信号を増幅するセンスアンプとを具備し、
上記サブワード線駆動回路は、
上記メインワード線の選択状態により上記第１のスイッチ手段がオン状態となって上記選択線からの第２電位により上記サブワード線を選択レベルとし、
上記サブワード線を選択状態から非選択状態に遷移するとき、上記メインワード線の非選択状態により上記第１のスイッチ手段がオフ状態にされ、上記第２のスイッチ手段がオン状態となって上記サブワード線を上記第２の電位から上記第３の電位を目標電位として遷移させる第１動作と、その後に上記第３のスイッチ手段がオン状態となって上記第１の電位を目標として遷移させる第２動作を行い、
上記メモリアレイの相補ビット線は、上記センスアンプによる増幅信号のハイレベルが上記第２電位よりも低い第４電位にされ、ロウレベルが上記第３電位にされることを特徴とする半導体集積回路装置。 - 請求項１において、
上記相補ビット線は、上記第１動作により上記サブワード線が上記第２の電位から第３の電位に変化された後、上記第４及び第３の電位間の中間電位にプリチャージされるものであって、
上記第２動作は、上記相補ビット線が上記中間電位にプリチャージされる間に行われることを特徴とする半導体集積回路装置。
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