JPH01245489A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
バイポーラトランジスタとＣＭＯ８回路とによって構成
されろバイポーラ・ＣＭＯ８型のスタティック型ランダ
ムアクセスメモリ（以下、バイポーラ・ＣＭＯ８型Ｏ８
Ｍという）などに利用して有効な技術に関するものであ
る。

〔従来の技術〕

スタティック型ＲＡＭの高速化を図る一つの方法として
、メモリアレイを構成するワード線を分割して配置する
ワード線分割方式が提案されている。

このようなワード線分割方式を採るスタティック型ＲＡ
Ｍにおいて、そのメモリアレイは、第１３図に示される
ように、ＸアドレスデコーダＸＤＣＲをはさんで両側に
配置される例えば８個の分割メモリアレイＡＲＹＩ〜Ａ
ＲＹ８によって構成される。ＸアドレスデコーダＸＤＣ
Ｒは、その入力端子に相補内部アドレス信号ａｘｏ−ａ
ｘｉ（ここで、例えば外部アドレス信号ＡＸＯと同相の
内部アドレス信号ａＸＯと、それに対して逆相の内部ア
ドレス信号ａｘＯをあわせて相補内部アドレス信号ａｘ
Ｏと称する。以下同じ）が所定の組み合わせで供給され
るｑ個のデコーダ用ノアゲート回路Ｎ００２３〜Ｎ０Ｇ
２５を含む。これらのデコーダ用ノアゲート回路の出力
信号は行選択信号とされ、行選択信号線（メインワード
線）ＭＷＩ〜ＭＷｑを介して、分割メモリアレイＡＲＹ
１〜ＡＲＹ８＆Ｃ供給される。

分割メモリアレイＡＲＹＩ〜ＡＲＹ８のそれぞレバ、ｎ
組の相補データ線ＤＩ、ＤＩ−Ｄｎ、Ｄｎと、これらの
相補データ線と直交し、かつメインワード線と平行して
配置されるｑ本の分割ワード５５ｗ１〜ＳＷｑと、これ
らのワード線と相補データ線の交点に格子状に配置され
るｑＸｎ個のメモリセルＭＣを含む。各分割メモリアレ
イにおいて、分割’７−）’ｉｓＷ］　〜５Ｗｑｔｔ、
対応スフｂ　ｑ個のアンドゲート回路ＡＧ１−ＡＧ３又
はＡＧ４〜人Ｇ６の出力端子に結合される。これらのア
ンドゲート回路の一方の入力端子は対応する行選択信号
線ＭＷＩ〜ＭＷｑＫそれぞれ結合され、またその他方の
入力端子は対応するブロック選択信号線Ｂ　１−８８に
それぞれ結合される。各分割メモリアレイの分割ワード
線ＳＷ１〜ＳＷｑは、対応する行選択信号線が選択状態
とされ、かつブロック選択信号線Ｂ１〜Ｂ８によって対
応する分割メモリアレイＡＲＹ１〜ＡＲＹ８が指定され
るときにそれぞれ択一的に選択状態とされる。

上記のようＫ、ワード線分割方式を採るスタティック型
ＲＡＭでは、行選択信号線ＭＷＩ〜ＭＷｑに直接メモリ
セルＭＣが結合されない。そのため、各行選択信号線に
結合されてしまい負荷容量は比較的小さくなる。また、
各分割ワード線ＳＷ１〜ＳＷｑには、対応する分割メモ
リアレイの対応するｎ個のメモリセルＭＣのみが結合さ
れるため、その負荷容量は同様に比較的小さいものとな
る。メモリアレイの分割メモリアレイの数すなわちメモ
リアレイの分割数は、これらの行選択信号線及び分割ワ
ード線の負荷容量が総合的に最小となるように設定され
る。これにより、ＸアドレスデコーダＸＤＣＨのデコー
ダ用ノアゲート回路Ｎ００２３〜Ｎ０Ｇ２５及び分割メ
モリアレイＡＲＹ１〜ＡＲＹ８のアンドゲート回路ＡＧ
Ｉ〜ＡＧ６に対する負荷は総合的に軽減し、ワード線の
選択動作の高速化を図っている。

このようなワード線分割方式については、例えば、１９
８３年２月発行のアイパエス・ニス・シー・シー（Ｉ　
Ｓ　Ｓ　ＣＣ：　Ｉｎｔｅｒｎａｔｉｏｎａｌ　５ｏｌ
ｉｄ−８ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅ
ｎｃｅ）ダイジェストｅオプ・テクニカル・ペーパース
（ＤＩＧＥＳＴ　０ＦＴＥＣＮＩＣＡＬ　ＰＡＰＥＲ５
）　５９頁に記載されている。

〔発明が解決しようとする線層〕

ところが、上記のようなワード線分割方式には次のよう
な大きな問題点があることが、本願発明者等によって明
らかとなった。すなわち、第１３図に示されるように、
行選択信号ＭＭＷ１〜ＭＷｑのそれぞれは、すべての分
割メモリアレイＡＲＹ１〜ＡＲＹ８にわたって配置され
、かつ、各分割メモリアレイＡＲＹＩ〜ＡＲＹ８内でア
ンドゲート回路に結合される。すなわち、行選択信号線
は比較的長く、しかも多くのアンドゲート回路が結合さ
れることになる。したがって、各行選択信号線はワード
線分割方式を採らない場合とほぼ同じ長さとなり、その
分布抵抗や負荷容量は依然として大きな値となる。また
、スタティック型ＲＡＭなどが大容量化・高集積化され
回路素子の微細化が進むことによって、デコーダ用論理
ゲート回路などの駆動能力を大きくすることができない
。

このため、行選択信号線ＭＷＩ〜ＭＷｑのうち、選択状
態とされるべき行選択信号線のレベルの立ち上がりはさ
ほど改善されず、スタティック型ＲＡＭのワード線選択
動作ひいてはアクセスタイムが思うように高速化されな
いものである。

この発明の目的は、アクセスタイムの高速化を図った半
導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわちメモリマットを複数に分割してその分割された
マットを選択する信号をアドレス信号の他に行選択回路
に入力して、上記行選択回％により分割されたメモリマ
ットを選択し、かつそのメモリマット中の行選択信号線
（メインワード線〕を選択する。また、各行選択信号線
に近接する複数の分割ワード線を対応させ、ブロック行
選択信号に従って択一的に選択状態とするものである。

〔作用〕

上記した手段によれば、行選択信号線（メインワード線
）の分割によって、それぞれの行選択信号線の分布抵抗
及び負荷容量を少なくできるとともに、各行選択信号線
に複数の分割ワード線が対応されることによって行選択
用デコーダのデコード用論理ゲート回路のレイアウト自
由度が増し、そのサイズを大きくし駆動能力を大きくす
ることができるため、スタティック型ＲＡＭなどの半導
体記憶装置のワード線選択動作ひいてはそのアクセスタ
イムを高速化できる。

〔実施例〕

第１１図には、この発明が適用されたバイポーラ・ＣＭ
Ｏ８型ＲＡＭの一実施例のブロック図が示されている。

同図において、−点破線で囲まれたブロックを構成する
各回路素子は、公知の集積回路製造技術によって、特に
制限されないが、単結晶シリコンのような１個の半導体
基板上において形成される。

この実施例のバイポーラ・ＣＭＯ８型ＲＡＭでは、アド
レスバッファや一部のアドレスデコーダなどのメモリア
レイ周辺回路がバイポーラトランジスタやＣＭＯ８（相
補型ＭＯ８）Ｋ、より構成されることＫよって、動作の
高速化が図られる。また、このバイポーラ・ＣＭＯ８型
ＲＡＭでは、さらに動作の高速化を図るため、分割ワー
ド線方式が採られるとともに、後述するいくつかの対策
が施される。

この実施例のバイポーラ・ＣＭＯ８型ＲＡＭのメモリア
レイは、特に制限されないが、８個の分割メモリアレイ
ＡＲＹＩ〜ＡＲＹ８によって構成される。これらの分割
メモリアレイはＸアドレスデコーダ（行選択回Ｍ）ＸＤ
ＣＲをはさんで両側に４個ずつ配置される。

本実施例においては、上記アドレスデコーダＸＤｃＲが
失ｘ的に２つのアドレスデコーダＸＤＣＲ１、ＸＤＣＲ
２によって構成されており一方のＸアドレスデコーダＸ
ＤＣＲＩは、左側に配置された４個の分割メモリアレイ
ＡＲＹ　ｌ　−ＡＲＹ　４に対応しており、他方のＸア
ドレスデコーダＸＤＣＲ２は右側に配置された４個の分
割メモリアレイＡＲＹ５〜ＡＲＹ８に対応している。後
で第１図を用いた説明から理解されるようＫ、この一方
のＸアドレスデコーダＸＤＣＲＩは、ＮＡＮＤゲート回
路Ｎ　Ａ　Ｇ　ｌ−Ｎ　Ａ　Ｇ　２によって構成され、
他方のＸアドレスデコーダＸＤＣＲ２は、ＮＡＮＤゲー
ト回路ＮＡＧ３〜ＮＡＧ４によって構成されている。後
で説明するように、これらのＸアドレスデコーダＸＤＣ
ＲＩ　、ＸＤＣＲ２は、マット選択信号ＭＬ　、ＭＵ従
って選択的に動作可能な状態にされる。Ｘアドレスデコ
ーダＸＤＣＲＩの左側に配置される４個の分割メモリア
レイＡＲＹＩ〜ＡＲＹ４に対応してブロック選択回路Ｂ
ＳＩが設けられ、ＸアドレスデコーダＸＤＣＲ２の右側
に配置される４個の分割メモリアレイＡＲＹ５〜ＡＲＹ
８に対応してブロック選択回路ＢＳ２が設けられる。ま
た、各分割メモリアレイに対応して、カラムスイッチＣ
３ＷＩ〜Ｃ３Ｗ８及びカラムアドレスデコーダＣＤＩ〜
ＣＤ８がそれぞれ設けられる。そして、これらのカラム
アドレスデコーダＣＤＩ〜ＣＤ８及びブロック選択回路
ＢＳＩ、ＢＳ２により、ＹアドレスデコーダＹＤＣＲが
構成される。

ＸアドレスバッファＸＡＤＢには、外部端子ＡＸＯ〜Ａ
Ｘｉを介してＸアドレス信号ＡＸＯ〜ＡＸｉが供給され
る。また、後述するタイミング制御回路ＴＣから、タイ
ミング信号φｃｅが供給される。このタイミング信号φ
ｃｅは、制御信号として供給されるチップ選択信号Ｃ８
に従って形成され、バイポーラ・ＣＭＯ８型ＲＡＭがチ
ップ選択状態とされろときに選択的に論理ハイレベルと
される。

ＸアドレスバッファＸＡＤＢは、Ｘアドレス信号ＡＸＯ
−ＡＸｉ及びタイミング信号φｃｅに従って相補内部ア
ドレス信号ａｘｏ−ａｘｉを形成する。

相補内部アドレス信号ａｈ＋１〜ａｉは後述するマット
選択回路ＭＳに供給され、マット選択回路ＭＳは、相補
内部アドレス信号ａ　ｘ　ｈ　＋　１〜ａｉをデコード
して、相補的なマット選択信号ＭＵ。

ＭＬを形成する。相補マット選択信号ＭＵ　、　ＭＬは
上述のＸアドレスデコーダＸＤＣＲＩ　、ＸＤＣＲ２に
供給される。相補内部アドレス信号ａｘｌ〜ａｘｈは上
述のＸアドレスデコーダＸＤＣＲに供給される。また相
補内部アドレス信号ａＸＯは後述するブロック選択回路
ＢＳＩ及びＢＳ２に供給される。

ＹアドレスバッファＹＡＤＢには、特に制限されないが
、外部端子ＡＹＯ−ＡＹｋを介してＹアドレス信号ＡＹ
Ｏ〜ＡＹｋが供給される。また、タイミング制御回路Ｔ
Ｃから上述のタイミング信号φｃｅが供給される。Ｙア
ドレスバッファＹＡＤＢは、Ｙアドレス信号ＡＹＯ−Ａ
Ｙｋ及びタイミング信号φｃｅに従って相補内部アドレ
ス信号ａｙＯ〜ａｙｋを形成する。相補内部アドレス信
号ａｙＯ−ａｙｊは上述のＹアドレスデコーダＹＤＣＲ
のカラムアドレスデコーダＣＤ１〜ＣＤ　８に共通に供
給され、相補内部アドレス信号ａｙｊ＋１〜ａｙｋは上
述のブロック選択回路ＢＳＩ及びＢＳ２に共通に供給さ
れろ。

相補共通データ線ＣＤ−ＣＤには、メインアンプＭＡの
入力端子が結合されるとともＫ、ライトアンプＷＡの出
力端子が結合される。メインアンプＭＡの出力端子は、
データ出力バッファＤＯＢの入力端子に結合され、ライ
トアンプＷＡの入力端子は、データ人力バッファＤＩＢ
の出力端子に結合される。

メインアンプＭＡは、タイミング制御回路ＴＣから供給
されるタイミング信号φｍａＫ従って選択的に動作状態
とされ、選択されたメモリセルＭＣから相補共通データ
線ＣＤ−ＣＤを介して伝達される相補読み出し信号を増
幅する。増幅された読み出し信号は、データ出力バッフ
ァＤＯＢに伝達される。

データ出力バッファＤＯＢは、バイポーラ・ＣＭＯ８型
ＲＡＭの読み出し動作モードにおいて、タイミング制御
回路ＴＣから供給されるタイミング信号φｏｅに従って
選択的に動作状態とされ、メインアンプＭＡから出力さ
れるメモリセルの読み出し信号なＥＣＬレベルに変換し
、オーブンエミッタのバイポーラトランジスタを介して
、入出力端子ＤＩＯに送出する。データ出力バッファＤ
。

Ｂの出力は、タイミング信号φｏｅが論理ロウレベルに
されると、バイポーラ・ＣＭＯ８型ＲＡＭの非選択状態
及び書き込み動作モードにおいて、ハイインピーダンス
状態とされる。

一方、データ人力バッファＤＩＢは、バイポーラ・ＣＭ
Ｏ８型ＲＡＭの書き込み動作モードにおいて、入出力端
子ＤＩＯを介して外部から供給されるＥＣＬレベルの書
き込み信号を、ＭＯＳレベルに相補書き込み信号とし、
ライトアンプＷＡに伝達する。

ライトアンプＷＡは、バイポーラ・ＣＭＯ８型ＲＡＭの
書き込み動作モードにおいて、タイミング制御回路ＴＣ
から供給される書き込み用タイミング信号φｗｅによっ
て動作状態とされ、データ人力バッファＤＩＲを介して
供給される相補書き込み信号に従って、相補共通データ
線ＣＤ−ＣＤに書き込み電流を供給する。ライトアンプ
ＷＡの出力は、タイミング信号φｗｅがロウレベルにさ
れると、バイポーラ・ＣＭＯ３型Ｏ３Ｍの非選択状態及
び読み出し動作モードにおいて、ハイインピーダンス状
態とされる。

タイミング制御回路ＴＣは、外部から供給されるチップ
選択信号Ｃ８，ライトイネーブル信号ＷＥ及び出力イネ
ーブル信号０ＥＩＣよって、上記各携のタイミング信号
及び内部制御信号を形成し、各回路に供給する。

第１図には、第１１図のバイポーラ・ＣＭＯ８型Ｏ８Ｍ
のメモリアレイ及び周辺回路の一実施例の回路図が示さ
れている。同図において、チャンネル（バックゲート）
部に矢印が付加されるＭＯＳＦＥＴはＰチャンネルＭＯ
８ＦＥＴである。

第１図において、ＸアドレスデコーダＸＤＣＲには、特
に制限されないが、ＸアドレスバッファＸＡＤＢから相
補内部アドレス信号ａｘｌ〜ａｘｈとマット選択回路Ｍ
Ｓから相補マット選択信号ＭＬ、ＭＵが供給される。こ
れらの相補内部アドレス信号とマット選択信号の各組み
合わせに対応して、単位デコーダーとしてそれぞれ２組
ずつ合計２Ｘｐ個のデコード用ナントゲート回路ＮＡＧ
Ｉ〜ＮＡＧ４が設けられる。このうち、Ｘアドレスデコ
ーダＸＤＣＲＩを構成する単位デコーダ用ナントゲート
回ＩＮＩＮＡＧＩ〜ＮＡＧ２の出力端子はＸアドレスデ
コーダＸＤＣＲ１の左側に平行して配置されるｐ本のメ
インワードｍ＜行選択信号線）ＭＷＩＬ−ＭＷｐＬに結
合され、またＸアドレスデコーダＸＤＣＲ２を構成する
単位デコーダ用ナントゲート回路ＮＡＧ３〜ＮＡＧ４の
出力端子はＸアドレスデコーダＸＤＣＲ２の右側に配置
されろｐ本のメインワード線（行選択信号線）ＭＷＩＲ
−ＭＷｐＲに結合される。つまり、この実施例のバイポ
ーラ・ＣＭＯ８型Ｏ８Ｍのメインワード線は、Ｘアドレ
スデコーダＸＤＣＲ（ＸＤＣＲＩ。

ＸＤＣＲ２）を中心として左右の各メモリマットに分割
される。

これらのメインワード線ＭＷＩ　Ｌ−ＭＷｐＬ及びＭＷ
Ｉ　Ｒ−ＭＷｐＲは、バイポーラ・Ｃ’ＭＯ８ＷＲＡＭ
の非選択状態においてすべて論理ハイレベルとされる。

これに対してバイポーラ・ＣＭＯ８ｍＲＡＭが選択状態
とされ、デコーダ用ナントゲート回路例えばＮＡＧＩＫ
供給される入力信号がすべて論理ハイレベルとされると
き、択一的に、そのデコーダ用ナントゲート回路の出力
信号が論理ロウレベルとされる。

分割メモリアレイＡＲＹＩ〜ＡＲＹ８のそれぞれは互い
に同じ構成とされ、一つの分割メモリアレイは、後述す
るように、ｑ本のサブワード線（分割ワード線）ＳＷＩ
〜ＳＷｑとｎ組の相補データ線Ｄ１・丁〒〜Ｄｎ−Ｄｎ
及びこれらのワード線と相補データ線の交点に配置され
るｑＸ１個のメモリセルＭＣによって構成されろ。各分
割メモリアレイにおいて、サブワード線ＳＷ１〜ＳＷｑ
はそれぞれ２本ずつを１群としてグループに分割され、
２本ずつ順にメインワード線ＭＷＩＬ〜ＭＷｐＬ又はＭ
ＷＩＲ−ＭＷｐＲに対応付けられる。

それぞれのメモリセルＭＣは、符に制限されないが、第
８図に示すようにＮチャンネル型ＭＯ８Ｆ　Ｅ　Ｔ　Ｑ
ａｏ　、　Ｑ４０と高負荷抵抗Ｒ＋　、Ｒｔ　からなる
２組のインバータ回路をその基本構成とする。

これらのインバータ回路は、その入出力端子が互いに交
差接続されることによって、このバイポーラ・ｃ　Ｎｉ
　ｏ　ｓ型ＲＡＭの記憶素子となるフリップフロップを
構成する。これらのフリップフロップの二つの入出力ノ
ードは、それぞれ２個のＮチャンネル型の伝送ゲー）Ｍ
Ｏ８ＦＥＴＹ介して対応する相補データ？ｆｓＤ１・Ｄ
１〜Ｄｎ−Ｄｎにそれぞれ結合される。また、これらの
伝送ゲー）ＭＯＳ　Ｆ　ＥＴＱｓｙ　−Ｑｓａのゲート
は、対応するサブワード線ＳＷ１〜ＳＷｑに共通接続さ
れる。つまり、各分割メモリアレイＡＲＹＩ〜ＡＲＹ８
のそれぞれにおいて、同一の列に配置されるメモリセル
ＭＣの入出力ノードは、それぞれ対応する伝送ゲートＮ
チャンネルＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｓｑ　、　Ｑｓａを
介して対応する相補データ７１Ｄ１−ＤＩ〜Ｄｎ・Ｄｎ
に結合され、同一の行に配置されるメモリセルＭＣの伝
送ゲートＭＯ８ＦＥＴのゲートは、それぞれ対応するサ
ブワード＠ＳＷ１〜ＳＷｑに共通に結合される。

各分割メモリアレイＡＲＹＩ〜ＡＲＹ８を構成するｑ本
ノサブ’７−　）’１ｌｉａｓ　Ｗ　１〜Ｓ　Ｗｑ　Ｇ
！、ソノ２本ずつｆ２Ｉ：ｘｍとして群分割され、それ
ぞれ２本ずつのサブワード縁が順にメインワード線ＭＷ
ＩＬ−ＭＷｐＬ又はＭＷＩＲ−ＭＷｐＲに対応付けられ
る。つまり、分割メモリアレイのそれぞれにおいて、サ
ブワード線の数ｑは、 ｑ　＝　２　Ｘ　ｐ の関係にある。

特に制限されないが、各群を構成する２本のサブワード
線は、それぞれ対応するメインワード線の上下に隣接し
て配置される。各サブワード線ＳＷ１〜ＳＷｑは、それ
ぞれ対応して設けられろノアゲート回路（分割ワード線
選択回路）の出力端子に結合される。これらのノアゲー
ト回路の一方の入力端子は、対応するメインワード線Ｍ
ＷＩＬ〜ＭＷｐＬ又はＭＷＩ　Ｒ−ＭＷｐＲＫ結合され
、他方の入力端子は対応するブロック選択信号１ＢＩＵ
、ＢＩＬないしＢ８Ｕ、８８１ｍそれぞれ結合される。

これらのブロック選択信号線は、ブロック選択口％ＢＳ
１又はＢＳ２に結合され、択一的に選択状態とされる。

特に制限されないが、これらのメインワード線及びブロ
ック選択信号線は非選択状態において論理ハイレベルと
され、選択状態において論理ロウレベルとされる。分割
メモリアレイＡＲＹＩ〜ＡＲＹ８において、メインワー
ド線ＭＷＩＬ−ＭＷｐＬ又はＭＷＩ　Ｒ−ＭＷｐＲの上
側に配置されるサブワード線は、対応するメインワード
線と対応するブロック選択信号線ＢＩＵ−Ｂ８Ｕの内１
つが論理ロウレベルとされるとき、択一的に論理ハイレ
ベルとされ選択状態とされろ。同様に、メインワード線
ＭＷＩＬ−ＭＷｐＬ又はＭＷＩＲ−ＭＷｐＲの下側に配
置さ４ろサブワード線は、対応するメインワード線と対
応するブロック選択信号線ＢＩＬ〜Ｂ８Ｌの内１つが論
理ロウレベルとされるとき、択一的に論理ハイレベルと
され選択状態とされる。

メモリアレイの具体的な回路構成とその動作については
、後で詳細に説明する。

一方、各分割メモリアレイＡＲＹＩ〜ＡＲＹ８内の相補
データ線Ｄｉ　−Ｄｉ　〜Ｄｎ　−Ｄｎは、それぞれ対
応するカラムスイッチＣ３Ｗ１〜Ｃ３Ｗ８内の対応する
スイッチＭＯ８ＦＥＴ対を介して選択的に相補共通デー
タ線ＣＤ−ＣＤに接続される。これらの対をなすスイッ
チＭＯ８ＦＥＴのゲートはそれぞれ共通接続され、Ｙア
ドレスデコーダＹＤＣＲの対応するカラムアドレスデコ
ーダＣＤ１〜ＣＤ８から対応するデータ線選択信号Ｙ１
〜Ｙｎがそれぞれ供給される。

ＹアドレスデコーダＹＤＣＲは、特に制限されないが、
分割メモリアレイＡＲＹＩ〜ＡＲＹ８に対応して設けら
れる８個のカラムアドレスデコーダＣＤＩ〜ＣＤ８と、
分割メモリアレイＡＲＹ　１〜ＡＲＹ４及び分割メモリ
アレイＡＲＹ５〜ＡＲＹ８にそれぞれ対応して設けられ
ろ２個のブロック選択回路ＢＳＩ及びＢＳ２を含む。こ
のうち、カラムアドレスデコーダＣＤＩ〜ＣＤ８には、
ＹアドレスバッファＹＡＤＢからｊ＋１ビットの相補内
部アドレス信号ａ　ｙ　Ｏ＝　ａ　Ｙ　ｊが共通に供給
される。また、ブロック選択回路ＢＳＩ及びＢＳ２には
、ＹアドレスバッファＹＡＤＢから相補内部アドレス信
号ａｙｊ＋１〜ａｙｋが供給され、またＸアドレスバッ
ファＸＡＤＢから相補内部アドレス信号ａＸＯが供給さ
れる。

ＹアドレスデコーダＹＤＣＲのカラムアドレスデコーダ
ＣＤＩ〜ＣＤ８は、相補内部アドレス信号ａｙｏ〜ａｙ
ｊをデコードし、対応する分割メモリアレイＡＲＹ１〜
ＡＲＹ８の相補データ線Ｄ１・Ｄ１〜Ｄｎ−Ｄｎを選択
するためのデータ線選択信号Ｙ１〜Ｙｎを択一的に形成
する。これらのデータ線選択信号Ｙ１〜Ｙｎは、対応す
るカラムスイッチＣ３ＷＩ〜ｃｓｗｓの対応するスイッ
チＭＯ８ＦＥＴ対のゲートに供給される。一方、Ｙアド
レスデコーダＹＤＣＲのブロック選択回路ＢＳＩ及びＢ
Ｓ２は、相補内部アドレス信号ａｙｊ＋ｌ〜ａｙｋ及び
ａｘＯをデコードし、ブロック選択信号ＢＩＵ−Ｂ８Ｕ
又はＢＩＬ−Ｂ８Ｌを択一的に形成する。これらのブロ
ック選択信号は、対応する分割メモリアレイＡＲＹ１〜
ＡＲＹ８の分割ワード線ＳＷＩ〜ＳＷｑに対応して設け
られるノアゲート回路Ｎ０ＧＩ〜Ｎ０Ｇ８の他方の入力
端子に共通に供給される。

前述のように、Ｘアドレスデコーダ（行選択回路）ＸＤ
ＣＲＩは、特に制限されないが、その左側に配置される
分割メモリアレイＡＲＹＩ〜ＡＲＹ４に対応して設けら
れるｐ個のデコーダ用ナントゲート回路ＮＡＧＩ〜ＮＡ
Ｇ２を含む。一方、ＸアドレスデコーダＸＤＣＲ２は、
その右側に配置される分割メモリアレイＡＲＹ５〜ＡＲ
Ｙ８に対応して設けられるｐ個のデコーダ用ナントゲー
ト回路ＮＡＧ３〜ＮＡＧ４を含む。これらのナントゲー
ト回路ＮＡＧ１〜ＮＡＧ４は、駆動回路としての機能を
あわせ持つ。ナントゲート回路ＮＡＧ１〜ＮＡＧ２の複
数の入力端子には、ＸアドレスバッファＸＡＤＢから供
給される相補内部アドレス信号ａｘｌ〜ａｘｈ及びマッ
ト選択回路ＭＳからの相補マット選択信号ＭＬがそれぞ
れ所定の組み合わせをもって入力される。一方、ナント
ゲート回ＭＮＡＧ３〜ＮＡＧ４の複数の入力端子は、そ
れぞれ対応するナントゲート回ｇＮＡＧ１〜ＮＡＧ２の
対応する入力端子に共通接続される。しかしながら、上
記ナントゲート回路ＮＡＧ３〜ＮＡＧ４には、上記ナン
トゲート回路ＮＡＧＩ〜ＮＡＧ２に供給されているマッ
ト選択信号ＭＬのかわりにマット選択信号ＭＵが供給さ
れる。すなわち、ナントゲート回％ＮＡＧ１及びＮｉＯ
２ないしナントゲート回路ＮＡＧ２及びＮｉＯ４は、そ
れぞれ同一の組み合わせとされる相補内部アドレス信号
ａｘｌ〜ａｘｈが入力される。さらに、ナントゲート回
路ＮＡＧＩ〜ＮＡＧ２には、マット選択信号ＭＬが供給
され、ナントゲート回路ＮＡＧ３〜ＮＡＧ４には、マッ
ト選択信号ＭＵが供給される。

これにより、マット選択信号ＭＬ、ＭＵに従って、ナン
トゲート回路ＮＡＧＩ〜ＮＡＧ２、又はナントゲート回
路ＮＡＧ３〜ＮＡＧ４のいずれかが選択され、選択され
たナントゲート回路ＮＡＧ１−ＮＡＧ２（又はＮＡＧ３
〜ＮＡＧ４）のうち、入力されている内部アドレス信号
が全てハイレベルのナントゲート回路が、ロウレベルの
選択信号を形成し、このとき残りのナントゲート回路の
出力信号は、ハイレベルの非選択信号を形成する。

ＸアドレスデコーダＸＤＣＲのデコード用ナントゲート
回路ＮＡＧＩ及びＮｉＯ２ないしＮｉＯ２及びＮｉＯ４
の出力信号は、バイポーラ・ＣＭＯ８型ＲＡＭが非選択
状態とされるとき、すべて論理ハイレベルとされる。ま
た、これらのナントゲート回路の出力信号は、バイポー
ラ・ＣＭＯ８型ＲＡＭが選択状態とされ、さらに相補内
部アドレス信号ａｘｌ〜ａｘｈ及び相補内部マット選択
信号ＭＬ　、ＭＵが対応する組み合わせとされろとき、
択一的に論理ロウレベルとされろ。つまり、左右のマッ
ト内にある２ｐ本のメインワード線カら、相補内部アド
ンス信号ａ　ｘ　１−　ａ　ｘ　ｈによって２本のメイ
ンワード線が選ばれ、マット選択信号によって、上記２
本のメインワード線のうちの１本が選ばれる。ナントゲ
ート回路ＮＡＧ１〜ＮＡＧ２の出力端子は、そねぞれメ
インワード線（行選択信号線）ＭＷＩＬ−ＭＷｐＬに結
合され、各分割メモリアンイＡＲＹＩ−ＡＲＹＪ内のノ
アゲート回ＮＩ（分割ワード線選択回路）ＮＯＧＩ〜Ｎ
０Ｇ４の一方の入力端子に共通に結合される。

また、ナントゲート回％ＮＡＧ３〜ＮＡＧ４の出力端子
は、それぞれメインワード線ＭＷＩＲ−ＭＷｐＲに結合
され、各分割メモリアレイＡＲＹ５〜ＡＲＹ８内のノア
ゲート回Ｍ（分割ワード線選択口１）ＮＯ０５〜Ｎ０Ｇ
８の一方の入力端子に共通に結合される。

分割メモリアレイＡＲＹＩ−ＡＲＹ８は、分割メモリア
レイＡＲＹ４及びＡＲＹ５に例示的に示されるようＫ、
第１図の水平方向に平行して配置されるｑ本のサブワー
ド線（分割ワード線）８ｗ１〜ＳＷｑと、これらのサブ
ワード線に直交し平行して配置されるｎ組の相補データ
線Ｄ１・Ｄｉ〜Ｄｎ−Ｄｎ及びこれらのサブワード線と
相補データ線の交点に格子状に配置されるｑＸｎ個のメ
モリセルＭＣを含む。前述のように、各分割メモリアレ
イの同一の列に配置されるｑ個のメモリセルＭＣの入出
力ノードは、対応する２個の伝送ゲートＭＯ８ＦＥＴを
介して、対応する相補データ線Ｄ１・ＤＩ〜Ｄｎ−Ｄｎ
にそれぞれ結合される。

また、各分割メモリアレイの同一の行に配置されるｎ個
のメモリセルＭＣの伝送ゲートＭＯ８ＦＥＴのゲートは
、対応するサブワード線ｓｗ１〜ＳＷｑにそれぞれ共通
に結合される。

分割メモリアレイＡＲＹ１〜ＡＲＹ８のサブワード線Ｓ
Ｗ１〜ＳＷｑは、特に制限されないが、それぞれ２本ず
つを１組として群分割され、それぞれ対応するメインワ
ード線ＭＷＩ−ＭＷりの上下に隣接して配置される。ま
た、サブワード線ＳＷ１〜ＳＷｑは、対応するノアゲー
ト回路Ｎ０Ｇ１　　（ＮＯＧ５）〜Ｎ０Ｇ４　（ＮＯＧ
８）の出力端子に結合される。各サブワード線群の二つ
のノアゲート回路の一方の入力端子は、対応するメイン
ワード線ＭＷＩ〜ＭＷｐに共通に結合される。また、各
メインワード線の上側に配置されるサブワード線に対応
するノアゲート回路の他方の入力端子は、対応する組の
一方のブロック選択信号線ＢＩＵ−Ｂ８Ｕにそれぞれ結
合されろ。同様に、各メインワード縁の下側に配置され
るサブワード線に対応するノアゲート回路の他方の入力
端子は、対応する組の他方のブロック選択信号＋ＩＢＩ
Ｌ〜Ｂ８Ｌがそれぞれ供給されろ。これらのブロック選
択信号線ＢＩＵ−Ｂ８Ｕ及びＢＩＬ−Ｂ８Ｌは、ブロッ
ク選択回ＭＢＳＩ又はＢＳ２の対応するデコーダ用ナン
トゲート回路の出力端子に結合され、択一的に選択状態
とされる。

ブロック選択回路ＢＳＩ及びＢＳ２は、特に制限されな
いが、第１図のナントゲート回路ＮＡＧ９、ＮＡＧＩＯ
及びＮＡＧＩ　１　、ＮＡＧＩ　２に代表して示される
ように、分割メモリアレイ人ＲＹ１〜ＡＲＹ４又はＡＲ
Ｙ５〜ＡＲＹ８に対応して設けられる８個のデコード用
ナントゲート回路をそれぞれ含む。これらのデコード用
ナントゲート回路の複数の入力端子には、Ｙアドレスバ
ッファＹＡＤＢ及びＸアドレスバッファＸＡＤＢから供
給されろ相補内部アドレス信号ａ　ｙ　ｊ　＋１〜ａｙ
ｋ及び相補内部アドレス信号ａＸＯが所定の組み合わせ
をもって入力される。つまり、特に制限されないが、相
補内部アドレス信号ａｙｊ＋１〜ａｙｋに従って分割メ
モリアレイＡＲＹ１〜ＡＲＹ８が選択され、また相補内
部アドレス信号ａＸＯに従って各メインワード線の上側
又は下側に配置されるサプワ・−ド線が選択される。

ブロック選択回路ＢＳＩ及びＢＳ２のデコード用ナント
ゲート回路ＮＡＧ９〜ＮＡＧ１２等の出力信号すなわち
ブロック選択信号線ＢＩＵ−Ｂ８Ｕ及びＢＩＬ−８８Ｌ
は、バイポーラ・ＣＭＯ８型Ｏ８Ｍが非選択状態とされ
るとぎ、すべて論理ハイレベルとされろ。また、対応す
る相補内部アドレス信号ａｙｊ＋１−ａｙｋ及び相補内
部アドレス信号ａｘＯがすべて論理ハイレベルとされる
とき、その出力信号は択一的に論理ロウレベルとされる
。

分割メモリアレイＡＲＹＩ〜ＡＲＹ８のそれぞれにおけ
るノアゲート回路Ｎ０ＧＩ〜Ｎ０Ｇ８の出力信号は、バ
イポーラ・ＣＭＯ８型Ｏ８Ｍが非選択状態とされるとき
、すべて論理ロウレベルとされる。また、対応するメイ
ンワード線が論理ロウレベルとされ、同時に対応するブ
ロック選択信号線が論理ロウレベルとされるとき、ノア
ゲート回路Ｎ０ＧＩ〜Ｎ０Ｇ８の出力信号は論理ハイレ
ベルとなる。つまり、各分割メモリアレイのサブワード
ＮＭＳＷ１〜ＳＷｑは、対応するメインワード線及びブ
ロック選択信号線がともに論理ロウレベルの選択状態と
されるとき、対応するノアゲート回路すなわち分割ワー
ド線選択回路によって論理ハイレベルの選択状態とされ
る。

一方、分割メモリアレイＡＲＹＩ〜ＡＲＹ８の相補デー
タ線Ｄ１・Ｄ１〜Ｄｎ−Ｄｎは、対応するカラムスイッ
チＣ３ＷＩ〜Ｃ３Ｗ８の対応するＰチャンネル型のスイ
ッチＭＯ８ＦＥＴ対Ｑ、・Ｑｔ　−Ｑ、　−Ｑ、　（Ｑ
、　−Ｑ、　〜Ｑ？　−Ｑａ　）を介して、相補共通デ
ータ１ｌｃＤ−ＣＤに選択的に接続される。各スイッチ
ＭＯ８ＦＥＴ対のゲートはそれぞれ共通接続され、対応
するカラムアドレスデコーダＣＤ１〜ＣＤ８から対応す
るデータ線選択信号Ｙ１〜Ｙｎがそれぞれ供給される。

カラムアドレスデコーダＣＤＩ〜ＣＤ８は、第１図のナ
ントゲート回路ＮＡＧ５〜ＮＡＧ６及びＮＡＧ７〜ＮＡ
Ｇ８に代表して示されるように、それぞれ対応するカラ
ムスイッチＣ３ＷＩ〜ｃｓＷ８の各スイッチＭＯ８ＦＥ
Ｔ対に対応して設けられろｎ個のデコード用ナントゲー
ト回路を含む。

各ナントゲート回路の複数の入力端子には、Ｙアドレス
バッファＹＡＤＢから供給される相補内部アドレス信号
ａｙＯ〜Ｌｙｊがそれぞれ所定の組み合わせをもって供
給される。これらのナントゲート回路の出力信号すなわ
ちデータ線選択信号Ｙ１〜Ｙｎは、バイポーラ、ＣＭＯ
８型Ｏ８Ｍが非選択状態とされるとき、すべて論理ノ・
イレペルとされろ。また、これらの出力信号は、相補内
部アドレス信号ａｙＯ〜ａｙｊが対応する組み合わせと
されたとき、択一的に論理ロウレベルとされろ。

すなわち、相補内部アドレス信号ａｙＯ−ａｙｊの組み
合わせによって指示された１対のデータ線が相補共通デ
ータ線ＣＤ−ＣＤに結合されるように、各ナントゲート
回路の入力端子には、所定の組み合わせに従って内部ア
ドレス信号が供給される。これにより、カラムアドレス
デコーダＣＤＩ〜ＣＤ８のいずれか１つのカラムアドレ
スデコーダにおいて、データ線選択信号Ｙ１〜Ｙｎが択
一的に論理ロウレベルとされろ。この結果、ロウレベル
のデータ線選択信号を形成しているナントゲート回路に
対応したカラムスイッチＣ３ＷＩ〜Ｃ３Ｗ８の対応する
スイッチＭＯ８ＦＥＴ対がオン状態とされる。これによ
り、このスイッチＭＯ８ＦＥＴ対に対応する分割メモリ
アレイＡＲＹ１〜ＡＲＹ８の対応する相補データ線が相
補共通データ線ＣＤ−ＣＤＫ接続され、メインワード線
及びサブワード線の選択動作によってその相補データ線
に選択的に接続されるメモリセルＭＣとメインアンプＭ
Ａ又はライトアンプＷＡとの間で、記憶データの入出力
動作が行われろ。

第９図には、第１図において破線で囲んで部分の具体的
一実施例が示されている。同図においてチャンネル部に
矢印が付けられているＭＯＳ　Ｆ　ＥＴは、Ｐチャンネ
ルＭＯ８ＦＥＴを示しており、ＮチャンネルＭＯ８ＦＥ
Ｔと区別して示しである。

本実施例においては、ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ＋ｔ〜Ｑ
ｔ＊＋ＱＣｓ　〜Ｑｔｓ　ｅ　Ｑｓｓ　〜Ｑｓ＋　ｅ　
Ｑｓｓ及びＮＰＮバイポーラトランジスタＴｔ、Ｔｔに
よって、上記第１図に示されているナントゲート回路（
単位デコーダ）ＮＡＧＩが構成されている。バイポーラ
トランジスタＴ、はメインワード！ＩＩＭＷＩＬを接地
電位へドライブするためのものであり、ＭＯ８ＦＥＴＱ
＋ｔ〜Ｑ１゜及びＱＮ〜Ｑｚｓよりなる３人力ＮＡＮＤ
回路の出力信号によって駆動される。バイポーラトラン
ジスタＴ１は、ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｔｅ〜Ｑ３１及
びＱ３１によって構成された回路により駆動され、メイ
ンワード線ＭＷＩＬを−ＶＥＥ［位へドライブするため
のものである。言い換えるならば、バイポーラトランジ
スタＴ１は、メインワード線ＭＷＩＬをプリチャージす
るものであり、バイポーラトランジスタＴ、はメインワ
ード線ＭＷＩＬをディスチャージするものである。

同様に、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑｔｏ〜Ｑｔｔ　＋　
Ｑｔ。〜Ｑｔｓ＋Ｑｓｔ〜Ｑ３４１Ｑｓａ及びＮＰＮバ
イポーラトランジスタＴ、、Ｔ４によって、第１図に示
されたナントゲート回路ＮＡＧ３が構成されている。

上記それぞれの３人力Ｎ　Ａ　Ｎ　Ｄゲートの入力には
、ＸアドレスバッファＸＡＤＢからの相補アドレス信号
ａｘｌ　、ａｘ２が共通に入力され、残りの１本の入力
端子にはマット選択回路からの相補マット選択信号ＭＬ
　、ＭＵが別々に入力される。

相補アドレス信号ａｘｌ　、ａｘ２及び相補マット選択
信号ＭＬが論理ハイレベルの時は、バイポーラ型出力ト
ランジスタＴ、がオンし、相補的に働くバイポーラ出力
トランジスタＴ１はオフになる。

これＫよりメインワード線ＭＷＩＬは論理ロウレベルと
なり選択状態となる。またこのときメインワード線ＭＷ
ＩＲは、相補マット選択信号ＭＵが論理ロウレベルのた
めＫ、バイポーラ出力トランジスタＴ、がオンして、バ
イポーラ出力トランジスタＴ４がオフし、論理）・イレ
ペルとなる。これにより、このときメインワード線ＭＷ
ＩＲは非選択状態となる。反対に、相補マット選択信号
ＭＬがロウレベルで、ＭＵがノ・イレペルの場合には、
メインワードｉＭＷＩＬが非選択状態となり、メインワ
ード線ＭＷＩＲが選択状態となる。また相補アドレス信
号ａｘｌ　、ａｘ２の〜・ずれか一方または両方が、論
理ロウレベルであると、相補マット選択信号ＭＬ、ＭＵ
の論理にかかわらずメインワード線ＭＷＩＬ　、ＭＷｔ
　Ｒは、論理ノ１イレベルとなり、どちらも非選択状態
となる。

分割ワード線選択口ｗｒを構成するＮＯＲゲート回路Ｎ
０ＧＩ　、Ｎ０Ｇ２は、それぞれ、ＭＯ８ＦＥＴＱ、〜
ＱＩ！とＭＯ８ＦＥＴＱｔｓ〜Ｑ　＋ａとによって構成
されている。本実施例によれば同図かられかるようＫ、
分割ワード線選択回路の出力端子は、サブワード線ＳＷ
１．ＳＷ２のほぼ中央に接続される。これにより、サブ
ワード線（例えば５Ｗｌ）の両端に配置されたそれぞれ
のメモリセルＭｅが、はぼ同時に選択されるようになり
、高速化を図ることができる。また、メインワード線に
比べ、サブワード線はその長さが短かいため、本実施例
によればサブワード線選択回路は０Ｍ０８回路によって
構成される。これにより面積が太幅に増加するのを防ぐ
ことができる。しかしながらもちろんサブワード線選択
回路も、バイポーラトランジスタと、０Ｍ０８回路とに
よって構成してもよい。

ＮＯＲゲート回路Ｎ０ＧＩ　、Ｎ０Ｇ２のそれぞれの一
方の入力端子は、共通に上記メインワード線ＭＷＩＬに
接続されている。ＮＯＲゲート回路Ｎ０ＧＩの他方の入
力端子には、上述したブロック選択回路ＢＳ１からブロ
ック信号Ｂ４Ｕが供給され、ＮＯＲゲート回路Ｎ０Ｇ２
の他方の入力端子には、ブロック選択回路ＢＳＩからブ
ロック信号Ｂ４Ｌが供給されろ。

メインワード線ＭＷＩＬの電位がロウレベルにされ、ブ
ロック信号Ｂ４Ｕがロウレベルにされたとき、ＮＯＲゲ
ートＮ０Ｇ１の出力端子がハイレベルとなる。これによ
り、ＮＯＲゲートＮ０ＧＩの出力端子に接続されたサブ
ワード線ＳＷ１が、ハイレベルにされる。その結果とし
て、サブワード線ＳＷＩに接続されたメモリセルが選択
されろ。

このとき、ブロック信号Ｂ４Ｌは、ハイレベル（β接地
電位）とされるため、ＮＯＲゲートＮ０Ｇ２の出力端子
の電位はロウレベル（−Ｖｒ：ｇ）となり、サブワード
１ｓＷ２に接続されたメモリセルＭＣは非選択状態とさ
れる。

反対に、ブロック信号Ｂ４Ｕがハイレベルで、ブロック
信号Ｂ４Ｌがロウレベルにされている場合には、サブワ
ード線ＳＷ１に接続されているメモリセルＭＣは非選択
状態にされ、サブワード線ＳＷ２に接続されているメモ
リセルＭＣが選択状態にされる。また、メインワード線
ＭＷＩＬがハイレベルにされているときには、ブロック
信号Ｂ４Ｌ　、Ｂ４Ｕの電位とは無関係Ｋ、サブワード
線ＳＷＩ　、ＳＷ２はロウレベルにされ、それに接続さ
れたメモリセルＭＣは、非選択状態圧される。

このことは、ブロック選択信号Ｂ４Ｌ　、Ｂ４Ｕがとも
にハイレベルにされているときも同様である。

特に制限されないが、本実施例において、上記ブロック
選択回路ＢＳＩ、ＢＳ２を構成するＮＡＮＤゲート回路
は、上記ＮＡＮＤ回路ＮＡＧ１と同様な構成にされてい
る。すなわち、バイポーラトランジスタとＣＭ　ＯＳ回
路とによって、ブロック選択回路ＢＳＩ、ＢＳ２を構成
するＮＡＮＤゲート回路が構成されている。

第１０図は、第９図において、破線で囲まれた回路に対
応したレイアウトを示す図面である。また第１０図にお
いて、第９図と対応する部分には、同じ記号が付されて
いる。第１０図において、ａｘｌ、ａｘ２．ＭＬは、第
９図に示されている信号ａｘｌ、ａｘ２．ＭＬが供給さ
れる配線を示しテ：ｔｄ　’）、第１０図におけ７）　
−Ｖ）：ｊＥ　、　ＧＮＤハ、第９図における電位−Ｖ
ＥＥＩ接地電位を示している。同様に、第１０図におけ
ろＢ４Ｌ、Ｂ４Ｕは、第９図に示されているブロック信
号Ｂ４Ｌ　、Ｂ４Ｕが供給される配線を示している。

第１０図において、点線で囲まれた領域は、ポリシリコ
ン層を示しており、実線で囲まれた領域は、−層目のア
ルミニウム層を示しており、−点破線で囲まれた領域は
、二層目のアルミニウム層を示し【おり、二点破線で囲
まれた領域は、拡散領域を示している。

同図から判るように、ＸアドレスバッファＸＡＤＢから
の相補内部アドレス信号ａｘｌ　、ａｘ２及びマット選
択回路からのマット選択信号ＭＬは、ポリシリコン層を
介してＭＯ８ＦＥＴＱＩ？〜Ｑ１゜。

Ｑゎ〜Ｑ□及びＱ、。〜Ｑｓ＋のゲート電極に供給され
ている。ＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　＋？
〜Ｑ１゜は、接地電位ＧＮＤとＮチャンネルＭＯ８ＦＥ
ＴＱ０のドレインとの間でパラレルに接続されており、
ＰチャンネルＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ＋ｙ〜Ｑ１゜のト
°しインは一層目のアルミニウム層Ａｔ１を通って接地
電位ＧＮＤに接続されている。ＰチャンネルＭＯ８ＦＥ
ＴＱＩ？〜Ｑｎのソースは、バイポーラ出力トランジス
タＴ、のペースＢと、ＮチャンネルＭＯ８ＦＥＴＱ＊ｓ
のドレインに一層目のアルミニウム層Ａｔ１を介して接
続されている。ＰチャンネルＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ＋
ｔ〜Ｑ１ｇのソース及びドレインは、Ｐ＋型の拡散層で
できている。ＮチャンネルＭＯ８ＦＥＴＱｍｓ〜Ｑｆｆ
ｉｆｉはバイポーラ出力トランジスタＴ、のペースＢと
電源電圧−ＶＥＩとの間で直列に接続されており、Ｎチ
ャンネルＭＯ８ＦＥＴＱ□のソースは一層目のアルミニ
ウム層Ａｔ１を介して電源電圧−ＶＥＥと接続されてい
る。ＮチャンネルＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ！３〜ＱＩＳ
のソースとドレインはｎ＋型の拡散層でできている。Ｎ
チャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑｕ〜Ｑ　ｓｔはＮ
チャンネルＭＯ８ＦＥＴＱｓｓのゲートと、Ｎチャンネ
ルＭＯ８ＦＥＴＱｓｓのドレインとの間で直列に接続さ
れている。ＮチャンネルＭＯ８ＦＥＴＱ□のドレインは
一層目のアルミニウム層Ａｔ１を介してバイポーラ出力
トランジスタＴ、のエミッタＥに接続され、さらにスル
ーホールとポリシリコン層Ｐｏ１ｙ−８ｔを通ってＮチ
ャンネルＭＯ８ＦＥＴＱｓｓのペースと接続されている
。また、ＮチャンネルＭＯ８ＦＥＴＱｓ＋のソースは、
ＮチャンネルＭＯ８ＦＥＴＱｓｓのドレインに接続され
、さらに−層目のアルミニウム層Ａ４１を通ってバイポ
ーラ出力型トランジスタＴ、のペースＢに接続されてい
る。ＮチャンネルＭＯ８ＦＥＴのソースは一層目のアル
ミニウム層Ａｔｌを介して電源電圧−ＶＩＥに接続され
る。ＮチャンネルＭＯ８ＦＥＴＱ＊。〜Ｑｓ＋及びＱｓ
ｓのソース及びドレインはＮ＋型型数散層できている。

バイポーラ出力型トランジスタＴ、のコレクタＣは一層
目のアルミニウム層ｋＬ１を通って接地電位ＧＮＤに接
続され、それのエミッタＥは一層目のアルミニウム層Ａ
ｔＩを通ってＮチャンネルＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｚｅ
のドレイン、ＮチャンネルＭＯ８ＦＥＴＱｓｓのゲート
電極に接続され、さらにスルーホールと二層目のアルミ
ニウム層Ａｔ２を介してメインワード線ＭＷＩＬと接続
されている。バイポーラ出力型トランジスタＴｓのエミ
ッタＥは、電源電圧−ＶＣＣに接続されている。またバ
イポーラ出力型トランジスタＴＩ、Ｔ、のエミッタＥ及
びコレクタＣは、ｎ＋型型数散層それらのペースＢはｐ
＋型型数散層形成されている。

第９図に示されたＰチャンネルＭＯ８ＦＥＴＱ、は、第
１０図においてＱｏ　（１）及びＱｏ（２）の２つで示
されており、これらは互いに並列に接続されている。同
様に、第９図におけるＰチャンネルＭＯＳ　Ｆ　Ｅ　Ｔ
　ＱＣｓ　、ＱＣｓ　、Ｑ１４は、第１０図においてＱ
　ｌＯ（１１、Ｑ　ｔ。＋２１　、　Ｑｔｓ（１）　、
　ＱＣｓ（２）　、　Ｑ　＋ａ（１）　。

Ｑ　１４　（２）で示されている。二層目のアルミニウ
ム層Ａｔ２でできているメインワードｉＭＷＩＬは、ス
ルーホールとポリシリコン層Ｐｏ１ｙ−８ｉ？：介して
、ＰチャンネルＭＯＳ　Ｆ　Ｅ　Ｔ　ＱＣｓ（ＩＪ　、
ＱＣｓ（２Ｊ　。

Ｑ　＋４　（１）　−Ｑ　＋４　（２）のそれぞれのゲ
ート電極とＮチャンネルＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｌｌ　
、ＱＣｓのゲート電極に接続されている。−Ｉ−目のア
ルミニウム層ＡｔＩで形成されたブロック信号線Ｂ４Ｕ
及びＢ４Ｌは、スルーホールとｐｏｌｙ−８ｉ　Ｙ：介
して、ブロック信号線Ｂ４ＵはＰチャンネルＭＯ８ＦＥ
ＴＱｏ　（１）。

Ｑｌｌ（２１及びＮチャンネルＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
ｕのゲート電極に接続されている。またブロック信号線
Ｂ４ＬはＰチャンネルＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｕ５（１
）　、　Ｑｔｓ（２）及びＮチャンネルＭ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｑ　ｕのゲート電極に接続されている。Ｐチャ
ンネルＭＯ３ＦＥＴＱｏ　（ｔ）　、　Ｑｏ　（２）の
ドレインは、−層目のアルミニウム層ＡｔＩ、スルーホ
ール及び二層目のアルミニウムＩ＠２を介して接地電位
ＧＮＤに接続され、それらのソースはＰチャンネルＭＯ
８ＦＥＴＱ＋。

（１）　、Ｑ　＋ｏ　＋２）のドレインに接続されてい
る。Ｐチャン坏ルＭＯ８ＦＥＴＱ＋ｏ（１）、Ｑｕｏｆ
２）のソースは一層目のアルミニウム層ｋＬ１を通って
ＮチャンネルＭＯＳ　−Ｆ　Ｅ　Ｔ　Ｑｌｌ　、Ｑｌｌ
のドレインに接続され、さらにスルーホールを介して二
層目のアルミニウム層ｋｔ２によって形成されたサブワ
ード線ＳＷ１に接続されている。またＮチャン坏ルＭＯ
８ＦＥＴＱ１８．Ｑｌｔのドレインは、−ＪＷＩ目のア
ルミニウムｍＡＬ１とスルーホールとを介して二層目の
アルミニウム層ｋＬ２に接続され、この二層目のアルミ
ニウム層ｋｔ２から電源電圧−ＶＥＥに接続さ４ている
。ＰチャンネルＭＯＳ　Ｆ　Ｅ　Ｔ　ＱＣｓ（１１。

ＱＣｓ（２）のドレインは一層目のアルミニウム層Ａｔ
１、スルーホール及び二層目のアルミニウム層Ａｔ２を
介して接地電位ＧＮＤに接続されてＸ、Ｓる。

またＰチャンネルＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ１０（１）　
、　Ｑ１４（２１のソースは、−層目のアルミニウム層
Ａ４１を介してＮチャンネルＭＯＳ　Ｆ　Ｅ　Ｔ　ＱＣ
ｓ　−ＱＣｓのドレインに接続され、さらにスルーホー
ルを介して二層目のアルミニウムＪ＠ｋＬ２で形成され
たサブワード線ＳＷ２に接続されている。またＰチャン
ネルＭＯＳ　Ｆ　ＥＴＱ、（１）　、　Ｑｏ　（２）　
、　ＱＣｓ（１）　、　ＱＣｓ（２）　。

ＱＣｓ（１）　−Ｑｔｓ（２１−Ｑ１０（１）　、Ｑ１
４（２１のそれぞれのノース及びドレインは、ｐ＋型型
数散層よって形成されており、ＮチャンネルＭＯ８ＦＥ
ＴＱｌｌ。

Ｑ　ｌｔ　＊　ＱＣｓ　ｅ　Ｑｔａのソース及びドレイ
ンは、ｎ＋型型数散層よって形成されている。

本実施例によれば、第９図及び第１０図かられかるよう
に、互いに平行に配置された２本のサブワード線に対し
て、１本のメインワード線が割り当てられる。これによ
り、複数のメインワード線から特定のメインワード線を
選択するための単位アドレスデコーダの数を減らすこと
ができ、レイアウトの自由度を増すことができる。また
、バイポーラ出力トランジスタＴ、、Ｔ、等のサイズを
大きくして、ワード線に対する駆動能力を増大させるこ
ともできる。

更に、サブワード線選択回路が、２人力のゲート回路で
構成されろため、互いに近接し１こメインワード線間の
ピッチが、大幅に太ぎくなるのを防ぐことが可能である
。

以上のように、この実施例のバイポーラ・ＣＭＯ８型Ｒ
ＡＭは、相補内部アドレス信号ａｘｌ〜ａｘｈ及び相補
マット選択信号ＭＬ、ＭＵの各組み合わせに対応して設
けられた２Ｘｐ個のデコーダ用ナントゲート回路（単位
デコーダー）を含むＸアドレスデコーダＸＤＣＲと、こ
のＸアドレスデコーダＸＤＣＲをはさんで両側にそれぞ
れ４個ずつ配置されろ分割メモリプレイによって構成さ
れるメモリアレイを含む。これらの分割メモリアレイに
は、互いに並行して配置され、そのメモリアレイに対応
して設けられたｐ個の単位デコーダにそれぞれ結合され
たｐ本のメインワード線が設けられる。更に、各分割メ
モリアレイにおいては、それぞれ対応するメインワード
線の上下に互いに並行して配置される２Ｘｐ本の分割ワ
ード線が形成される。これらの分割ワード線は、ブロッ
ク選択信号線によって択一的に選択状態とされ、選択さ
れた分割ワード線（サブワード線）は、それに対応した
メインワード線に接続される。このため。

それぞれの分割ワード線の長さとそれぞれの分割ワード
線に結合されるメモリセルの数は、ワード線分割方式を
採らない場合に比較して１／８となり、サブワード線の
その分布抵抗及び負荷容ｔｖ犬幅に削減−ｆることかで
きる。また、本実施例にお〜・てはマットが大きく２つ
に、すなわち、ＸアドレスデコーダＸＤＣＲ’に中心に
して左右に２つに分割されている。これに合わせて、メ
インワード線も、ＸアドレスデコーダＸＤＣＲを中心と
して、二分割されている。これにより、メインワード線
の長さが短かくなるため、メインワード線の負荷容量が
従来のワード線分割方式に比較してほぼ半分となる。さ
らに、メインワード線のそれぞれに対して、その上下に
隣接して２本の分割ワード線が配置されるため、Ｘアド
レスデコーダＸＤＣＲを構成てろ単位デコーダ用ナント
ゲート回路（単位デコーダー）のレイアウトの自由度が
増す。

そのため、例えば、単位デコーダーを構成する素子のサ
イズケ大型化して、単位デコーダの駆動能力を大きくす
ることができろ。これらのことから、この実施例のバイ
ポーラ・ＣＭＯ８型ＲＡ　Ｍにおいては、ワード線の選
択動作が高速化され、それのアクセスタイムの高速化を
図ることができる。

第４図にはこの発明の別の実施例が示されている。第４
図に示されているバイポーラ・ＣＭ　ＯＳ型ＲＡＭは、
第１図に示されているＲＡＭとほぼ同じ構成にされてい
る。そのため、ここでは、簡単に概要と相違点を述べる
。第４図において、ＸアドレスデコーダＸＤＣＲＩ及び
ＸＤＣＲ２のそれぞれは、相補内部アドレス信号ａｘｌ
〜ａｘｈと相補マット選択信号ＭＵ　、ＭＬの各組み合
わせに対応した単位デコーダＮＡＧ１〜２．ＮＡＧ３〜
４を有する。これらの単位デコーダの出力端子は、同図
に示されているように対応するメインワード線ＭＷＩ　
Ｌ−Ｐ　Ｌ　、　ＭＷＩ　Ｒ−ＭＷＰ　Ｒに接続され、
上記内部アドレス信号とマット選択信号に従って、１本
のメインワード線が択一的に選択される。選択されたメ
インワード線は、各分割メモリアレイ内で、サブワード
線選択回路を構成するところのノアゲート回路を介して
、１本の分割ワード線に接続され、その選択されたサブ
ワード線に結合されたメモリセルＭＣが選択される。

第１図に示されたバイポーラ・ＣＭＯ８型Ｏ８Ｍと本実
施例との相違点は、ＸアドレスデコーダＸＤＣＲＩ　、
ＸＤＣＲ２の配置場所である。すなわち、第１図の例に
おいては、これらのＸアドレスデコーダを中心として、
メモリアレイが大きく２つに分割されていたが、本実施
例においては、ＸアドレスデコーダＸＤＣＲＩとＸＤＣ
Ｒ２が、メモリアレイ人ＲＹＩ〜ＡＲＹ８をはさむよう
に、メモリアレイの両端に配置されている。しかしなが
ら、この実施例においてもメインワード線ＭＷＩＬ−Ｍ
ＷＰＬは、メモリアレイＡＲＹ１〜ＡＲＹ４上に形成さ
れており、メインワード線ＭＷＩＲ−ＭＷＰＲは、メモ
リアレイＡＲＹ５〜人ＲＹｓ上に形成されている。そし
て、メインフード線ＭＷＩＬ−ＭＷＰＬとメインワード
線ＭＷＩＲ〜ＭＷＰＲは、互いに電気的に分離されてい
る。

この実施例かられかるように、メモリアレイが分割され
るのであれば、Ｘアドレスデコーダは、どこに配置して
も良い。

第１２図には、この発明を適用したバイポーラ・ＣＭＯ
！ＪＩＲＡＭの別の実施例のブロック図が示されている
。本実施例は第１１図に示されたＲＡＭとほぼ同様に構
成されているので、ここでは、相違点についてのみ説明
する。本実施例と、第１１図に示されたバイポーラ・Ｃ
ＭＯ８型Ｏ８Ｍとの相違点は、本実施例には、マット選
択回路が設げられていないこと、これにともなって、Ｘ
アドレスデコーダＸＤＣＲには、相補マット選択信号が
供給されず、ＸアドレスバッファＸＡＤＢからの相補内
部Ｘアドレス信号ａｘｌ〜ａｘｉだけが供給されている
。この相違から生じてくる効果等は次に第５図を用いて
説明する。

第５図には、第１２図に示されているＲＡＭの具体的な
一実施例が示さｊている。この実施例は第１図に示され
ているＲＡＭとほぼ同様な構成であるため、相違点につ
いてのみ述べる。本実施例では、ＸアドレスデコーダＸ
ＤＣＲＩに、相補内部アドレス信号ａｘｌ〜ａｘｉの各
組み合わせに対応したデコーダ用ナントゲート回路ＮＡ
Ｇ１〜ＮＡＧ２が設けられている。同様に、Ｘアドレス
デコーダＸＤＣＲ２にも、相補内部アドレス信号ａｘｌ
〜ａｘｉの各組み合わせに対応したデコーダ用ナントゲ
ート回路ＮＡＧ３〜Ｎ　Ａ　Ｇ　４が設けられている。

そのため、同図においては、同じアドレス信号が供給さ
れるナントゲート回路の入力端子は、互いに共通に接続
されている。これにより、ワード線の選択動作のとき、
分割メモリアレイＡＲＹ１−ＡＲＹ４における１本のメ
インワード線と、分割メモリアレイＡＲＹ５〜ＡＲＹ８
における１本のメインワード線とが選択される。すなわ
ち、各分割メモリアレイのおのおのにおいて、１本のメ
インワード線が選択される。

サブワード線の選択は、上述した第１図の実施例の場合
と同様に１サブワ一ド服選択回路によって行なわれる。

すなわち、選択されたメインワードｌｓＫ結合された複
数のサブワード線選択回路のうち、ブロック選択信号に
よって選択されたサブワード線選択回路が、２本のサブ
ワード線のうちの１本を選択する。この結果として、そ
の選択されたサブワード線に結合されたメモリセルＭＣ
が選択される。

本実施例によれば、マット選択回路な必女としないので
、チップ面積の低減を図ることが可能である。

以上述べたそれぞれの実施例においては、Ｘアドレスデ
コーダＸＤＣＲＹ２個のＸアドレスデコーダＸＤＣＲＩ
　、ＸＤＣＲ２に分割し、これによって、行選択信号線
（メインワード線）を分割し、さらに各行選択信号線の
それぞれに対してその上下に隣接して２本の分割ワード
線（サブワード線）を配置していた。しかしながら、こ
れらの対策は、第２図、第３図、第６図及び第７図に示
されるように、それぞれ独立して実施されるものであっ
てもよい。

すなわち、第２図の実施例では、ＸアドレスデコーダＸ
ＤＣＲに相補内部アドレス信号ａｘＯ〜ａｘｈとマット
選択信号線ＭＬ　、ＭＵの各組み合わせに対応したデコ
ード用ナントゲート回路ＮＡＧ１３〜ＮＡＧ１８が設け
られる。これにより、メモリアレイは、分割メモリアレ
イＡＲＹＩ〜ＡＲＹ４の組と、分割メモリアレイＡＲＹ
５〜ＡＲＹ８とに大きく分割される。そのため、メイン
ワード線のそれぞれは二分割される。しかしながら、前
述した実施例とは異なり、それぞれのメインワード縁は
分割メモリアレイＡＲＹ１〜八ＲＹ８のサブワード線ｓ
Ｗ１〜ＳＷｑに二対−に対応付けられる。すなわち、本
実施例においては、１つの分割メモリアレイにおいて、
１本のメインワード線に対して１本のサブワード線が設
けられる。また、共通相補データ線ＣＤ、ＣＤは、図示
されていないが、第１図に示されている実施例と同様に
、各分割メモリアレイＡＲＹＩ〜ＡＲＹ８に対して共通
に使われる。メインワード線が二分割されろことによっ
て、それぞれの分布抵抗及び負荷容量が削減され、ワー
ド線選択動作の高速化を図ることができるものである。

一方、第３図の実施例では、それぞれのメインワード線
に対してＮＯＲゲート回路Ｎ０ＧＩ　５　。

Ｎ０ＧＩ　６ないしＮ０Ｇ２１　、Ｎ０Ｇ２２が設けら
れ、ＮＯＲゲート回路Ｎ０ＧＩ　５　、Ｎ０ＧＩ　６を
介してメインワード線が２本の分割ワード線のいずれか
に結合される。ＸアドレスデコーダＸＤＣＲは、相補内
部アドレス信号ａｘｌｘａｘｉの各組み合わせに対応し
たデコード用ナントゲート回路ＮＡＧＩ　９〜ＮＡＧ２
０が設けられ、メインワード線ＭＷｌ−ＭＷｐは二分割
されていない。

このため、メインワード線自体の分布抵抗及び負荷容量
はそれほど削減できないが、各メインワード線がそれぞ
れ２本ずつの分割ワード線に対応付けられることからそ
のレイアウト自由度が増し、ＸアドレスデコーダＸＤＣ
Ｒのデコーダ用ナントゲート回路のサイズを太きくし、
その駆動能力を大きくすることによって、ワード線選択
動作の高速化を図ることができるものである。

特に本実施例においては、デコーダ用ナントゲート回路
ＮＡＧＩ　９〜ＮＡＧ２０のそれぞれに、第９図に示し
たナントゲート回路ＮＡＧ１が使われる。そのため、バ
イポーラトランジスタによって高速にメインワード線を
駆動することができ、更に高速化を図ることができる。

しかもＮＯＲゲート回路Ｎ０ＧＩ　５　、Ｎ０Ｇ１６等
には、第９図に示されたノアゲート回路Ｎ０Ｇ２が使わ
れろため、チップ面積を有効に使うことが可能である。

第６図の実施例では、ＸアドレスデコーダＸＤＣＲＩに
相補内部アドレス信号ａｘＯ〜ａｘｉの各組み合わせに
対応した単位デコーダ回路ＮＡＧ１３〜ＮＡＧ１５が設
けられ、ＸアドレスデコーダＸＤＣＲ２には、単位デコ
ーダ回路ＮＡＧ１３〜ＮＡＧＩ　５と同様な単位デコー
ダ回路ＮＡＧ１６〜ＮＡＧＩ　８とが設けられる。これ
により、メインワード線が二分割される。しかしながら
、それぞれのメインワード線は分割メモリアレイＡＲＹ
１〜ＡＲＹ８のサブワード線ＳＷＩ〜ＳＷｑに一対一に
対応付けられる。また、本実施例においても、共通相補
データ線ＣＤ、ＣＤ（図示せず）は、各分割メモリアレ
イＡＲＹ１〜ＡＲＹ８に対して共通に使われる。すなわ
ち、カラムスイッチを介して、相補データ線ＣＤ、ＣＤ
は、分割メモリアレイに接続されている。本実施例によ
れば、ＸアドレスデコーダＸＤＣＲのデコーダ用ナント
ゲート回路はそのレイアウトに制約を受けるが、メイン
ワード線が二分割されることによってそれぞれの分布抵
抗及び負荷容量が削減され、ワード線選択動作の高速化
を図ることができるものである。

この実施例においても、第９図に示されて〜・るナント
ゲート回路ＮＡＧ１が、単位デコーダ回路であるナント
ゲート回路ＮＡＧ１３〜ＮＡＧＩ　８に使われるため、
ワード葱の選択をより高速に行なうことができる。

第７図の実施例においては、ＸアドレスデコーダＸＤＣ
Ｒでは相補内部アドレス信号ａＸＯ〜ａｘｉの各組み合
わせ尾対応してそれぞれ１個の単位デコーダＮＡＧＩ　
９〜ＮＡＧ２１が設けられ、メインワード線ＭＷ１〜Ｍ
Ｗｐは二分割されない。

またそれぞれのメインワード線は分割メモリアレイＡＲ
ＹＩ　〜ＡＲＹ８（７）？プワート線Ｓｗ１〜ｓＷｑに
一対一に対応付けられる。本実施例においては、Ｘアド
レスデコーダＸＤＣＲを構成する各単位デコーダが、第
９図に示されているナントゲート回路ＮＡＧＩによって
構成される。これにより、ワード線の選択を高速化する
ことができる。

第８図は、バイポーラ・ＣＭＯ８型ＲＡＭに使われるメ
モリセルの具体的な一実施例を示す回路図である。特に
制限されないが、ＮチャンネルＭＯ８ＦＥＴＱｓ、Ｑ４
゜と高負荷抵抗Ｒｔ　、Ｒ１からなる２組のインバータ
回路をその基本構成とする。これらのインバータ回路は
、その入出力端子が互いに交差接続されることによって
、このバイポーラ・ＣＭＯ８型ＲＡＭの記憶素子となる
フリップフロッグを構成する。この７リツプ７ｏツブの
一対の入出力ノードは、伝送ゲートＮチャンネルＭＯ８
ＦＥＴＱ□、Ｑ８．を介して、対応する相補データ線り
、、Ｄ、に接続され、伝送ゲー）ＮチャンネルＭＯ８Ｆ
　Ｅ　Ｔ　ＱＡ？　、　Ｑａｓのゲートは、サブワード
線ＳＷ、又はメインワード線に接続される。

以上の本実施例に示されるように、この発明をバイポー
ラ・ＣＭＯ８型ＲＡＭに適用した場合、次のような効果
が得られる。すなわち、（１）行選択用デコーダのデコ
ード用論理ゲート回路又は駆動回路を、各アドレス信号
（マット選択信号を含む）の組み合わせに対応して設け
、行選択信号線（メインワード線）を、例えばＸアドレ
スデコーダをはさんで両側に配置し、対応する論理ゲー
ト回路又は駆動回路にそれぞれ結合することにより、行
選択信号線そのものを分割し、これにより、行選択信号
線の長さを分割して、分布抵抗及び負荷容量を少なくす
ることができるという効果が得られる。

（２）行選択信号線と、各分割メモリアレイにおいて各
行選択信号線の上下に隣接し並行して配置される複数の
分割ワード線とを対応付け、ブロック選択信号に従って
択一的に行選択信号線に接続することで、行選択用デコ
ーダのデコード用論理ゲート回路のレイアウト自由度が
増し、例えばデコード用論理ゲート回路のサイズを大き
くしその駆動能力を大きくすることができるという効果
が得られろ。

（３）上記（１）項及び（２）項を併用することにより
、ワード線分割方式を採るバイポーラ・ＣＭＯ８型ＲＡ
Ｍなどの半導体記憶装置のワード線選択動作をさらに高
速化することができ、そのアクセスタイムをさらに高速
化できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の実施
例において、メモリアレイ化設けられる分割メモリアレ
イの数すなわちメモリアレイの分割数は８個でなくても
よいし、各メインワード線には３本以上の分割ワード線
が対応付けられるものであってもよい。また、第５図、
第６図の実施例では、ＸアドレスデコーダＸＤＣＨのデ
コーダ用ナントゲート回路にメインワード線の駆動回路
としての機能を持たせ左右のメインワード線に対応して
２個ずつ設けているが、デコード用論理ゲート回路と駆
動回路を分離し駆動回路のみをメインワード線に対応し
て２個ずつ設けるようにしてもよい。また、Ｘアドレス
デコーダＸＤＣＲ及びＹアドレスデコーダＹＤＣＲはプ
リデコーダ方式を採るものであってもよいし、各デコー
ド用論理ゲート回路は種々の組み合わせが考えられる。

相補共通データ線ＣＤ−ＣＤは、省き込み動作用の相補
共通データ線と読み出し動作用の相補共通データ線をそ
れぞれ分離して設けてもよいし、各分割メモリアレイご
とに読み出し動作用のプリアンプ（前置増幅回路）を設
けてもよい。また、第１図のメモリアレイは、同様に複
数の分割メモリアレイからなる複数のメモリアレイによ
って構成されるものであってもよい。さらに、第１１図
に示したバイポーラ・ＣＭＯ８型ＲＡＭのブロック構成
や、第１図のメモリアレイ等の具体的な回路構成及び制
御信号やアドレス信号の組み合わせ等、種々の実施形態
を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるノ（イボーラ・ＣＭ
Ｏｎ！！のスタティックＲＡＭに適用した場合について
説明したが、それに限定されるものではなく、例えば、
ダイナミック型ＲＡＭやその他の各種の半導体記憶装置
にも適用できろ。

本発明は、少なくともワード線分割方式を採る半導体記
憶装置に広く利用できる。

〔発明の効果〕

半導体記憶装置は、複数のメモリアレイを有し、各メモ
リアレイは、メインワード線と、複数のメモリセルが接
続されたサブワード線と、選択的にサブワード線をメイ
ンワード線に接続するためのデコーダ回路とを有する。

メインワード線は、各メモリアレイ間で電気的に分離さ
れているため、メインワード線は比較的短かい。そのた
め、メインワード線の抵抗を小さくできる。またメイン
ワード線には複数のメモリセルが接続されていないため
、メインワード線に接続されてしまう容量を小さくする
ことができる。その結果として、半導体記憶装置の動作
速度が向上される。

【図面の簡単な説明】

第１図は、この発明が適用されたバイポーラ・ＣＭＯ８
型ＲＡＭのメモリアレイ及び周辺回路の一実施例を示す
回路図、 第２図は、この発明が適用されたバイポーラ・ＣＭＯ８
型ＲＡＭのメモリアレイ及び周辺回路の第２の実施例を
示す回路図、 第３図は、この発明が適用されたバイポーラ・ＣＭＯ３
型Ｏ３Ｍのメモリアレイ及び周辺回路の第３の実施例を
示す回路図、 第４図は、この発明が適用されたバイポーラ・ＣＭＯ８
型ＲＡＭのメモリアレイ及び周辺回路の第４の実施例を
示す回路図、 第５図は、この発明が適用されたバイポーラ・ＣＭＯ８
型ＲＡＭのメモリアレイ及び周辺回路の第５の実施例を
示す回路図、 第６図は、この発明が適用されたバイポーラ・ＣＭＯ８
型ＲＡＭのメモリアレイ及び周辺回路の第６の実施例を
示す回路図、 第７図は、この発明が適用されたバイポーラ・ＣＭＯ８
型ＲＡＭのメモリアレイ及び周辺回路の第７の実施例を
示す回路図、 第８図は、バイポーラｏＣＭＯ８型ＲＡＭのメモリセル
の具体的な一実施例を示す回路図、第９図は、第１図の
実施例の点線内のデコーダ一部を示す一実施例の回路図
、 第１０図は、第９図の実施例の点線内を示す一実施例の
レイアウト図、 第１１図は、第１図のメモリアレイ及び周辺回路を含む
バイポーラ・ＣＭ　ＯＳ型ＲＡｉｖＩの一実施例を示す
ブロック図、 第１２図は、第４図のメモリアレイ及び周辺回路を含む
バイポーラ・ＣＭＯ８型ＲＡＭの一実施例を示すブロッ
ク図、 第１３図は、従来のバイポーラ・ＣＭＯ８型ＲＡＭのメ
モリアレイ及び周辺回路の一例を示す回路図である。

Claims (1)

1. 【特許請求の範囲】 １、第１メインワード線と、第１サブワード線と、上記
   第１サブワード線に接続されたメモリセルと、選択的に
   上記第１サブワード線を上記第１メインワード線に接続
   するための第１選択手段とを有する第１メモリアレイと
   、 上記第１メインワード線とは、電気的に分離された第２
   メインワード線と、第２サブワード線と、上記第２サブ
   ワード線に接続されたメモリセルと、選択的に上記第２
   サブワード線を上記第２メインワード線に接続するため
   の第２選択手段とを有する第２メモリアレイと、 上記第１及び第２メモリアレイに結合され、選択信号に
   従って、上記第１メモリアレイ内の上記第１メインワー
   ド線又は上記第２メモリアレイ内の上記第２メインワー
   ド線を選択する第３選択手段と、 上記第１及び第２メモリアレイに結合され、上記第１メ
   モリアレイ内のメモリセルの情報、又は上記第２メモリ
   アレイ内のメモリセルの情報が、選択的に供給される共
   通データ線とを含むことを特徴とする半導体記憶装置。