KR960025724A - 반도체기억장치 - Google Patents

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KR960025724A
KR960025724A KR1019950051275A KR19950051275A KR960025724A KR 960025724 A KR960025724 A KR 960025724A KR 1019950051275 A KR1019950051275 A KR 1019950051275A KR 19950051275 A KR19950051275 A KR 19950051275A KR 960025724 A KR960025724 A KR 960025724A
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고로 기쯔까와
다께사다 아끼바
야스시 가와세
마사유끼 나까무라
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가나이 쯔또무
가부시끼가이샤 히다찌세이사꾸쇼
나시모또 류조
히다찌디바이스엔지니어링 가부시끼가이샤
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Abstract

반도체기억장치에 관한 것으로서, 계층구조를 워드선, 비트선 및 공통IO선 모두에 포괄적으로 채용하고 이것에 의해 계층구조의 효과를 충분하게 발휘할 수 있는 구성의 다이나믹형 RAM 등을 실현해서 총합적으로 본 다이나믹형RAM 등의 고속화, 고집적화, 대규모화 및 저코스트화를 도모하기 위해, 다이나믹형RAM등의 메모리매트MATL 및 MATR 등을 서로 직교해서 배치되는 서브워드선 SW0~SW8등, 서브비트선 SW0*~SB3*등 이들의 서브워드선 및 서비트선의 교점에 격자형상으로 배치되는 다이나믹형 메모리셀을 포함하는 메모리어레이, 서브워드선에 대응해서 마련되는 단위서브워드선 구동회로를 포함하는 서브워드선 구동부 WDR04~WDR75등, 서브비트선에 대응해서 마련되는 단위증폭회로 및 열선택스위치를 포함하는 센스앰프 SMR30~SMR47 등 지정되는 서브비트선이 열선택스위치를 거쳐서 선택적으로 접속되는 서브공통IO선 SIO0*~SIO3*등을 각각 구비하는 소정수의 서브메모리매트 SMR00~ SMR77로 분할하여 유닛화함과 동시에 이들의 서브메로리매트를 격자형상으로 배치하고, 그 상층에 서로 직교하고 또한 각각 서브워드선 및 서브비트선의 정수배의 피치로 배치되는 메인워드선MW30* 등 열선택신호선YS40등, 지정된 서브공통IO선이 선택적으로 접속되는 메인공통IO선 MIO40*~MIO43*등을 형성하는 구성으로 하였다, 이러한 구성에 의해 총합적으로 본 다이나믹형 RAM 등의 고속화, 고집적화, 대규모화 및 저코스트화를 도모할 수 있다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명이 적용된 다이나믹형 RAM의 1실시예를 도시한 블럭도.

Claims (23)

  1. 여러개의 제1메인워드선, 상기 여러개의 제1메인워드선의 각각에 대응해서 마련된 여러조의 제1서브워드선, 여러쌍의 제1데이타선, 상기 여러조의 제1서브워드선과 상기 여러쌍의 제1데이타선에 결합된 여러개의 제1 메모리셀을 갖는 제1메모리어레이, 여러개의 제2메인워드선, 상기 여러개의 제2메인둬드선의 각각에 대응해서 마련된 여러조의 제2서브워드선, 여러쌍의 제2데이타선, 상기 여러조의 제2서브워드선과 상기 여러쌍의 제2데이타선에 결합된 여러개의 제2메모리셀을 갖는 제2메모리어레이 여러개의 제3메인워드선, 상기 여러개의 제3메인워드선의 각각에 대응해서 마련된 여러조의 제3서브워드선, 여러쌍의 제3데이타선, 상기 여러조의 제3서브워드선과 상기 여러쌍의 제3데이타선에 결합된 여러개의 제3메모리셀을 갖는 제3메모리어레이, 여러개의 제4메인워드선 상기 여러개의 제4메인워드선의 각각에 대응해서 마련된 여러조의 제4서브워드선, 여러 쌍의 제4데이타선, 상기 여러조의 제4서브워드선과 상기 여러쌍의 제4데이타선에 결합된 여러개의 제4메모리셀을 갖는 제4메모리어레이, 제1방향으로 연장하는 제1서브공통데이타선, 상기 제1방향으로 연장하는 제2서브공통데이타선, 상기 제1방향과 수직인 제2방향으로 연장하는 제1메인공통테이타선, 상기 제2방향으로 연장하는 제2메인공통데이타선, 상기 여러쌍의 제1데이타선과 상기 제1서브공통데이타선 사이에 결합된 제1스위치회로, 상기 여러쌍의 제2데이타선과 상기 제1서브공통데이타선 사이에 결합된 제2스위치회로, 상기 여러쌍의 제3데이타선과 상기 제2서브공통데이타선 사이에 결합된 제3스위치회로 상기 여러쌍의 제4데이타선과 상기 제2서브공통데이타선 사이에 결합된 제3스위치회로, 상기 여러쌍의 제4데이타선과 상기 제2서브공통데이티선 사이에 결합된 제4스위치회로, 상기 제1서브공통데이타선과 상기 제1메인공통데이타선 사이에 결합된 제5스위치회로 상기 제1서브공통데이타선과 상기 제2메인공통데이타선 사이에 결합된 제6스위치회로 상기 제2서브공통데이타선과 상기 제2메인공통데이타선 사이에 결합된 제8스위치회로를 갖는 반도체기억장치.
  2. 제1방향으로 연장해서 배치된 제1영역, 상기 제1방향으로 연장해서 배치되고, 또한 상기 제1영역과 평행하게 배치된 제2영역, 상기 제1방향에 대해서 수직방향으로 되는 제2방향으로 연장해서 배치된 제3영역, 상기 제2방향으로 연장해서 배치되고, 또한 상기 제3영역과 평행하게 배치된 제4영역, 상기 제1영역, 상기 제3영역및 상기 제4영역에 3변이 근접해서 배치되는 사각형의 제5영역, 상기 제1영역 및 상기 제4영역에 그 2변이 근접해서 배치되는 사각형의 제6영역, 상기 제1영역, 상기 제2영역, 상기 제3영역 및 상기 제4영역에 그 4변이 근접해서 배치되는 사각형의 제7영역, 상기 제1영역, 상기 제2영역 및 상기 제4영역에 그 3변이 근접해서 배치되는 사각형의 제8영역을 갖는 반도체기억장치로서, 상기 제1영역에는 상기 제1방향으로 연장하는 제1서브공통데이타선이 형성되고, 상기 제2영역에는 상기 제1방향으로 연장하는 제2서브공통데이타선이 형성되고, 상기 제3영역에는 상기 제2방향으로 연장하는 제1메인공통데이타선이 형성되고, 상기 제4영역에는 상기 제2방향으로 연장하는 제2메인공통데이타선이 형성되고, 상기 제5영역에는 (a) 여러개의 제1워드선, 여러쌍의 제1데이타선, 상기 여러개의 제1워드선과 상기 여러쌍의 제1데이타선에 결합된 여러개의 제1메모리셀을 갖는 제1메모리어레이, (b)상기 여러쌍의 제1데이타선에 결합된 여러개의 제1센스앰프 및 (c)상기 여러쌍의 제1데이타선과 상기 제1서브공통데이타선 사이에 결합된 제1스위치회로가 형성되고, 제6영역에는 (a) 여러개의 제2워드선, 여러쌍의 제2데이타선, 상기 여러개의 제2워드선과 상기 여러쌍의 제2데이타선에 결합된 여러개의 제2메모리셀을 갖는 제2메모리어레이, (b)상기 여러쌍의 제2데이타선에 결합된 여러개의 제2센스앰프 및 (c)상기 여러쌍의 제2데이타선과 상기 제1서브공통데이타선 사이에 결합된 제2스위치회로가 형성되고, 상기 제7영역에는 (a) 여러개의 제3워드선, 여러쌍의 제3데이타선 상기 여러개의 제3워드선과 상기 여러쌍의 제3데이타선에 결합된 여러개의 제3메모리셀을 갖는 제3메모리어레이, (b) 상기 여러쌍의 제3데이타선에 결합된 여러개의 제3센스앰프 및 (c) 상기 여러쌍의 제3데이타선과 상기 제2서브공통데이타선 사이에 결합된 제3스위치회로가 형성되고, 상기 제8영역에는 (a) 여러개의 제메인4워드선, 상기 여러개의 제4메인워드선의 각각에 대응해서 마련된 여러조의 제4서브워드선, 여러쌍의 제4데이타선, 상기 여러조의 제4서브워드선과 상기 여러쌍의 제4데이타선에 결합된 여러개의 제4메모리셀을 갖는 제4메로리어레이 (b) 상기 여러쌍의 제4데이타선에 결합된 여러개의 제4센스앰프 및 (c)상기 여러쌍의 제4데이타선과 상기 제2서브공통데이타선 사이에 결합된 제4스위치회로가 형성되고, 상기 제1영역과 상기 제3영역의 크로스영역에는 (a) 상기 제1서브공통데이타선과 상기 제1메인공통데이타선 사이에 결합된 제5스위치회로와 (b)상기 여러개의 제1센스앰프로 전원전압 및 참조전압을 공급하기 위한 제6스위치회로가 형성되고, 상기 제1영역과 제4영역의 크로스영역에는 (a) 상기 제1서브공통데이타선과 상기 제2메인공통데이타선 사이에 결합된 제7스위치회로 및(b)상기 여러개의 제1센스앰프로 상기 전원전압 및 상기 참조전압을 공급하기 위한 제8스위치회로가 형성되고, 상기 제2영역과 제3영역의 크로스영역에는 (a) 상기 제2서브공통데이타선과 상기 제1메인공통데이타선 사이에 결합된 제9스위치회로 및 (b) 상기 제3센스앰프로 상기 전원전압 및 상기 참조전압을 공급하기 위한 제10스위치회로가 형성되고, 상기 제2영역과 제4영역의 크로스영역에는 (a) 상기 제2서브공통데이타선과 상기 제2메인공통데이타선 사이에 결합된 제11스위치회로 및 (b) 상기 여러개의 제2센스앰프로 상기 전원전압 및 상기 참조전압을 공급하기 위한 제12스위치회로가 형성되는 반도체기억장치
  3. 여러개의 제1워드선, 여러쌍의 제1데이타선, 상기 여러개의 제1워드선과 상기 여러쌍의 제1데이타선에 결합된 여러개의 제1메모리셀을 갖는 제1메모리어레이, 여러개의 제2워드선, 여러쌍의 제2데이타선, 상기 여러개의 제2워드선과 상기 여러쌍의 제2데이타선에 결합된 여러개의 제2메모리셀을 갖는 제2메모리어레이, 여러개의 제3워드선, 여러쌍의 제3데이타선, 상기 여러개의 제3워드선과, 상기 여러쌍의 제3데이타선에 결합된 여러개의 제3메모리셀을 갖는 제3메모리어레이, 여러개의 제4워드선, 여러쌍의 제4데이타선, 상기 여러개의 제4워드선과 상기 여러쌍의 제4데이타선에 결합된 여러개의 제4멤로리셀을 갖는 제4메로리어레이, 제1방향으로 연장하는 제1서브공통데이타선, 상기 제1방향으로 연장하는 제2서브공통데이타선, 상기 제1방향과 수직인 제2방향으로 연장하는 제1메인공통데이타선, 상기 제2방향으로 연장하는 제2메인공통데이타선, 상기 여러쌍의 제1데이타선과 상기 제1서브공통데이타선 사이에 결합된 제1스위치회로, 상기 여러쌍의 제2데이타선과 상기 제1서브공통데이타선 사이에 결합된 제2스위치회로, 상기 여러쌍의 제3데이타선과 상기 제2서브공통데이타선 사이에 결합된 제3스위치회로, 상기 여러쌍의 제4데이타선과 상기 제2서브공통데이타선 사이에 결합된 제4스위치회로, 상기 제1서브공통데이타선과 상기 제1메인공통데이타선 사이에 결합되고, 증폭기 기능을 갖는 제1전송회로, 상기 제1서브공통데이타선과 상기 제2메인공통데이타선 사이에 결합되고, 증폭기 기을올 갖는 제2전송회로, 상기 제2서브공통데이타선과 상기 제1메인공통데이타선 사이에 결합되고, 증폭기 기능을 갖는 제3전송회로 및 상기 제2서브공통데이타선과 상기 제2메인공통데이타선 사이에 결합되고, 증폭기 기능을 갖는 제4전송회로를 갖는 반도체기억장치.
  4. 서로 직교해서 배치되는 서브워드선 및 서브비트선과 이들의 서브워드선 및 서브비트선의 교점에 격자형상으로 배치되는 메모리셀을 포함하는 메모리어레이, 상기 서브워드선에 대응해서 마련되는 단위서브워드선 구동회로를 포함하는 서브워드선 구동부, 상기 서브비트선에 대응해서 마련되는 단위증폭회로 및 열선택스위치를 포함하는 센스앰프, 지정되는 상기 서브비트선이 상기 열선택스위치를 거쳐서 선택적으로 접속되는 서브공통IO선을 각각 구비하고 또한 격자형상으로 배치되는 서브메모리매트, 상기 서브메모리매트의 상층에 또한 서로 직교해서 배치되는 메인워드선과 열선택신호선 및 지정되는 상기 서브공통IO선이 선택적으로 접속되는 메인공통IO선을 갖는 반도체기억장치.
  5. 제4항에 있어서, 상기 단위서브워드선 구동회로는 상기 서브워드선의 양쪽에 교대로 또한 그 2개의 피치로 배치되고, 상기 단위증폭회로 및 열선택스위치는 상기 서브비트선의 양쪽에 교대로 또한 그 2배의 피치로 배치되는 반도체기억장치.
  6. 제5항에 있어서, 상기 단위서브워드선 구동회로는 열방향으로 인접해서 배치되는 상기 서브메모리매트의 대응하는 서브워드선에 의해서 교대로 공유되고, 상기 단위증폭회로 및 열선택스위치는 행방향으로 인접해서 배치되는 상기 서브메모리매트의 대응하는 서브비트선에 의해서 교대로 공유되는 반도체 기억장치.
  7. 제6항에 있어서, 상기 메인워드선은 상기 서브워드선의 X배의 피치로 배치되고, 상기 반도체기억장치는 상기 메인워드선과 직교해서 배치되는 X비트의 서브워드선 구동신호선을 구비하고, 상기 단위서브워드선 구동회로는 대응하는 상기 메인워드선을 거쳐서 전달되는 행선택신호와 대응하는 상기 서브워드선 구동신호선을 거쳐서 전달되는 서브워드선 구동신호에 따라서 대응하는 상기 서브워드선을 선택적으로 선택상태로 하는 반도체기억장치.
  8. 제7항에 있어서, 상기 단위서브워드선 구동회로는 CMOS스테이틱형 구동회로로 되고, 상기 서브워드선 구동신호선과 대응하는 상기 서브워드선 사이에 마련되고, 그 게이트가 대응하는 상기 메인워드선의 반전신호선에 결합되는 P채널형의 제1MOSFET, 대응하는 상기 서브워드선과 접지전위 사이에 마련되고, 그 게이트가 대응하는 상기 메인워드선의 반전신호선에 결합되는 N채널형의 제2MOSFET, 상기 제1MOSFET과 병렬형태로 마련되고, 그 게이트가 대응하는 상기 메인워드선의 비반전신호선에 결합되는 N채널형의 제3MOSFET를 포함하는 반도체기억장치.
  9. 제8항에 있어서, 상기 열선택신호선은 상기 서브비트선의 Y배의 피치로 배치되고, 상기 서브공통IO선은 상기 서브메모리맴트에 대응해서 Y조씩 마련되고, 상기 열선택스위치는 대응하는 상기 열선택신호선을 거쳐서 전달되는 열선택신호에 따라서 선택적으로 또한 Y조씩 동시에 온상태로 되는 반도체기억장치.
  10. 제9항에 있어서, 상기 서브공통IO선을 서브메인앰프를 거쳐서 상기 메인공통 IO선에 선택적으로 접속되고, 이들의 서브메인앰프는 상기 서브워드선 구동부 및 센스앰프의 배치영역의 교차영역에 배치되는 반도체기억장치
  11. 제10항에 있어서, 상기 서브메인앰프는 그 게이트가 대응하는 상기 서브공통 IO선의 비반전 및 반전신호선에 각각 결합되고, 그 드레인이 대응하는 상기 메인공통IO선의 반전 및 비반전신호선에 각각 결합되는 리드용 차동MOSFET, 상기 서브공통IO선 및 메인공통IO선의 비반전신호선 사이 및 반전신호선 사이에 각각 마련되는 라이트용 스위치MOS를 포함하는 반도체 기억장치.
  12. 제11항에 있어서, 상기 메인공통IO선은 서브워드선 구동부의 배치영역의 상층에 또한 서브공통IO선과 서로 직교하도록 배치되는 반도체기억장치.
  13. 제12항에 있어서, 상기 단위증폭회로에는 한쌍의 구동신호선을 거쳐서 선택적으로 동작전원이 공급되고, 상기 서브메모리매트는 한쌍의 구동전압공급선을 거쳐서 공급되는 상기 동작전원을 선택적으로 상기 구동신호선으로 전달하는 센스앰프구동회로를 구비하고, 상기 센스앰프구동회로는 상기 서브워드선 구동부 및 센스앰프의 배치영역의 크로스영역에 배치되는 반도체 기억장치.
  14. 제13항에 있어서, 상기 센스앰프구동회로는 오버드라이브방식을 채용하고, 상기 구동신호선에는 당초 소정시간만큼 비교적 절대값이 큰 동작전원이 공급된 후, 비교적 작은 절대값의 동작전원이 공급되는 반도체기억장치.
  15. 제13항에 있어서, 상기 반도체기억장치는 전하재이용 리플레쉬방식을 채용하고, 상기 구동신호선으로 전달된 동작전원은 소정의 스위치수단을 거쳐서 다음에 동작상태로 되는 센스앰프의 구동신호선으로 순차 전달되는 반도체기억장치.
  16. 제15항에 있어서, 상기 반도체기억장치는 행방향으로 연속해서 배치되는 소정수의 상기 서브메모리매트의 서브비트선에 대응해서 마련되고, 지정된 상기 서브메모리매트의 서브비트선이 선택적으로 접속되는 메인 비트선을 구비하고, 상기 센스앰프의 단위증폭회로 및 열선택스위치는 상기 메인비트선에 대응해서 마련되는 반도체기억장치.
  17. 제16항에 있어서, 상기 반도체기억장치는 행 및 열방향의 각각에 소정수의 용장서브메모리매트를 구비하는 반도체기억장치
  18. 제17항에 있어서, 상기 센스앰프의 배치영역의 상층에는 상기 구동신호선과 구동전압공급선 사이를 선택적으로 접속상태로 하기 위한 센스앰프 제어신호를 전달하는 센스앰프 제어신호선이 배치되고, 상기 서브워드선 구동부의 배치영역의 상충에는 상기 서브워드선 구동신호선, 메인공통IO선 및 구동전압공급선이 배치되는 반도체기억장치.
  19. 제18항에 있어서, 상기 반도체기억장치는 3층의 금속배선층을 구비하고, 상기 열선택신호선, 서브워드선 구동신호선, 메인공통IO선 및 구동전압공급선은 최상층의 제3층의 금속배선층에 의해 형성되고, 상기 메인워드선, 구동신호선 및 센스앰프 제어신호선은 제2층의 금속배선층에 의해 형성되는 반도체기억장치.
  20. 제19항에 있어서, 상기 메인워드선, 구동신호선 및 센스앰프 제어신호선과 열선택신호선, 서브워드선 구동신호선 메인공통IO선 및 구동전압공급선은 위상시프트마스크를 사용하는 일 없이 패터닝되는 반도체기억장치
  21. 제20항에 있어서, 상기 반도체기억장치는 데이타입출력회로를 구비하고 또한 비교적 작은 절대값의 부전위가 안가되 P형반도체기판을 그 기판으로 하고, 상기 메모리어레이, 센스앰프 및 서브워드선 구동부를 구성하는 N채널MOSFET는 상기 P형반도체기판내의 P웰영역에 형성되고, 그 밖의 주변회로를 구성하는 N채널MOSFET는 전원접압이 인가된 비교적 깊은 N웰영역내의 접지전위가 인가된 P웰영역에 형성되고, 상기 데이타입출력회로를 구성하는 N채널MOSFET는 전원전압이 인가된 비교적 깊은 N웰영역내의 접지전위 또는 비교적 큰 절대값의 부전위가 인가된 P웰영역에 형성되는 반도체기억장치.
  22. 제20항에 있어서, 상기 반도체기억장치는 데이타입출력회로를 구비하고 또한 접지전위가 인가된 P형반도체기판을 그 기판으로 하고 상기 메모리어레이, 센스앰프 및 서브워드선 구동부를 구성하는 N채널MOSFET는 워드선의 선택전위가 인가된 비교적 깊은 N웰영역내의 비교적 작은 절대값의 부전위가 인가된 P웰영역에 형성되고, 그밖의 주변회로를 구성하는 N채널MOSFET는 상기 P형반도체기판내의 P웰영역에 형성되고, 상기 데이타입출력회로를 구성하는 N채널MOSFET는 전원전압이 인가된 비교적 깊은 N웰영역내의 접지전위 또는 비교적 큰 절대값의 부전위가 인가된 P웰영역에 형성되는 반도체기억장치.
  23. 제20항에 있어서, 상기 반도체기억장치는 데이타입출력회로를 구비하고 또한 접지전위가 인가된 P형반도체기판을 그 기판으로 하고, 상기 메모리어레이 및 서브워드선 구동부를 구성하는 N채널MOSFET는 워드선 선택전위가 인가된 비교적 깊은 N웰영역내의 비교적 작은 절대값의 부전위가 인가된 P웰영역에 형성되고, 센스앰프 및 그밖의 주변회로를 구성하는 N채널MOSFET는 상기 P형 반도체기판내의 P웰영역에 형성되고, 상기 데이타입출력회로를 구성하는 N채널MOSFET는 전원전압이 인가된 비교적 깊은 N웰영역내의 접지전위 또는 비교적 큰 절대값의 부전위가 인가된 P웰영역에 형성되는 반도체기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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