KR940006264A - 반도체 메모리 회로 - Google Patents

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KR940006264A
KR940006264A KR1019930011900A KR930011900A KR940006264A KR 940006264 A KR940006264 A KR 940006264A KR 1019930011900 A KR1019930011900 A KR 1019930011900A KR 930011900 A KR930011900 A KR 930011900A KR 940006264 A KR940006264 A KR 940006264A
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요시노리 마쯔이
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세끼모또 다다히로
니뽄 덴끼 가부시끼가이샤
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Abstract

이 반도체 메모리 회로는, 한방항으로 서로 인접해서 배치된 복수 메모리 셀 어레이와, 이들 메모리 셀 어레이의 서로 인접한 한쌍간의 어레이간 영역 각각에 배치된 한쪽 배치순으로 번갈아 정해진 기수번째 또는 우수번째 메모리 셀 열중 1개에 액세스 하는 복수 제1선택 센스 증폭 회로와, 상기 복수 메모리 셀 어레이의 배치중 양단의 메모리의 셀 어레이의 외측에 배치되어 이들 양단의 메모리 셀 어레이의 정해진 기수번째 또는 우수번째 메모리셀 열중 1개에 액세스 하는 2개의 제2선택, 센스 증폭 회로와, 외부 회로와의 사이에서 비트 패럴렐로 수수되는 데이타 각각의 비트와 대응하는 복수개의 데이타 베이스와, 상기 제1 및 제2선택 센스 증폭 회로에 1대 1대응으로 각각 배치접속되고 상기 복수 데이타 베이스에 이들 데이타 베이스와 각각 데이타 수수 가능한 메모리 셀 열이 동수로 되도록 접속되어 이들 데이타 베이스와 제1 및 제2선택센스 증폭 회로와의 사이에서 1대 1대응으로 데이타 수수를 행하는 복수 입출력 교환 회로를 갖추고 있다.
제1및 제2선택 센스 증폭 회로와 입출력 교환 회로가 1대 1대응으로 배치되기 때문에 레이아웃이 단순화되고, 입출력 교환회로의 수가 저장되기 때문에 칩 면적을 축소할 수 있다.

Description

반도체 메모리 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예의 블록도,
제2도는 상기 실시예의 일부를 구성하는 메모리 셀 어레이 및 제1선택 센스 증폭 회로의 회로도,
제3도는 상기 실시예의 하나의 변형 블록도,
제4도는 상기 실시예의 또하나의 변형 블록도.

Claims (6)

  1. 복수의 메모리 셀 열을 각각이 지닌 이들 메모리 셀 열이 각각 연장된 방향으로 메모리 셀 열 상호간의 대응 관계를 유지하면서 배치된 복수의 메모리 셀 어레이와, 상기 메모리 셀 어레이의 서로 인접하는 한쌍 각각간의 어레이간 영역에 각각 배치되어 그들 어레이간 영역의 양측에 있는 메모리 셀 어레이의 복수 메무리 셀 열중 기수번째 또는 우수번째 메모리 셀 열의 한방향의 한쪽씩 선택하는 제1선택수단과 이 제1선택수단으로 선택된 메모리 셀 열의 독출 데이타를 1대 1대응으로 각각 증폭하는 복수의 증폭 수단과 이 복수의 증폭 수단중 1개 및 상기 제2선택 수단으로 선택된 메모리 셀 열중 1개를 선택해서 대응 데이타 입출력선에 접속하는 제2선택수단을 지니고 선택된 한쪽의 메모리 셀 어레이의 정해진 기수번째 또는 우수번째 메모리 셀 열로부터 증폭된 독출 데이타중 1개를 대응 데이타 입출력선에 전달해 이 대응 데이타 입출력선에 전달된 기입용 데이타를 선택된 메모리 셀 어레이의 선택된 메모리 셀 열에 공급하는 복수 제1선택 센스 증폭 회로와, 상기 복수의 메모리 셀 어레이 배치의 양단의 메모리 셀 어레이의 외측에 배치되어 이 메모리 셀 어레이 대응의 제1선택 센스 증폭회로와는 다르도록 정해진 상기 양단의 메모리 셀 어레이의 기수번째 또는 우수번째 메모리 셀 열의 독출 데이타를 1대 1대응으로 각각 증폭하는 복수의 증폭 수단과 이 복수의 증폭 수단중 1개 및 상기 양단의 메모리 셀 어레이의 정해진 기수번째 또는 우수번째 메모리 셀 열중 1개를 선택해서 대응 데이타 입출력선에 접속하는 선택 수단을 지니고 상기 양단의 메모리 셀 어레이의 정해진 기수번째 또는 우수번째의 메모리 셀 열로부터 증폭된 독출 데이타중 1개를 상기 대응 데이타 입출력선에 전달하고 외부 회로로부터 이 대응 데이타 입출력선에 전달된 기입용 데이타를 상기 양단의 메모리 셀 어레이가 선택된 메모리 셀 열에 공급하는 2개의 제2선택 센스 증폭회로와, 상기 복수의 제1 및 제2선택 센스 증폭회로에 1대 1대응으로 배치되 어 제1입출력 끝부분을 대응하는 선택 센스 증폭회로의 데이타 입출력선에 제2입출력 끝부분을 상기 복수데이타 베이스중 1개에 이들 데이타 베이스에 각각 데이타 수수 가능한 메모리 셀 열의 수가 서로 동수가 되도록 각각 접속해서 상기 복수 데이타 베이스 각각과 대응 선택 센스 증폭기 회로중 1개와의 사이에서 데이타 수수를 행하는 복수의 입출력 교환 회로를 갖는 반도체 메모리 회로.
  2. 제1항에 있어서, 상기 제1선택 센스 증폭 회로양측의 메모리 셀 어레이중 한방향을 선택하는 수단 및 이들 메모리 셀 어레이의 정해진 기수번째 또는 우수번째 메모리 셀 열을 대응 센스 증폭기에 접속하는 수단과, 제1전송 제어 신호에 응답해서 상기 양측의 메모리 셀 어레이중 한방향의 메모리 셀 어레이의 메모리 셀 열을 대응 센스 증폭기에 접속하는 제1데이타 전송 회로와, 상기 제1전송 제어 신호와는 역상의 제2전송 제어 신호에 응답해서 상기 양측의 메모리 셀 어레이중 다른 방항의 메모리 셀 어레이의 메모리 셀 열을 상기 대응 센스 증폭기에 접속하는 제2데이타 전송 회로로 이루어져, 상기 센스 증폭기중 1개 및 상기 정해진 기수번째 또는 우수번째 메모리 셀 열중 1개를 선택하는 수단이, 상기 양측의 메모리 셀 어레이의 정해진 기수번째 또는 우수번째 메모리 셀 열 각각에 대응하는 열 선택 신호에 응답해서 상기 센스 증폭기중 1개의 입출력 끝부분을 상기 데이타 입출력선에 접속하는 열 선택 회로로 이루어진 반도체 메모리 회로.
  3. 제1항에 있어서, 상기 복수의 데이타 베이스에 각각 데이타 수수 가능한 메모리 셀 열의 수를 상기 메모리 셀 어레이의 우수개분으로 하고, 상기 제2선택 센스 증폭 회로에 대응하는 입출력 교환 회로 및 상기 복수 제1선택 센스 증폭 회로중 중앙에 배치된 제1선택 센스 증폭 회로에 대응하는 입출력 교환 회로의 제2입출력 교환 회로 이외의 입출력 교환 회로의 제2입출력 끝부분을, 상기 중앙에 배치된 제1선택 센스 증폭 회로에 대응하는 입출력 교환 회로의 데이타 베이스와의 접속선을 중심선으로 해서 좌우 대칭이 되도록 대응 데이타 베이스에 접속한 반도체 메모리 회로.
  4. 복수의 메모리 셀을 갖는 메모리 셀 어레이와 선택 센스 회로가 한방향으로 번갈아 배치되어, 상기 메모리 셀 어레이의 메모리 셀이 각각 상기 메모리 셀 어레이에 인접하는 상기 선택센스 회로의 1개에 접속되어 있는 반도체 메모리 회로에 있어서, 상기 메모기 셀에 데이타를 입출력하기 위한 복수의 데이타 베이스를 갖추고, 상기 선택 센스 회로는 각각 상기 복수의 데이타 베이스중 1개의 데이타 베이스에 접속되고, 동시에 상기 복수의 데이타 베이스 각각에 상기 선택 센스 회로를 매개로 해서 접속된 메모리 셀의 갯수가 균등하게 설정되어 있는 것을 특징으로 하는 반도체 메모리 회로.
  5. 제4항에 있어서, 상기 복수의 메모리 셀은 상기 한방향과 병행으로 배치되어 메모리 셀 열을 형성하고, 이 메모리 셀 열이 상기 한 방향과 직교하는 방항으르 배치되어 상기 메모리 셀 어레이를 형성하고 있고, 동시에 상기 메모리 셀 열중 기수번째 메모리 셀 열이 상기 메모리 셀 어레이의 한방항의 측면에 배치된 상기 선택 센스 회로에, 우수번째 메모리 셀 열이 다른 방향의 측면에 배치된 상기 선택 센스 회로에 각각 접속되어 있는 것을 특징으로 하는 반도체 메모리 회로.
  6. 제5항에 있어서, 상기 복수의 데이타 베이스는 상기 반도체 메모리 회로에 대해서 비트 패럴렐로 입출력되는 복수의 비트 데이타 각각에 대응해서 형성되어 있는 것을 특징으로 하는 반도체 메모리 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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