KR100281145B1 - 반도체 메모리장치 - Google Patents

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Abstract

일정 간격을 갖고 일방향으로 배열되는 복수개의 워드라인과, 일정 간격을 갖고 상기 워드라인과 교번 형성되는 복수개의 비트라인 및 비트바라인으로 구성되는 제 1 내지 제 3 셀 어레이 블록과, 상기 제 1 내지 제 3 셀 어레이 블록의 홀수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 1, 3, 5 센스앰프부와, 상기 제 1 셀 어레이 블록의 짝수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 2, 4, 6 센스앰프부와, 상기 제 1 내지 제 6센스앰프부의 출력신호를 하기 제 1 내지 제 4 스위칭부로 전송하는 4비트의 로컬 입출력라인(LIO)과, 상기 로컬 입출력 라인(LIO)의 개수의 두배로 구성되어 제 1 내지 제 6 센스앰프부의 출력신호를 스위칭하는 제 1 내지 제 4 스위칭부와, 상기 제 1 내지 제 4 스위칭부의 스위칭신호를 증폭하여 데이터 입/출력단으로 전송하는 제 1 내지 제 4 메인앰프와, 상기 제 1 내지 제 4 스위칭부의 출력신호를 제 1 내지 제 4 메인앰프로 전송하는 전송라인(MIO)을 포함하여 구성된 것으로 셀 어레이블록에서 동일한 위치의 센스앰프는 동일한 메인앰프에 연결되도록 함으로써 셀 어레이블록별로 동일한 데이터를 입출력하기에 용이하며, 데이터 패턴을 셀 어레이블록별로 동일하게 하는 테스트에 있어서 테스트 시간을 줄이고, 데이터 스크램블을 단순화 할 수 있는 효과가 있다.

Description

반도체 메모리장치
본 발명은 센스앰프에 관한 것으로, 특히 쉐어드 센스앰프 구조에서 센스앰프의 출력과 메인앰프의 입력을 연결하는 반도체 메모리장치에 관한 것이다.
이하, 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래 기술에 따른 반도체 메모리장치를 나타낸 구성도이고, 도 2는 도 1에 도시된 스위치의 구성을 나타낸 구성도이다.
도 1에 도시된 바와 같이, 종래 기술은 일정 간격을 갖고 일방향으로 배열되는 복수개의 워드라인과, 일정 간격을 갖고 상기 워드라인과 교번 형성되는 복수개의 비트라인 및 비트바라인으로 구성되는 제 1 내지 제 3 셀 어레이 블록(11)(21)(31)과, 상기 제 1 셀 어레이 블록의 홀수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 1 센스앰프부(12)와, 상기 제 1 셀 어레이 블록(11)의 짝수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 2 센스앰프부(13)와, 상기 제 2 셀 어레이 블록(21)의 홀수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 3 센스앰프부(14)와, 상기 제 2 셀 어레이 블록(21)의 짝수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 4 센스앰프부(15)와, 상기 제 3 셀 어레이 블록(31)의 홀수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 5 센스앰프부(16)와, 상기 제 3 셀 어레이 블록(31)의 짝수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 6 센스앰프부(17)와, 상기 제 1 내지 제 6 센스앰프부(12)(13)(14)(15)(16)(17)의 출력신호를 하기 제 1 내지 제 4 스위칭부(2)(22)(32)(42)로 전송하는 4비트 로컬입출력라인(LIO)와, 상기 4비트 로컬입출력라인(LIO)과 동일한 개수로 구성되는 제 1 내지 제 4 스위칭부(2)(22)(32)(42)와, 상기 제 1 내지 제 4 스위칭부(2)(22)(32)(42)의 스위칭신호를 증폭하여 데이터 입/출력단으로 전송하는 제 1 내지 제 4 메인앰프(3)(23)(33)(43)와, 상기 제 1 내지 제 4 스위칭부(2)(22)(32)(42)의 출력신호를 제 1 내지 제 4 메인앰프로 전송하는 전송라인(MIO)를 포함하여 구성된다.
상기 제 1 내지 제 4 스위칭부(2)(22)(32)(42)는 도 2에 도시된 바와 같은 동일한 구조로 구성된다.
도 2를 참조하면, 상기 각 센스앰프부의 출력신호(MSx,MSy)를 입력받아 낸드연산하는 낸드게이트(4)와, 상기 낸드게이트(4)의 출력신호를 반전시키는 인버터(5)와, 상기 낸드게이트(4)의 출력신호와 인버터(5)의 출력신호에 따라 로컬입출력라인(LIO)의 신호를 전송라인(MIO)로 도통시키는 트랜스미션 게이트(6)로 구성된다.
이와 같이 구성된 반도체 메모리장치는 입력패드(도시생략)로부터 인가되는 로우 어드레스의 입력에 의해 제 1 셀 어레이블록(11)이 선택되면, 상기 제 1 셀 어레이블록(11)의 워드라인에 달린 셀의 정보가 제 1 및 제 2 센스앰프부(12)(13)를 통해 증폭된다.
한편, 다른 제어신호 및 칼럼 어르레스에 의해 비트라인과 비트바라인이 선택되면, 상기 한쌍의 비트라인에 달린 제 1 및 제 2 센스앰프부(12)(13)의 출력이 Y선택신호에 의해 로컬입출력라인(LIO)에 실리게 된다.
그러면, 상기 제 1 센스앰프부(12)의 출력신호는 제 1 스위칭부(2)의 스위칭에 제 3 및 제 4 메인앰프(33)(43)로 연결되고, 제 2 센스앰프부(13)의 출력신호는 제 1 및 제 2 메인앰프(3)(23)로 연결된다.
또한, 제 3 센스앰프부(14)의 출력신호는 제 1 및 제 2 메인앰프(3)(23)으로 입력되고, 제 4 센스앰프부(15)의 출력신호는 제 3 및 제 4 메인앰프(33)(43)로 연결된다.
따라서, 각 제 1 내지 제 3 메모리 셀 어레이(11)(21)(31)에서 동일한 위치에 있는 센스앰프의 출력은 메모리 셀 어레이의 선택에 따라 각기 다른 메인앰프에 연결됨을 알 수 있다.
종래 기술에 따른 반도체 메모리장치는 각 셀 어레이블록에서 동일한 위치에 있는 센스앰프가 셀 어레이블록 선택신호에 따라 제각기 다른 메인앰프에 연결됨에 따라 메모리 셀 어레이 별로 동일한 데이터를 입출력하고자 할 경우 메인앰프를 다르게 해주어야 하므로 데이터의 스크램블을 다르게 해주어야 하는 문제점이 있다.
본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로, 각 셀 어레이블록에서 동일한 위치의 센스앰프는 동일한 메인앰프에 연결되도록하는 반도체 메모리장치를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 반도체 메모리장치를 나타낸 구성도
도 2는 도 1에 도시된 스위칭부를 나타낸 상세도
도 3은 본 발명에 따른 반도체 메모리장치를 나타낸 구성도
도 4는 도 3에 도시된 스위칭부를 나타낸 상세도
도면의 주요부분에 대한 부호의 설명
40 : 제 1 센스앰프부 41 : 제 1 셀 어레이블록
50 : 제 2 센스앰프부 51 : 제 2 셀 어레이블록
52 : 제 1 스위칭부 53 : 제 1 메인앰프
60 : 제 3 센스앰프부 61 : 제 3 셀 어레이블록
62 : 제 2 스위칭부 63 : 제 2 메인앰프
70 : 제 4 센스앰프부 72 : 제 3 스위칭부
73 : 제 3 메인앰프 80 : 제 5 센스앰프부
82 : 제 4 스위칭부 83 : 제 4 메인앰프
90 : 제 6 센스앰프부
본 발명은 일정 간격을 갖고 일방향으로 배열되는 복수개의 워드라인과, 일정 간격을 갖고 상기 워드라인과 교번 형성되는 복수개의 비트라인 및 비트바라인으로 구성되는 제 1 내지 제 3 셀 어레이 블록과, 상기 제 1 셀 어레이 블록의 홀수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 1 센스앰프부와, 상기 제 1 셀 어레이 블록의 짝수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 2 센스앰프부와, 상기 제 2 셀 어레이 블록의 홀수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 3 센스앰프부와, 상기 제 2 셀 어레이 블록의 짝수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 4 센스앰프부와, 상기 제 3 셀 어레이 블록의 홀수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 5 센스앰프부와, 상기 제 3 셀 어레이 블록의 짝수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 6 센스앰프부와, 상기 제 1 센스앰프부의 출력신호를 스위칭하는 제 1 스위칭부와, 상기 제 2 및 제 3 센스앰프부의 출력신호를 스위칭하는 제 2 스위칭부와, 상기 제 4 및 제 5 센스앰프부의 출력신호를 스위칭하는 제 3 스위칭부와, 상기 제 6 센스앰프부의 출력신호를 스위칭하는 제 4 스위칭부와, 상기 제 1 내지 제 4 스위칭부의 스위칭신호를 증폭하여 데이터 입/출력단으로 전송하는 제 1 내지 제 4 메인앰프와, 상기 제 1 내지 제 6 센스앰프부의 출력신호를 제 1 내지 제 4 스위칭부로 전송하는 로컬입출력라인(LIO)와, 상기 제 1 내지 제 4 스위칭부의 출력신호를 제 1 내지 제 4 메인앰프로 전송하는 전송라인(MIO)를 포함하여 구성되는데 그 특징이 있다.
이하, 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리장치를 나타낸 것이고, 도 4는 도 3에 도시된 스위칭부의 구성을 나타낸 도면이다.
도 3에 도시된 바와 같이, 본 발명은 일정 간격을 갖고 일방향으로 배열되는 복수개의 워드라인과, 일정 간격을 갖고 상기 워드라인과 교번 형성되는 복수개의 비트라인 및 비트바라인으로 구성되는 제 1 내지 제 3 셀 어레이 블록(41)(42)(43)과, 상기 제 1 셀 어레이 블록(41)의 홀수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 1 센스앰프부(40)와, 상기 제 1 셀 어레이 블록(41)의 짝수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 2 센스앰프부(50)와, 상기 제 2 셀 어레이 블록(51)의 홀수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 3 센스앰프부(60)와, 상기 제 2 셀 어레이 블록(51)의 짝수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 4 센스앰프부(70)와, 상기 제 3 셀 어레이 블록(61)의 홀수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 5 센스앰프부(80)와, 상기 제 3 셀 어레이 블록(61)의 짝수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 6 센스앰프부(90)와, 상기 제 1 센스앰프부(40)의 출력신호를 스위칭하는 제 1 스위칭부(52)와, 상기 제 2 및 제 3 센스앰프부(50)(60)의 출력신호를 스위칭하는 제 2 스위칭부(62)와, 상기 제 4 및 제 5 센스앰프부(70)(80)의 출력신호를 스위칭하는 제 3 스위칭부(72)와, 상기 제 6 센스앰프부(90)의 출력신호를 스위칭하는 제 4 스위칭부(82)와, 상기 제 1 내지 제 4 스위칭부(52)(62)(72)(82)의 스위칭 신호를 증폭하여 데이터 입/출력단으로 전송하는 제 1 내지 제 4 메인앰프(53)(63)(73)(83)와, 상기 제 1 내지 제 6 센스앰프부(40)(50)(60)(70)(80)(90)의 출력신호를 제 1 내지 제 4 스위칭부(52)(62)(72)(82)로 전송하는 로컬입출력라인(LIO)과, 상기 제 1 내지 제 4 스위칭부(52)(62)(72)(82)의 출력신호를 제 1 내지 제 4 메인앰프(53)(63)(73)(83)로 전송하는 전송라인(MIO)를 포함하여 구성되고, 상기와 같이 구성된 반도체 메모리 장치는 반복적으로 연결된다.
상기 제 1 내지 제 4 스위칭부(52)(62)(72)(82)는 도 4에 도시된 바와 같이, 입력신호(MSx,MSy)를 오어연산하는 오어게이트(7)와, 상기 오어게이트(7)의 출력신호를 반전시키는 제 1 인버터(8a)와, 상기 제 1 인버터(8a)에서 출력되는 반전신호와 짝수번째 혹은 홀수번째 인접한 센스앰프의 출력신호(M0,M1)를 인가받아 낸드연산하는 낸드게이트(8b)와, 상기 낸드게이트(8b)의 출력신호를 반전시키는 제 2 인버터(9)와, 상기 낸드게이트(8b)의 출력신호와 상기 제 2 인버터(9)의 출력신호에 따라 로컬입출력라인(LIO)와 전송라인(MIO)를 도통시키는 트랜스미션 게이트(10)로 구성된다.
이와 같이 구성된 반도체 메모리장치의 동작을 설명하면 다음과 같다.
먼저, 입력패드(도시생략)로부터 입력된 신호를 디코딩하여 로우 어드레스의 입력에의해 제 1 내지 제 3 셀 어레이블록(41)(42)(43)이 선택되면, 각각의 셀 어레이블록(41)(42)(43)에 달린 셀 정보가 제 1 내지 제 6 센스앰프(40)(50)(60)(70)(80)(90)에 의해 증폭된다.
상기 제 1 셀 어레이블록(41)의 홀수번째에 인접한 비트라인과 비트바라인을 센싱하기 위한 제 1 센스앰프부(40)가 선택되면, 상기 제 1 센스앰프부(40)를 구성하는 복수개의 센스앰프의 출력신호는 제 1 스위칭부(52)를 통해 스위칭한 후 각각 제 1 및 제 2 메인앰프(53)(63)로 입력된다.
또한, 상기 제 1 셀 어레이블록(41)의 짝수번째에 인접한 비트라인과 비트바라인을 센싱하기 위한 제 2 센스앰프부(50)가 선택되면, 상기 제 2 센스앰프부(50)를 구성하는 복수개의 센스앰프의 출력신호는 제 2 스위칭부(62)를 통해 스위칭한 후 각각 제 3 및 제 4 메인앰프(73)(83)로 입력된다.
그리고, 상기 제 2 셀 어레이블록(51)의 홀수번째에 인접한 비트라인과 비트바라인을 센싱하기위한 제 3 센스앰프부(60)가 선택되면, 상기 제 3 센스앰프부(60)를 구성하는 복수개의 센스앰프의 출력신호는 제 2 스위칭부(62)를 통해 스위칭한 후 각각 제 1 및 제 2 메인앰프(53)(63)로 입력된다.
이와 마찬가지로, 상기 제 2 셀 어레이블록(51)의 짝수번째에 인접한 비트라인과 비트바라인을 센싱하기위한 제 4 센스앰프부(70)가 선택되면, 상기 제 4 센스앰프부(70)를 구성하는 복수개의 센스앰프의 출력신호는 제 3 스위칭부(72)를 통해 스위칭한 후 각각 제 3 및 제 4 메인앰프(73)(83)로 입력된다.
또한, 상기 제 3 셀 어레이블록(61)의 홀수번째에 인접한 비트라인과 비트바라인을 센싱하기 위한 제 5 센스앰프부(80)가 선택되면, 상기 제 5 센스앰프부(80)를 구성하는 복수개의 센스앰프의 출력신호는 제 3 스위칭부(72)를 통해 스위칭한 후 각각 제 1 및 제 2 메인앰프(73)(83)로 입력되고, 상기 제 3 셀 어레이블록(61)의 짝수번째에 인접한 비트라인과 비트바라인을 센싱하기 위한 제 6 센스앰프부(90)가 선택되면, 상기 제 6 센스앰프부(90)를 구성하는 복수개의 센스앰프의 출력신호는 제 4 스위칭부(82)를 통해 스위칭한 후 각각 제 3 및 제 4 메인앰프(73)(83)로 입력된다.
따라서, 각 셀 어레이블록에서 동일한 위치에 있는 센스앰프부의 출력은 셀 어레이블록의 선택에 관계없이 항상 일정한 메인앰프에 연결되는 것을 알 수 있다.
본 발명에 따른 반도체 메모리장치는 셀 어레이블록에서 동일한 위치의 센스앰프는 동일한 메인앰프에 연결되도록 함으로써 셀 어레이블록별로 동일한 데이터를 입출력하기에 용이하며, 데이터 패턴을 셀 어레이블록별로 동일하게 하는 테스트에 있어서 테스트 시간을 줄이고, 데이터 스크램블을 단순화 할 수 있는 효과가 있다.

Claims (5)

  1. 일정 간격을 갖고 일방향으로 배열되는 복수개의 워드라인과, 일정 간격을 갖고 상기 워드라인과 교번 형성되는 복수개의 비트라인 및 비트바라인으로 구성되는 제 1 내지 제 3 셀 어레이 블록과,
    상기 제 1 셀 어레이 블록의 홀수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 1 센스앰프부와,
    상기 제 1 셀 어레이 블록의 짝수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 2 센스앰프부와,
    상기 제 2 셀 어레이 블록의 홀수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 3 센스앰프부와,
    상기 제 2 셀 어레이 블록의 짝수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 4 센스앰프부와,
    상기 제 3 셀 어레이 블록의 홀수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 5 센스앰프부와,
    상기 제 3 셀 어레이 블록의 짝수번째에 인접한 상기 비트라인과 비트바라인의 데이터를 센싱하기 위한 제 6 센스앰프부와,
    상기 제 1 내지 제 센스앰프부의 출력신호를 하기 제 1 내지 제 4 스위칭부로 전송하는 4비트의 로컬 입출력라인(LIO)과,
    상기 로컬 입출력 라인(LIO)의 개수의 두배로 구성되어 제 1 내지 제 6 센스앰프부의 출력신호를 스위칭하는 제 1 내지 제 4 스위칭부와,
    상기 제 1 내지 제 4 스위칭부의 스위칭신호를 증폭하여 데이터 입/출력단으로 전송하는 제 1 내지 제 4 메인앰프와,
    상기 제 1 내지 제 4 스위칭부의 출력신호를 제 1 내지 제 4 메인앰프로 전송하는 전송라인(MIO)을 포함하여 구성됨을 특징으로 하는 반도체 메모리장치.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 4 스위칭부는 8개의 스위치가 직렬로 연결됨을 특징으로 하는 반도체 메모리장치.
  3. 제 1 항에 있어서,
    상기 제 1, 제 3, 제 5 센스앰프부의 출력신호는 제 1 및 제 3 메인앰프로 전송됨을 특징으로 하는 반도체 메모리장치.
  4. 제 1 항에 있어서,
    상기 제 2, 제 4 센스앰프부의 출력신호는 제 2 및 제 4 메인엠프로 전송됨을 특징으로 하는 반도체 메모리장치.
  5. 제 1 항에 있어서,
    상기 제 1 내지 제 3 셀 어레이블록과, 제 1 내지 제 6 센스앰프부와, 제 1 내지 제 4 스위칭부와, 제 1 내지 제 4 메인앰프는 동일한 구조로 반복됨을 특징으로 하는 반도체 메모리장치.
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