KR950015391A - 감소된 간섭 노이즈를 갖는 계층 비트선구조의 반도체 기억장치 - Google Patents

감소된 간섭 노이즈를 갖는 계층 비트선구조의 반도체 기억장치 Download PDF

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Abstract

비트선은 각각의 메모리셀 칼럼 그룹(B#O-B#3)에 대응하여 배치된 서브 시트선(SBLa0-SBLa3 및 SBLb0-SBLb3)을 포함하며, 또한 메인 비트선 MBLa 및 MBLb를 포함한다. 워드선을 선택하는 경우에, 분리 트랜지스터(SPGa)는 턴오프되어, 메인 비트선(MBLa)은 2개의 분할된 메인 비트선(MBLa0 및 MBLa1)으로 분할되게 되고, 선택된 워드선을 포함하는 메모리 그룹과 상기 분리 트랜지스터에 대하여 대칭의 위치에 배치된 메모리셀 블럭이 선택된다. 분리 트랜지스터(SPGb)가 턴오프된 후, 센스 증폭기(SAa 및 SAb)는 센스 동작을 수행한다. 비트선 용량으로 인한 노이즈에 의해서 야기될 수 있는 센스 동작에 대한 영향은 방지되고, 게층 비트선은 정확하게 등화되고 프리차지 된다.

Description

감소된 간섭 노이츠를 갖는 계층 비트선 구조의 반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명 의 제1 실시예의 반도체 기억장치의 메인부분의 구성을 표시 한다.
제3도는 제1도에 표시된 반도체 기억장치의 동작을 개략적으로 표시한다.
제7도는 제1도에 표시된 반도체 기억장치의 등화전의 동작을 표시한다.

Claims (28)

  1. 로우 및 칼럼으로 배치된 복수의 메모리셀을 포함하고, 상기 칼럼의 각각은 복수의 블럭으로 분할되고 인접하는 2개의 상기 칼럼은 쌍을 형성하며, 상기 칼럼에 대응하여 자각 배치되고, 상기 메모리셀 칼럼쌍에 대응하는 쌍을 형성하도록 각각 배치된 복수의 메인 비트선을 포함하고, 상기 메인 비트선의 각각의 쌍은 제1 및 제2의 메인 비트선을 포함하며, 상기 메모리셀 칼럼의 각각에 있어서 각각의 블럭에 대응하여 배치되고, 각각이 대응하는 칼럼 블럭에 있어서 상기 메모리셀에 접속된 복수의 서브 비트선을 포함하고, 상기 서브 비트선은 쌍을 헝성하는 공통의 블럭에 있어서 인접하는 2개의 칼럼에 배치되고, 상기 서브 비트선의 각각의 쌍은 제1 및 제2의 서브 비트선을 구비하며, 상기 제1의 메인 비트선에 대응하여 구비되고 각각이 대응하는 제1의 메인 비트선을 2개의 부분으로 분할하는 복수의 제1의 게이트 수단을 포함하고. 블럭 선택 신호에 응답하여 상기 메인 비트선에 상기 서브 비트선을 선택적으로 접속하도록 상기 칼럼의 각각에 있어서 구비된 블럭 선택 게이트 수단을 구비하고, 상기 블럭 선택 게이트 수단은 상기 블럭 선택 신호에 응답하여 대응하는 칼럼상의 상기 서브 비트선 중의 적어도 하나를 제1의 메인 비트선에 접속하고 상기 서브 비트선 중의 적어도 하나를 제2의 메인 비트선에 접속하는 게이트 수단을 포함하고, 상기 메인 비트선쌍에 대응하여 구비되고 대응하는 메인 비트선의 상기 제1의 게이트 수단에 대하여 대항하여 배치되어, 대응하는 제1 및 제2의 메인 비트선상의 신호를 감지하고 증폭하는 복수의 센스 증폭기를 구비하고, 상기 센스 증폭기의 센스 동작전에 상기 제1 및 제2의 메인 비트선을 대응하는 센스 증폭기에 접속하기 위한 제2의 게이트 수단을 포함하고, 각각의 상기 제1외 게이트 수단은 워드선을 선택하는 동작시에 틴오프되어 상기 제1의 메인 비트선의 각각을 2개외 두분으로 분할하는 반도체 기억장치.
  2. 제1항에 있어서, 각각의 상기 블럭 선택 게이트 수단은 상기 블럭 선택 신호에 응답하여 대응하는 칼럼상의 제2의 메인 비트선에 2개의 서브 비트선을 접속하기 위한 게이트 수단을 포함하는 반도체 기억장치.
  3. 제1항에 있어서. 상기 블럭 선택 게이트 수단은 상기 서브 비트선과 상기 메인 비트선 사이에 접속을 만들도록 배치되어 인접하는 메인 비트선쌍에 대한 상기 접속방식이 서로 상이하게 되는 게이트를 포함하는 반도체 기억장치.
  4. 제1항에 있어서. 인접하는 메인 비트선쌍의 제1의 메인 비트선을 대응하는 칼럼내의 상기 제2의 서브 비트선에 접속하고, 대응하는 칼럼내의 제2의 메인 비트선을 상기 인접하는 메인 비트선쌍의 제1의 서브 비트선에 접속하는 게이트 수단을 포함하는 반도체 기억장치.
  5. 제 1항에 있어서, 상기 제1의 게이트 수단은 상기 제1의 메인 비트선을 2개의 부분으로 똑같이 분할하는 위치에 배치되는 반도체 기억장치.
  6. 제1항에 있어서, 상기 제2의 메인 비트선에 구비되어 상기 제1 및 제2의 메인 비트선의 전위의 등화시에 대응하는 제2의 메인 비트선을 2개의 부분으로 분할하고 상기 제2의 서브 비트선에 접속되도록 상기 센스 증폭기를 스위칭하는 제3의 게이트 수단을 부가하여 포함하는 반도체 기억장치.
  7. 제1항에 있어서. 상기 센스 중폭기에 의한 센스. 동작시 상기 제1 및 제2의 메인 비트선의 양방을 대응하는 센스 증폭기로부터 분리하는 게이트 수단을 부가하여 포함하는 반도체 기억장치.
  8. 로우 및 칼럼으로 배치된 복수의 메모리셀을 포함하고, 상기 칼럼의 각각은 복수의 블럭으로 분할되고, 상기 칼럼에 대응하여 배치된 복수의 메인 비트선을 포함하고, 인접하는 2개의 메인 비트선은 쌍을 형성하고, 상기 칼럼의 각각에 있어서 상기 블럭에 대응하여 배치되고 각각이 대응하는 칼럼 블럭에 있어서 메모리셀에 접속되는 복수의 서브 비트선을 포함하고, 상기 메인 비트선과 상기 서브 비트선 사이에 접속을 만들도록 각각의 서브 비트선에 구비되어 인접하는 메인 비트선쌍내의 상기 접속방식이 서로 상이하게 되는 복수의 게이트 수단을 포함하고, 상기 게이트 수단은 블럭 선택 신호에 응답하여 턴온되는 반도체 기억장치.
  9. 제8항에 있어서, 상기 게이트 수단은 공통의 칼럼 블럭에 있어서 대응하는 서브 비트선의 멀리 떨어진 단부에 배치되는 반도체 기억장치.
  10. 제8항에 있어서. 각각외 상기 게이트 수단은 칼럼 블럭의 서브 비트선 중의 하나를 인접하는 메인 비트선쌍의 메인 비트선 중의 하나에 접속하는 게이트를 포함하는 반도체 기억장치.
  11. 제8항에 있어서, 상기 서브 비트선의 각각은 모든 로우상의 메모리셀을 접속하는 반도체 기억장치.
  12. 제8항에 있어서, 상기 서브 비트선의 각각은 교호의 로우상에 있는 반도체 기억장치.
  13. 제8항에 있어서, 상기 복수의 게이트 수단은 공통의 칼럼 블럭내의 게이트 수단이 공통의 칼럼 블럭내의 서브 비트선의 멀리 떨어진 단부에 위치하고 칼럼의 인접하는 블럭내의 게이트 수단은 교호의 인접하는 블럭에서 서로 인접하게 위치하도록 배치된 기억장치.
  14. 제8항에 있어서, 쌍의 메인 비트선은 교차부를 포함하는 반도체 기억장치.
  15. 제14항에 있어서. 상기 교차부는 게이트 수단이 구비되는 영역 근방에 구비되는 반도체 기억장치.
  16. 제14항에 있어서, 상기 교차부는 쌍의 메인 비트선 중의 하나를 접속하기 위한 메인 비트선과 동일한 레벨의 제1의 배선층과, 쌍의 타의 메인 비트선을 접속하기 위한 서브 비트선과 동일한 레벨의 제2의 배선층을 포함하는 반도체 기억장치.
  17. 제8항에 있어서, 한 쌍의 메인 비트선은 제1의 메인 비트선과 제2의 메인 비트선을 포함하고, 한쌍의 서브 비트선은 제1의 서브 비트선과 제2의 서브 비트선을 포함하며, 여기에서 상기 복수의 게이트 수단은 상기 제1의 서브 비트선에 접속한 한편의 전도 노드와. 상기 복수의 메인 비트선의 공통의 레벨의 배선층을 통하여 상기 제2의 메인 비트선에 접속된 타방의 전도 노드와, 상기 블럭 선택 신호를 받는 제어 게이트를 가지는 제1의 게이트를 포함하며. 상기 제2의 서브 비트선에 접속된 한편의 진도 노드와. 상기 복수의 서브 비트선과 같은 공통의 레벨의 배선층을 통하여 상기 제1의 메인 비트선에 접속된 타방의 전도 노드와. 블럭 선택 신호를 받는 제어 게이트를 가지는 제2의 게이트를 포함하는 반도체 기억장치.
  18. 로우 및 칼럼으로 배치된 복수의 메모리셀을 포함하고, 상기 칼럼의 각각은 복수의 블럭으로 분할되며, 상기 칼럼에 대응하여 배치된 복수의 메인 비트선을 포함하고, 상기 칼럼의 각각의 상기 블럭에 대응하여 배치된 복수의 서브 비트선을 포함하고. 대응하는 칼럼의 단부에 배치된 서브 비트선은 다른 것들보다 짧고. 상기 복수의 서브 비트선의 각각은 대응하는 칼럼 블럭에 있어서 상기 메모리셀에 접속되며, 블럭 선택 신호에 응답하여 대응하는 서브 비트선을 대응하는 메인 비트선에 접속하도록 각각의 서브 비트선에 대응하여 구비된 복수의 게이트를 포함하고, 상기 복수의 메인 비트선에 응답하여 구비되어 대응하는 메인 비트선상의 신호를 감지하고 증폭하는 센스 중폭기 수단을 포함하는 반도체 기억장치.
  19. 제17항에 있어서, 인접하는 2개의 메인 비트선은 쌍을 형성하고, 상기 센스 증폭기 수단은 메인 비트선의 각각의 쌍의 대항하는 추면에 구비되는 반도체 기억장치.
  20. 로우 및 칼럼으로 배치된 복수의 메모리셀을 포함하고, 상기 칼럼의 각각은 복수의 블럭으로 분할되고, 상기 칼럼에 대응하여 배치된 복수의 메인 비트선을 포함하고, 상기 복수의 메인 비트선의 각각에 대하여 구비되고 상기 복수의 블럭에 대응하여 배치되고, 각각이 대응하는 블럭내의 메모리셀에 접속되는 복수의 서브 비트선을 포함하고. 상기 로우의 방항을 따라서 배치된 메인 블럭 선택 신호 전달 버스를 포함하고, 상기 메인 비트선에 평행하게 배치되어 상기 메인 블럭 선택 신호 전달 버스상의 블럭 선택 신호를 받는 복수의 블럭 선택 신호 전달 서브선을 포함하고. 대응하는 블럭 선택 신호 전달 서브선상의 상기 블럭 선택 신호에 응답하여 대응하는 서브 비트선을 대응하는 메인 비트선에 접속하도록 각각의 서브 비트선에 대응하여 구비된 복수의 블럭 선택 수단을 포함하는 반도체 기억장치.
  21. 제20항에 있어서, 상기 메인 블럭 선택 신호 전달 버스는 상기 복수의 메모리셀이 배치되는 영역의 외부에 구비되는 반도체 기억장치.
  22. 제20항에 있어서, 상기 블럭의 각각을 선택하기 위한 한 그룹의 블럭 선택 신호 전달 서브선은 인접하는 2개의 메인 비트선이 쌍을 형성하는 인접하는 쌍의 메인 비트선 사이에 배치되는 반도체 기억장치.
  23. 제22항에 있어서. 블럭 선택 신호 전달선의 상기 그룹은 메인 비트선의 상기 인접하는 쌍에 대응하는 칼럼 사이에 공유되는 반도체 기억장치.
  24. 제20항에 있어서, 복수의 워드선은 상기 로우에 대응하여 더욱 구비되고, 상기 복수의 워드선의 각각은 어떠한 메모리셀도 구비되지 않는 워드선 션트 영역을 가지며, 여기에서 상기 복수의 블럭 선택 신호 전달 서브선은 상기 워드선 션트 영역내에 구비되는 반도체 기억장치.
  25. 제20항에 있어서, 인접하는 2개의 메인 비트선은 쌍을 형성하고, 소정수의 블럭을 선택하기 위한 블럭 선택 신호 전달선의 한 그룹은 메인 비트선의 인접하는 쌍 사이에 배치되는 반도체 기억장치.
  26. 제25항에 있어서, 블럭 선택 신호 전달 서브선의 상기 그룹은 칼럼의 상기 블럭의 절반을 선택하는 반도체 기억장치.
  27. 각각이 로우 및 칼럼으로 배치된 복수의 메모리셀을 포함하고, 상기 칼럼의 각각은 복수의 블럭으로 분할되는 복수의 메모리 어레이 블럭과, 상기 복수의 메모리 어레이 블럭의 각각에 있어서 상기 칼럼에 대응하여 배치된 복수의 메인 비트선과, 상기 복수의 메인 비트선의 각각에 대하여 구비되고, 상기 칼럼의 각각에 있어서 상기 복수의 블럭에 대응하여 배치되고, 각각이 대응하는 블럭에 있어서 상기 메모리셀에 접속되는 복수의 서브 비트선과, 어드레스 신호에 따라서 상기 칼럼의 적어도 하나를 지정하는 칼럼 선택 신호를 발생하도록 상기 복수의 메모리 어레이 블럭에 공통으로 구비된 칼럼 선택 신호 발생 수단과, 상기 칼럼 선택 신호 발생 수단의 대응하는 출력 노드로부터의 칼럼 선택 신호를 전달하도록 상기 복수의 메모리 어레이 블럭에 걸쳐서 연장하고 상기 칼럼 선택 신호 발생 수단의 각각의 노드에 대응하여 구비된 복수의 칼럼 선택 신호 전달선과, 상기 복수의 칼럼 선택 신호 전달선상의 상기 칼럼 선택 신호에 응답하여 지정된 칼럼에 대응하는 상기 메인 비트선을 내부 데이터 선에 접속하고 선택하도록 상기 복수의 메모리 어레이 블럭 의 각각에 구비된 칼럼 선택 수단을 포함하는 반도체 기억장치.
  28. 제27항에 있어서, 한 블럭의 칼럼을 지정하도록 블럭 선택 신호를 전달하고 로우 연장 방항에 있어서 상기 복수의 메모리 어레이 블럭의 외부에 구비된 블럭 선택 신호 전달 버스와, 상기 복수의 칼럼 선택 신호 전달선과 평행한 복수의 블럭 선택 신호 전달 서브선을 부가하여 포함하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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