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Die Erfindung betrifft eine digitale
Speicherschaltung, die mindestens zwei Bereiche mit jeweils einer
Vielzahl von Speicherzellen enthält,
gemäß dem Oberbegriff
des Patentanspruchs 1. Bevorzugtes, jedoch nicht ausschließliches
Anwendungsgebiet der Erfindung sind DRAM-Speicher.
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In digitalen Datenspeichern sind
die binären Speicherzellen
jeder Speicherbank häufig
in mehreren separaten Bereichen zusammengefasst, die jeweils eine
eigene Menge von Leseverstärkern
haben, deren jeder für
eine Teilmenge der Zellen des betreffenden Bereiches zuständig ist. Üblicherweise bilden
die Zellen jedes Speicherbereiches eine Matrix aus Reihen und Spalten,
und jeder Spalte ist ein Leseverstärker zugeordnet. Jeder Leseverstärker ist über eine
zugeordnete Bitleitung mit allen Speicherzellen der betreffenden
Spalte verbunden. Jede Reihe kann selektiv durch Aktivierung einer
zugeordneten Wortleitung adressiert werden. Das entsprechende Aktivierungssignal
wird in einem Wortleitungsdecoder (Reihendecoder) aus der Reihenadresse
der auszulesenden Speicherzelle abgeleitet. Die Aktivierung bewirkt,
dass jede Zelle der betreffenden Reihe ihren Speicherinhalt dem
der betreffenden Spalte zugeordneten Leseverstärker mitteilt, der daraufhin
ein verstärktes
Signal erzeugt, das den Binärwert
des gespeicherten Datums darstellt. Diese Darstellung wird dann,
durch Schließen
eines dem Leseverstärker
individuell zugeordneten Transferschalters an eine zugeordnete lokale
Datenleitung übertragen,
die über
einen Leitungsschalter mit einer zugeordneten Master-Datenleitung
verbunden werden kann, die allen Speicherbereichen der Bank gemeinsam
ist, um die Binärdarstellung
an einen sekundären
Leseverstärker
zu übertragen
und dort zur Ausgabe des Datums zu verstärken.
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Die Transferschalter werden durch
Spaltenselektionssignale gesteuert, die über einen Spaltendecoder aus
der Spaltenadresse der auszulesenden Speicherzellen abgeleitet werden.
Die Spaltenselektionssignale werden allen Speicherbereichen gemeinsam
zugeführt.
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In vielen Fällen, insbesondere bei großen Speicherbänken mit
einer sehr hohen Anzahl von Spalten in jedem Speicherbereich, ist
die Gesamtzahl n der Spalten jedes Bereiches aufgeteilt in m benachbarte
Gruppen, deren jede k=n/m Spalten umfasst und ein entsprechendes
Segment des Speicherbereiches belegt. Dementsprechend sind auch
die lokalen Datenleitungen segmentiert. Jede Gruppe (also jedes
Segment) kann wiederum in p benachbarte Untergruppen aufgeteilt
sein, deren jede q=k/p Spalten umfasst, wobei jeweils alle Transferschalter,
die den Leseverstärkern
der selben Untergruppe zugeordnet sind, durch ein dieser Untergruppe
zugeordnetes gemeinsames Spaltenselektionssignal angesteuert werden.
Um in diesen Fällen
die von den q Transferschaltern der jeweils selben Untergruppe übertragenen
Daten getrennt voneinander weiterzuleiten, sind entlang jedem Segment
q lokale Datenleitungen vorgesehen, deren jede an genau einen individuell
zugeordneten Transferschalter jeder Untergruppe der Spalten des
betreffenden Segmentes angeschlossen ist. Wenn q=1 ist, wird für jede Spalte
und somit für
jeden Transferschalter ein eigenes Spaltenselektionssignal erzeugt.
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Entsprechend der Anzahl m der Segmente sind
m Bündel
von Master-Datenleitungen vorgesehen. Jedes dieser Bündel enthält q Master-Datenleitungen,
die den q lokalen Datenleitungen jeweils eines Segmentes aller Speicherbereiche
zugeordnet sind.
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Üblicherweise
sind die Bitleitungen, die lokalen Datenleitungen und die Master-Datenleitungen zweiadrig.
Hierzu ist jeder primäre
Leseverstärker
mit symmetrischem Ausgang ausgelegt. Wenn der von ihm gefühlte Inhalt
einer Speicherzelle einem Datum des ersten Binärwertes entspricht, erscheint
am Ausgang des Verstärkers
eine Potentialdifferenz, deren Polarität den Binärwert des in der Zelle gespeicherten
Datums anzeigt. Entspricht der Zelleninhalt einem Datum des ersten
Binärwertes,
dann geht der eine Ausgangsanschluss des Verstärkers auf ein erstes definiertes
Logikpotential, und der andere Ausgangsanschluss geht auf ein zweites
definiertes Logikpotential. Entspricht der Zelleninhalt einem Datum des
zweiten Binärwertes,
dann erscheinen die beiden Logikpotentiale an den Ausgangsanschlüssen des
Verstärkers
vertauscht. Durch Schließen
des Transferschalters bei geschlossenem Leitungsschalter werden
die Ausgangspotentiale des Leseverstärkers an die Adern der zugeordneten
lokalen Datenleitung gelegt und gelangen über den Leitungsschalter auf
die Adern der zugeordneten Master-Datenleitung, um dort eine das gefühlte Datum
darstellende Potentialdifferenz herzustellen. Der sekundäre Leseverstärker ist
daher als Differenzverstärker
mit symmetrischem Eingang ausgebildet. Die Versorgungspotentiale
aller primären
und sekundären
Leseverstärker
sind symmetrisch zur Mitte zwischen den beiden Logikpotentialen
und nahe dem einen bzw. anderen Logikpotential.
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Im Ruhezustand der Speicherschaltung,
bevor ein Lese- oder Schreibbetrieb eingeleitet wird, werden die
Adern aller Bitleitungen auf ein bestimmtes Potential egalisiert,
das üblicherweise
mitten zwischen den beiden Logikpotentialen liegt. Die Adern aller
lokalen Datenleitungen werden ebenfalls auf dieses Potential egalisiert,
und zwar aus folgendem Grund: Bei der späteren Spaltenselektion werden
die ausgewählten
Transferschalter ja nicht nur in demjenigen Speicherbereich geschlossen,
der die aktivierte Wortleitung enthält, sondern auch in allen anderen Speicherbereichen,
deren sämtliche
Bitleitungen das Egalisierungspotential beibehalten haben. Durch
die erwähnte
Egalisierung der lokalen Datenleitungen auf genau dieses Potential
werden unnötige
Ladeströme
in diesen anderen Speicherbereichen vermieden.
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Im Ruhezustand der Speicherschaltung
werden die Adern aller Master-Datenleitungen ebenfalls auf ein bestimmtes
Potential egalisiert. Für
dieses zweitgenannte Egalisierungspotential wird eines der beiden
Logikpotentiale gewählt,
und zwar dasjenige, das dem lastseitigen Versorgungspotential der
sekundären
Leseverstärker
entspricht oder nahe kommt. Dieser Verstärker bleibt dann nämlich im
Linearbereich der Verstärkerkennlinie,
wenn die Eingangsanschlüsse
mit der oben erwähnten
Potentialdifferenz angesteuert werden, die das gefühlte Datum
darstellt.
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Mit Einleitung eines Lese- oder Schreibbetriebs
werden die Adern aller Bitleitungen und lokalen Datenleitungen von
der Quelle des zugeordneten Egalisierungspotentials abgetrennt,
so dass die Adern der für
den Zugriff ausgewählten
Exemplare dieser Leitungen die datenspezifische Potentialdifferenzen
annehmen können.
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In Speicherschaltungen nach dem Stand
der Technik ist jeder Leitungsschalter ein zweipoliger Schalter
mit einem äußeren Steueranschluss
zum Anlegen eines Durchschaltsignals, das den Schalter schließt und für die Dauer
dieses Signals geschlossen hält.
Alle Leitungsschalter, die dem selben Speicherbereich zugeordnet
sind, werden beim Stand der Technik gemeinsam gesteuert. Da die
Reihenadresse einer adressierten Speicherzelle auch den jeweiligen
Speicherbereich identifiziert, arbeitet eine Leitungsschalter-Wähleinrichtung
nach dem Stand der Technik abhängig
von der im Wortleitungsdecoder decodierten Reihenadresse, um das
Durchschaltsignal gleichzeitig an alle Leitungsschalter des die
adressierte Reihe enthaltenden Speicherbereiches zu übertragen.
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Das erwähnte Durchschaltsignal für die Leitungsschalter
verbraucht relativ viel Strom, insbesondere wenn es gemäß dem üblichen
Stand der Technik "geboostet" ist, also mit erhöhter Spannung betrieben wird.
Ferner wird in den beschriebenen Fällen einer Segmentierung der
einzelnen Speicherbereiche beim Stand der Technik viel Strom für eine Umladung
der lokalen Datenleitungen benötigt.
Wenn nämlich
die Leitungsschal ter eines Speicherbereichs geschlossen werden,
was üblicherweise
vor dem Schließen
von Transferschaltern im betreffenden Speicherbereich geschieht,
gehen beide Adern aller lokalen Datenleitungen aller Segmente des
betreffenden Speicherbereichs zunächst von ihrem Egalisierungspotential,
das mitten zwischen den beiden Logikpotentialen liegt, auf das Egalisierungspotential der
Master-Datenleitungen, welches gleich einem der Logikpotentiale
ist. Hierzu muss die Quelle des Egalisierungspotentials der Master-Datenleitungen viel
Ladestrom nachliefern.
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Aus
U5 6 172 918 B1 ist es bekannt, jeden Leitungsschalter
mittels dreier Paare von Feldeffekttransistoren in MOS-Bauweise
(MOSFETs) zu realisieren, wobei das erste Transistorpaar einen zweipoligen
Schalter zwischen den Adern der lokalen Datenleitung und den Adern
der Master-Datenleitung bildet. Das zweite Transistorpaar ist als
Eingangskreis eines Differenzverstärkers geschaltet, der die Potentialdifferenz
zwischen der Adern der lokalen Datenleitung fühlt und dessen zweipoliger
Ausgang über
das dritte Transistorpaar mit den Adern der Master-Datenleitung
verbunden ist. An die Adern der Master-Datenleitung ist eine gemeinsame
Lastschaltung angeschlossen, welche die besagten Differenzverstärker als
Stromspiegel arbeiten läßt. Das
erste Transistorpaar wird mittels eines ersten Durchschaltsignals
nur im Schreibbetrieb leitend gemacht, um die Potentialdifferenz
der Master-Datenleitung direkt auf die lokale Datenleitung zu übertragen.
Das dritte Transistorpaar wird mittels eines zweiten Durchschaltsignals
nur im Lesebetrieb leitend gemacht, um die an der lokalen Datenleitung
gefühlte
Potentialdifferenz unter Stromspiegelverstärkung auf die Master-Datenleitung
zu übertragen.
Hiermit soll einerseits der Lesevorgang beschleunigt und andererseits die
Erholungszeit für
das Schreiben gering gehalten werden. Das Problem des Stromverbrauchs,
insbesondere was den Verbrauch für
die Durchschaltsignale betrifft, wird hiermit jedoch nicht befriedigend
gelöst.
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Die Aufgabe der Erfindung besteht
darin, den Stromverbrauch beim Betrieb der Speicherschaltung zu
vermindern. Diese Aufgabe wird erfindungsgemäß durch die im Patentanspruch
1 gekennzeichnete Ausbildung der Speicherschaltung gelöst.
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Demnach wird die Erfindung realisiert
an einer digitalen Speicherschaltung mit mindestens einer Speicherbank,
die mindestens zwei Bereiche mit jeweils einer Vielzahl von matrixförmig in
Reihen und Spalten angeordneten Speicherzellen zur Speicherung jeweils
eines binären
Datums und für
jede Spalte einen primären
Leseverstärker
enthält,
um das in einer adressierten Zelle gespeicherte Datum zu fühlen und über einen
durch ein Spaltenselektionssignal schließbaren Transferschalter die
erste Ader einer dem betreffenden primären Leseverstärker zugeordneten
zweiadrigen lokalen Datenleitung auf eine erstes Logikpotential
und die zweite Ader dieser Datenleitung auf ein zweites Logikpotential
zu legen, wenn das gefühlte
Datum den ersten Binärwert
hat, und die besagte erste Ader auf das zweite Logikpotential und die
besagte zweite Ader auf das erste Logikpotential zu legen, wenn
das gefühlte
Datum den zweiten Binärwert
hat, wobei jede lokale Datenleitung über jeweils einen Leitungsschalter
mit einer zweiadrigen Master-Datenleitung verbindbar ist, die jeweils
einer lokalen Datenleitung jedes Bereiches der Speicherbank zugeordnet
ist und zu den Eingangsanschlüssen
eines ihr individuell zugeordneten sekundären Leseverstärkers führt, und
wobei Vor ladeeinrichtungen vorgesehen sind, um vor dem Schließen eines Transferschalters
beide Adern aller lokalen Datenleitungen vorübergehend auf ein zwischen
dem ersten und dem zweiten Logikpotential liegendes Potential zu
egalisieren und beide Adern aller Master-Datenleitungen vorübergehend
auf das erste Logikpotential zu egalisieren. Erfindungsgemäß enthält jeder
Leitungsschalter Schalteinrichtungen, welche die elektrischen Potentiale
fühlen,
die an den Adern der betreffenden lokalen Datenleitung und der zugeordneten
Master-Datenleitung erscheinen, und welche abhängig vom Fühlergebnis, wenn eine der beiden Adern
der lokalen Datenleitung auf dem zweiten Logikpotential liegt, dieses
Potential auf die zugeordnete Ader der Master-Datenleitung übertragen,
und wenn eine der beiden Adern der Master-Datenleitung auf dem zweiten
Logikpotential liegt, dieses Potential auf die zugeordnete Ader
der lokalen Datenleitung übertragen.
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Die erfindungsgemäße Ausbildung der Leitungsschalter
sorgt also dafür,
dass die Leitungsschalter selbsttätig, ohne das Erfordernis äußerer Steuerspannungen,
nur an denjenigen lokalen Datenleitungen geschlossen werden, über die
ein Schreib- oder Lesebetrieb stattfindet. Im Falle segmentierter
Ausbildung der Speicherbereiche ist der Ladestromverbrauch aus der
Quelle des Egalisierungspotentials der Master-Datenleitungen geringer als
bei herkömmlicher
Praxis, weil nicht alle lokalen Datenleitungen des betroffenen Speicherbereichs auf
das Egalisierungspotential der Master-Datenleitungen geladen werden,
sondern nur die lokalen Datenleitungen der ausgewählten Segmente.
Da keine äußeren Ansteuerspannungen
für die
Leitungsschalter angelegt werden müssen, entfällt der Stromverbrauch hierfür, so dass
eine Stromersparnis auch im Falle nicht-segmentierter Speicherbereiche
erzielt wird.
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Vorteilhafte Ausgestaltungen der
Erfindung sind in den Unteransprüchen
gekennzeichnet. Die Erfindung wird nachstehend an einem Ausführungsbeispiel
anhand von Zeichnungen näher
erläutert.
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1 zeigt
in fragmentarischer Darstellung ein Beispiel für den Aufbau einer Speicherschaltung mit
mehreren segmentierten Speicherbereichen;
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2 zeigt
nähere
Einzelheiten des Datensignalweges zwischen einer Speicherzelle und
einem sekundären
Leseverstärker
mit einer detaillierten Darstellung eines erfindungsgemäßen Leitungsschalters.
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In der Zeichnung und in der nachstehenden Beschreibung
sind gleichartige Elemente mit gleichen Abkürzungen in Großbuchstaben
bezeichnet, denen zur näheren
Identifizierung laufende Nummern in Klammer [] nachgestellt ist.
Ein Doppelpunkt zwischen zwei Nummern ist zu lesen als das Wort "bis".
So ist z.B. "SL[0:15]" zu lesen als "SL[0] bis SL[15]".
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Ferner gelte folgende Übereinkunft:
Die beiden Logikpotentiale werden mit H (für "hoch") und L (für "niedrig")
bezeichnet. H und L sind definierte Grenz- oder Schwellenwerte beidseitig
eines Potentialbereiches, dessen Mitte als M-Potential bezeichnet
wird. Wenn in der Beschreibung gesagt wird, ein Schaltungspunkt
gehe oder liege auf H- oder L-Potential, dann bedeutet dies allgemein,
dass das Potential den betreffenden Schwellenwert "mindestens" erreicht.
Für das
in den 1 und 2 gezeigte Schaltungsbeispiel sei vorausgesetzt,
dass H positiv gegenüber
L ist.
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In der Zeichnung sind zwei Speicherbereiche Y[0]
und Y[1] einer DRAM-Speicherschaltung fragmentarisch dargestellt.
Jeder dieser Speicherbereiche enthält eine Vielzahl von Speicherzellen,
die matrixförmig
in Reihen und Spalten angeordnet sind. Entlang jeder Reihe verläuft eine
zugeordnete Wortleitung WL, und entlang jeder Spalte verläuft eine
zugeordnete zweiadrige Bitleitung BL. Nahe jeder Kreuzung einer
Wortleitung WL mit einer Bitleitung BL befindet sich eine Speicherzelle
(nicht dargestellt).
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Die beiden gezeigten Speicherbereiche
Y[0] und Y[1] sind Teil einer Speicherbank, die noch mehr solcher
Bereiche enthält,
z.B. insgesamt acht, die in Spaltenrichtung flüchtend angeordnet sind. Die zeichnerische
Darstellung wäre
also nach oben entsprechend weit fortzusetzen. Jeder Speicherbereich bildet
in Zeilenrichtung eine Mehrzahl m gleichartiger Segmente, z.B. insgesamt
sechzehn. Aus Platzgründen
sind in der Zeichnung nur die ersten beiden Segmente X[0] und X[1]
fragmentarisch dargestellt. Die zeichnerische Darstellung wäre also
nach rechts entsprechend weit fortzusetzen.
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Entlang den beiden quer zur Spaltenrichtung verlaufenden
Rändern
jedes Speicherbereiches erstreckt sich jeweils eine streifenförmige Zone
ZA bzw. ZB, in denen die Zugangsschaltungen für die Spalten des betreffenden
Speicherbereichs untergebracht sind. Aufbau, Anordnung und Anzahl
der Zugangsschaltungen sind für
alle Segmente jedes Speicherbereichs gleich, so dass es vorerst
genügt,
nur die Zugangsschaltungen des ersten Segmentes X[0] des ersten
Speicherbereichs Y[0] zu beschreiben.
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Die Zugangsschaltungen enthalten
für jede Spalte
einen primären
Leseverstärker
PV, dessen Eingang mit den Adern der betreffenden Bitleitung BL verbunden
ist, und einen nachgeschalteten zweipoligen Transferschalter TS.
Jeweils q=4 benachbarte Spalten bilden eine Untergruppe, und die
q=4 Transferschalter TS jeder Untergruppe werden über eine gemeinsame
Spaltenselektionsleitung SL gesteuert. Als Beispiel sei angenommen,
dass jeder Speicherbereich n=1024 Spalten hat, also insgesamt 1024/4=256
Untergruppen, aufgeteilt in m=16 Segmente, deren jedes somit 64
Spalten bzw. 16 Spalten-Untergruppen umfasst. Dementsprechend sind insgesamt
256 Spaltenselektionsleitungen SL[0:255] vorgesehen. Die vier Transferschalter
TS der ersten Untergruppe im ersten Segment X[=] werden über die
Spaltenselektionsleitung SL[0] gesteuert, die Transferschalter der
zweiten Untergruppe im ersten Segment X[0] werden über die
Spaltenselektionsleitung SL[1] gesteu ert, usw.. Der ersten Untergruppe im
zweiten Segment X1 ist die Spaltenselektionsleitungen SL[16] zugeordnet,
usw. bis zur letzten Untergruppe im letzten Segment, welcher die
Spaltenselektionsleitung SL[255] zugeordnet ist (nicht dargestellt).
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Für
jedes Segment sind q=4 zweiadrige lokale Datenleitungen LD[0:3]
vorgesehen, die sich in den Zonen ZA und ZB quer zur Spaltenrichtung
erstrecken. Jede dieser lokalen Datenleitungen ist mit dem Ausgang
jeweils eines der vier Transferschalter TS jeder Untergruppe verbunden.
Die lokalen Datenleitungen LD[0:3] führen über individuell zugeordnete Leitungsschalter
LS zu q=4 Master-Datenleitungen MD[0:3], die ihrerseits zu q=4 sekundären Leseverstärkern SV
führen.
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Für
jedes Segment eines Speicherbereichs ist ein eigenes Bündel von
jeweils vier Master-Datenleitungen MD[0:3] vorhanden, das sich in
Spaltenrichtung über
alle Speicherbereiche erstreckt und zu vier eigenen sekundären Leseverstärkern SV
führt. Jedes
Bündel
ist jeweils genau einem Segment jedes Speicherbereiches zugeordnet.
In ähnlicher
Weise erstrecken sich auch die Spaltenselektionsleitungen SL in
Spaltenrichtung über
alle Speicherbereiche, und jede dieser Leitungen SL ist jeweils
genau einer Spalten-Untergruppe jedes der Speicherbereiche zugeordnet.
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Beide Adern aller lokalen Datenleitungen
LD und aller Bitleitungen BL können über Egalisierungsschalter
LE bzw. BE (letztere sind in 1 nicht
gezeigt), die durch ein erstes Egalisierungssignal EQ1 gemeinsam
ansteuerbar sind, auf ein erstes Egalisierungspotential M gelegt
werden, das möglichst
genau zwischen den beiden Logikpotentialen L und H liegt. Auch an
allen Master-Datenleitungen MD sind Egalisierungsschalter ME vorgesehen,
die durch ein zweites Egalisierungssignal EQ2 gemeinsam geschlossen
werden können,
um beide Adern aller Master-Datenleitungen MD auf ein zweites Egalisierungspotential
zu legen, das gleich einem der beiden Lo gikpotentiale ist, im dargestellten
Fall gleich dem H-Potential.
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Um den Aufbau und die Wirkungsweise
der in 1 als Blöcke gezeichneten primären Leseverstärker PV
und der Leitungsschalter LS zu veranschaulichen, zeigt die 2 in vergrößerter und
detaillierter Darstellung einen Ausschnitt aus der 1, enthaltend
eine Speicherzelle 20 z.B. des Speicherbereiches Y[0] und
den Datenübertragungsweg
zwischen dieser Speicherzelle und dem zuständigen sekundären Leseverstärker SV.
Zusätzlich
sind noch die Schaltelemente zum Vorladen bzw. Egalisieren der Datenleitungen
dargestellt.
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Die in 2 gezeigte
Speicherzelle 20 enthält
eine Kapazität
(Kondensator) 21, die das eigentliche Speicherelement bildet
und deren Ladezustand den Binär-
oder Datenwert "1" (geladen) oder "0" (ungeladen) repräsentiert.
Die eine Seite des Speicherkondensators 21 liegt auf festem
Potential, und die andere Seite ist über den Kanal eines als N-FET
auslegten Auswahltransistors 22 mit einer der beiden Adern
der zugeordneten zweiadrigen Bitleitung BL verbunden. Das Gate des
Auswahltransistors 22 liegt an der zugeordneten Wortleitung
WL. Gemäß dem üblichen
Sprachgebrauch wird eine der Adern als "True"-Bitleitungsader BLt
und die andere als "Complement"-Bitleitungsader
BLc bezeichnet. Im dargestellten Fall hängt der Auswahltransistor 22 an
der True-Bitleitungsader BLt, ebenso wie die Auswahltransistoren
aller anderen Zellen der gleichen Wortleitung WL. Von Wortleitung
zu Wortleitung wechselt die Anschlussweise der Auswahltransistoren
zwischen True- und Complement-Bitleitungsadern.
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Die an die Bitleitungsadern BLt und
BLc angeschlossene Zugangsschaltung für die betreffende Spalte des
Speicherbereiches enthält
gemäß 2 den zugeordneten primären Leseverstärker PV
mit symmetrischem Eingang und symmetrischem Ausgang. Der Leseverstärker PV
enthält
ein erstes Transistorpaar, bestehend aus zwei p-Kanal-Feldeffekttransistoren
(P- FETs) T1 und
T2, und ein zweites Transistorpaar, bestehend aus zwei n-Kanal-Feldeffekttransistoren
(N-FETs) T3 und T4. Diese und auch andere, weiter unten beschriebenen
Feldeffekttransistoren sind vorzugsweise Metall-Oxid-Feldeffekttransistoren,
sogenannte "MOSFETs".
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Die Sourceelektroden der P-FETs T1
und T2 sind an einem Schaltungspunkt zusammengekoppelt, der den
positiven Versorgungsanschluss des Leseverstärkers PV bildet und dem über den
ersten Zweig eines zweipoligen Umschalters PU wahlweise H-Potential
oder M-Potential anlegbar ist. Die Sourceelektroden der N-FETs T3
und T4 sind an einem Schaltungspunkt zusammengekoppelt, der den
negativen Versorgungsanschluss des Leseverstärkers PV bildet und dem über den
zweiten Zweig des Umschalters PU wahlweise L-Potential oder M-Potential anlegbar
ist. Der Umschalter PU ist allen primären Leseverstärkern PV
zumindest des betreffenden Speicherbereiches gemeinsam und wird
durch ein Primärverstärker-Aktivierungssignal
PVA gesteuert.
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Die Drainelektroden der Transistoren
T1 und T3 und die Gateelektroden der Transistoren T2 und T4 sind
mit der Bitleitungsader BLt verbunden und außerdem über einen ersten Zweig des
zweipoligen Transferschalters TS mit der lokalen Datenleitungsader
LDt verbindbar. In ähnlicher
Weise sind Drainelektroden der Transistoren T2 und T4 und die Gateelektroden
der Transistoren T1 und T3 mit der Bitleitungsader BLc verbunden
und außerdem über den zweiten
Zweig des Transferschalters TS mit der lokalen Datenleitungsader
LDc verbindbar.
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Jeder der beiden Adern LDt und LDc
der lokalen Datenleitung LD ist über
einen zugeordneten Zweig des Leitungsschalters LS mit der zugeordneten
Ader MDt bzw. MDc der zuständigen
Master-Datenleitung MD verbindbar. Der erste Zweig ist zuständig für die Verbindung
der True-Adern LDt und MDt und enthält zwei N-FETs T5 und T7, deren
Kanäle parallel
zueinander zwischen LDt und MDt geschaltet sind, wobei das Gate
von T5 mit der Complement-Ader LDc verbunden ist und das Gate von
T7 mit der Complement-Ader MDc verbunden ist. Der zweite Zweig ist
zuständig
für die
Verbindung der Complement-Adern LDt und MDt und enthält zwei N-FETs
T6 und T8, deren Kanäle
parallel zueinander zwischen LDc und MDc geschaltet sind, wobei
das Gate von T6 mit der True-Ader LDt verbunden ist und das Gate
von T8 mit der True-Ader MDt verbunden ist.
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Der sekundäre Leseverstärker SV,
an welchen die beiden Adern MDt und MDc der Master-Datenleitung
MD angeschlossen sind, ist ein Differenzverstärker, der beim gezeigten Ausführungsbeispiel einen
symmetrischen Ausgang hat, also zwei Daten-Ausgangsanschlüsse DAt und DAc, und eingeschaltet
ist, wenn das Aktivierungssignal SVA wirksam ist. Zwei zum Schreiben
von Daten dienende Daten-Eingangsanschlüsse DEt und DEc (in 1 nicht dargestellt) sind unter Umgehung
des sekundären
Leseverstärkers
SV mit den Adern MDt bzw. MDc der Master-Datenleitung MD verbunden.
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Nachstehend wird das Zusammenspiel
der verschiedenen Elemente des in 2 gezeigten
Datenweges beim Lesen und Schreiben eines Datums an der Speicherzelle 20 erläutert.
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Während
des Ruhezustandes der Speicherschaltung ist das Primärverstärker-Aktivierungssignal
PVA inaktiv, so dass die Versorgungsanschlüsse aller primären Leseverstärker PV über den
Umschalter PU auf M-Potential gehalten werden und diese Verstärker somit
im Schwebezustand sind. Auch die Sekundärverstärker-Aktivierungssignale SVA
sind inaktiv, so dass alle sekundären Leseverstärker SV ausgeschaltet
sind. Die Egalisierungssignale EQ1 und EQ2 sind aktiv, so dass alle
Bitleitungen BL und alle lokalen Datenleitungen LD auf M-Potential
liegen und alle Master-Datenleitungen MD auf H-Potential liegen.
Ferner sind im Ruhezustand alle Transferschalter TS offen gehalten,
so dass jeder Leseverstärker
PV von der zugeordneten lokalen Datenleitung LD abgetrennt ist.
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Zur Einleitung eines Zellenzugriffs
wird EQ1 unwirksam gemacht, um die Egalisierungsschalter BE und
LE zu öffnen
und somit die Bitleitungsadern BLt und BLc und die Adern LDt und
LDc der lokalen Datenleitung LD vom M-Potential abzutrennen. Dennoch
bleiben, wegen der Eigenkapazität
der Leitungen, beide Adern aller Bitleitungen BL und aller lokalen
Datenleitungen LD auf M-Potential. Das Signal EQ2 wird vorerst noch
wirksam gehalten, so dass beide Adern aller Master-Datenleitungen
MD noch auf H-Potential gezwungen bleiben. Wie zuvor bleiben in
dieser Situation alle Leitungsschalter LS gesperrt, und zwar aus
folgendem Grund: Die Gates der N-FETs T5 und T6 empfangen M-Potential,
welches negativer als das H-Potential ist und somit die besagten
Transistoren gesperrt hält.
Die N-FETs T7 und T8 sind zwar von ihrer Gatespannung her in Durchlassrichtung
gespannt, sie übertragen
jedoch das H-Potential von den Adern MDt und MDc der Master-Datenleitung
MD nicht auf die Adern der lokalen Datenleitung LD, weil N-FETs (insbesondere
in MOS-Bauweise) nur Spannungen im Bereich von etwa L bis H/2 wirksam übertragen
können
(es sei denn, ihr Gate wird zum Übertragen
wie beim Stand der Technik "geboostet", d.h. mit einem überhöhten Gatepotential
angesteuert, das positiver als H ist).
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Dann wird die Wortleitung WL aktiviert,
d.h. auf H-Potential geschaltet, so dass der Auswahltransistor 22 leitend
wird. Wenn die Zelle 20 geladen ist, also den Binärwert "1"
speichert, erfolgt auf der Bitleitungsader BLt eine kleine Potentialanhebung über das
M-Potential, so dass BLt positiv gegenüber BLc wird. Wenn die Zelle 20 hingegen
ungeladen ist, also den Binärwert
"0" speichert, erfolgt auf der Bitleitungsader BLt eine kleine Potentialabsenkung
unter den M-Potential, so dass BLt negativ gegenüber BLc wird.
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Eine kurze Zeit später wird
das Signal PVA wirksam gemacht. Hiermit wird der Leseverstärker PV
eingeschaltet, indem er nun seine vollen Versorgungspotentiale L
und H erhält.
Hat eine Potentialanhebung an BLt stattgefunden, dann werden die Transistoren
T1 und T4 in Richtung zunehmender Leitfähigkeit und die Transistoren
T3 und T3 in Richtung zunehmender Sperrung getrieben, so dass BLt
in Richtung zum H-Potential gezogen wird und die andere Bitleitungsader
BLc in Richtung zum L-Potential gezogen wird. Infolge der Mitkopplung
zwischen T1 und T4 und zwischen T2 und T3 bzw. der Gegenkopplung
zwischen T1 und T2 und zwischen T3 und T4 beschleunigt sich dieser
Vorgang und führt
zur Verriegelung des Endzustandes. Ist hingegen BLt im Augenblick
beim Aktivwerden des Leseverstärkers negativ
gegenüber
BLc geworden, dann ergibt sich der entgegengesetzte Endzustand,
in welchem BLt auf L und BLc auf H gezogen ist. Die im jeweiligen Endzustand
"auseinandergezogene" Potentialdifferenz L-H oder H-L zwischen den
Bitleitungsadern BLt und BLc wird an die Speicherzelle zurück übertragen, dessen
Speicherinformation auf diese Weise aufgefrischt wird.
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Die bis hierher beschriebene Steuerung
läuft in
allen primären
Leseverstärkern
PV des betreffenden Speicherbereiches gleichzeitig ab, so dass auch die
den anderen Spalten zugeordneten Leseverstärker (in 2 nicht gezeigt) aktiviert sind. Es kann
nun eine ausgewählte
Untergruppe der primären
Leseverstärker
PV für
einen Lese- oder einen Schreibbetrieb über die lokalen Datenleitungen
LD und die Master-Datenleitungen MD mit den zugeordneten sekundären Leseverstärkern SV
verbunden werden. Hierzu werden die zugeordneten Transferschalter
TS durch das Spaltenselektionssignal auf der zugeordneten Spaltenselektionsleitung
SL geschlossen. Spätestens
zu diesem Zeitpunkt werden die Egalisierungsschalter ME der Master-Datenleitungen
MD durch Wegnahme des Signals EQ2 geöffnet, so dass die Adern MDt
und MDc aller Master-Datenleitungen von der Quelle des H-Potentials
abgekoppelt werden.
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Mit dem Schließen des Transferschalters TS am
Ausgang eines primären
Leseverstärkers
PV wird die in der beschriebenen Weise "auseinandergezogene" Potentialdifferenz
der Bitleitungsadern BLt, BLc auf die zugeordneten lokalen Datenlei tungsadern
LDt, LDc gekoppelt, die im Ruhezustand durch den Egalisierungsschalter
LE auf M-Potential gelegt waren und dieses Potential auch nach Öffnen dieses Schalters
noch behalten haben.
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Hat das Datum in der zugegriffenen
Speicherzelle den Binärwert
"1", geht mit dem Schließen des
Transferschalters TS die lokale Datenleitungsader LDt vom M-Potential
auf H-Potential, und LDc geht von M-Potential auf L-Potential. Zum
Ausgeben des gelesenen Datums an den Daten-Ausgangsanschlüssen DAt
und DAc des sekundären
Leseverstärkers
SV muss dieser Verstärker
von der lokalen Datenleitung LD über
den zugeordneten Leitungsschalter LS und die zugeordnete Master-Datenleitung
MD angesteuert werden. Zum Schreiben muss eine der einzuschreibenden
Information entsprechende Potentialdifferenz von den Daten-Eingangsanschlüssen DEt
und DEc über
die Master-Datenleitung MD, den Leitungsschalter LS, die lokale
Datenleitung und den Transferschalter TS auf die Bitleitungsadern
gekoppelt werden. Ist diese Information gleich der bisherigen Speicherinformation, ändert sich
nichts am Schaltzustand des Leseverstärkers PV. Ist die neue Information
jedoch der entgegengesetzte Binärwert
(umgekehrte Potentialdifferenz), dann muss der Leseverstärker PV
in den anderen Schaltzustand gekippt werden. Zunächst sei jedoch der weitere
Ablauf des Lesebetriebs erläutert.
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Durch den Übergang der lokalen Datenleitungsader
LDt von M-Potential
auf H-Potential wird der N-FET T6 im Leitungsschalter LS der betreffenden
Datenleitung leitend und überträgt das vom
primären
Leseverstärker
PV gehaltene L-Potential der lokalen Datenleitungsader LDc auf die
Ader MDc der Master-Datenleitung MD. Gleichzeitig (oder kurz vorher
oder kurz danach) wird das Aktivierungssignal SVA für den zugeordneten
sekundären
Leseverstärker
SV wirksam gemacht, so dass dieser Verstärker eingeschaltet wird und,
gemäß der bekannten
Charakteristik von Differenzverstärkern, den Ausgangsanschluss
DAc auf L-Potential zieht und den Ausgangsanschluss DAt auf H-Potential
zieht. Hiermit steht die gelesene Dateninformation "1" an den Ausgangsanschlüssen DAt
und DAc stabil zur Verfügung.
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Beim Lesen einer "0" an der Speicherzelle geht
LDt auf L, und LDc geht auf H, so dass der N-FET T5 des Leitungsschalters
LS leitend wird. Hierdurch geht der sekundäre Leseverstärker in
denjenigen Zustand, in welchem er die Ader MDc und den Anschluss
DAc auf H-Potential und die Ader MDt und den Anschluss DAt auf L-Potential
zieht. Hiermit steht die gelesene Dateninformation "0" an den Anschlüssen DAt
und DAc stabil zur Verfügung.
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Der Schreibbetrieb sei zunächst anhand
des Beispielsfalles erläutert,
dass unmittelbar nach dem oben beschriebenen Lesen einer "1" das
Schreiben einer "0" an der zuvor gelesenen Speicherzelle erfolgen
soll. Hierzu wird durch eine äußere Schreibsignalquelle
kleinen Innenwiderstandes der Daten-Eingangsanschluss DEc auf H-Potential
und der Daten-Eingangsanschluss DEt auf L-Potential gelegt, so dass
MDc auf H-Potential und MDt auf L-Potential gebracht wird. Hierdurch
wird der N-FET T7 im Leitungsschalter LS leitend und überträgt das L-Potential
von der Ader MDt auf die Ader LDt. Dies kippt den primären Leseverstärker PV über den
geschlossenen Transferschalter TS in denjenigen Schaltzustand, in
welchem er die Bitleitungsader BLc auf H-Potential und die Bitleitungsader
BLt auf L-Potential legt. Dies bewirkt das Einschreiben einer "0"
an der Speicherzelle 20.
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Soll hingegen nach dem Lesen einer
"0" das Schreiben einer "1" an der selben Speicherzelle erfolgen,
dann wird der Daten-Eingangsanschluss DEt auf H-Potential und der
Daten-Eingangsanschluss DEc auf L-Potential gelegt, so dass MDt
auf H-Potential
und MDc auf L-Potential gebracht wird. Hierdurch wird der N-FET
T8 im Leitungsschalter LS leitend und überträgt das L-Potential von der
Ader MDc auf die Ader LDc. Dies kippt den primären Leseverstärker PV über den
geschlossenen Transferschalter TS in denjenigen Schaltzustand, in
welchem er die Bitleitungsader BLt auf H-Potential und die Bitleitungsader BLc
auf L-Potential legt. Dies bewirkt das Einschreiben einer "1" an
der Speicherzelle 20.
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Allgemein kann zur Realisierung der
Leitungsschalter LS jede beliebige Schaltungsanordnung verwendet
werden, welche das dem Egalisierungspotential entgegengesetzte Logikpotential, wenn
es an einer der beiden Adern der lokalen Datenleitung auf dem Potential
erscheint, auf die zugeordnete Ader der Master-Datenleitung überträgt, und welche
das besagte Logikpotential, wenn es an einer der beiden Adern der
Master-Datenleitung erscheint, auf die zugeordnete Ader der lokalen
Datenleitung überträgt. Um ein
binäres
Datum von einem Datensender über
eine zweiadrige Leitung an einen Datenempfänger zu übertragen, brauchen nämlich nicht unbedingt
beide Adern vom Datensender selbst auf entgegengesetzte Logikpotentiale
gezwungen zu werden. Sobald der Empfänger "erfährt", welche der beiden Adern
auf ein bestimmtes Logikpotential (z.B. auf das L-Potential) gezwungen
ist, hat er genügend Information über den
Binärwert
des Datums.
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Im Schreibbetrieb ist der primäre Leseverstärker PV
der Datenempfänger.
Dieser Verstärker muss,
wie gesagt, beim Schreiben eines neuen Datums, falls es sich vom
bisherigen Datum unterscheidet, aus dem bisherigen Zustand in den
anderen Zustand gekippt werden. Die vorstehend beschriebene Ausführungsform
des Leitungsschalters, die mit nur vier N-FETs T5, T6, T7 und T8
auskommen kann, setzt voraus, dass der primäre Leseverstärker PV
allein durch ein L-Potential auf der entsprechenden Ader in den
neuen Zustand gekippt werden kann. Ist diese Voraussetzung nicht
gegeben, dann muss dafür
gesorgt werden, dass der Leitungsschalter LS nicht nur eines sondern
beide entgegengesetzten Logikpotentiale von den beiden Adern der
Master-Datenleitung auf die Adern der lokalen Datenleitung überträgt. Dies
kann erreicht werden, indem man den Leitungsschalter LS ergänzt, wie
es gestrichelt in der
2 gezeigt
ist.
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Die Ergänzung besteht darin, dass dem
Kanal des N-FET T7 der Kanal eines P-FET T9 parallelgeschaltet ist,
dessen Gate an den gleichen Punkt wie das Gate des N-FET T7 angeschlossen
ist, und dass dem Kanal des N-FET T8 der Kanal eines P-FET T10 parallelgeschaltet
ist, dessen Gate an den gleichen Punkt wie das Gate des N-FET T8
angeschlossen ist. Jedes parallelgeschaltete Transistorpaar T7,
T9 und T8, T10 bildet für
den Schreibbetrieb ein Transmissionsgatter, das sowohl L-Potential als
auch H-Potential übertragen
kann. Somit wird in allen Fällen
auch die Übertragung
eines H-Potentials von einer MD-Ader auf eine LD-Ader erlaubt. Ist
z.B. die Ader MDt auf L-Potential, wird nicht nur dieses Potential über den
N-FET T8 auf die Ader LDt übertragen,
sondern es schaltet auch den P-FET T10 durch, so dass dieser das
H-Potential von der Ader MDc auf die Ader LDc überträgt. Dies führt dann über den geschlossenen Transferschalter
TS zum sicheren Kippen des primären
Leseverstärkers
PV in richtigen Zustand zum Einschreiben des neuen Datums.
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Die beschriebenen Steuer-, Aktivierungs- und
Durchschaltsignale können
aus den Zeitsignalen der Zeitsteuereinrichtung des Speichers unter
Verknüpfung
mit der Adresseninformation abgeleitet werden. Ein Blockschaltbild
eines hierzu geeigneten Steuersystems ist im unteren Teil der 1 gezeigt.
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Das insgesamt mit 10 bezeichnete
Steuersystem benutzt den die Reihenadresse empfangenden Wortleitungsdecoder 11,
den die Spaltenadresse empfangenden Spaltendecoder 12 und
die Zeitsteuereinrichtung 13. Der Wortleitungsdecoder 11 aktiviert
die von der Reihenadresse bestimmte Wortleitung WL. Eine erste Steuerschaltung 14 ermittelt
aus der Spaltenadresseninformation das adressierte Segment und erzeugt
daraus, zeitgesteuert durch die Zeitsteuereinrichtung 13,
das Aktivierungssignal SVA für
die diesem Segment zugeordneten sekundären Leseverstärker SV.
Eine zweite Steuerschaltung 15 ermittelt aus der Spaltenadresseninformation
die adressierte Spalten-Untergruppe
und erzeugt daraus, zeitgesteuert durch die Zeitsteuereinrichtung 13, das
Durchschaltsignal auf dem dieser Untergruppe zugeordneten Exemplar
der Spaltenselektionsleitungen. Das Steuersignal EQ1 für die Egalisierung
der lokalen Datenleitungen LD und der Bitleitungen BL, das Steuersignal
EQ2 für
die Egalisierung der Master-Datenleitungen MD und das Steuersignal
PVA für den
Umschalter PU (2) zur
Aktivierung der primären
Leseverstärker
werden von der Zeitsteuereinrichtung 13 direkt erzeugt.
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Die Erfindung ist natürlich nicht
auf das anhand der Zeichnungen beschriebene Ausführungsbeispiel einer digitalen
Speicherschaltung beschränkt,
sondern kann mit Vorteil auch bei Speicherbänken realisiert werden, deren
Speicherbereiche nicht segmentiert sind. Da bei erfindungsgemäßer Ausbildung
der Leitungsschalter geboostete Steuerspannungen für die selektive
Aktivierung dieser Schalter entfallen können, lässt sich im Falle nicht-segmentierter
Speicherbereiche eine Stromersparnis erzielen.
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Die Anzahl q der Spalten pro Untergruppe kann
auch anders als 4 sein, z.B. 2 oder gar nur 1. Vorzugsweise ist
q eine ganzzahlige Potenz von 2.
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Natürlich ist die Erfindung auch
nicht auf den Fall beschränkt,
dass das H-Potential positiv gegenüber dem L-Potential ist. Im
umgekehrten Fall, also wenn H negativ gegenüber L ist, sind P-FETs anstelle der
N-FETs zu verwenden und N-FETs
anstelle der P-FETs zu verwenden.
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Der Anschaulichkeit halber sind die
Schalter BE, LE, ME und PU in den 1 und 2 wie mechanische Schalter
gezeichnet, obwohl es sich in Wirklich um elektronische Schalteinrichtungen
handelt, die vorzugsweise durch Feldeffekttransistoren gebildet sind.
Diese und auch die vorstehend beschrie benen Feldeffekttransistoren
T1 bis T10 sind vorzugsweise MOSFETs.
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- 10
- Steuersystem
- 11
- Wortleitungsdecoder
- 12
- Spaltendecoder
- 13
- Zeitsteuereinrichtung
- 14
- Steuerschaltung
für sekundäre Leseverstärker
- 15
- Spaltenselektions-Steuerschaltung
- BL
- Bitleitungen
- BE
- Egalisierungsschalter
für Bitleitungen
- DA
- Daten-Eingangsanschlüsse
- DE
- Daten-Ausgangsanschlüsse
- EQ1
- erstes
Egalisierungs-Steuersignal
- EQ2
- zweites
Egalisierungs-Steuersignal
- LD
- lokale
Datenleitungen
- LE
- Egalisierungsschalter
für lokale
Datenleitungen
- LS
- Leitungsschalter
- MD
- Master-Datenleitungen
- ME
- Egalisierungsschalter
für Master-Datenleitungen
- PU
- Aktivierungsschalter
für primäre Leseverstärker
- PV
- primäre Leseverstärker
- SL
- Spaltenselektionsleitungen
- SV
- sekundäre Leseverstärker
- SVA
- Aktivierungssignale
für sekundäre Leseverstärker
- T1-T10
- Feldeffekttransistoren
- TS
- Transferschalter
- WL
- Wortleitungen
- X
- Segmente
- Y
- Speicherbereiche
- ZA,ZB
- Zonen
für Zugangsschaltungen