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Die Erfindung bezieht sich auf Bitleitungs-Vorladeschaltungen für ein Halbleiterspeicherbauelement.
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Derartige Bitleitungs-Vorladeschaltungen dienen beispielsweise dazu, ein Paar von Bitleitungen während eines Vorladevorgangs auf einen vorgebbaren Spannungspegel vorzuladen. Meist wird der Vorladespannungspegel auf die Hälfte einer Versorgungsspannung Vcc festgelegt, d. h. auf einen Spannungswert in der Mitte zwischen der Versorgungsspannung Vcc und einer Massespannung von 0 V. Wenn die Vorladespannung höher als die halbe Versorgungsspannung ist, kann sich eine Datentoleranz für einen hohen Logikpegel reduzieren. Wenn andererseits die Vorladespannung unter der halben Versorgungsspannung liegt, kann sich die Datentoleranz für einen niedrigen Logikpegel verringern. Denn in einem Zustand, in welchem ein Paar von Bitleitungen während eines Vorladevorgangs auf den halben Wert Vcc/2 der Versorgungsspannung Vcc aufgeladen werden, tritt ein Ladungsteilungsvorgang zwischen einer Speicherzelle, die mit einer Wortleitung verbunden ist, und dem Bitleitungspaar auf, wenn die Wortleitung während eines aktiven Betriebs ausgewählt wird. Wenn dabei das Bitleitungspaar auf eine Spannung höher als die halbe Versorgungsspannung vorgeladen wird, ist ein Bitleitungsabtastverstärker vom PMOS-Typ möglicherweise nicht mehr in der Lage, den hohen logischen Datenpegel auf dem Bitleitungspaar geeignet bzw. ausreichend auf die Versorgungsspannung zu verstärken. In gleicher Weise ist ein Bitleitungsabtastverstärker vom NMOS-Typ, wenn das Bitleitungspaar auf einen Spannungspegel unterhalb der halben Versorgungsspannung vorgeladen wird, eventuell nicht mehr in der Lage, den niedrigen logischen Datenpegel auf dem Bitleitungspaar adäquat bzw. geeignet auf die Massespannung zu verstärken. Dementsprechend ist es wünschenswert, den Vorladespannungspegel des Bitleitungspaares während des Vorladevorgangs auf dem Wert Vcc/2 der halben Versorgungsspannung Vcc zu halten.
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1 veranschaulicht im Schaltbild eine herkömmliche Bitleitungs-Vorladeschaltung eines Halbleiterspeicherbauelements, die eine Mehrzahl von Vorladeschaltkreisen 14-1, 14-2, 14-3, 14-4, die mit einer Mehrzahl von auf einer linken Seite mehrerer Dateneingabe-/Datenausgabeleitungspaare IO1/IO1B, IO2/IO2B, IO3/IO3B, IO4/IO4B angeordneten Array-Bitleitungspaaren ABL1/ABL1B, ABL2/ABL2B, ABL3/ABL3B, ABL4/ABL4B verbunden sind, eine Mehrzahl von Bitleitungsisolationsschaltkreisen 16-1, 16-2, 16-3, 16-4, eine Mehrzahl von Bitleitungs-Abtastverstärkern vom PMOS-Typ 12-1, 12-2, 12-3, 12-4, eine Mehrzahl von Vorladeschaltkreisen 14-5, 14-6, 14-7, 14-8, die mit einer Mehrzahl von auf einer rechten Seite der mehreren Dateneingabe-/Datenausgabeleitungspaare IO1/IO1B, IO2/IO2B, IO3/IO3B, IO4/IO4B angeordneten Array-Bitleitungspaaren ABL1/ABL1B, ABL2/ABL2B, ABL3/ABL3B, ABL4/ABL4B verbunden sind, eine Mehrzahl von Bitleitungsisolationsschaltkreisen 16-5, 16-6, 16-7, 16-8, eine Mehrzahl von Bitleitungsabtastverstärkern 12-5, 12-6, 12-7, 12-8 vom NMOS-Typ sowie eine Mehrzahl von Dateneingabe-/Datenausgabeschaltkreisen 18-1, 18-2, 18-3, 18-4 aufweist, die zwischen einer Mehrzahl von Abtastbitleitungspaaren SBL1/SBL1B, SBL2/SBL2B, SBL3/SBL3B, SBL4/SBL4B und den mehreren Dateneingabe-/Datenausgabeleitungspaaren IO1/IO1B, IO2/IO2B, IO3/IO3B, IO4/IO4B angeordnet sind. Des weiteren sind in 1 Speicherzellenfeldblöcke 10-i, 10-(i+1), 10-(1+2) und Speicherzellen MC1, MC2, MC3, MC4 dargestellt.
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Die Vorladeschaltkreise 14-1 bis 14-8 beinhalten jeweils drei NMOS-Transistoren N14, N15 und N16, N24, N25 und N26, N34, N35 und N36, N44, N45 und N46, N11, N12 und N13, N21, N22 und N23, N31, N32 und N33 bzw. N41, N42 und N43.
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Nachfolgend wird auf die Betriebsweise der Vorladeschaltung von 1 näher eingegangen. Die Vorladeschaltkreise 14-1 bis 14-8 laden die Array-Bitleitungspaare ABL1/ABL1B, ABL2/ABL2B, ABL3/ABL3B und ABL4/ABL4B in Reaktion auf ein jeweiliges Vorladesteuersignal PREi, PRE(i+1), PRE(i+2), ... vor.
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Die Bitleitungsisolationsschaltkreise 16-1 bis 16-8 beinhalten jeweils zwei NMOS-Transistoren N1, N2 und isolieren die Array-Bitleitungspaare ABL1/ABL1B, ABL2/ABL2B, ABL3/ABL3B und ABL4/ABL4B in Reaktion auf ein jeweils zugehöriges Isolationssteuersignal ISOi, ISO(i+1), ISO(i+2), ... vom jeweiligen Abtast-Bitleitungspaar SBL1/SBL1B, SBL2/SBL2B, SBL3/SBL3B bzw. SBL4/SBL4B.
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Die Dateneingabe-/Datenausgabeschaltkreise 18-1 bis 18-4 beinhalten jeweils zwei NMOS-Transistoren N3, N4 und übertragen Daten zwischen je einem der Abtastbitleitungspaare SBL1/SBL1B, SBL2/SBL2B, SBL3/SBL3B, SBL4/SBL4B und dem jeweiligen Dateneingabe-/Datenausgabeleitungspaar IO1/IO1B, IO2/IO2B, IO3/IO3B bzw. IO4/IO4B in Reaktion auf ein Spaltenauswahlsignal CSL1.
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Wenn zwischen einer Wortleitung WLj und einer Array-Bitleitung ABL1 ein Kurzschluss auftritt, funktioniert die Bitleitungs-Vorladeschaltung in folgender Weise. Während des Vorladebetriebs sind die NMOS-Transistoren N1, N2, N11 bis N16, N21 bis N23, N31 bis N36 sowie N41 bis N46 leitend geschaltet, wenn die Isolationssteuersignale ISOi, ISO(i+1), ISO(i+2), ... und die Vorladesteuersignale PREi, PRE(i+1), PRE(i+2), ... jeweils auf der Versorgungsspannung Vcc intern erzeugt werden. Dadurch werden die Array-Bitleitungspaare ABL1/ABL1B, ABL2/ABL2B, ABL3/ABL3B und ABL4/ABL4B sowie die Abtastbitleitungspaare SBL4/SBL1B, SBL2/SBL2B, SBL3/SBL3B und SBL4/SBL4B auf eine Vorladespannung VBL vorgeladen. Da außerdem die zur Speicherzelle MC1 gehörige Wortleitung WLj mit der Array-Bitleitung ABL1 kurzgeschlossen ist, fließt Strom von der Array-Bitleitung ABL1 zu der mit Massespannung verbundenen Wortleitung WLj. Dadurch wird der Vorladespannungspegel der Array-Bitleitung ABL1 herabgesetzt.
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Genauer gesagt, wird ein Stromfluss über den NMOS-Transistor N12 erzeugt, der Teil des Vorladeschaltkreises 14-5 ist, da der NMOS-Transistor N12 leitend geschaltet ist. Folglich nimmt der Vorladespannungspegel der Array-Bitleitung ABL1 ab. Der verminderte Vorladespannungspegel der Array-Bitleitung ABL1 beeinflusst eine benachbarte Array-Bitleitung ABL3 derart, dass das Vorladesteuersignal PRE(i+1) mit hohem Logikpegel angelegt wird und dann der NMOS-Transistor N32 im Vorladeschaltkreis 14-7 leitend geschaltet wird, so dass der Vorladespannungspegel der Array-Bitleitung ABL3 abnimmt. Demgemäß kann es sein, dass die Bitleitungsabtastverstärker 12-5 und 12-7 vom NMOS-Typ einen niedrigen Logikpegel für Daten nicht adäquat bzw. geeignet verstärken.
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2 veranschaulicht ein Layout für den Vorladeschaltkreis 14-5 von 1 stellvertretend für die anderen Vorladeschaltkreise. Dabei sind in 2 Source-Bereiche der NMOS-Transistoren N11, N12 und N13 mit Bezugszeichen N11S, N12S bzw. N13S versehen, während Drain-Bereiche dieser NMOS-Transistoren N11, N12, N13 mit Bezugszeichen N11D, N12D bzw. N13D bezeichnet sind. Gate-Elektroden dieser NMOS-Transistoren N11, N12 und N13 sind mit Bezugszeichen N11G, N12G bzw. N13G versehen, und Kanallängen dieser NMOS-Transistoren N11, N12 und N13 sind mit Bezugszeichen l1, l2 bzw. l3 versehen.
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Wie aus 2 ersichtlich, ist ein aktives Gebiet 30 der NMOS-Transistoren N11, N12 und N13 mit rechteckiger Gestalt in einem nicht gezeigten Halbleitersubstrat ausgebildet. Ein T-förmiger Gate-Körper 32 ist auf dem aktiven Gebiet 30 vorgesehen und bildet Gate-Bereiche für die NMOS-Transistoren N11, N12 und N13. Ein sich nach links erstreckender Teil N11G des Gate-Körpers 32 bildet einen Gate-Bereich des NMOS-Transistors N11, ein sich nach oben erstreckender Teil N12G des Gate-Körpers 32 bildet einen Gate-Bereich des NMOS-Transistors N12, und ein sich nach unten erstreckender Teil N13G des Gate-Körpers 32 bildet einen Gate-Bereich des NMOS-Transistors N13. Auf diese Weise sind die Gate-Bereiche N11G, N12G und N13G der NMOS-Transistoren N11, N12 und N13 von dem einstückigen Körper 32 gebildet.
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Der Source- und der Drain-Bereich N11S, N11D des NMOS-Transistors N11 sind beidseits des Gate-Bereichs N11G im aktiven Gebiet 30 ausgebildet. Der Source- und der Drain-Bereich N12S, N12D des NMOS-Transistors N12 sind beidseits des Gate-Bereichs N12G im aktiven Gebiet 30 ausgebildet. Der Source- und der Drain-Bereich N13S, N13D des NMOS-Transistors N13 sind beidseits des Gate-Bereichs N13G im aktiven Gebiet 30 vorgesehen. Dadurch bildet ein linker oberer Teil des aktiven Gebiets 30 einen gemeinsamen Source-Bereich N11S, N12S für die NMOS-Transistoren N11, N12, während ein linker unterer Teil des aktiven Gebiets 30 den Drain-Bereich N11D für den NMOS-Transistor N11 und den Source-Bereich N13S für den NMOS-Transistor N13 bildet. Des weiteren bildet ein rechter Teil des aktiven Gebiets 30 einen gemeinsamen Drain-Bereich N12D, N13D für die NMOS-Transistoren N12 und N13.
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Wie aus 2 ersichtlich, sind die Kanallängen l2 und l3 der NMOS-Transistoren N12 und N13 klein im Vergleich zu den jeweiligen Kanalbreiten, so dass die Transistoren N12 und N13 relativ kleine Widerstände besitzen. Die übrigen Vorladeschaltkreise von 1 weisen ein entsprechendes Layout auf.
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Dementsprechend besteht bei der herkömmlichen Bitleitungs-Vorladeschaltung die Schwierigkeit, dass der Vorladespannungspegel der Array-Bitleitung ABL1 und der Vorladespannungspegel der benachbarten Array-Bitleitung ABL3 abnehmen, wenn zwischen der Wortleitung WLj und der Array-Bitleitung ABL1 ein Kurzschluss vorliegt. Es fließt dann Strom von einer die Vorladespannung VBL erzeugenden Leitung zu den Bitleitungs-Vorladeschaltkreisen 14-5 und 14-7 über die NMOS-Transistoren N12 und N32, die jeweils einen Teil der Vorladeschaltkreise 14-5 bzw. 14-7 bilden, so dass ein Spannungsabfall in der die Vorladespannung erzeugenden Leitung verursacht wird. Außerdem bleibt ein solcher Stromfluss während eines Standby-Betriebs des Halbleiterspeicherbauelements bestehen, was den Standby-Stromverbrauch erhöht.
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Ein derartiger Kurzschluss zwischen einer Wortleitung und einem Bitleitungspaar kann z. B. aufgrund von Prozessschwankungen beim Herstellen von Halbleiterspeicherbauelementen auftreten. Wenn dies geschieht, wird das Halbleiterspeicherbauelement üblicherweise dadurch repariert, dass normale Speicherzellen, die mit der kurzgeschlossenen Wortleitung verbunden sind, durch redundante Speicherzellen ersetzt werden. Wenn bei dem so reparierten Halbleiterspeicherbauelement ein Paar von mit den redundanten Speicherzellen verknüpften Bitleitungen auf die Vorladespannung vorgeladen wird, wird gleichzeitig das Paar kurzgeschlossener, mit den normalen Speicherzellen verknüpfter Bitleitungen vorgeladen. Da zwischen der kurzgeschlossenen Wortleitung und dem Paar kurzgeschlossener, mit den normalen Speicherzellen verknüpfter Bitleitungen ein Strompfad gebildet ist, nimmt auf diese Weise der Vorladespannungspegel des Bitleitungspaares ab. Der verringerte Spannungspegel des Bitleitungspaares beeinflusst einen mit einem anderen Bitleitungspaar verbundenen Vorladeschaltkreis, was die Gesamtbetriebscharakteristik und die Zuverlässigkeit des Halbleiterspeicherbauelements beeinträchtigt, indem der Vorladespannungspegel erniedrigt wird, der an die anderen Bitleitungspaare angelegt wird.
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Des weiteren ist die herkömmliche Bitleitungs-Vorladeschaltung so ausgelegt, dass Transistoren, die den jeweiligen Vorladeschaltkreis bilden, einen relativ geringen Widerstand besitzen. Wenn daher der Vorladespannungspegel der kurzgeschlossenen Bitleitungen abnimmt, verringert sich sehr leicht der Spannungspegel einer die Vorladespannung erzeugenden Leitung, und der Standby-Stromverbrauch wächst an.
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In der Patentschrift
US 6.166.406 ist eine Bitleitungs-Vorladeschaltung offenbart, bei der ein erster und zweiter Transistor mit Kanalweiten gebildet sind, die kleiner als die Kanalweite eines dritten Transistors sind, wodurch der erste und zweite Transistor einen höheren ohmschen Widerstand als der dritte Transistor aufweisen.
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In der Patentschrift
US 6.333.882 B1 ist eine Bitleitungs-Vorladeschaltung mit Spannungsausgleichsfunktionalität offenbart, die zwei in Reihe zwischen zwei Bitleitungen eingeschleifte Transistoren, einen dazu parallel zwischen die Bitleitungen eingeschleiften Transistor sowie einen weiteren Transistor beinhaltet, der einerseits an einen Zwischenknoten der beiden seriellen Transistoren und andererseits an eine Ausgleichsspannung angeschlossen ist und vom Signal eines Einzelimpulsgenerators angesteuert wird, um den Leckstrom bei einem Wortleitungs/Bitleitungs-Kurzschluss zu verringern.
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Der Erfindung liegt als technisches Problem die Bereitstellung einer Bitleitungs-Vorladeschaltung zugrunde, mit der die oben genannten Schwierigkeiten herkömmlicher Bitleitungs-Vorladeschaltungen wenigstens teilweise behoben werden und die insbesondere in der Lage ist, einen Spannungsabfall in einer Vorladespannungserzeugungsleitung bei Auftreten eines Kurzschlusses zwischen einer Wortleitung und einem Bitleitungspaar zu verhindern oder jedenfalls abzuschwächen.
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Die Erfindung löst dieses Problem durch die Bereitstellung einer Bitleitungs-Vorladeschaltung mit den Merkmalen des Patentanspruchs 1 oder 2.
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Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
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1 ein Schaltbild einer herkömmlichen Bitleitungs-Vorladeschaltung für ein Halbleiterspeicherbauelement,
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2 eine Layout-Darstellung eines jeweiligen Vorladeschaltkreises in der Schaltung von 1,
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3 ein Schaltbild einer erfindungsgemäßen Bitleitungs-Vorladeschaltung für ein Halbleiterspeicherbauelement,
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4 eine Layout-Darstellung eines jeweiligen Vorladeschaltkreises für die Schaltung von 3 und
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5 eine Layout-Darstellung einer anderen Realisierung des jeweiligen Vorladeschaltkreises für die Schaltung von 3.
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3 zeigt im Schaltbild eine erfindungsgemäße Bitleitungs-Vorladeschaltung für ein Halbleiterspeicherbauelement, wobei funktionell äquivalente Elemente zur herkömmlichen Schaltung von 1 mit gleichen Bezugszeichen versehen sind und zu deren Beschreibung insoweit auch auf die obige Erläuterung zur Schaltung von 1 verwiesen werden kann.
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Wie aus 3 ersichtlich, umfasst die erfindungsgemäße Bitleitungs-Vorladeschaltung alle Elemente der Schaltung von 1 sowie darüber hinaus einen NMOS-Transistor N50 zwischen der die Vorladespannung VBL erzeugenden Leitung und den Vorladeschaltkreisen 14-1 und 14-3, die zwischen die Array-Bitleitungspaare ABL1/ABL1B und ABL3/ABL3B eingeschleift und einander benachbart angeordnet sind und durch das gleiche Spaltenauswahlsignal ausgewählt werden. Des weiteren beinhaltet die Bitleitungs-Vorladeschaltung von 3 einen NMOS-Transistor N51 zwischen der die Vorladespannung VBL erzeugenden Leitung und den Vorladeschaltkreisen 14-5 und 14-7, die einander benachbart angeordnet sind und durch das gleiche Spaltenauswahlsignal ausgewählt werden. Zusätzlich umfasst die erfindungsgemäße Bitleitungs-Vorladeschaltung NMOS-Transistoren N52 und N53, die bei der herkömmlichen Bitleitungs-Vorladeschaltung von 1 nicht vorhanden sind. Der NMOS-Transistor N52 ist zwischen der die Vorladespannung VBL erzeugenden Leitung und den zwischen die Array-Bitleitungspaare ABL2/ABL2B und ABL4/ABL4B eingeschleiften Vorladeschaltkreisen 14-2 und 14-4 positioniert, und der NMOS-Transistor N53 ist zwischen der Vorladespannungserzeugungsleitung und den Vorladeschaltkreisen 14-6 und 14-8 positioniert.
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Der NMOS-Transistor N50 ist an seinem Source-Anschluss mit einem gemeinsamen Knoten der NMOS-Transistoren N14 und N15 sowie N34 und N35 verbunden, welche die Vorladeschaltkreise 14-1 bzw. 14-3 bilden, die einander benachbart angeordnet und zwischen die Array-Bitleitungspaare ABL1/ABL1B und ABL3/ABL3B eingeschleift sind und vom gleichen Spaltenauswahlsignal CSL1 ausgewählt werden. Über einen Gate-Anschluss empfängt der NMOS-Transistor N50 das zugehörige Vorladesteuersignal PREi, und ein Drain-Anschluss desselben ist mit der Vorladespannung VBL verbunden.
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Der NMOS-Transistor N51 ist mit einem Source-Anschluss an einen gemeinsamen Knoten der NMOS-Transistoren N12 und N13 sowie N32 und N33 angeschlossen, welche die Vorladeschaltkreise 14-5 bzw. 14-7 bilden. An einen Gate-Anschluss des NMOS-Transistors N51 wird das zugehörige Vorladesteuersignal PRE(i+1) angelegt, und ein Drain-Anschluss desselben ist mit der Vorladespannung VBL verbunden.
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Ein Source-Anschluss des NMOS-Transistors N52 ist mit einem gemeinsamen Knoten der NMOS-Transistoren N24 und N25 sowie N44 und N45 verbunden, welche die Vorladeschaltkreise 14-2 bzw. 14-4 bilden. An einem Gate-Anschluss empfängt der NMOS-Transistor N52 das zugehörige Vorladesteuersignal PER(i+1), und ein Drain-Anschluss desselben ist mit der Vorladespannung VBL verbunden.
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Ein Source-Anschluss des NMOS-Transistors N53 ist mit einem gemeinsamen Knoten der NMOS-Transistoren N22 und N23 sowie N42 und N43 verbunden, welche die Vorladeschaltkreise 14-6 bzw. 14-8 bilden. An einem Gate-Anschluss empfängt der NMOS-Transistor N53 das zugehörige Vorladesteuersignal PER(i+2), und ein Drain-Anschluss desselben ist mit der Vorladespannung VBL verbunden.
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Die NMOS-Transistoren N50, N51, N52 und N53 weisen Widerstandswerte auf, die höher als diejenigen der NMOS-Transistoren sind, welche die Vorladeschaltkreise 14-1 bis 14-8 bilden.
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Nachfolgend wird auf die Betriebsweise der Bitleitungs-Vorladeschaltung von 3 näher eingegangen, insbesondere für den Fall, dass ein Kurzschluss zwischen der Wortleitung WLj und der Array-Bitleitung ABL1 vorliegt.
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Während eines Vorladevorgangs werden die NMOS-Transistoren in den Vorladeschaltkreisen 14-1 bis 14-8 und den Isolationsschaltkreisen 16-1 und 16-2 leitend geschaltet, wenn die Isolationssteuersignale ISOi, ISO(i+1) und ISO(i+2) sowie die Vorladesteuersignale PREi, PRE(i+1) und PRE(i+2) jeweils mit der Versorgungsspannung Vcc intern erzeugt werden. Durch das Anschalten dieser NMOS-Transistoren werden die Array-Bitleitungspaare ABL1/ABL1B, ABL2/ABL2B, ABL3/ABL3B, ABL4/ABL4B und die Abtast-Bitleitungspaare SBL1/SBL1B, SBL2/SBL2B, SBL3/SBL3B, SBL4/SBL4B auf die Vorladespannung VBL vorgeladen.
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Wenn zwischen der mit der Speicherzelle MC1 verknüpften Wortleitung WLj und der Array-Bitleitung ABL1 ein Kurzschluss vorliegt, nimmt der Spannungspegel auf der Array-Bitleitung ABL1 anfänglich auf den Massespannungspegel ab, da die Wortleitung WLj mit der Massespannung verbunden ist. Im Unterschied zur herkömmlichen Bitleitungs-Vorladeschaltung von 1 nimmt der Pegel der Vorladespannung VBL jedoch bei der erfindungsgemäßen Schaltung nach dem anfänglichen Spannungsabfall der Array-Bitleitung ABL1 auf den Massespannungspegel nicht in einem Maß ab, das benachbarte Bitleitungen beeinflusst, da der NMOS-Transistor N51 einen Stromfluss von der die Vorladespannung VBL erzeugenden Leitung zur Wortleitung WLj blockiert.
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Der NMOS-Transistor N51 ist zwischen den NMOS-Transistor N12 des Vorladeschaltkreises 14-5 und die Vorladespannungserzeugungsleitung eingeschleift und weist einen relativ hohen Widerstandswert auf, der durch das Vorladesteuersignal PRE(i+1) gesteuert wird. Der Widerstand des NMOS-Transistors N51 ist insbesondere größer als derjenige der den Vorladeschaltkreis 14-5 bildenden NMOS-Transistoren N12 und N13. Wegen der Positionierung und dem hohen Widerstandswert des NMOS-Transistors N51 fließt folglich allenfalls ein vernachlässigbar geringer Strom von der Vorladespannungserzeugungsleitung zur mit der Massespannung verbundenen Wortleitung WLj. Da der NMOS-Transistor N51 jeglichen Stromfluss von der Vorladespannungserzeugungsleitung zur Wortleitung WLj und nach Masse effektiv sperrt, wird der Spannungspegel der Vorladespannungserzeugungsleitung nicht herabgesetzt, so dass keine Beeinträchtigung der Betriebscharakteristik und der Zuverlässigkeit des Halbleiterspeicherbauelementes auftritt.
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Das Anschalten der NMOS-Transistoren N50 bis N53 und das Anlegen der Vorladespannung VBL an die Vorladeschaltkreise 14-1 bis 14-8 erfolgt nur während eines Vorladebetriebs des Halbleiterspeicherbauelements, während diese NMOS-Transistoren in einem Standby-Betriebsmodus sperrend geschaltet sind, was den Standby-Stromverbrauch reduziert.
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4 zeigt einen hier interessierenden Teil eines Layouts der erfindungsgemäßen Bitleitungs-Vorladeschaltung mit Source-Bereichen N11S, N12S und N13S der NMOS-Transistoren N11, N12 bzw. N13, Drain-Bereichen N11D, N12D und N13D der NMOS-Transistoren N11, N12 bzw. N13, Gate-Bereichen N11G, N12G und N13G der NMOS-Transistoren N11, N12 bzw. N13, Source-Bereichen N31S, N32S und N33S der NMOS-Transistoren N31, N32 bzw. N33, Drain-Bereichen N31D, N32D und N33D der NMOS-Transistoren N31, N32 bzw. N33, Gate-Bereichen N31G, N32G und N33G der NMOS-Transistoren N31, N32 bzw. N33 sowie einem Source-Bereich N51S, einem Drain-Bereich N51D und einem Gate-Bereich N51G des NMOS-Transistors N51. Des weiteren sind Kanallängen der NMOS-Transistoren N11, N12, N13, N31. N32, N33 und N51 mit den Bezugszeichen l1, l2, l3, l4, l5, l6 bzw. l7 bezeichnet.
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Speziell ist der Gate-Bereich N51G des NMOS-Transistors N51 über der nicht gezeigten Array-Bitleitung ABL1 und der nicht gezeigten Array-Bitleitung ABL3 gebildet, der Drain-Bereich N51D ist in einem Abschnitt gebildet, in welchem sich die Array-Bitleitung ABL1 befindet, und der Source-Bereich N51G ist in einem Abschnitt gebildet, in welchem sich die Array-Bitleitung ABL3 befindet. Daher ist, wie aus 4 ersichtlich, die Kanallänge l7 des NMOS-Transistors N51 viel größer als die Kanallängen l1 bis l6 der anderen Transistoren N11, N12, N13, N31, N32 und N33. Denn der Kanal des NMOS-Transistors N51 erstreckt sich entlang einer Längsrichtung des Gate-Bereichs N51G. Daher besitzt der NMOS-Transistor N51 einen höheren ohmschen Widerstand als die anderen NMOS-Transistoren N11, N12, N13, N31, N32 und N33, so dass er einen Stromfluss von der Vorladespannungserzeugungsleitung zur Wortleitung unterdrückt. Es sei an dieser Stelle angemerkt, dass die Positionen des Drain-Bereichs N51D und des Source-Bereichs N51S auch vertauscht sein können.
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Zur Realisierung der oben beschriebenen Anordnung wird in einem nicht gezeigten Halbleitersubstrat ein aktives Gebiet 60 vorgesehen, das zwei Zweige umfasst, und zwar einen oberen und einen unteren Zweig. Beide Zweige erstrecken sich entlang einer horizontalen Richtung parallel zueinander, wobei sie an ihrem rechten Ende miteinander verbunden sind. Des weiteren erstreckt sich ein erster dünner, langgestreckter Steg vom rechten Ende des unteren Zweigs in einer zu den Zweigen entgegengesetzten Richtung, wobei er mit diesen verbunden ist, und ein zweiter dünner, langgestreckter Steg ist mit einem Ende des ersten Stegs verbunden und erstreckt sich senkrecht zum ersten Steg. Des weiteren ist ein dritter dünner, langgestreckter Steg mit einem oberen Ende des zweiten Stegs verbunden und verläuft in horizontaler Richtung.
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Der Gate-Bereich N11 des NMOS-Transistors N11 erstreckt sich über dem oberen der beiden Zweige in horizontaler Richtung. Der Source-Bereich N11S und der Drain-Bereich N11D des NMOS-Transistors N11 sind beidseits des Gate-Bereichs N11G im oberen Zweig ausgebildet.
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Die Gate-Bereiche N12G und N13G der NMOS-Transistoren N12 und N13 sind über den oberen Zweig hinweg und senkrecht zum Gate-Bereich N11G gebildet und mit dem rechten Ende des Gate-Bereichs N11G verbunden. Der Source-Bereich N12S und der Drain-Bereich N12D des NMOS-Transistors N12 sind beidseits der Gate-Elektrode N12G im oberen Zweig ausgebildet, und der Source-Bereich N13S und der Drain-Bereich N13D des NMOS-Transistors N13 sind beidseits des Gate-Bereichs N13G im oberen Zweig gebildet.
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Dementsprechend wird ein linker oberer Teil des oberen Zweigs als ein gemeinsamer Source-Bereich N11S und N12S der NMOS-Transistoren N11 und N12 verwendet. Ein linker unterer Teil des oberen Zweigs wird als Drain-Bereich N11D des NMOS-Transistors N11 und als Source-Bereich N13S des NMOS-Transistors N13 benutzt. Ein rechter Teil des oberen Zweigs wird als ein gemeinsamer Drain-Bereich N12D und N13D der NMOS-Transistoren N12 und N13 benutzt. Die Gate-Bereiche N12G und N13G sind hierbei in Reihe geschaltet.
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Der Gate-Bereich N31G des NMOS-Transistors N31 erstreckt sich entlang des unteren Zweiges in horizontaler Richtung. Der Source-Bereich N31S und der Drain-Bereich N31D des NMOS-Transistors N31 sind beidseits des Gate-Bereichs N31G im unteren Zweig ausgebildet. Die Gate-Bereiche N32G und N33G der NMOS-Transistoren N32 und N33 sind senkrecht zum Gate-Bereich N31G über den unteren Zweig hinweg ausgebildet und mit dem rechten Ende des Gate-Bereichs N31G verbunden.
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Somit wird ein linker oberer Teil des unteren Zweigs als ein gemeinsamer Source-Bereich N31S und N32S der NMOS-Transistoren N31 bzw. N32 benutzt. Ein linker unterer Teil des unteren Zweiges wird als Drain-Bereich N31D des NMOS-Transistors N31 und als Source-Bereich N33S des NMOS-Transistors N33 verwendet. Ein rechter Teil des oberen und des unteren Zweiges und der erste dünne, langgestreckte Steg des aktiven Gebiets 60 werden als gemeinsamer Drain-Bereich N12D, N13D, N32D, N33D der NMOS-Transistoren N12, N13, N32 und N33 sowie als Source-Bereich N51S des NMOS-Transistors N51 benutzt.
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Die Gate-Bereiche N11G, N12G, N13G, N31G, N32G und N33G der NMOS-Transistoren N11, N12, N13, N32 und N33 sind somit parallel geschaltet und durch einen einzigen Körper 62 realisiert. Der Gate-Bereich N51G des NMOS-Transistors N51 ist zwischen dessen vom dritten Steg gebildeten Drain-Bereich N51D und dem Gebiet gebildet, das gemeinsam als Drain-Bereiche N12D, N13D, N32D, N33D und als Source-Bereich N51S fungiert.
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Durch diese Gestaltung ist die Kanallänge l7 des NMOS-Transistors N51, wie aus 4 ersichtlich, größer als die Kanalbreite dieses NMOS-Transistors, so dass der ohmsche Widerstand des NMOS-Transistors N51 höher als derjenige der NMOS-Transistoren N12, N13, N32 bzw. N33 ist. Dabei ist im Beispiel von 4 nur ein NMOS-Transistor N51 mit hohem Widerstand zwischen zwei benachbarten Array-Bitleitungspaaren gebildet, ein solcher Transistor kann jedoch selbstverständlich zwischen jedem Paar von Array-Bitleitungen ausgebildet bzw. für einen beliebig vorgebbaren Teil aller Array-Bitleitungspaare vorgesehen sein.
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Durch die erfindungsgemäße Realisierung der Bitleitungs-Vorladeschaltung mit dem Layout gemäß 4 wird ein Spannungsabfall auf der Vorladespannungserzeugungsleitung während eines Vorladebetriebs auch dann vermieden, wenn zwischen der betreffenden Wortleitung und dem betreffenden Array-Bitleitungspaar ein Kurzschluss auftritt. Außerdem wird der Standby-Stromverbrauch reduziert, da die NMOS-Transistoren N50 bis N53 im Standby-Betriebsmodus sperrend geschaltet sind, so dass kein Strom im Standby-Betriebsmodus über die NMOS-Transistoren fließt, welche die Vorladeschaltkreise bilden.
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5 veranschaulicht ein Layout eines hier interessierenden Teils einer weiteren möglichen Realisierung der erfindungsgemäßen Bitleitungs-Vorladeschaltung, insbesondere das Layout der die Vorladeschaltkreise 14-5 und 14-7 bildenden NMOS-Transistoren N11, N12, N13 bzw. N31, N32, N33, wobei die Vorladeschaltkreise 14-5 und 14-7 zwischen die nicht gezeigten Array-Bitleitungspaare ABL1/ABL1B bzw. ABL3/ABL3B eingeschleift sind. Soweit zum Ausführungsbeispiel von 5 auf funktionell äquivalente Elemente wie in den 3 und 4 Bezug genommen wird, kann auf deren obige Erläuterungen verwiesen werden. Des weiteren sind in 5 Kanallängen L1, L2, L3, L4, L5 und L6 für die spezifische Realisierung der NMOS-Transistoren N11, N12, N13, N31, N32 bzw. N33 gemäß 5 angegeben.
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Ein aktives Gebiet 70 ist mit der gleichen Gestalt wie das aktive Gebiet 60 von 4 in einem nicht gezeigten Halbleitersubstrat ausgebildet, d. h. das aktive Gebiet 70 umfasst zwei Zweige, einen oberen und einen unteren Zweig, die sich parallel zueinander jeweils in einer horizontalen Richtung erstrecken, einen ersten dünnen, langgestreckten Steg, der mit dem rechten Ende des unteren Zweiges verbunden ist, einen zweiten dünnen, langgestreckten Steg, der mit dem rechten Ende des ersten Steges verbunden ist und sich senkrecht zu letzterem erstreckt, sowie einen dritten dünnen, langgestreckten Steg, der mit einem oberen Ende des zweiten Steges verbunden ist und sich in horizontaler Richtung erstreckt.
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Durch einen einzigen Körper 72 sind Gate-Bereiche N12G, N13G, N32G und N33G der NMOS-Transistoren N12, N13, N32 und N33 gebildet, wobei der Körper 72 einen rechten Teil der Zweige, den ersten und zweiten Steg sowie einen linken Teil des dritten Steges überdeckt. Senkrecht zu den Gate-Bereichen N12G, N13G, N32G und N33G sind Gate-Bereiche N11G und N31G der NMOS-Transistoren N11 und N31 entlang des oberen bzw. unteren Zweiges ausgebildet. Alle Gate-Bereiche N11G, N12G, N13G, N31G, N32G und N33G der NMOS-Transistoren N11, N12, N13, N31, N32 und N33 sind somit als Teil des einheitlichen Körpers 72 realisiert.
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Ein linker oberer Teil des oberen Zweiges bildet Source-Bereiche N11S und N12S der NMOS-Transistoren N11 und N12, ein linker unterer Teil des oberen Zweiges bildet einen Drain-Bereich N11D des NMOS-Transistors N11 und einen Source-Bereich N13S des NMOS-Transistors N13, ein linker oberer Teil des unteren Zweiges bildet Source-Bereiche N31S und N32S der NMOS-Transistoren N31 bzw. N32, und ein linker unterer Teil des unteren Zweiges bildet einen Drain-Bereich N31D des NMOS-Transistors N31 und einen Source-Bereich N33S des NMOS-Transistors N33. Drain-Bereiche N12D, N13D, N32D und N33D der Transistoren N12, N13, N32 und N33 sind gemeinsam in einem rechten, von den Gate-Bereichen unbedeckten Teil des dritten Stegs gebildet.
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Speziell sind die mit der nicht gezeigten Leitung zur Erzeugung der Vorladespannung VBL verbundenen Drain-Bereiche N12D, N13D, N32D und N33D der NMOS-Transistoren N12, N13, N32 und N33 in einer Zone des nicht gezeigten Array-Bitleitungspaares ABL1/ABL1B gebildet und mit einem ersten Ende der Kanalbereiche der NMOS-Transistoren N12, N13, N32 und N33 verbunden. Die Kanalbereiche erstrecken sich zu einer nicht gezeigten Zone der Array-Bitleitung ABL3B und sind mit einem zweiten Ende an die Source-Bereiche der NMOS-Transistoren N12, N13, N32 bzw. N33 angeschlossen. Dies bedeutet, dass das jeweils zweite Ende der Kanalbereiche der NMOS-Transistoren N12 und N13 mit dem betreffenden Source-Bereich N12S bzw. N13S verbunden ist, der im oberen Zweig gebildet ist, so dass die NMOS-Transistoren N12 und N13 die Kanallängen l2 bzw. l3 besitzen. Das jeweilige zweite Ende der Kanalbereiche der NMOS-Transistoren N32 und N33 ist mit dem betreffenden Source-Bereich N32S bzw. N33S verbunden, der im unteren Zweig gebildet ist, so dass die NMOS-Transistoren N32 und N33 die Kanallängen l5 bzw. l6 aufweisen.
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Wie aus 5 ersichtlich, weisen die NMOS-Transistoren N12, N13, N32 und N33, welche die entsprechenden Vorladeschaltkreise bilden, verglichen mit ihren Kanalbreiten relativ große Kanallängen auf, so dass die ohmschen Widerstände der NMOS-Transistoren N12, N13, N32 und N33 höher sind als diejenigen der NMOS-Transistoren N11 und N31.
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Die hochohmigen NMOS-Transistoren N50, N51, N52 und N53, die im Ausführungsbeispiel der 3 und 4 zwischen die nicht gezeigte Vorladespannungserzeugungsleitung und die Vorladeschaltkreise 14-1 bis 14-8 eingeschleift sind, fehlen bei der Bitleitungs-Vorladeschaltung mit dem Layout gemäß 5. Im Ausführungsbeispiel von 5 sind die NMOS-Transistoren, welche die Vorladeschaltkreise 14-1 bis 14-8 bilden, so konfiguriert, dass sie hohe Widerstandswerte aufweisen, indem ihre Kanalbereiche verlängert sind.
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Des weiteren ist bei der Bitleitungs-Vorladeschaltung gemäß 5 das aktive Gebiet 70 vorgesehen, und die Gate-Bereiche der NMOS-Transistoren N11, N12, N13, N31, N32 und N33, welche die Vorladeschaltkreise 14-5 und 14-7 bilden, sind durch den einheitlichen Körper 72 realisiert, wobei die Vorladeschaltkreise 14-5 und 14-7 zwischen die Array-Bitleitungspaare ABL1/ABL1B und ABL3/ABL3B eingeschleift und einander benachbart angeordnet sind und durch das gleiche Spaltenauswahlsignal CSL1 ausgewählt werden.
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Dementsprechend verhindert der hohe Widerstand der die Vorladeschaltkreise bildenden NMOS-Transistoren einen Stromfluss von den Array-Bitleitungspaaren zur Vorladespannungserzeugungsleitung, wodurch vermieden wird, dass der Spannungspegel auf der Vorladespannungserzeugungsleitung merklich abnimmt. Des weiteren wird im Standby-Betrieb des Halbleiterspeicherbauelementes der Standby-Stromverbrauch aufgrund der hohen ohmschen Widerstände der NMOS-Transistoren, welche die Vorladeschaltkreise bilden, gering gehalten.
