CN100442391C - 半导体存储器器件的位线预充电电路 - Google Patents

半导体存储器器件的位线预充电电路 Download PDF

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Abstract

一种半导体存储器器件的位线预充电电路包括一个连接在一对位线之间的预充电电路，用于响应预充电控制信号，对该位线对预充电以及一个预充电电压传输电路，用于响应所述预充电控制信号，将预充电电压传输给预充电电路。当在字线和位线对之间形成短路时，通过防止电流从所述位线对流向所述预充电电压生成线，可以防止预充电电压生成线中的电压降，还可以减少半导体存储器器件在备用操作期间的电流消耗。

Description

半导体存储器器件的位线预充电电路
技术领域
本发明涉及用于半导体存储器器件的位线预充电电路。
背景技术
在预充电操作期间，位线预充电电路将一对位线预充电到预定电压电平。通常，将预充电电压设定为电源电压的一半Vcc/2，其为电源电压Vcc和地电压0V间的电压的一半。
当预充电电压高于电源电压的一半Vcc/2时，降低逻辑“高”电平数据的数据界限(data margin)。相反，当预充电电压低于电源电压的一半Vcc/2时，降低逻辑“低”电平数据的数据界限。
更具体地说，在预充电操作期间，将一对位线预充电到电源电压的一半Vcc/2的情况下，当在有效操作期间选定字线时，在连接到该字线的存储单元和位线对间出现电荷共用操作。此时，如果将位线对预充电到高于电源电压的一半Vcc/2的电压，PMOS位线读出放大器不能适当地或足以将该位线对上的数据的逻辑“高”电平放大到该电源电压。
用相同的方式，如果将位线对预充电到低于电源电压的一半Vcc/2的电压，NMOS位线读出放大器不能充分地或适当地将该位线对上的数据的逻辑“低”电平放大到地电压。因此，在预充电操作期间，有必要将位线对的预充电电压电平维持在电源电压的一半Vcc/2。
图1是说明传统半导体存储器器件的位线预充电电路的电路图。该传统位线预充电电路包括连接到安置在多个数据输入/输出线对IO1/IO1B、IO2/IO2B、IO3/IO3B和IO4/IO4B的左侧的多个阵列位线对ABL1/ABL1B、ABL2/ABL2B、ABL3/ABL3B和ABL4/ABL4B的多个预充电电路14-1、14-2、14-3和14-4；连接到安置在多个数据输入/输出线对IO1/IO1B、IO2/IO2B、IO3/IO3B和IO4/IO4B的右侧的多个阵列位线对ABL1/ABL1B、ABL2/ABL2B、ABL3/ABL3B和ABL4/ABL4B的多个位线绝缘电路16-1、16-2、16-3和16-4、多个PMOS位线读出放大器12-1、12-2、12-3和12-4、和多个预充电电路14-5、14-6、14-7和14-8；连接在多个读出位线对SBL1/SBL1B、SBL2/SBL2B、SBL3/SBL3B和SBL4/SBL4B和多个数据输入/输出线对IO1/IO1B、IO2/IO2B、IO3/IO3B和IO4/IO4B间的多个位线绝缘电路16-5、16-6、16-7和16-8，多个NMOS位线读出放大器12-5、12-6、12-7和12-8、和多个数据输入/输出电路18-1、18-2、18-3和18-4。
在图1中，标号10-(i)、10-(i+1)以及10-(i+2)表示存储单元阵列块，以及参考标号MC1、MC2、MC3和MC4表示存储单元。
现在将描述图1的预充电电路的操作。
预充电电路14-1、14-2、14-3、14-4、14-5、14-6、14-7和14-8各自包括三个NMOS晶体管。例如，预充电电路14-1包括NMOS晶体管N14、N15和N16。预充电电路14-2、14-3、14-4、14-5、14-6、14-7和14-8分别包括NMOS晶体管(N24、N25和N26)，......，(N31、N32和N33)以及(N41、N42和N43)。
预充电电路14-1、14-2、14-3、14-4、14-5、14-6、14-7和14-8响应各自的预充电控制信号PRE(i)、PRE(i+1)、PRE(i+2)，......，分别对阵列位线对ABL1/ABL1B、ABL2/ABL2B、ABL3/ABL3B和ABL4/ABL4B预充电。
位线绝缘电路16-1、16-2、16-3、16-4、16-5、16-6、16-7和16-8，每个包括两个NMOS晶体管N1和N2，并且响应各自的绝缘控制信号ISO(i)、ISO(i+1)、ISO(i+2)、......，使阵列位线对ABL1/ABL1B、ABL2/ABL2B、ABL3/ABL3B和ABL4/ABL4B分别与读出位线对SBL1/SBL1B、SBL2/SBL2B、SBL3/SBL3B和SBL4/SBL4B绝缘。
数据输入/输出电路18-1、18-2、18-3和18-4，每个包括两个NMOS晶体管N3和N4，并响应列选信号CSL1，在各自的读出位线对SBL1/SBL1B、SBL2/SBL2B、SBL3/SBL3B和SBL4/SBL4B和各自的数据输入/输出线对IO1/IO1B、IO2/IO2B、IO3/IO3B和IO4/IO4B间传输数据。
当在字线WLj和阵列位线ABL1间出现短路时，以如下所述的方式操作该位线预充电电路。
在预充电操作期间，如果在内部生成具有电源电压Vcc的绝缘控制信号ISO(i)、ISO(i+1)、ISO(i+2)、......，以及具有电源电压Vcc的预充电控制信号PRE(i)、PRE(i+1)、PRE(i+2)，......，接通NMOS晶体管N1、N2、N11-N16、N21-N26、N31-N36以及N41-N46。从而，将阵列位线对ABL1/ABL1B、ABL2/ABL2B、ABL3/ABL3B和ABL4/ABL4B和读出位线对SBL1/SBL1B、SBL2/SBL2B、SBL3/SBL3B和SBL4/SBL4B预充电到预充电电压VBL。另外，由于通过阵列位线ABL1，使对应于存储单元MC1的字线WLj短路，因此，电流从阵列位线ABL1流向连接到地电压的字线WLj。由于将字线WLj连接到地电压，因此阵列位线ABL1的预充电电压电平降低了。
即，因为形成预充电电路14-5部分的NMOS晶体管N12被接通，产生了通过NMOS晶体管N12的电流。因此，阵列位线ABL1的预充电电压VBL的电平降低了。降低的阵列位线ABL1的预充电电压电平影响相邻的阵列位线ABL3，施加具有逻辑“高”电平的预充电控制信号PRE(i+1)，然后接通预充电电路14-7内的NMOS晶体管N32，因此，使阵列位线ABL3的预充电电压电平降低。
相应地，NMOS位线读出放大器12-5和12-7可能不能充分地或适当地放大数据的逻辑“低”电平。
图2说明图1的典型的预充电电路14-5的布局。参照图1和2，标号N11S、N12S和N13S分别表示NMOS晶体管N11、N12和N13的源极区。标号N11D、N12D和N13D分别表示NMOS晶体管N11、N12和N13的漏极区。标号N11G、N12G和N13G分别表示NMOS晶体管N11、N12和N13的栅极。参考标号l1、l2和l3分别表示NMOS晶体管N11、N12和N13的沟道(designate channel)长度。
如图2所示，在半导体衬底(未示出)中形成NMOS晶体管N11、N12和N13的有源区30并具有矩形形状。具有“T”形的栅极体32形成在有源区30上并形成用于NMOS晶体管N11、N12和N13的栅极。栅极体(gate body)32的左边延伸部分N11G形成NMOS晶体管N11的栅极，栅极体32的向上延伸部分N12G形成NMOS晶体管N12的栅极，以及栅极体32的向下延伸部分N13G形成NMOS晶体管N13的栅极。因此，NMOS晶体管N11、N12和N13的栅极N11G、N12G和N13G形成在单个本体32中。在有源区30中的栅极N11G的两侧形成NMOS晶体管N11的源区N11S和漏区N11D。在有源区30的栅极N12G的两侧形成NMOS晶体管N12的源区N12S和漏区N12D。在有源区30的栅极N13G的两侧形成NMOS晶体管N13的源漏区N13S和N13D。因此，有源区30的左边和上面部分形成用于NMOS晶体管N11和N12的共源极N11S、N12S，以及有源区30的左边和下面部分形成用于NMOS晶体管N11的漏极N11D和NMOS晶体管N13的源极N13S。另外，有源区30的右边部分形成用于NMOS晶体管N12和N13的共漏极N12D和N13D。
如图2所示，与各自的沟道宽度相比，NMOS晶体管N12和N13的沟道长度l2和l3较短，因此，晶体管N12和N13的阻抗较小。
图1的其他预充电电路的布局与图2类似。
因此，在传统的位线预充电电路中，存在的问题在于当在字线WLj和阵列位线ABL1间形成短路时，具有该短路的阵列位线ABL1的预充电电压电平和相邻的阵列位线ABL3的预充电电压电平降低。因此，电流通过NMOS晶体管N12和N32从预充电电压VBL生成线流入位线预充电电路14-5和14-7，NMOS晶体管N12和N32分别各自形成预充电电路14-5和14-7的一部分，从而导致该预充电电压生成线中的电压降。另外，在半导体存储器器件的备用操作期间，这种电流继续流动，以致增加了备用电流消耗。
在制造半导体存储器器件时，由于工艺变化，在字线和位线对间可出现短路。当这种短路出现时，通常通过用冗余存储单元代替连接到该短路字线的标准存储单元来修补该半导体存储器器件。
在修补过的半导体存储器器件中，当将与冗余存储单元相连的位线对预充电到预充电电压时，同时预充电与该标准存储单元相连的短路位线对。另外，由于在该短路的字线和与该标准存储单元相连的短路的位线对间形成电流通路，降低了位线对的预充电电压电平。该位线对的降低的电压电平影响连接到另一位线对的预充电电路，从而由于降低了施加在该另一位线对的预充电电压电平，使半导体存储器器件整体上的操作特性和可靠性降级。
另外，该传统的位线预充电电路被设计成形成该预充电电路的晶体管具有小电阻的情况下设计的。因此，当降低该短路的位线的预充电电压电平时，很容易降低预充电电压生成线的电压电平并使备用电流消耗增加。
发明内容
在克服如上所述的问题的努力中，本发明的一个实施例的特性在于提供了用于半导体存储器器件的位线预充电电路，其能在字线和位线对间出现短路时，减少预充电电压生成线中的电压降。
本发明的一个实施例的特征在于提供了用于半导体存储器器件的预充电电路，该预充电电路包括第一和第二晶体管，这两个晶体管串联连接在位线对之间，并各自具有将预充电控制信号施加于其上的栅极，以便响应所述预充电控制信号，将预充电电压传输到所述位线对；第三晶体管，其连接在所述位线对之间，并具有将所述预充电控制信号接收为用于均衡所述位线对的电压电平的输入的栅极；其中所述第一和第二晶体管具有大于所述第三晶体管的沟道长度，因此所述第一和第二晶体管具有高于所述第三晶体管的阻抗。
根据本发明的一个实施例的另一特征，提供一种用于半导体存储器器件的位线预充电电路，包括：多个预充电电路，每个连接在位线对之间，以便响应预充电控制信号，将各自的位线对预充电到预充电电压；以及预充电电压传输电路，用于响应所述预充电控制信号，将所述预充电电压传输到所述预充电电路，其中所述预充电电压传输电路连接到至少两个预充电电路。
所述预充电电压传输电路最好具有高于所述预充电电路的阻抗。
最好，所述位线预充电电路包括第一和第二NMOS晶体管，它们串联连接在所述位线对之间并具有将所述预充电控制信号接收为输入的栅极，用于响应所述预充电控制信号，将所述预充电电压传输到所述位线对；以及第三NMOS晶体管，连接在所述位线对之间并具有将所述预充电控制信号接收为输入的栅极，用于响应所述预充电控制信号，均衡所述位线对的电压电平。
所述预充电电压传输电路最好包括连接在所述第一和第二NMOS晶体管的公共节点和提供所述预充电电压的预充电电压生成线之间、并具有将所述预充电控制信号施加于其上的栅极的第四NMOS晶体管。
根据本发明的一个实施例的另一特征，提供一种用于半导体存储器器件的位线预充电电路，包括：多个字线，分别响应多个字线选择信号对其进行选择；多个位线对，垂直于所述字线形成，并响应多个列选信号对其进行选择；多个存储单元，每个连接在多个字线中的一个和多个位线对的一对之间；多个预充电电路，用于响应多个预充电控制信号，预充电所述多个位线对，其中每个预充电电路包括第一和第二NMOS晶体管，这两个晶体管串联连接在所述多个位线对的一对之间并具有将所述多个预充电控制信号的一个接收为输入的栅极，用于响应所述多个预充电控制信号的一个，将预充电电压传输到多个位线对的一对；以及第三NMOS晶体管，该晶体管连接在所述多个位线对的所述对之间并具有将所述预充电控制信号接收为输入的栅极，用于响应所述预充电控制信号的所述一个，均衡所述多个位线对的所述对的电压电平，以及所述第一和第二晶体管具有大于所述第三晶体管的沟道长度，因此所述第一和第二晶体管具有高于所述第三晶体管的阻抗。
根据本发明的一个实施例的另一特征，提供一种半导体存储器器件的位线预充电电路，包括：多个字线，分别由多个字线选择信号选择；多个位线对，垂直于所述多个字线形成并由多个列选信号选择；多个存储单元，每一个连接在所述多个字线的一个字线和所述多个位线对的一对之间；多个预充电电路，用于响应多个预充电控制信号，对所述多个位线对预充电；以及多个预充电电压传输电路，用于响应所述多个预充电控制信号，将预充电电压传输到所述预充电电路。
最好，每一个所述预充电电压传输电路的阻抗高于所述预充电电路的阻抗。
最好，每个预充电电路包括第一和第二NMOS晶体管，它们串联连接在所述多个位线对的一对之间并具有接收所述多个预充电控制信号的一个预充电控制信号作为输入的栅极，用于响应所述预充电控制信号，将所述预充电电压传输到所述多个位线对的所述位线对；以及第三NMOS晶体管，其连接在所述多个位线对的所述对之间并具有接收所述预充电控制信号的栅极。
最好，每一个所述预充电电压传输电路对应于预定数目的预充电电路，所述预定数目的预充电电路彼此相邻并由相同的列选信号选择。
每一个所述预充电电压传输电路最好包括连接到形成所述预充电电路并响应所述预充电控制信号接通的所述第一和第二NMOS晶体管的公共节点的第四NMOS晶体管。
根据本发明的实施例的另一特征，提供一种半导体存储器器件的位线预充电电路，包括在第一位线区中形成的第一预充电电路以及在第二位线区中形成的第二预充电电路，包括第一晶体管，形成在所述第一位线区中；以及第二晶体管，形成在所述第二位线区中，其中所述第一晶体管的沟道从所述第一位线区的第一区开始并延伸至所述第二位线区。
所述第一晶体管的所述沟道最好延伸到所述第一位线区的第二区。
所述第一和第二区最好连接到相同的位线区。
所述第二晶体管的沟道最好从所述第二位线区开始并在所述第一位线区中结束。
根据本发明的实施例的另一特征，提供一种半导体存储器器件的位线预充电电路，具有第一位线区和第二位线区，在所述第一位线区中形成第一晶体管，以及在所述第二位线区中形成第二晶体管，包括第一有源区，在其中形成所述第一晶体管；第二有源区，在其中形成所述第二晶体管；第三有源区，在其中形成第三晶体管，其中所述第一有源区的一端连接到所述第二有源区的一端，以及所述第二有源区的所述一端连接到所述第三有源区的一端。
最好，穿过所述第一位线区和所述第二位线区，形成所述第三晶体管。
最好分别在所述第一、第二和第三有源区中形成所述第一、第二和第三晶体管的沟道。
附图说明
通过参考附图，更详细地描述优选实施例，对本领域的普通技术人员来说，本发明的上述和其他特征和优点将变得更显而易见，其中：
图1是说明根据现有技术的半导体存储器器件的位线预充电电路的电路图；
图2说明根据现有技术的预充电电路的布局；
图3是说明根据本发明的实施例的半导体存储器器件的位线预充电电路的电路图；
图4说明根据本发明的实施例的预充电电路的布局；
图5是说明根据本发明的另一实施例的预充电电路的布局。
具体实施方式
在2002年8月6日提交的，名为“Bit Line Pre-Charge Circuitof Semiconductor Memory Device and Layout Method Thereof”的韩国专利申请No.2002-46378在此一并作为参考。
现在，在下文中，将参考附图来更全面地描述本发明，其中示出了本发明的优选实施例。然而，本发明可用不同的形式来实现，不应当视为限定到在此阐述的实施例。相反，提供这些实施例以便该公开的内容将是全面和完整的，并且将全面地将本发明的范围传达到本领域的技术人员。在各处相同的标号表示相同的元件。
图3是说明根据本发明的实施例的位线预充电电路的电路图。图1和3中相同的标号表示相同的元件。
如图3所示，本发明的位线预充电电路包括图1中的所有元件，但还包括在预充电电压VBL生成线与预充电电路14-1和14-3之间的NMOS晶体管N50，该预充电电路14-1和14-3连接在阵列位线对ABL1/ABL1B和ABL3/ABL3B间、并且彼此相邻且通过相同的列选信号来选择。本发明的位线预充电电路进一步包括在预充电电压VBL生成线和彼此相邻并且用相同的列选信号选择的预充电电路14-5和14-7间的NMOS晶体管N51。除NMOS晶体管N50和N51外，本发明的位线预充电电路进一步包括在图1的传统位线预充电电路中缺少的NMOS晶体管N52和N53。
NMOS晶体管N52位于预充电电压VBL生成线和连接在阵列位线对ABL2/ABL2B和ABL4/ABL4B间的预充电电路14-2和14-4之间，以及NMOS晶体管N53位于预充电电压VBL生成线和预充电电路14-6和14-8之间。
NMOS晶体管N50具有一个连接到分别形成预充电电路14-1和14-3的NMOS晶体管(N14，N15)和(N34，N35)的共同节点的源极，预充电电路14-1和14-3彼此相邻，连接在阵列位线对ABL1/ABL1B以及ABL3/ABL3B之间，并由相同的列选信号CSL1选择。NMOS晶体管N50进一步具有一个接收相应的预充电控制信号PRE(i)的栅极和一个连接到预充电电压VBL的漏极。
NMOS晶体管N51具有一个连接到分别形成预充电电路14-5和14-7的NMOS晶体管(N12、N13)和(N32，N33)的共同节点的源极、一个将相应的预充电控制信号PRE(i+1)施加于其上的栅极以及一个连接到预充电电压VBL的漏极。
NMOS晶体管N52具有一个连接到分别形成预充电电路14-2和14-4的NMOS晶体管(N24，N25)和(N44，N45)的共同节点的源极、一个接收相应的预充电控制信号PRE(i+1)的栅极以及一个连接到预充电电压VBL的漏极。
NMOS晶体管N53具有一个连接到分别形成预充电电路N14-6和N14-8的NMOS晶体管(N22，N23)和(N42，N43)的共同节点的源极、一个将相应的预充电控制信号PRE(i+2)施加于其上的栅极以及一个将预充电电压VBL施加于其上的漏极。
NMOS晶体管N50、N51、N52和N53具有高于形成充电电路14-1至14-8的NMOS晶体管的阻抗。
下面将描述图3中的位线预充电电路的操作，假定在字线WLj和阵列位线ABL1间形成短路。
在一个预充电操作期间，当内部生成绝缘控制信号ISO(i)、ISO(i+1)和ISO(i+2)以及预充电控制信号PRE(i)、PRE(i+1)和PRE(i+2)，其中每个信号具有电源电压Vcc时，接通在预充电电路14-1至14-8内的NMOS晶体管和绝缘电路16-1至16-2。当接通预充电电路14-1至14-8内的NMOS晶体管和绝缘电路16-1至16-2时，阵列位线对ABL1/ABL1B、ABL2/ABL2B、ABL3/ABL3B和ABL4/ABL4B，以及读出位线对SBL1/SBL1B、SBL2/SBL2B、SBL3/SBL3B和SBL4/SBL4B被预充电到预充电电压VBL。
当在与存储单元MC1相连的字线WLj与阵列位线ABL1间形成短路时，因为字线WLj连接到地电压，因此，一开始阵列位线ABL1的电压电平会降低到地电压电平。然而，与传统的位线预充电电路不同的是，在初始电压降至本发明的阵列位线ABL1中的地电压电平后，因为NMOS晶体管N51防止电流从预充电电压VBL生成线流向字线WLj，因此预充电电压VBL电平不会降低到影响相邻的位线的程度。
NMOS晶体管N51连接在预充电电路14-5的NMOS晶体管N12和预充电电压VBL生成线之间。NMOS晶体管N51具有大的阻抗，其受预充电控制信号PRE(i+1)的控制。NMOS晶体管N51的阻抗大于形成预充电电路14-5的NMOS晶体管N12和N13的阻抗。因此，由于NMOS晶体管N51的位置和高阻抗，非常小的电流从预充电电压VBL生成线流向连接到地电压的字线WLj。因此，由于NMOS晶体管N51有效地阻止电流从预充电电压VBL生成线流向字线WLj和地，所以预充电电压VBL生成线的电压电平没有降低，并且不会不利地影响半导体器件的操作特性或可靠性。
仅在半导体存储器器件的预充电操作期间，接通NMOS晶体管N50、N51、N52和N53并且将预充电电压VBL提供给该预充电电路14-1至14-8，并且在备用方式期间断开上述晶体管，从而降低备用电流消耗。
图4是根据本发明的实施例的位线预充电电路的布局。参考标号N11S、N12S和N13S分别表示NMOS晶体管N11、N12和N13的源极区。参考标号N11D、N12D和N13D分别表示NMOS晶体管N11、N12和N13的漏极区。参考标号N11G、N12G和N13G分别表示NMOS晶体管N11、N12和N13的栅极。参考标号N31S、N32S和N33S分别表示NMOS晶体管N31、N32和N33的源极区。参考标号N31D、N32D和N33D分别表示NMOS晶体管N31、N32和N33的漏极区。参考标号N31G、N32G和N33G分别表示NMOS晶体管N31、N32和N33的栅极。参考标号N51S、N51D和N51G分别表示NMOS晶体管N51的源极、漏极和栅极。参考标号l1、l2、l3、l4、l5、l6和l7分别表示NMOS晶体管N11、N12、N13、N31、N32、N33和N51的沟道长度。
更具体地说，通过阵列位线ABL1(未示出)以及阵列位线ABL3(未示出)，形成NMOS晶体管N51的栅极N51G，在形成阵列位线ABL1的部分形成漏极N51D，以及在形成阵列位线ABL3的部分形成源极N51S。因此，如图4所示，NMOS晶体管N51的沟道长度l7远大于其他晶体管N11、N12、N13、N31、N32和N33的沟道长度l1至l6，这是由于NMOS晶体管N51的沟道沿栅极N51G的纵向延伸。因此，NMOS晶体管N51具有大于其他NMOS晶体管N11、N12、N13、N31、N32和N33的阻抗，从而抑制电流从预充电电压生成线流向字线。可交换漏极N51D和源极N51S的位置。
为实现上述布置，在半导体衬底(未示出)中提供有源区60。有源区60包括沿水平方向延伸并彼此平行的两个分支，上分支和下分支，其中这些分支在其右端彼此连接、有源区还包括连接到下分支的右端并向分支的相反方向延伸的第一细长条、连接到第一细长条的一端并垂直于该第一细长条延伸的第二细长条，以及连接到该第二细长条的上端并在水平方向安置的第三细长条。
NMOS晶体管N11的栅极N11G沿水平方向，在分支的上分支上延伸。NMOS晶体管N11的源极N11S和漏极N11D在上分支中的栅极N11G的两端形成。
NMOS晶体管N12和N13的栅极N12G和N13G在上分支的两端形成并垂直于栅极N11G。将栅极N12G和N13G连接到栅极N11G的右端。在上分支中，在栅极N12G的两端形成NMOS晶体管N12的源极N12S和漏极N12D，以及在上分支中，在栅极N13G的两端也形成NMOS晶体管N13的源极N13S和漏极N13D。
因此，将上分支的左上部分用作NMOS晶体管N11和N12的共源极N11S和N12S。将上分支的左下部分用作NMOS晶体管N11的漏极N11D和NMOS晶体管N13的源极N13S。将上分支的右面部分用作NMOS晶体管N12和N13的共漏极N12D和N13D.
串联连接栅极N12G和N13G。参考标号l1、l2和l3分别表示NMOS晶体管N11、N12和N13的沟道长度。
NMOS晶体管N31的栅极N31G在水平方向沿下分支延伸。在下分支中，在栅极N31G的两端形成NMOS晶体管N31的源极N31S和漏极N31D。
在垂直于栅极N31G的下分支的两端形成NMOS晶体管N32和N33的栅极N32G和N33G，并将其连接到栅极N31G的右端。串联连接栅极N32G和N33G。参考标号l4、l5和l6分别表示NMOS晶体管N31、N32和N33的沟道长度。
因此，将下分支的左上部分分别用作NMOS晶体管N31和N32的共源极N31S和N32S。将下分支的左下部分用作NMOS晶体管N31的漏极N31D和NMOS晶体管N33的源极N33S。将上下分支的右面部分以及有源区的第一细长条用作NMOS晶体管N12、N13、N32、N33的共漏极N12D、N13D、N32D、N33D以及用作源极N51S。
串联连接NMOS晶体管N12、N13、N32和N33的栅极N12G、N13G、N32G和N33G。在单个本体62中形成栅极N11G、N12G、N13G、N31G、N32G和N33G。在漏极N51D和用作N12D、N13D、N32D、N33D及NMOS晶体管的源极N51S的共用区间形成NMOS晶体管N51的栅极N51G。
如图4所示，NMOS晶体管N51的沟道长度l7大于NMOS晶体管N51的沟道宽度，以便NMOS晶体管N51的阻抗大于NMOS晶体管N12、N13、N32和N33的阻抗。
在图4中，具有高阻抗的一个NMOS晶体管N51在两个相邻的阵列位线对间形成，但在阵列位线对的每一对间也可形成。
通过在图4所示的布局中形成根据本发明的预充电电路，在预充电操作期间，即使在字线和阵列位线对间形成短路，仍可防止预充电电压VBL生成线的电压降。另外，因为在备用方式期间断开NMOS晶体管N50、N51、N52和N53，降低了备用电流消耗，所以在备用方式期间，电流不会流过形成预充电电路的NMOS晶体管。
图5是说明根据本发明的另一实施例的预充电电路的布局。图5说明分别形成预充电电路14-5和14-7，连接在阵列位线对ABL1/ABL1B(未示出)和ABL3/ABL3B(未示出)间的NMOS晶体管(N11、N12和N13)以及(N31、N32和N33)的布局。
在图5中，参考标号L1、L2、L3、L4、L5和L6分别表示NMOS晶体管N11、N12、N13、N31、N32和N33的沟道长度。
在半导体衬底(未示出)中形成具有与图4中的有源区60相同形状的有源区70。即，有源区70包括两个分支，上分支和下分支，各自沿水平方向延伸并彼此平行、还包括连接到下分支的右端的第一细长条、连接到第一细长条的右端并垂直于第一细长条延伸的第二细长条，以及连接到第二细长条的上端并在水平方向延伸的第三细长条。
在覆盖分支的右面部分、第一细长条、第二细长条和第三细长条的左面部分的单个本体72中形成NMOS晶体管N12、N13、N32和N33的栅极N12G、N13G、N32G和N33G。分别沿上下分支形成NMOS晶体管N11和N31的栅极N11G和N31G并垂直于栅极N12G、N13G、N32G和N33G。在单个本体72中形成NMOS晶体管N11、N12、N13、N31、N32和N33的所有栅极N11G、N12G、N13G、N31G、N32G和N33G。
上分支的左上部分形成NMOS晶体管N11和N12的源极N11S和N12S，上分支的左下部分形成NMOS晶体管N11和N13的漏极N11D和源极N13S，下分支的左上部分形成NMOS晶体管N31和N32的源极N31S和N32S，以及下分支的左下部分分别形成NMOS晶体管N31和N33的漏极N31D和源极N33S。NMOS晶体管N12、N13、N32和N33的漏极N12D、N13D、N32D和N33D是共用的并且形成在第三细长条的右面部分中，该部分未被栅极覆盖。
更具体地说，在阵列位线ABL1/ABL1B(未示出)对的区域中形成连接到预充电电压VBL生成线(未示出)的NMOS晶体管N12、N13、N32和N33的漏极N12D、N13D、N32D和N33D。N12D、N13D、N32D和N33D又连接到NMOS晶体管N12、N13、N32和N33的沟道的第一端。这些沟道延伸到阵列位线ABL3B(未示出)的区域并具有连接到NMOS晶体管N12、N13、N32和N33的源极的第二端。即，将NMOS晶体管N12和N13的沟道的各自的第二端连接到在上分支中形成的各自的源极N12S和N13S，以便NMOS晶体管N12和N13分别具有沟道长度L2和L3。NMOS晶体管N32和N33的沟道的各自的第二端连接到在下分支中形成的各自的源极N32S和N33S，以便NMOS晶体管N32和N33分别具有沟道长度L5和L6。
如图5所示，形成预充电电路的NMOS晶体管N12、N13、N32和N33与各自的沟道宽度比较起来，具有较长的沟道长度，以便NMOS晶体管N12、N13、N32和N33的阻抗大于NMOS晶体管N11和N31的阻抗。
具有图5所示的布局的位线预充电电路不具有连接在预充电电压VBL生成线(未示出)和预充电电路14-1至14-8(未示出)间的高阻抗NMOS晶体管N50、N51、N52和N53。在图5所示的实施例中，通过拉长形成预充电电路14-1至14-8的NMOS晶体管的沟道长度，配置形成预充电电路14-1至14-8(未示出)的NMOS晶体管以便使其具有高阻抗。
另外，在图5的位线预充电电路中，形成预充电电路14-5和14-7(未示出)的有源区和NMOS晶体管N11、N12、N13、N31、N32和N33的栅极，它们均：1)连接在阵列位线对ABL1/ABL1B和ABL3/ABL3B(未示出)之间，2)彼此相邻，以及3)由相同列选信号CSL1(未示出)选择，分别形成在单个本体70中。
因此，即使在预充电操作期间阵列位线对的电压电平降低了，形成预充电电路的NMOS晶体管的高阻抗防止电流从阵列位线对流入预充电电压VBL生成线，从而防止预充电电压VBL生成线的电压电平降低。另外，在半导体存储器器件的备用操作中，由于形成预充电电路的NMOS晶体管的高阻抗，导致备用电流消耗降低。
在此已经公开了本发明的优选实施例，尽管采用特定的术语，仅在一般和描述性的意义上使用它们并用于解释而不是为了限制。因此，本领域的普通技术人员将理解到在不脱离权利要求书阐述的本发明的精神和范围的情况下，在形式和详细内容上可做出各种改变。

Claims (9)

1、一种用于半导体存储器器件的位线预充电电路，包括：
第一和第二晶体管，其串联连接在一个位线对之间，并各自具有一个栅极，该栅极上施加了预充电控制信号，以便响应所述预充电控制信号，将预充电电压传输到所述位线对；
第三晶体管，连接在所述位线对之间并具有一个栅极，该栅极把接收的所述预充电控制信号作为输入，用于均衡所述位线对的电压电平；
其中所述第一和第二晶体管具有大于所述第三晶体管的沟道长度，以便所述第一和第二晶体管具有高于所述第三晶体管的阻抗。
2、一种用于半导体存储器器件的位线预充电电路，包括：
多个预充电电路，其中每个连接在位线对之间，用于响应预充电控制信号，将各自的位线对预充电到预充电电压；以及
预充电电压传输电路，用于响应所述预充电控制信号，将所述预充电电压传输到所述预充电电路，
其中所述预充电电压传输电路连接到至少两个预充电电路，
其中所述预充电电压传输电路具有高于所述预充电电路的阻抗。
3、如权利要求2所述的位线预充电电路，其中所述位线预充电电路包括：
第一和第二NMOS晶体管，其串联连接在所述位线对之间并具有一个栅极，该栅极把接收的所述预充电控制信号作为输入，以便响应所述预充电控制信号，将所述预充电电压传输到所述位线对；以及
第三NMOS晶体管，连接在所述位线对之间并具有一个栅极，该栅极把接收的所述预充电控制信号作为输入，以便响应所述预充电控制信号，均衡所述位线对的电压电平。
4、如权利要求3所述的位线预充电电路，其中所述预充电电压传输电路包括连接在所述第一和第二NMOS晶体管的公共节点和提供所述预充电电压的预充电电压生成线之间、并具有栅极的第四NMOS晶体管，在该栅极上施加了所述预充电控制信号。
5、一种用于半导体存储器器件的位线预充电电路，包括：
多个字线，分别响应多个字线选择信号对其进行选择；
多个位线对，垂直于所述字线形成，并响应多个列选信号对其进行选择；
多个存储单元，每个连接在所述多个字线的一个和所述多个位线对的一个之间；和
多个预充电电路，用于响应多个预充电控制信号，对所述多个位线对预充电，
其中每个预充电电路包括第一和第二NMOS晶体管，其串联连接在所述多个位线对的一对之间并具有将所述多个预充电控制信号中的一个接收作为输入的栅极，用于响应所述多个预充电控制信号中的所述一个，将预充电电压传输到所述多个位线对的所述一对；以及第三NMOS晶体管，其连接在所述多个位线对的所述一对之间并具有将所述多个预充电控制信号中的所述一个接收作为输入的栅极，用于响应所述预充电控制信号中的所述一个，均衡所述多个位线对的所述一对的电压电平，
并且所述第一和第二晶体管具有大于所述第三晶体管的沟道长度，以便所述第一和第二晶体管具有高于所述第三晶体管的阻抗。
6、一种半导体存储器器件的位线预充电电路，包括：
多个字线，分别由多个字线选择信号选择；
多个位线对，垂直于所述多个字线形成并由多个列选信号选择；
多个存储单元，每一个连接在所述多个字线的一个字线和所述多个位线对的一对之间；
多个预充电电路，用于响应多个预充电控制信号，预充电所述多个位线对；以及
多个预充电电压传输电路，用于响应所述多个预充电控制信号，将预充电电压传输到所述预充电电路，
其中每一个所述预充电电压传输电路的阻抗高于所述预充电电路的阻抗。
7、如权利要求6所述的位线预充电电路，其中每个预充电电路包括：
第一和第二NMOS晶体管，其串联连接在所述多个位线对的一对之间并具有接收所述多个预充电控制信号的一个预充电控制信号的栅极；以及
第三NMOS晶体管，连接在所述多个位线对的所述对之间并具有接收所述预充电控制信号的栅极。
8、如权利要求7所述的位线预充电电路，其中每一个预充电电压传输电路对应于一个预定数目的预充电电路，所述预定数目的预充电电路彼此相邻并由相同的列选信号选择。
9、如权利要求7所述的位线预充电电路，其中每一个预充电电压传输电路包含连接到形成预充电电路并响应预充电控制信号被接通的所述第一和第二NMOS晶体管的公共节点的第四NMOS晶体管。
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