JP2004071144A - 半導体メモリ装置のビットラインプリチャージ回路 - Google Patents
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Abstract
【解決手段】 ビットラインペア間に連結され、プリチャージ制御信号に応答してビットラインペアをプリチャージ電圧でプリチャージするビットラインプリチャージ回路と、及びプリチャージ制御信号に応答してプリチャージ電圧を前記ビットラインプリチャージ回路に転送するプリチャージ電圧転送回路で構成される。
【選択図】 図3
Description
プリチャージ回路(14−1〜8)は、それぞれ3つのNMOSトランジスター(N11〜N13、N14〜N16...、N41〜N43、N44〜N46)で構成され、該当プリチャージ制御信号(...、PREi、PRE(i+1)、PRE(i+2)...)に応答してアレイビットラインペア((ABL1、ABL1B)〜(ABL4、ABL4B))をプリチャージする。ビットラインアイソレーション回路(16−1〜16−8)はそれぞれ2つのNMOSトランジスター(N1、N2)で構成され、該当アイソレーション制御信号(...、ISOi、ISO(i+1)、ISO(i+2)、...)に応答してアレイビットラインペア((ABL1、ABL1B)〜(ABL4、ABL4B))とセンスビットラインペア((SBL1、SBL1B)〜(SBL4、SBL4B))を分離する。データ入出力回路(18−1〜18−4)はそれぞれ2つのNMOSトランジスター(N3、N4)で構成され、コラム選択信号(CSL1)に応答してセンスビットラインペア(SBL1、SBL1B)〜(SBL4、SBL4B))とデータ入出力ラインペア((IO1、IO1B)〜(IO4、IO4B))間にデータを転送する。
プリチャージ動作時に電源電圧(VCC)レベルのアイソレーション制御信号(...、ISOi、ISO(i+1)、ISO(i+2)、...)と電源電圧(VCC)レベルのプリチャージ制御信号(...、(PREi、PRE(i+1)、PRE(i+2)、...)が入力されると、NMOSトランジスター(N1、N2、N11〜N16、N21〜N26、N31〜N36、N41〜N46)がオンになり、アレイビットラインペア((ABL1、ABL1B)〜(ABL4、ABL4B))とセンスビットラインペア((SBL1、SBL1B)〜(SBL4、SBL4B))がプリチャージ電圧(VBL)レベルでプリチャージされる。ここで、メモリセル(MC1)のワードライン(WLj)とアレイビットライン(ABL1)が短絡(short)された場合、ワードライン(WLj)が接地電圧(VSS)レベルなので、アレイビットライン(ABL1)からワードライン(WLj)に電流の流れが発生する.
つまり、プリチャ−ジ動作時にプリチャージ回路(14−5)を構成するNMOSトランジスター(N12)がオンになっているので、NMOSトランジスター(N12)を通じて電流の流れが発生してプリチャージ電圧(VBL)レベルが落ちるようになる。
従って、NMOSビットラインセンス増幅器(12−5、12−7)が“ロー”レベルのデータを増幅する時に十分に接地電圧レベルに増幅できなかったり、増幅動作が正確に遂行できない。
図示していないが、他のビットラインプリチャージ回路のレイアウト方法は、図2に示したビットラインプリチャージ回路(14−5)のレイアウト方法と同一である。
従って、本発明の半導体メモリ装置のビットラインプリチャージ回路は、スタンバイ状態でスタンバイ電流消耗を減らすことができる。
プリチャージ動作時に電源電圧(VCC)レベルのアイソレーション制御信号(ISOi、ISO(i+1)、ISO(i+2))と電源電圧(VCC)レベルのプリチャージ制御信号((PREi、PRE(i+1)、PRE(i+2))が入力されると、プリチャージ回路(14−1〜14−8)のNMOSトランジスターとアイソレーション回路(16−1〜16−8)のNMOSトランジスターがオンされて、アレイビットラインペア((ABL1,ABL1B)、(ABL3,ABL3B))とセンスビットラインペア((SBL1,SBL1B)、(SBL3,SBL3B))がプリチャージ電圧(VBL)レベルでプリチャージされ、またアレイビットラインペア((ABL2,ABL2B)、(ABL4,ABL4B))とセンスビットラインペア((SBL2,SBL2B),(SBL4,SBL4B))がプリチャージ電圧(VBL)レベルでプリチャージされる。
NMOSトランジスター(N12、N13)のゲート(N12G、N13G)は、ゲート(N11G)と直交する方向に配置され、ゲート(N11G)の右側の端に連結される。NMOSトランジスター(N12)のソース(N12S)とドレーン(N12D)は、上部ブランチaのゲート(N12G)の両側に配置され、NMOSトランジスター(N13)のソース(N13S)とドレーン(N13D)は、上部ブランチaのゲート(N13G)の両側に配置される。
NMOSトランジスター(N31)のゲート(N31G)は、下部ブランチbに沿って水平方向に伸長される。NMOSトランジスター(N31)のソース(N31S)とドレーン(N31D)は、下部ブランチbのゲート(N31G)の両側に形成される。
また、スタンバイ状態でビットラインプリチャージ回路を構成するNMOSトランジスターを通じた電流の流れが阻止されるためスタンバイ電流消耗が減少する。
Claims (18)
- ビットラインペア間に直列連結され、プリチャージ制御信号が入力されるゲートを持ち、前記プリチャージ制御信号に応答して前記ビットラインペアでプリチャージ電圧を転送する第1及び第2トランジスター;及び
前記ビットラインペア間に連結され、前記プリチャージ制御信号が入力されるゲートを持ち、前記ビットラインペアを同一レベルにする第3トランジスターを具備し、
前記第1及び第2NMOSトランジスターのチャンネル長さを前記第3トランジスターのチャンネル長さより長くすることによって、前記第1及び第2NMOSトランジスターの抵抗値が前記第3トランジスターの抵抗値より大きいことを特徴とする半導体メモリ装置のビットラインプリチャージ回路。 - ビットラインペア間に連結され、プリチャージ制御信号に応答してビットラインペアをプリチャージ電圧でプリチャージするビットラインプリチャージ回路部;及び
前記プリチャージ制御信号に応答して前記プリチャージ電圧を前記ビットラインプリチャージ回路部に転送するプリチャージ電圧転送回路;
前記プリチャージ電圧転送回路は、少なくとも二つ以上のプリチャージ回路と連結されることを特徴とする半導体メモリ装置のビットラインプリチャージ回路。 - 請求項2において、前記プリチャージ電圧転送回路の抵抗値が前記ビットラインプリチャージ回路部の抵抗値より大きいことを特徴とする半導体メモリ装置のビットラインプリチャージ回路。
- 請求項2において、前記ビットラインプリチャージ回路部は、
前記ビットラインペア間に直列連結され、前記プリチャージ制御信号が入力されるゲートを持ち、前記プリチャージ制御信号に応答して前記ビットラインペアでプリチャージ電圧を転送する第1及び第2NMOSトランジスター;及び
前記ビットラインペア間に連結され、前記プリチャージ制御信号が入力されるゲートを持ち、前記プリチャージ制御信号に応答して前記ビットラインペアを同一レベルにする第3NMOSトランジスターを具備することを特徴とする半導体メモリ装置のビットラインプリチャージ回路。 - 請求項4において、前記プリチャージ電圧転送回路は、
前記第1及び第2NMOSトランジスターの共通点と前記プリチャージ電圧の間に連結され、前記プリチャージ制御信号が入力されるゲートを持つ第4NMOSトランジスターを具備することを特徴とする半導体メモリ装置のビットラインプリチャージ回路。 - 複数個のワードライン選択信号に応答して選択される複数個のワードライン;
前記複数個のワードラインと直交する方向に配置された複数個のコラム選択信号に応答して選択される複数個のビットラインペア;
前記複数個のワードラインと前記複数個のビットラインペア間に連結された複数個のメモリセル;及び
複数個のプリチャージ制御信号に応答して前記複数個のビットラインペアをプリチャージ電圧でプリチャージする複数個のビットラインプリチャージ回路部を具備し、
前記複数個のビットラインプリチャージ回路部のそれぞれが前記ビットラインペア間に直列連結され、前記プリチャージ制御信号が入力されるゲートを持ち、前記プリチャージ制御信号に応答して前記ビットラインペアでプリチャージ電圧を転送する第1及び第2トランジスター;及び
前記ビットラインペア間に連結され、前記プリチャージ制御信号が入力されるゲートを持ち、前記ビットラインペアを同一レベルにする第3トランジスターを具備し、
前記第1及び第2NMOSトランジスターのチャンネルの長さを前記第3トランジスターのチャンネルの長さより長くすることによって、前記第1及び第2NMOSトランジスターの抵抗値が前記第3トランジスターの抵抗値より大きいことを特徴とする半導体メモリ装置のビットラインプリチャージ回路。 - 複数個のワードライン選択信号に応答して選択される複数個のワードライン;
前記複数個のワードラインと直交する方向に配置された複数個のコラム選択信号に応答して選択される複数個のビットラインペア;
前記複数個のワードラインと前記複数個のビットラインペア間に連結された複数個のメモリセル;
複数個のプリチャージ制御信号に応答して前記複数個のビットラインペアをプリチャージ電圧でプリチャージする複数個のビットラインプリチャージ回路部;及び
前記複数個のプリチャージ制御信号に応答して前記複数個のビットラインプリチャージ回路部に前記プリチャージ電圧を転送する複数個のプリチャージ電圧転送回路を具備することを特徴とする半導体メモリ装置のビットラインプリチャージ回路。 - 請求項7において、前記複数個のプリチャージ電圧転送回路それぞれの抵抗値が、前記複数個のビットラインプリチャージ回路部それぞれの抵抗値より大きいことを特徴とする半導体メモリ装置のビットラインプリチャージ回路。
- 請求項7において、前記複数個のビットラインプリチャージ回路部のそれぞれは、
前記ビットラインペア間に直列連結され、前記プリチャージ制御信号が入力されるゲートを持つ第1及び第2NMOSトランジスター;及び
前記ビットラインペア間に連結され、前記プリチャージ制御信号が入力されるゲートを持つ第3NMOSトランジスターを具備することを特徴とする半導体メモリ装置のビットラインプリチャージ回路。 - 請求項9において、前記複数個のプリチャージ電圧転送回路部のそれぞれは、
前記複数個のビットラインペアの中、同一コラム選択信号に応答して選択される、互いに隣り合う所定個数のビットラインプリチャージ回路部に対応して設けられることを特徴とする半導体メモリ装置のビットラインプリチャージ回路。 - 請求項9において、前記複数個のプリチャージ電圧転送回路部のそれぞれは、
互いに隣り合う所定個数のビットラインプリチャージ回路部それぞれの前記第1及び第2NMOSトランジスターの共通点と、前記プリチャージ電圧の間に連結され、前記プリチャージ制御信号に応答してオンになる第4NMOSトランジスターを具備することを特徴とする半導体メモリ装置のビットラインプリチャージ回路。 - 第1プリチャージ回路が配置される第1ビットライン領域と第2プリチャージ回路が配置される第2ビットライン領域を具備する半導体メモリ装置のビットラインプリチャージ回路において、
前記第1ビットライン領域に配置される第1トランジスター;及び
前記第2ビットライン領域に配置される第2トランジスターを有し、
前記第1トランジスターのチャンネルは、前記第1ビットライン領域の第1領域で始まって、前記第2ビットライン領域を通じて形成されることを特徴とする半導体メモリ装置のビットラインプリチャージ回路。 - 請求項12において、前記第1トランジスターのチャンネルは、前記第1ビットライン領域の第2領域地点までであることを特徴とする半導体メモリ装置のビットラインプリチャージ回路。
- 請求項13において、前記第1ビットライン領域の前記第1領域と第2領域は、同一ビットラインに連結されることを特徴とする半導体メモリ装置のビットラインプリチャージ回路。
- 請求項12において、前記第2トランジスターのチャンネルは、前記第2ビットライン領域で始まって前記第1ビットライン領域の前記第1領域で終わることを特徴とする半導体メモリ装置のビットラインプリチャージ回路。
- 第1プリチャージ回路が配置される第1ビットライン領域に第1トランジスターが配置され、第2プリチャージ回路が配置される第2ビットライン領域に第2トランジスターが配置される半導体メモリ装置のビットラインプリチャージ回路において、
前記第1トランジスターが形成される第1活性領域;
前記第2トランジスターが形成される第2活性領域;及び
第3トランジスターが形成される第3活性領域を具備し、
前記第1活性領域の一端と前記第2活性領域の一端を連結し、前記第2活性領域の一端と前記第3活性領域の一端が連結されることを特徴とする半導体メモリ装置のビットラインプリチャージ回路。 - 請求項16において、前記第3トランジスターは、前記第1ビットライン領域から前記第2ビットライン領域にかけて形成されることを特徴とする半導体メモリ装置のビットラインプリチャージ回路。
- 請求項16において、前記第1活性領域には前記第1トランジスターのチャンネルが、前記第2活性領域には第2チャンネルが形成され、第3活性領域には第3チャンネルが形成されることを特徴とする半導体メモリ装置のビットラインプリチャージ回路。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007257768A (ja) * | 2006-03-24 | 2007-10-04 | Nec Electronics Corp | 半導体記憶装置 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100666617B1 (ko) | 2005-08-05 | 2007-01-10 | 삼성전자주식회사 | 비트라인 센스앰프 및 그것을 구비한 반도체 메모리 장치 |
KR100881390B1 (ko) * | 2006-08-25 | 2009-02-05 | 주식회사 하이닉스반도체 | 스탠바이 상태 시 전류 소모를 최소화하기 위한 프리차지회로 및 그를 포함하는 반도체 메모리 장치 |
US8279686B2 (en) * | 2009-02-10 | 2012-10-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuits, systems, and methods for providing bit line equalization voltages |
CN103489470B (zh) * | 2012-06-11 | 2016-12-21 | 旺宏电子股份有限公司 | 具有变动压降的位线偏压电路 |
KR102123056B1 (ko) * | 2013-08-30 | 2020-06-15 | 삼성전자주식회사 | 듀얼 파워 라인을 구비하는 에스램 및 그것의 비트 라인 프리차지 방법 |
CN105810236B (zh) * | 2014-12-31 | 2018-10-30 | 北京兆易创新科技股份有限公司 | 一种自适应存储器装置及方法 |
JP2018113084A (ja) * | 2017-01-06 | 2018-07-19 | 東芝メモリ株式会社 | 半導体記憶装置 |
CN112102863B (zh) * | 2020-09-07 | 2023-04-25 | 海光信息技术股份有限公司 | 静态随机存取存储器控制电路、方法、存储器和处理器 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0229989A (ja) * | 1988-07-19 | 1990-01-31 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置 |
JPH03209690A (ja) * | 1990-01-11 | 1991-09-12 | Mitsubishi Electric Corp | データ線プリチヤージレベル接続回路 |
JPH0963266A (ja) * | 1995-08-18 | 1997-03-07 | Mitsubishi Electric Corp | 半導体記憶装置、および半導体回路装置 |
JPH10312685A (ja) * | 1997-03-11 | 1998-11-24 | Toshiba Corp | 半導体記憶装置 |
JPH1187642A (ja) * | 1997-06-30 | 1999-03-30 | Siemens Ag | ダイナミックランダムアクセスメモリ回路のビットライン対をプリチャージするためのイコライザ回路とその方法 |
JPH11149793A (ja) * | 1997-11-14 | 1999-06-02 | Toshiba Corp | 半導体記憶装置 |
JP2000068470A (ja) * | 1998-08-13 | 2000-03-03 | Siemens Ag | プリチャ―ジおよび等化組み合わせ回路 |
JP2000077628A (ja) * | 1998-06-19 | 2000-03-14 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5499211A (en) * | 1995-03-13 | 1996-03-12 | International Business Machines Corporation | Bit-line precharge current limiter for CMOS dynamic memories |
JPH0969300A (ja) * | 1995-06-23 | 1997-03-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH11126498A (ja) * | 1997-10-22 | 1999-05-11 | Toshiba Corp | ダイナミック型半導体記憶装置 |
JP3802226B2 (ja) * | 1998-04-08 | 2006-07-26 | 沖電気工業株式会社 | プリチャージ回路 |
JP3905999B2 (ja) * | 1999-09-03 | 2007-04-18 | 株式会社東芝 | 半導体記憶装置 |
US6333882B1 (en) * | 2000-08-25 | 2001-12-25 | Micron Technology, Inc. | Equilibration/pre-charge circuit for a memory device |
US6775194B2 (en) * | 2002-06-19 | 2004-08-10 | Winbond Electronics Corporation | Standby current reduction circuit applied in DRAM |
-
2002
- 2002-08-06 KR KR10-2002-0046378A patent/KR100439037B1/ko not_active IP Right Cessation
-
2003
- 2003-08-05 US US10/633,562 patent/US6909654B2/en not_active Expired - Lifetime
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0229989A (ja) * | 1988-07-19 | 1990-01-31 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置 |
JPH03209690A (ja) * | 1990-01-11 | 1991-09-12 | Mitsubishi Electric Corp | データ線プリチヤージレベル接続回路 |
JPH0963266A (ja) * | 1995-08-18 | 1997-03-07 | Mitsubishi Electric Corp | 半導体記憶装置、および半導体回路装置 |
JPH10312685A (ja) * | 1997-03-11 | 1998-11-24 | Toshiba Corp | 半導体記憶装置 |
JPH1187642A (ja) * | 1997-06-30 | 1999-03-30 | Siemens Ag | ダイナミックランダムアクセスメモリ回路のビットライン対をプリチャージするためのイコライザ回路とその方法 |
JPH11149793A (ja) * | 1997-11-14 | 1999-06-02 | Toshiba Corp | 半導体記憶装置 |
JP2000077628A (ja) * | 1998-06-19 | 2000-03-14 | Toshiba Corp | 半導体記憶装置 |
JP2000068470A (ja) * | 1998-08-13 | 2000-03-03 | Siemens Ag | プリチャ―ジおよび等化組み合わせ回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007257768A (ja) * | 2006-03-24 | 2007-10-04 | Nec Electronics Corp | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
CN1494084A (zh) | 2004-05-05 |
DE10337542A1 (de) | 2004-02-26 |
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