JP2000068470A - プリチャ―ジおよび等化組み合わせ回路 - Google Patents
プリチャ―ジおよび等化組み合わせ回路Info
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Abstract
(57)【要約】
【課題】 多数のビットラインペアを有するメモリセル
フィールドから成る半導体メモリアレイのためのプリチ
ャージ回路と等化回路が組み合わせられた回路におい
て、所要スペースが小さく、ビットラインペアにおける
各ビットラインを互いに間隔を詰めて案内できるように
する。 【解決手段】 共通のゲート１１，１２が折り曲げられ
ているだけでなく、ビットラインＢＬＴ，ＢＬＣの長手
方向に対し約４５゜旋回されている。共通のドレイン
７，１０および共通のソース／ドレイン８，９は、共通
のゲート１１，１２を超えて張り出した領域によって延
ばされている。この張り出した領域にはビットラインコ
ンタクト１５が設けられている。
フィールドから成る半導体メモリアレイのためのプリチ
ャージ回路と等化回路が組み合わせられた回路におい
て、所要スペースが小さく、ビットラインペアにおける
各ビットラインを互いに間隔を詰めて案内できるように
する。 【解決手段】 共通のゲート１１，１２が折り曲げられ
ているだけでなく、ビットラインＢＬＴ，ＢＬＣの長手
方向に対し約４５゜旋回されている。共通のドレイン
７，１０および共通のソース／ドレイン８，９は、共通
のゲート１１，１２を超えて張り出した領域によって延
ばされている。この張り出した領域にはビットラインコ
ンタクト１５が設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、第１および第２の
電界効果プリチャージトランジスタと等化トランジスタ
が設けられており、該等化トランジスタは２つのプリチ
ャージトランジスタの間に直列に配置されており、これ
ら２つのプリチャージトランジスタと等化トランジスタ
のゲートは１つの共通のゲートにまとめられており、プ
リチャージトランジスタのソースは１つの共通のソース
に、第１のプリチャージトランジスタのドレインおよび
等化トランジスタのドレインは１つの共通のドレイン
に、等化トランジスタのソースと第２のプリチャージト
ランジスタのドレインは１つの共通のソース／ドレイン
にまとめられている形式の、複数のビットラインペアを
有するメモリセルフィールドから成る半導体メモリアレ
イのためのプリチャージおよび等化組み合わせ回路に関
する。
電界効果プリチャージトランジスタと等化トランジスタ
が設けられており、該等化トランジスタは２つのプリチ
ャージトランジスタの間に直列に配置されており、これ
ら２つのプリチャージトランジスタと等化トランジスタ
のゲートは１つの共通のゲートにまとめられており、プ
リチャージトランジスタのソースは１つの共通のソース
に、第１のプリチャージトランジスタのドレインおよび
等化トランジスタのドレインは１つの共通のドレイン
に、等化トランジスタのソースと第２のプリチャージト
ランジスタのドレインは１つの共通のソース／ドレイン
にまとめられている形式の、複数のビットラインペアを
有するメモリセルフィールドから成る半導体メモリアレ
イのためのプリチャージおよび等化組み合わせ回路に関
する。
【０００２】
【従来の技術】この種のプリチャージおよび等化組み合
わせ回路はいろいろあるなかで殊に、ＤＲＡＭメモリア
レイのビットラインを不活性状態において所定の電位ま
でプリチャージし、共通の書き込み／読み出し増幅器を
もつ１つのビットラインペアの２つのビットラインを均
一化、等化ないしは等電圧化するために用いられる。こ
の場合、２つのプリチャージトランジスタにより所定の
電位が設定される一方、ビットラインの均一化は等化ト
ランジスタによって行われる。
わせ回路はいろいろあるなかで殊に、ＤＲＡＭメモリア
レイのビットラインを不活性状態において所定の電位ま
でプリチャージし、共通の書き込み／読み出し増幅器を
もつ１つのビットラインペアの２つのビットラインを均
一化、等化ないしは等電圧化するために用いられる。こ
の場合、２つのプリチャージトランジスタにより所定の
電位が設定される一方、ビットラインの均一化は等化ト
ランジスタによって行われる。
【０００３】既存のプリチャージおよび等化組み合わせ
回路の場合、２つのビットライン間の間隔はかなり広く
とられており、これはプリチャージトランジスタや等化
トランジスタや場合によってはリーク電流リミッタのた
めの所要スペースに起因している。このように広い間隔
を狭めることは、メモリセルを所期のように小さくする
際の重要な問題点となっている。
回路の場合、２つのビットライン間の間隔はかなり広く
とられており、これはプリチャージトランジスタや等化
トランジスタや場合によってはリーク電流リミッタのた
めの所要スペースに起因している。このように広い間隔
を狭めることは、メモリセルを所期のように小さくする
際の重要な問題点となっている。
【０００４】
【発明が解決しようとする課題】したがって本発明の課
題は、所要スペースが小さいことで優れており、その結
果、ビットラインペアにおける各ビットラインを互いに
間隔を詰めて案内することができるようにした、プリチ
ャージおよび等化組み合わせ回路を提供することにあ
る。
題は、所要スペースが小さいことで優れており、その結
果、ビットラインペアにおける各ビットラインを互いに
間隔を詰めて案内することができるようにした、プリチ
ャージおよび等化組み合わせ回路を提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明によればこの課題
は、共通のゲートは、折り曲げられビットラインの長手
方向に対し約４５゜旋回されて形成されており、共通の
ドレインおよび共通のソース／ドレインは、前記共通の
ゲートを超えて張り出し領域によって引き出されてお
り、該張り出し領域にビットラインコンタクトが設けら
れていることにより解決される。
は、共通のゲートは、折り曲げられビットラインの長手
方向に対し約４５゜旋回されて形成されており、共通の
ドレインおよび共通のソース／ドレインは、前記共通の
ゲートを超えて張り出し領域によって引き出されてお
り、該張り出し領域にビットラインコンタクトが設けら
れていることにより解決される。
【０００６】
【発明の実施の形態】必要に応じてさらにリーク電流リ
ミッタを、プリチャージトランジスタおよび等化トラン
ジスタに対し直列に設けることができる。さらに共通の
ゲートを、ビットラインの長手方向に関して４５゜とは
異なる角度だけ旋回させることもでき、つまりたとえば
３０゜〜６０゜の角度も問題なく可能である。
ミッタを、プリチャージトランジスタおよび等化トラン
ジスタに対し直列に設けることができる。さらに共通の
ゲートを、ビットラインの長手方向に関して４５゜とは
異なる角度だけ旋回させることもでき、つまりたとえば
３０゜〜６０゜の角度も問題なく可能である。
【０００７】本発明によるプリチャージおよび等化回路
に対する所要スペースは、既存のプリチャージおよび等
化回路の所要スペースよりも小さい。共通のゲートを折
り曲げること、約４５゜の旋回、ならびに引き出された
領域へのビットラインコンタクトの取り付けによって、
ビットライン間隔を著しく狭めることができるし、等化
トランジスタのフレキシブルな仕様も可能となる。そし
てこのことでメモリセルをいっそう小さく構成すること
ができるし、さらにビットラインをいっそう長くするこ
ともできる。
に対する所要スペースは、既存のプリチャージおよび等
化回路の所要スペースよりも小さい。共通のゲートを折
り曲げること、約４５゜の旋回、ならびに引き出された
領域へのビットラインコンタクトの取り付けによって、
ビットライン間隔を著しく狭めることができるし、等化
トランジスタのフレキシブルな仕様も可能となる。そし
てこのことでメモリセルをいっそう小さく構成すること
ができるし、さらにビットラインをいっそう長くするこ
ともできる。
【０００８】次に、図面を参照しながら本発明について
詳しく説明する。
詳しく説明する。
【０００９】
【実施例】図１にはプリチャージおよび等化組み合わせ
回路が示されており、この回路にはプリチャージトラン
ジスタ１および３と、これらのトランジスタ１と３の間
に直列に配置された等化トランジスタ２が設けられてい
る。トランジスタ２のゲートには信号ＥＱＬが加えられ
るのに対し、トランジスタ１〜３から成る直列回路の各
端部は電位Ｖｅｑにおかれている。トランジスタ１と３
のゲートは相互に接続されており、トランジスタ１と２
または２と３の間の共通のノードは、１つのビットライ
ンペアのビットラインＢＬＴまたはＢＬＣと接続されて
いる。これらのビットラインの活性化は通常、信号ＥＱ
Ｌと信号ＩＳＯを各ビットラインに設けられた（図示さ
れていない）トランジスタへ印加することによって行わ
れる。
回路が示されており、この回路にはプリチャージトラン
ジスタ１および３と、これらのトランジスタ１と３の間
に直列に配置された等化トランジスタ２が設けられてい
る。トランジスタ２のゲートには信号ＥＱＬが加えられ
るのに対し、トランジスタ１〜３から成る直列回路の各
端部は電位Ｖｅｑにおかれている。トランジスタ１と３
のゲートは相互に接続されており、トランジスタ１と２
または２と３の間の共通のノードは、１つのビットライ
ンペアのビットラインＢＬＴまたはＢＬＣと接続されて
いる。これらのビットラインの活性化は通常、信号ＥＱ
Ｌと信号ＩＳＯを各ビットラインに設けられた（図示さ
れていない）トランジスタへ印加することによって行わ
れる。
【００１０】図２の回路によれば付加的にトランジスタ
の形態でリーク電流リミッタ４が設けられており、これ
は抵抗としてはたらき、トランジスタ１〜３に直列に接
続されている。
の形態でリーク電流リミッタ４が設けられており、これ
は抵抗としてはたらき、トランジスタ１〜３に直列に接
続されている。
【００１１】図３に示されているように既存の回路の場
合、トランジスタ１〜３のゲート５，６は実質的に”
Ｔ”字形に折り曲げられて構成されており、ここで”
Ｔ”の横棒の左側にはトランジスタ１と３両方のソース
が配置されており、”Ｔ”の縦棒の互いに対向する側に
はプリチャージトランジスタ１のドレインと等化トラン
ジスタ２のドレインないしは等化トランジスタ２のソー
スとプリチャージトランジスタ３のドレインが配置され
ている。ビットラインＢＬＴ，ＢＬＣに対するビットラ
インコンタクト１５はこのような既存の回路の場合、ゲ
ート５，６の両側に配置されている。
合、トランジスタ１〜３のゲート５，６は実質的に”
Ｔ”字形に折り曲げられて構成されており、ここで”
Ｔ”の横棒の左側にはトランジスタ１と３両方のソース
が配置されており、”Ｔ”の縦棒の互いに対向する側に
はプリチャージトランジスタ１のドレインと等化トラン
ジスタ２のドレインないしは等化トランジスタ２のソー
スとプリチャージトランジスタ３のドレインが配置され
ている。ビットラインＢＬＴ，ＢＬＣに対するビットラ
インコンタクト１５はこのような既存の回路の場合、ゲ
ート５，６の両側に配置されている。
【００１２】図４には、両方のプリチャージトランジス
タ１，３のソース１３と、第１のプリチャージトランジ
スタ１ないしは等化トランジスタ２のドレイン７（また
は１０）と、等化トランジスタ２のソース８（または
９）ないしは第２のプリチャージトランジスタ３のドレ
イン８を備えた本発明の１つの実施例が示されている。
つまりこの場合、第１のプリチャージトランジスタと等
化トランジスタ２のドレインが１つの共通のドレイン７
（または１０）にまとめられて接続されており、等化ト
ランジスタ２のソースと第２のプリチャージトランジス
タ３のドレインが１つの共通のソース／ドレイン８（ま
たは９）にまとめられて接続されている。さらに図４に
は、リーク電流リミッタ４のゲート１４も示されてい
る。
タ１，３のソース１３と、第１のプリチャージトランジ
スタ１ないしは等化トランジスタ２のドレイン７（また
は１０）と、等化トランジスタ２のソース８（または
９）ないしは第２のプリチャージトランジスタ３のドレ
イン８を備えた本発明の１つの実施例が示されている。
つまりこの場合、第１のプリチャージトランジスタと等
化トランジスタ２のドレインが１つの共通のドレイン７
（または１０）にまとめられて接続されており、等化ト
ランジスタ２のソースと第２のプリチャージトランジス
タ３のドレインが１つの共通のソース／ドレイン８（ま
たは９）にまとめられて接続されている。さらに図４に
は、リーク電流リミッタ４のゲート１４も示されてい
る。
【００１３】図４の実施例による回路の場合、ゲート１
１（または１２）は折り曲げられているだけでなく、そ
れに加えてビットラインＢＬＴおよびＢＬＣの長手方向
に関して約４５゜旋回されている。折り曲げられ旋回さ
れたゲートの形態により、プリチャージおよび等化回路
のための所要スペースを著しく小さくすることができ
る。それというのも、個々のビットラインペアＢＬＴ，
ＢＬＣのビットライン相互間を詰めて案内できるよう、
ビットラインコンタクト１５を”引き出す”ことができ
るからである。つまりこの場合、ビットラインコンタク
ト１５は共通のソース／ドレイン８，９ないしは共通の
ドレイン７，１０の張り出した領域に設けられており、
それらは共通のゲート１１ないしは１２よりも突き出て
いる。また、ビットラインコンタクト１５と多結晶材料
のエッジとの間隔ｂを、従来技術（図３のａ参照）より
小さくすることもできる。
１（または１２）は折り曲げられているだけでなく、そ
れに加えてビットラインＢＬＴおよびＢＬＣの長手方向
に関して約４５゜旋回されている。折り曲げられ旋回さ
れたゲートの形態により、プリチャージおよび等化回路
のための所要スペースを著しく小さくすることができ
る。それというのも、個々のビットラインペアＢＬＴ，
ＢＬＣのビットライン相互間を詰めて案内できるよう、
ビットラインコンタクト１５を”引き出す”ことができ
るからである。つまりこの場合、ビットラインコンタク
ト１５は共通のソース／ドレイン８，９ないしは共通の
ドレイン７，１０の張り出した領域に設けられており、
それらは共通のゲート１１ないしは１２よりも突き出て
いる。また、ビットラインコンタクト１５と多結晶材料
のエッジとの間隔ｂを、従来技術（図３のａ参照）より
小さくすることもできる。
【図１】プリチャージおよび等化回路の第１の実施例を
示す回路図である。
示す回路図である。
【図２】プリチャージおよび等化回路の第２の実施例を
示す回路図である。
示す回路図である。
【図３】既存の回路のゲート構造を示す平面図である。
【図４】本発明による回路のゲート構造を示す平面図で
ある。
ある。
１，３ プリチャージトランジスタ ２ 等化トランジスタ ４ リーク電流リミッタ ５，６ ゲート ７，１０ 第１のプリチャージトランジスタまたは等化
トランジスタのドレイン ８，９ 等化トランジスタのソースまたは第２のプリチ
ャージトランジスタのドレイン １１，１２ 共通のゲート １３ ２つのプリチャージトランジスタのソース １４ リーク電流リミッタのゲート １５ ビットラインコンタクト ＢＬＴ，ＢＬＣ ビットライン
トランジスタのドレイン ８，９ 等化トランジスタのソースまたは第２のプリチ
ャージトランジスタのドレイン １１，１２ 共通のゲート １３ ２つのプリチャージトランジスタのソース １４ リーク電流リミッタのゲート １５ ビットラインコンタクト ＢＬＴ，ＢＬＣ ビットライン
Claims (2)
- 【請求項１】 第１および第２の電界効果プリチャージ
トランジスタ（１，３）と等化トランジスタ（２）が設
けられており、該等化トランジスタ（２）は２つのプリ
チャージトランジスタ（１，３）の間に直列に配置され
ており、 これら２つのプリチャージトランジスタ（１，３）と等
化トランジスタ（２）のゲートは１つの共通のゲート
（１１，１２）にまとめられており、プリチャージトラ
ンジスタ（１，３）のソースは１つの共通のソース（１
３）に、第１のプリチャージトランジスタ（１）のドレ
インおよび等化トランジスタ（２）のドレインは１つの
共通のドレイン（７，１０）に、等化トランジスタ
（２）のソースと第２のプリチャージトランジスタ
（３）のドレインは１つの共通のソース／ドレイン
（８，９）にまとめられている形式の、 複数のビットラインペアを有するメモリセルフィールド
から成る半導体メモリアレイのためのプリチャージおよ
び等化組み合わせ回路において、 共通のゲート（１１，１２）は、折り曲げられビットラ
イン（ＢＬＴ，ＢＬＣ）の長手方向に対し約４５゜旋回
されて形成されており、 共通のドレイン（７，１０）および共通のソース／ドレ
イン（８，９）は、前記共通のゲート（１１，１２）を
超えて張り出し領域によって引き出されており、 該張り出し領域にビットラインコンタクト（１５）が設
けられていることを特徴とする、 プリチャージおよび等化組み合わせ回路。 - 【請求項２】 リーク電流リミッタ（４）が設けられて
おり、該リーク電流リミッタ（４）は、前記プリチャー
ジトランジスタ（１，３）と等化トランジスタ（２）に
直列に配置されている、請求項１記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19836736.8 | 1998-08-13 | ||
| DE19836736A DE19836736C1 (de) | 1998-08-13 | 1998-08-13 | Kombinierte Vorlade- und Homogenisierschaltung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000068470A true JP2000068470A (ja) | 2000-03-03 |
| JP3512684B2 JP3512684B2 (ja) | 2004-03-31 |
Family
ID=7877439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22774799A Expired - Fee Related JP3512684B2 (ja) | 1998-08-13 | 1999-08-11 | プリチャージおよび等化組み合わせ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6081469A (ja) |
| EP (1) | EP0980074B1 (ja) |
| JP (1) | JP3512684B2 (ja) |
| KR (1) | KR100310519B1 (ja) |
| DE (2) | DE19836736C1 (ja) |
| TW (1) | TW519659B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004071144A (ja) * | 2002-08-06 | 2004-03-04 | Samsung Electronics Co Ltd | 半導体メモリ装置のビットラインプリチャージ回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110390119B (zh) * | 2018-04-20 | 2022-10-21 | 联华电子股份有限公司 | 感测放大器的布局图 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780739A (en) * | 1980-11-07 | 1982-05-20 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| JPS58121195A (ja) * | 1982-01-13 | 1983-07-19 | Nec Corp | プリチヤ−ジ信号発生回路 |
| KR100307602B1 (ko) * | 1993-08-30 | 2001-12-15 | 가나이 쓰도무 | 반도체집적회로장치및그제조방법 |
| JPH08167290A (ja) * | 1994-12-15 | 1996-06-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100253081B1 (ko) * | 1997-06-25 | 2000-09-01 | 윤종용 | 셀프-리프레시 모드를 가지는 다이나믹 랜덤 액세스 메모리 장치 |
| US5986955A (en) * | 1999-01-19 | 1999-11-16 | Micron Technology , Inc. | Method and apparatus for hiding data path equilibration time |
-
1998
- 1998-08-13 DE DE19836736A patent/DE19836736C1/de not_active Expired - Fee Related
-
1999
- 1999-08-05 DE DE59912177T patent/DE59912177D1/de not_active Expired - Lifetime
- 1999-08-05 EP EP99115517A patent/EP0980074B1/de not_active Expired - Lifetime
- 1999-08-11 KR KR1019990032865A patent/KR100310519B1/ko not_active IP Right Cessation
- 1999-08-11 TW TW088113728A patent/TW519659B/zh not_active IP Right Cessation
- 1999-08-11 JP JP22774799A patent/JP3512684B2/ja not_active Expired - Fee Related
- 1999-08-13 US US09/374,894 patent/US6081469A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004071144A (ja) * | 2002-08-06 | 2004-03-04 | Samsung Electronics Co Ltd | 半導体メモリ装置のビットラインプリチャージ回路 |
| JP4652675B2 (ja) * | 2002-08-06 | 2011-03-16 | 三星電子株式会社 | 半導体メモリ装置のビットラインプリチャージ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100310519B1 (ko) | 2001-10-18 |
| EP0980074B1 (de) | 2005-06-15 |
| KR20000017242A (ko) | 2000-03-25 |
| TW519659B (en) | 2003-02-01 |
| DE59912177D1 (de) | 2005-07-21 |
| EP0980074A1 (de) | 2000-02-16 |
| JP3512684B2 (ja) | 2004-03-31 |
| DE19836736C1 (de) | 1999-12-30 |
| US6081469A (en) | 2000-06-27 |
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