JPH05342872A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH05342872A
JPH05342872A JP4145188A JP14518892A JPH05342872A JP H05342872 A JPH05342872 A JP H05342872A JP 4145188 A JP4145188 A JP 4145188A JP 14518892 A JP14518892 A JP 14518892A JP H05342872 A JPH05342872 A JP H05342872A
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JP
Japan
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data bus
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equalizing
level
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JP4145188A
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English (en)
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Yuichi Matsushita
裕一 松下
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Oki Electric Industry Co Ltd
Oki Micro Design Miyazaki Co Ltd
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Oki Electric Industry Co Ltd
Oki Micro Design Miyazaki Co Ltd
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048Data bus control circuits, e.g. precharging, presetting, equalising

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Abstract

(57)【要約】 【目的】 データ線SDB1,SDB2からなるサブデ
ータバスSDBの“H”側の電位差を発生しやすくして
イコライズ動作の効率を良くし、イコライズ時間の短縮
化を図る。 【構成】 イコライズ信号EQ及び第2のクランプ信号
C2が“H”になると、イコライズ回路70とクランプ
回路80がオンし、SDBがイコライズされ、サブアン
プ90の動作点レベルにクランプされる。次に、EQが
“L”となり、カラム線CLが“H”になると、SDB
とビット線対BL1・BL2とを接続するNMOS6
1,62がオンし、センスアンプ50によってSDBの
一方が“L”に、他方が“H”に引かれて該SDBに電
位差が生じる。同時に、C2が“L”となり、プルダウ
ン用NMOS83,84がオフするため、SDBの
“H”側の電位差が発生しやすくなる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセス・メモリ(以下、DRAMという)等の半
導体記憶装置、特にデータ転送用のデータ線を高速に均
等化(イコライズ)する技術に関するものである。
【0002】
【従来の技術】図2は、従来のDRAMの一構成例を示
す概略の回路図である。このDRAMは、複数のワード
線WL1,WL2,…と、それと交差配置された相補的
な2本のビット線BL1,BL2からなる複数のビット
線対BL1・BL2,…とを有し、それらの交差箇所に
は複数のメモリセル1−1,1−2,…が接続されてい
る。図2では、説明を簡単化するために一対のビット線
対BL1・BL2のみが示されている。ビット線BL
1,BL2間には、該ビット線対BL1・BL2の電位
差を増幅するセンスアンプ2が接続されている。ビット
線対BL1・BL2は、カラム線CLによってオン,オ
フ制御される一対のトランスファゲート、例えばNチャ
ネル型MOSトランジスタ(以下、NMOSという)3
−1,3−2を介して、相補的な2本のデータ線SDB
1,SDB2からなるサブデータバスSDBに接続され
ている。なお、図2中のIL ,IH は、NMOS3−
1,3−2を流れる電流である。
【0003】サブデータバスSDBには、イコライズ回
路10及びクランプ回路20が接続されると共に、該サ
ブデータバスSDBがその電位差を増幅するサブアンプ
30に接続されている。サブアンプ30の出力側には、
メインデータバスDBが接続されている。サブデータバ
スSDBは、センスアンプ2によって増幅されたビット
線BL1,BL2のデータをメインデータバスDBへ伝
送する機能を有している。イコライズ回路10は、イコ
ライズ信号EQによってデータ線SDB1とSDB2を
電源電位VCCに設定する回路であり、NMOS11,
12,13で構成されている。クランプ回路20は、ク
ランプ信号Cによってデータ線SDB1,SDB2を所
定電位にクランプする回路であり、クランプ信号Cによ
ってデータ線SDB1,SDB2を電源電位VCCにプ
ルアップするプルアップ用NMOS21,22と、その
クランプ信号Cによってデータ線SDB1,SDB2を
接地電位VSSにプルダウンするプルダウン用NMOS
23,24とで、構成されている。プルアップ用NMO
S21,22は、サブデータバスSDBの電位差が開き
過ぎるのを抑えるためのトランジスタであり、該サブデ
ータバスSDBの電位振幅を小さくする働きがある。プ
ルダウン用NMOS23,24は、プルアップ用NMO
S21,22との比により、サブデータバスSDBのイ
コライズレベルを下げて、サブアンプ30の感度が最適
になる動作点レベルLSにイコライズレベルを設定する
働きがある。
【0004】図3は、図2に示すDRAMの動作波形図
であり、この図を参照しつつ、図2の動作を説明する。
なお、図3中のVT はNMOSの閾値電圧、ΔVはサブ
データバスSDBの電位差、ΔVH は“H”レベル側電
位差、ΔVL は“L”レベル側電位差、LSはサブアン
プ30の動作点レベルである。例えば、メモリセル1−
1の記憶データを読出す場合、ワード線WL1が活性化
されてメモリセル1−1の記憶データがビット線BL1
へ読出される。すると、センスアンプ2が活性化され、
ビット線対BL1・BL2の一方のビット線がVCCレ
ベルへ、他方のビット線がVSSレベルへ増幅される。
クランプ回路20は、VCCレベルのクランプ信号Cに
よって常時オンしているので、イコライズ信号EQが
“H”レベル(=VCC)になると、イコライズ回路1
0がオンし、サブデータバスSDBがイコライズされて
サブアンプ30の動作点レベルLSにクランプされる。
【0005】次に、イコライズ信号EQが“L”レベル
(=VSS)となり、カラム線CLが“H”レベル(=
VCC)になると、ビット線対BL1・BL2とサブデ
ータバスSDBとを接続するトランスファゲート用のN
MOS3−1,3−2がオンし、ビット線BL1,BL
2に接続されたセンスアンプ2により、サブデータバス
SDBの一方のデータ線、例えばSDB2が“L”レベ
ル側に引き下げられ、他方のデータ線SDB1が“H”
レベル側へ引き上げられ、該サブデータバスSDBに電
位差ΔVが生じる。サブデータバスSDBに電位差ΔV
が生じると、サブアンプ30が動作して該電位差ΔVが
増幅され、メインデータバスDBへ出力される。ここ
で、サブデータバスSDBのイコライズレベルは、クラ
ンプ回路20によってサブアンプ30の動作点レベルL
Sに設定されているため、該サブデータバスSDBに電
位差ΔVが生じたときに感度良くサブアンプ30が反応
し、高速にメインデータバスDBへ出力できる。その
後、再度、イコライズ信号EQが“H”レベルになる
と、イコライズ回路10が動作してサブデータバスSD
Bがイコライズされ、以後、前記と同じ動作が繰り返さ
れる。
【0006】
【発明が解決しようとする課題】しかしながら、上記構
成のDRAMでは、次のような課題があった。従来のD
RAMでは、センスアンプ2によってサブデータバスS
DBを“H”レベル側へ引き上げる力よりも、“L”レ
ベル側へ引き下げる力の方が強いため、クランプ回路2
0が常時オンしている状態において、サブデータバスS
DBの“H”レベル側電位差ΔVH が出にくくなってし
まう。例えば、ビット線BL1がVSSレベル、ビット
線BL2がVCCレベルになっているとする。カラム線
CLが“H”レベルになってトランスファゲート用のN
MOS3−1,3−2がオンしたとき、NMOS3−1
のゲートとビット線BL1側のソースとの間のゲート・
ソース間電圧がVCC、NMOS3−2のゲートとデー
タ線SDB2側のソースとの間のゲート・ソース間電圧
が(VCC−サブデータバスSDBのイコライズレベ
ル)となる。そのため、NMOS3−1,3−2を流れ
る電流IL ,IH の関係はIL >IH となる。よって、
サブデータバスSDBの電位差ΔVは、“L”レベル側
の電位差ΔVL が出やすく、“H”レベル側の電位差Δ
H が出にくくなってしまう。
【0007】このようにサブデータバスSDBの“H”
側の電位差ΔVH が出にくくなってしまうため、該サブ
データバスSDBの電位差ΔVは、イコライズレベルを
中心に考えると、“L”レベル側の電位差ΔVL が大き
く、“H”レベル側の電位差ΔVH が小さくなってしま
う。この状態で、イコライズ回路10によって次のイコ
ライズ動作を行うと、単なるイコライズ動作だけではそ
のイコライズレベルがサブアンプ30の動作点レベルL
Sよりもかなり低くなってしまい、動作点レベルLSに
達するまで、イコライズ回路10によってプリチャージ
のためのイコライズ動作を続けなければならない。従っ
て、イコライズの効率が悪く、イコライズに時間がかか
るという問題があった。また、イコライズレベルがサブ
アンプ30の動作点レベルLSに達する前に、サブデー
タバスSDBのイコライズ動作を終わると、該サブアン
プ30の感度が悪くなり、該サブアンプ30の出力が遅
くなってしまうという問題があり、それらを簡単な回路
構成で解決することが困難であった。本発明は、前記従
来技術が持っていた課題として、イコライズに時間がか
かるという点について解決した半導体記憶装置を提供す
るものである。
【0008】
【課題を解決するための手段】本発明は、前記課題を解
決するために、ワード線と相補的な2本のビット線から
なるビット線対との交差箇所に接続されたメモリセル
と、前記ビット線対の電位差を増幅するセンスアンプ
と、選択信号によって相補的な2本のデータ線からなる
サブデータバスと前記ビット線対との間を接続/遮断す
るトランスファゲートと、前記サブデータバスを一定電
位に均等化するイコライズ回路と、前記サブデータバス
を所定電位にクランプするクランプ回路と、前記サブデ
ータバスの電位差を増幅してメインデータバスへ出力す
るサブアンプとを、備えた半導体記憶装置において、前
記クランプ回路を次のように構成している。即ち、本発
明のクランプ回路は、第1のクランプ信号によって前記
サブデータバスを第1の電源電位にプルアップするプル
アップ用トランジスタと、前記イコライズ回路の動作時
のみ第2のクランプ信号によって前記サブデータバスを
第2の電源電位にプルダウンするプルダウン用トランジ
スタとで、構成している。
【0009】
【作用】本発明によれば、以上のように半導体記憶装置
を構成したので、クランプ回路を構成するプルアップ用
トランジスタ及びプルダウン用トランジスタのうち、そ
のプルダウン用トランジスタを第2のクランプ信号によ
って制御し、イコライズ動作時のみプルダウンを行うよ
うにする。これにより、サブデータバスに電位差が生じ
ているときには、クランプ回路によってプルダウンが行
われない。そのため、サブデータバスの“H”レベル側
の電位差が発生しやすくなり、イコライズ動作の効率が
良くなって該イコライズ時間の短縮化が図れる。従っ
て、前記課題を解決できるのである。
【0010】
【実施例】図1は、本発明の一実施例を示すDRAMの
概略の回路図である。このDRAMは、図示しないアド
レスデコーダで選択される複数のワード線WL1,WL
2,…と、それと交差配置された相補的な2本のビット
線BL1,BL2からなる複数のビット線対BL1・B
L2,…とを備えている。図1では、説明の簡単化のた
めに、一対のビット線対BL1・BL2のみが示されて
いる。ワード線WL1,WL2とビット線BL1,BL
2との交差箇所には、MOSトランジスタ等で構成され
たメモリセル41,42が接続されると共に、該ビット
線BL1とBL2の間にセンスアンプ50が接続されて
いる。
【0011】センスアンプ50は、活性化信号によって
ビット線対BL1・BL2の電位差を増幅する回路であ
り、たすき掛け接続されたMOSトランジスタ等で構成
されている。ビット線対BL1・BL2は、図示しない
アドレスデコーダによって選択されるカラム線CLで制
御される一対のトランスファゲート、例えば、NMOS
61,62を介して、相補的な2本のデータ線SDB
1,SDB2からなるサブデータバスSDBに接続され
ている。サブデータバスSDBには、イコライズ回路7
0及びクランプ回路80が接続されると共に、該サブデ
ータバスSDBが、その電位差を増幅するサブアンプ9
0の入力側に接続されている。サブアンプ90の出力側
には、メインデータバスDBが接続されている。
【0012】イコライズ回路70は、イコライズ信号E
QによってサブデータバスSDBを第1の電源電位、例
えばVCCにイコライズする回路であり、NMOS7
1,72,73より構成されている。NMOS71,7
2,73の各ゲートはイコライズ信号EQに共通接続さ
れ、データ線SDB1がNMOS71を介して電源電位
VCCに接続され、データ線SDB2がNMOS72を
介して電源電位VCCに接続されている。データ線SD
B1とSDB2との間には、NMOS73が接続されて
いる。クランプ回路80は、第1,第2のクランプ信号
C1,C2によってサブデータバスSDBを所定電位に
クランプする回路であり、第1のクランプ信号C1によ
ってサブデータバスSDBを第1の電源電位(例えば、
VCC)にプルアップするプルアップ用トランジスタ
(例えば、NMOS)81,82と、イコライズ動作時
のみ第2のクランプ信号C2によってサブデータバスS
DBを第2の電源電位(例えば、VSS)にプルダウン
するプルダウン用トランジスタ(例えば、NMOS)8
3,84とで、構成されている。
【0013】NMOS81,82の各ゲートは第1のク
ランプ信号C1に共通接続され、データ線SDB1がN
MOS81を介して電源電位VCCに接続され、データ
線SDB2がNMOS82を介して電源電位VCCに接
続されている。NMOS83,84のゲートは第2のク
ランプ信号C2に共通接続され、データ線SDB11が
NMOS83を介して接地電位VSSに接続され、デー
タ線SDB2がNMOS84を介して接地電位VSSに
接続されている。
【0014】図4は、図1に示すDRAMの動作波形図
であり、この図を参照しつつ、図1の動作を説明する。
なお、図4中のLSはサブアンプ90の動作点レベル、
ΔVはサブデータバスSDBに生じる電位差、ΔVH
“H”レベル側の電位差、ΔVL は“L”レベル側の電
位差、VT はNMOSの閾値電圧である。例えば、メモ
リセル41に記憶されたデータを読出す場合、図示しな
いアドレスデコーダによってワード線WL1が活性化さ
れ、該メモリセル41に記憶されたデータがビット線対
BL1・BL2へ出力される。すると、図示しない活性
化信号によってセンスアンプ50が動作し、ビット線対
BL1・BL2の一方のビット線がVCCレベルへ、他
方のビット線がVSSレベルへ増幅される。イコライズ
信号EQ及び第2のクランプ信号C2が“L”レベル
(=VSS)から“H”レベル(=VCC)へ立ち上が
ると、イコライズ回路70とクランプ回路80がオン
し、サブデータバスSDBがイコライズされてサブアン
プ90の動作点レベルLSにクランプされる。
【0015】次に、イコライズ信号EQが“L”レベル
となり、図示しないアドレスデコーダによってカラム線
CLが“H”レベルになると、サブデータバスSDBと
ビット線対BL1・BL2とを接続するトランスファゲ
ート用NMOS61,62がオンする。NMOS61,
62がオンすると、ビット線BL1,BL2に接続され
たセンスアンプ50により、サブデータバスSDBの一
方のデータ線が“L”レベルに引き下げられると共に、
他方のデータ線が“H”レベルに引き上げられて該デー
タバスSDBに電位差ΔVが生じる。イコライズ信号E
Qが“L”レベルになるのと同時に、第2のクランプ信
号C2も“L”レベルとなり、プルダウン用NMOS8
3,84がオフするため、サブデータバスSDBの
“H”レベル側電位差ΔVが出やすくなる。即ち、NM
OS83,84を第2のクランプ信号C2によってオフ
させると、第1のクランプ信号C1によって常時オン状
態となっているプルアップ用のNMOS81,82との
バランスが崩れ、該クランプ回路80のVSSレベルに
引く力が弱くなるため、サブデータバスSDBは全体的
にVCCレベル側へシフトし、“H”レベル側の電位差
ΔVH が出やすくなる。
【0016】“H”レベル側の電位差ΔVH が出やすく
なると、サブデータバスSDBの電位差ΔVはイコライ
ズレベルを中心に考えて、“H”レベル側の電位差ΔV
H と“L”レベル側の電位差ΔVL とが均等(ΔVH
ΔVL )に出るようになる。サブデータバスSDBに電
位差ΔVが生じると、サブアンプ90が動作し、該電位
差ΔVが増幅されてメインデータバスDBへ出力され
る。その後、再び、イコライズ信号EQ及び第2のクラ
ンプ信号C2が“H”レベルとなり、サブデータバスS
DBのイコライズが行われるが、サブアンプ90の動作
点レベルLSを中心に、“H”レベル側電位差ΔVH
“L”レベル側電位差ΔVとが均等になっているため、
該イコライズ回路70によって単純にイコライズするだ
けで、イコライズレベルがサブアンプ90の動作点レベ
ルLSに等しくなる。従って、従来のような不必要なプ
リチャージによるイコライズ時間の延長をなくすことが
できる。しかも、イコライズ信号EQが“H”レベルに
なってイコライズ動作中、第2のクランプ信号C2も
“H”レベルになっているため、プルダウン用NMOS
83,84がオンしてサブデータバスSDBのイコライ
ズレベルがサブアンプ90の動作点レベルLSで安定す
る。
【0017】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 (a) 図1のイコライズ信号EQと第2のクランプ信
号C2とは、同一の信号でも問題がなく、それによって
信号線数を少なくできる。 (b) 図1では各トランジスタをNMOSで構成した
が、それらをPチャネル型MOSトランジスタ(PMO
S)で構成したり、NMOSとPMOSを組合せで構成
したり、あるいは他のトランジスタで構成してもよい。
また、イコライズ回路70及びクランプ回路80は、図
示以外のトランジスタ構成に変更したり、本発明をDR
AM以外の半導体記憶装置に適用する等、種々の変形が
可能である。
【0018】
【発明の効果】以上詳細に説明したように、本発明によ
れば、クランプ回路を構成するプルダウン用トランジス
タをイコライズ動作時のみオンさせることにより、サブ
データバスの“H”レベル側の電位差が発生しやすくな
る。そのため、イコライズ動作時のプリチャージ時間が
不要となり、イコライズ時間を短縮でき、イコライズ動
作の効率を向上できる。
【図面の簡単な説明】
【図1】本発明の実施例を示すDRAMの概略の回路図
である。
【図2】従来のDRAMの概略の回路図である。
【図3】図2の動作波形図である。
【図4】図1の動作波形図である。
【符号の説明】
41,42 メモリセル 50 センスアンプ 61,62 トランスファゲート用NM
OS 70 イコライズ回路 80 クランプ回路 81,82 プルアップ用NMOS 83,84 プルダウン用NMOS 90 サブアンプ BL1,BL2 ビット線 C1,C2 第1,第2のクランプ信号 CL カラム線 DB メインデータバス EQ イコライズ信号 SDB サブデータバス SDB1,SDB2 データ線

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 ワード線と相補的な2本のビット線から
    なるビット線対との交差箇所に接続されたメモリセル
    と、前記ビット線対の電位差を増幅するセンスアンプ
    と、選択信号によって相補的な2本のデータ線からなる
    サブデータバスと前記ビット線対との間を接続/遮断す
    るトランスファゲートと、前記サブデータバスを一定電
    位に均等化するイコライズ回路と、前記サブデータバス
    を所定電位にクランプするクランプ回路と、前記サブデ
    ータバスの電位差を増幅してメインデータバスへ出力す
    るサブアンプとを、備えた半導体記憶装置において、 前記クランプ回路は、第1のクランプ信号によって前記
    サブデータバスを第1の電源電位にプルアップするプル
    アップ用トランジスタと、前記イコライズ回路の動作時
    のみ第2のクランプ信号によって前記サブデータバスを
    第2の電源電位にプルダウンするプルダウン用トランジ
    スタとで、構成したことを特徴とする半導体記憶装置。
JP4145188A 1992-06-05 1992-06-05 半導体記憶装置 Pending JPH05342872A (ja)

Priority Applications (3)

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JP4145188A JPH05342872A (ja) 1992-06-05 1992-06-05 半導体記憶装置
KR1019930008686A KR0165565B1 (ko) 1992-06-05 1993-05-20 데이터 판독회로
US08/070,239 US5365488A (en) 1992-06-05 1993-06-02 Data reading circuit having a clamping circuit for clamping a pair of data buses to predetermined potentials

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