JPH05342872A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05342872A JPH05342872A JP4145188A JP14518892A JPH05342872A JP H05342872 A JPH05342872 A JP H05342872A JP 4145188 A JP4145188 A JP 4145188A JP 14518892 A JP14518892 A JP 14518892A JP H05342872 A JPH05342872 A JP H05342872A
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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Abstract
(57)【要約】
【目的】 データ線ＳＤＢ１，ＳＤＢ２からなるサブデ
ータバスＳＤＢの“Ｈ”側の電位差を発生しやすくして
イコライズ動作の効率を良くし、イコライズ時間の短縮
化を図る。 【構成】 イコライズ信号ＥＱ及び第２のクランプ信号
Ｃ２が“Ｈ”になると、イコライズ回路７０とクランプ
回路８０がオンし、ＳＤＢがイコライズされ、サブアン
プ９０の動作点レベルにクランプされる。次に、ＥＱが
“Ｌ”となり、カラム線ＣＬが“Ｈ”になると、ＳＤＢ
とビット線対ＢＬ１・ＢＬ２とを接続するＮＭＯＳ６
１，６２がオンし、センスアンプ５０によってＳＤＢの
一方が“Ｌ”に、他方が“Ｈ”に引かれて該ＳＤＢに電
位差が生じる。同時に、Ｃ２が“Ｌ”となり、プルダウ
ン用ＮＭＯＳ８３，８４がオフするため、ＳＤＢの
“Ｈ”側の電位差が発生しやすくなる。
ータバスＳＤＢの“Ｈ”側の電位差を発生しやすくして
イコライズ動作の効率を良くし、イコライズ時間の短縮
化を図る。 【構成】 イコライズ信号ＥＱ及び第２のクランプ信号
Ｃ２が“Ｈ”になると、イコライズ回路７０とクランプ
回路８０がオンし、ＳＤＢがイコライズされ、サブアン
プ９０の動作点レベルにクランプされる。次に、ＥＱが
“Ｌ”となり、カラム線ＣＬが“Ｈ”になると、ＳＤＢ
とビット線対ＢＬ１・ＢＬ２とを接続するＮＭＯＳ６
１，６２がオンし、センスアンプ５０によってＳＤＢの
一方が“Ｌ”に、他方が“Ｈ”に引かれて該ＳＤＢに電
位差が生じる。同時に、Ｃ２が“Ｌ”となり、プルダウ
ン用ＮＭＯＳ８３，８４がオフするため、ＳＤＢの
“Ｈ”側の電位差が発生しやすくなる。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセス・メモリ（以下、ＤＲＡＭという）等の半
導体記憶装置、特にデータ転送用のデータ線を高速に均
等化（イコライズ）する技術に関するものである。
ム・アクセス・メモリ（以下、ＤＲＡＭという）等の半
導体記憶装置、特にデータ転送用のデータ線を高速に均
等化（イコライズ）する技術に関するものである。
【０００２】
【従来の技術】図２は、従来のＤＲＡＭの一構成例を示
す概略の回路図である。このＤＲＡＭは、複数のワード
線ＷＬ１，ＷＬ２，…と、それと交差配置された相補的
な２本のビット線ＢＬ１，ＢＬ２からなる複数のビット
線対ＢＬ１・ＢＬ２，…とを有し、それらの交差箇所に
は複数のメモリセル１−１，１−２，…が接続されてい
る。図２では、説明を簡単化するために一対のビット線
対ＢＬ１・ＢＬ２のみが示されている。ビット線ＢＬ
１，ＢＬ２間には、該ビット線対ＢＬ１・ＢＬ２の電位
差を増幅するセンスアンプ２が接続されている。ビット
線対ＢＬ１・ＢＬ２は、カラム線ＣＬによってオン，オ
フ制御される一対のトランスファゲート、例えばＮチャ
ネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）３
−１，３−２を介して、相補的な２本のデータ線ＳＤＢ
１，ＳＤＢ２からなるサブデータバスＳＤＢに接続され
ている。なお、図２中のＩL ，ＩH は、ＮＭＯＳ３−
１，３−２を流れる電流である。
す概略の回路図である。このＤＲＡＭは、複数のワード
線ＷＬ１，ＷＬ２，…と、それと交差配置された相補的
な２本のビット線ＢＬ１，ＢＬ２からなる複数のビット
線対ＢＬ１・ＢＬ２，…とを有し、それらの交差箇所に
は複数のメモリセル１−１，１−２，…が接続されてい
る。図２では、説明を簡単化するために一対のビット線
対ＢＬ１・ＢＬ２のみが示されている。ビット線ＢＬ
１，ＢＬ２間には、該ビット線対ＢＬ１・ＢＬ２の電位
差を増幅するセンスアンプ２が接続されている。ビット
線対ＢＬ１・ＢＬ２は、カラム線ＣＬによってオン，オ
フ制御される一対のトランスファゲート、例えばＮチャ
ネル型ＭＯＳトランジスタ（以下、ＮＭＯＳという）３
−１，３−２を介して、相補的な２本のデータ線ＳＤＢ
１，ＳＤＢ２からなるサブデータバスＳＤＢに接続され
ている。なお、図２中のＩL ，ＩH は、ＮＭＯＳ３−
１，３−２を流れる電流である。
【０００３】サブデータバスＳＤＢには、イコライズ回
路１０及びクランプ回路２０が接続されると共に、該サ
ブデータバスＳＤＢがその電位差を増幅するサブアンプ
３０に接続されている。サブアンプ３０の出力側には、
メインデータバスＤＢが接続されている。サブデータバ
スＳＤＢは、センスアンプ２によって増幅されたビット
線ＢＬ１，ＢＬ２のデータをメインデータバスＤＢへ伝
送する機能を有している。イコライズ回路１０は、イコ
ライズ信号ＥＱによってデータ線ＳＤＢ１とＳＤＢ２を
電源電位ＶＣＣに設定する回路であり、ＮＭＯＳ１１，
１２，１３で構成されている。クランプ回路２０は、ク
ランプ信号Ｃによってデータ線ＳＤＢ１，ＳＤＢ２を所
定電位にクランプする回路であり、クランプ信号Ｃによ
ってデータ線ＳＤＢ１，ＳＤＢ２を電源電位ＶＣＣにプ
ルアップするプルアップ用ＮＭＯＳ２１，２２と、その
クランプ信号Ｃによってデータ線ＳＤＢ１，ＳＤＢ２を
接地電位ＶＳＳにプルダウンするプルダウン用ＮＭＯＳ
２３，２４とで、構成されている。プルアップ用ＮＭＯ
Ｓ２１，２２は、サブデータバスＳＤＢの電位差が開き
過ぎるのを抑えるためのトランジスタであり、該サブデ
ータバスＳＤＢの電位振幅を小さくする働きがある。プ
ルダウン用ＮＭＯＳ２３，２４は、プルアップ用ＮＭＯ
Ｓ２１，２２との比により、サブデータバスＳＤＢのイ
コライズレベルを下げて、サブアンプ３０の感度が最適
になる動作点レベルＬＳにイコライズレベルを設定する
働きがある。
路１０及びクランプ回路２０が接続されると共に、該サ
ブデータバスＳＤＢがその電位差を増幅するサブアンプ
３０に接続されている。サブアンプ３０の出力側には、
メインデータバスＤＢが接続されている。サブデータバ
スＳＤＢは、センスアンプ２によって増幅されたビット
線ＢＬ１，ＢＬ２のデータをメインデータバスＤＢへ伝
送する機能を有している。イコライズ回路１０は、イコ
ライズ信号ＥＱによってデータ線ＳＤＢ１とＳＤＢ２を
電源電位ＶＣＣに設定する回路であり、ＮＭＯＳ１１，
１２，１３で構成されている。クランプ回路２０は、ク
ランプ信号Ｃによってデータ線ＳＤＢ１，ＳＤＢ２を所
定電位にクランプする回路であり、クランプ信号Ｃによ
ってデータ線ＳＤＢ１，ＳＤＢ２を電源電位ＶＣＣにプ
ルアップするプルアップ用ＮＭＯＳ２１，２２と、その
クランプ信号Ｃによってデータ線ＳＤＢ１，ＳＤＢ２を
接地電位ＶＳＳにプルダウンするプルダウン用ＮＭＯＳ
２３，２４とで、構成されている。プルアップ用ＮＭＯ
Ｓ２１，２２は、サブデータバスＳＤＢの電位差が開き
過ぎるのを抑えるためのトランジスタであり、該サブデ
ータバスＳＤＢの電位振幅を小さくする働きがある。プ
ルダウン用ＮＭＯＳ２３，２４は、プルアップ用ＮＭＯ
Ｓ２１，２２との比により、サブデータバスＳＤＢのイ
コライズレベルを下げて、サブアンプ３０の感度が最適
になる動作点レベルＬＳにイコライズレベルを設定する
働きがある。
【０００４】図３は、図２に示すＤＲＡＭの動作波形図
であり、この図を参照しつつ、図２の動作を説明する。
なお、図３中のＶT はＮＭＯＳの閾値電圧、ΔＶはサブ
データバスＳＤＢの電位差、ΔＶH は“Ｈ”レベル側電
位差、ΔＶL は“Ｌ”レベル側電位差、ＬＳはサブアン
プ３０の動作点レベルである。例えば、メモリセル１−
１の記憶データを読出す場合、ワード線ＷＬ１が活性化
されてメモリセル１−１の記憶データがビット線ＢＬ１
へ読出される。すると、センスアンプ２が活性化され、
ビット線対ＢＬ１・ＢＬ２の一方のビット線がＶＣＣレ
ベルへ、他方のビット線がＶＳＳレベルへ増幅される。
クランプ回路２０は、ＶＣＣレベルのクランプ信号Ｃに
よって常時オンしているので、イコライズ信号ＥＱが
“Ｈ”レベル（＝ＶＣＣ）になると、イコライズ回路１
０がオンし、サブデータバスＳＤＢがイコライズされて
サブアンプ３０の動作点レベルＬＳにクランプされる。
であり、この図を参照しつつ、図２の動作を説明する。
なお、図３中のＶT はＮＭＯＳの閾値電圧、ΔＶはサブ
データバスＳＤＢの電位差、ΔＶH は“Ｈ”レベル側電
位差、ΔＶL は“Ｌ”レベル側電位差、ＬＳはサブアン
プ３０の動作点レベルである。例えば、メモリセル１−
１の記憶データを読出す場合、ワード線ＷＬ１が活性化
されてメモリセル１−１の記憶データがビット線ＢＬ１
へ読出される。すると、センスアンプ２が活性化され、
ビット線対ＢＬ１・ＢＬ２の一方のビット線がＶＣＣレ
ベルへ、他方のビット線がＶＳＳレベルへ増幅される。
クランプ回路２０は、ＶＣＣレベルのクランプ信号Ｃに
よって常時オンしているので、イコライズ信号ＥＱが
“Ｈ”レベル（＝ＶＣＣ）になると、イコライズ回路１
０がオンし、サブデータバスＳＤＢがイコライズされて
サブアンプ３０の動作点レベルＬＳにクランプされる。
【０００５】次に、イコライズ信号ＥＱが“Ｌ”レベル
（＝ＶＳＳ）となり、カラム線ＣＬが“Ｈ”レベル（＝
ＶＣＣ）になると、ビット線対ＢＬ１・ＢＬ２とサブデ
ータバスＳＤＢとを接続するトランスファゲート用のＮ
ＭＯＳ３−１，３−２がオンし、ビット線ＢＬ１，ＢＬ
２に接続されたセンスアンプ２により、サブデータバス
ＳＤＢの一方のデータ線、例えばＳＤＢ２が“Ｌ”レベ
ル側に引き下げられ、他方のデータ線ＳＤＢ１が“Ｈ”
レベル側へ引き上げられ、該サブデータバスＳＤＢに電
位差ΔＶが生じる。サブデータバスＳＤＢに電位差ΔＶ
が生じると、サブアンプ３０が動作して該電位差ΔＶが
増幅され、メインデータバスＤＢへ出力される。ここ
で、サブデータバスＳＤＢのイコライズレベルは、クラ
ンプ回路２０によってサブアンプ３０の動作点レベルＬ
Ｓに設定されているため、該サブデータバスＳＤＢに電
位差ΔＶが生じたときに感度良くサブアンプ３０が反応
し、高速にメインデータバスＤＢへ出力できる。その
後、再度、イコライズ信号ＥＱが“Ｈ”レベルになる
と、イコライズ回路１０が動作してサブデータバスＳＤ
Ｂがイコライズされ、以後、前記と同じ動作が繰り返さ
れる。
（＝ＶＳＳ）となり、カラム線ＣＬが“Ｈ”レベル（＝
ＶＣＣ）になると、ビット線対ＢＬ１・ＢＬ２とサブデ
ータバスＳＤＢとを接続するトランスファゲート用のＮ
ＭＯＳ３−１，３−２がオンし、ビット線ＢＬ１，ＢＬ
２に接続されたセンスアンプ２により、サブデータバス
ＳＤＢの一方のデータ線、例えばＳＤＢ２が“Ｌ”レベ
ル側に引き下げられ、他方のデータ線ＳＤＢ１が“Ｈ”
レベル側へ引き上げられ、該サブデータバスＳＤＢに電
位差ΔＶが生じる。サブデータバスＳＤＢに電位差ΔＶ
が生じると、サブアンプ３０が動作して該電位差ΔＶが
増幅され、メインデータバスＤＢへ出力される。ここ
で、サブデータバスＳＤＢのイコライズレベルは、クラ
ンプ回路２０によってサブアンプ３０の動作点レベルＬ
Ｓに設定されているため、該サブデータバスＳＤＢに電
位差ΔＶが生じたときに感度良くサブアンプ３０が反応
し、高速にメインデータバスＤＢへ出力できる。その
後、再度、イコライズ信号ＥＱが“Ｈ”レベルになる
と、イコライズ回路１０が動作してサブデータバスＳＤ
Ｂがイコライズされ、以後、前記と同じ動作が繰り返さ
れる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記構
成のＤＲＡＭでは、次のような課題があった。従来のＤ
ＲＡＭでは、センスアンプ２によってサブデータバスＳ
ＤＢを“Ｈ”レベル側へ引き上げる力よりも、“Ｌ”レ
ベル側へ引き下げる力の方が強いため、クランプ回路２
０が常時オンしている状態において、サブデータバスＳ
ＤＢの“Ｈ”レベル側電位差ΔＶH が出にくくなってし
まう。例えば、ビット線ＢＬ１がＶＳＳレベル、ビット
線ＢＬ２がＶＣＣレベルになっているとする。カラム線
ＣＬが“Ｈ”レベルになってトランスファゲート用のＮ
ＭＯＳ３−１，３−２がオンしたとき、ＮＭＯＳ３−１
のゲートとビット線ＢＬ１側のソースとの間のゲート・
ソース間電圧がＶＣＣ、ＮＭＯＳ３−２のゲートとデー
タ線ＳＤＢ２側のソースとの間のゲート・ソース間電圧
が（ＶＣＣ−サブデータバスＳＤＢのイコライズレベ
ル）となる。そのため、ＮＭＯＳ３−１，３−２を流れ
る電流ＩL ，ＩH の関係はＩL ＞ＩH となる。よって、
サブデータバスＳＤＢの電位差ΔＶは、“Ｌ”レベル側
の電位差ΔＶL が出やすく、“Ｈ”レベル側の電位差Δ
ＶH が出にくくなってしまう。
成のＤＲＡＭでは、次のような課題があった。従来のＤ
ＲＡＭでは、センスアンプ２によってサブデータバスＳ
ＤＢを“Ｈ”レベル側へ引き上げる力よりも、“Ｌ”レ
ベル側へ引き下げる力の方が強いため、クランプ回路２
０が常時オンしている状態において、サブデータバスＳ
ＤＢの“Ｈ”レベル側電位差ΔＶH が出にくくなってし
まう。例えば、ビット線ＢＬ１がＶＳＳレベル、ビット
線ＢＬ２がＶＣＣレベルになっているとする。カラム線
ＣＬが“Ｈ”レベルになってトランスファゲート用のＮ
ＭＯＳ３−１，３−２がオンしたとき、ＮＭＯＳ３−１
のゲートとビット線ＢＬ１側のソースとの間のゲート・
ソース間電圧がＶＣＣ、ＮＭＯＳ３−２のゲートとデー
タ線ＳＤＢ２側のソースとの間のゲート・ソース間電圧
が（ＶＣＣ−サブデータバスＳＤＢのイコライズレベ
ル）となる。そのため、ＮＭＯＳ３−１，３−２を流れ
る電流ＩL ，ＩH の関係はＩL ＞ＩH となる。よって、
サブデータバスＳＤＢの電位差ΔＶは、“Ｌ”レベル側
の電位差ΔＶL が出やすく、“Ｈ”レベル側の電位差Δ
ＶH が出にくくなってしまう。
【０００７】このようにサブデータバスＳＤＢの“Ｈ”
側の電位差ΔＶH が出にくくなってしまうため、該サブ
データバスＳＤＢの電位差ΔＶは、イコライズレベルを
中心に考えると、“Ｌ”レベル側の電位差ΔＶL が大き
く、“Ｈ”レベル側の電位差ΔＶH が小さくなってしま
う。この状態で、イコライズ回路１０によって次のイコ
ライズ動作を行うと、単なるイコライズ動作だけではそ
のイコライズレベルがサブアンプ３０の動作点レベルＬ
Ｓよりもかなり低くなってしまい、動作点レベルＬＳに
達するまで、イコライズ回路１０によってプリチャージ
のためのイコライズ動作を続けなければならない。従っ
て、イコライズの効率が悪く、イコライズに時間がかか
るという問題があった。また、イコライズレベルがサブ
アンプ３０の動作点レベルＬＳに達する前に、サブデー
タバスＳＤＢのイコライズ動作を終わると、該サブアン
プ３０の感度が悪くなり、該サブアンプ３０の出力が遅
くなってしまうという問題があり、それらを簡単な回路
構成で解決することが困難であった。本発明は、前記従
来技術が持っていた課題として、イコライズに時間がか
かるという点について解決した半導体記憶装置を提供す
るものである。
側の電位差ΔＶH が出にくくなってしまうため、該サブ
データバスＳＤＢの電位差ΔＶは、イコライズレベルを
中心に考えると、“Ｌ”レベル側の電位差ΔＶL が大き
く、“Ｈ”レベル側の電位差ΔＶH が小さくなってしま
う。この状態で、イコライズ回路１０によって次のイコ
ライズ動作を行うと、単なるイコライズ動作だけではそ
のイコライズレベルがサブアンプ３０の動作点レベルＬ
Ｓよりもかなり低くなってしまい、動作点レベルＬＳに
達するまで、イコライズ回路１０によってプリチャージ
のためのイコライズ動作を続けなければならない。従っ
て、イコライズの効率が悪く、イコライズに時間がかか
るという問題があった。また、イコライズレベルがサブ
アンプ３０の動作点レベルＬＳに達する前に、サブデー
タバスＳＤＢのイコライズ動作を終わると、該サブアン
プ３０の感度が悪くなり、該サブアンプ３０の出力が遅
くなってしまうという問題があり、それらを簡単な回路
構成で解決することが困難であった。本発明は、前記従
来技術が持っていた課題として、イコライズに時間がか
かるという点について解決した半導体記憶装置を提供す
るものである。
【０００８】
【課題を解決するための手段】本発明は、前記課題を解
決するために、ワード線と相補的な２本のビット線から
なるビット線対との交差箇所に接続されたメモリセル
と、前記ビット線対の電位差を増幅するセンスアンプ
と、選択信号によって相補的な２本のデータ線からなる
サブデータバスと前記ビット線対との間を接続／遮断す
るトランスファゲートと、前記サブデータバスを一定電
位に均等化するイコライズ回路と、前記サブデータバス
を所定電位にクランプするクランプ回路と、前記サブデ
ータバスの電位差を増幅してメインデータバスへ出力す
るサブアンプとを、備えた半導体記憶装置において、前
記クランプ回路を次のように構成している。即ち、本発
明のクランプ回路は、第１のクランプ信号によって前記
サブデータバスを第１の電源電位にプルアップするプル
アップ用トランジスタと、前記イコライズ回路の動作時
のみ第２のクランプ信号によって前記サブデータバスを
第２の電源電位にプルダウンするプルダウン用トランジ
スタとで、構成している。
決するために、ワード線と相補的な２本のビット線から
なるビット線対との交差箇所に接続されたメモリセル
と、前記ビット線対の電位差を増幅するセンスアンプ
と、選択信号によって相補的な２本のデータ線からなる
サブデータバスと前記ビット線対との間を接続／遮断す
るトランスファゲートと、前記サブデータバスを一定電
位に均等化するイコライズ回路と、前記サブデータバス
を所定電位にクランプするクランプ回路と、前記サブデ
ータバスの電位差を増幅してメインデータバスへ出力す
るサブアンプとを、備えた半導体記憶装置において、前
記クランプ回路を次のように構成している。即ち、本発
明のクランプ回路は、第１のクランプ信号によって前記
サブデータバスを第１の電源電位にプルアップするプル
アップ用トランジスタと、前記イコライズ回路の動作時
のみ第２のクランプ信号によって前記サブデータバスを
第２の電源電位にプルダウンするプルダウン用トランジ
スタとで、構成している。
【０００９】
【作用】本発明によれば、以上のように半導体記憶装置
を構成したので、クランプ回路を構成するプルアップ用
トランジスタ及びプルダウン用トランジスタのうち、そ
のプルダウン用トランジスタを第２のクランプ信号によ
って制御し、イコライズ動作時のみプルダウンを行うよ
うにする。これにより、サブデータバスに電位差が生じ
ているときには、クランプ回路によってプルダウンが行
われない。そのため、サブデータバスの“Ｈ”レベル側
の電位差が発生しやすくなり、イコライズ動作の効率が
良くなって該イコライズ時間の短縮化が図れる。従っ
て、前記課題を解決できるのである。
を構成したので、クランプ回路を構成するプルアップ用
トランジスタ及びプルダウン用トランジスタのうち、そ
のプルダウン用トランジスタを第２のクランプ信号によ
って制御し、イコライズ動作時のみプルダウンを行うよ
うにする。これにより、サブデータバスに電位差が生じ
ているときには、クランプ回路によってプルダウンが行
われない。そのため、サブデータバスの“Ｈ”レベル側
の電位差が発生しやすくなり、イコライズ動作の効率が
良くなって該イコライズ時間の短縮化が図れる。従っ
て、前記課題を解決できるのである。
【００１０】
【実施例】図１は、本発明の一実施例を示すＤＲＡＭの
概略の回路図である。このＤＲＡＭは、図示しないアド
レスデコーダで選択される複数のワード線ＷＬ１，ＷＬ
２，…と、それと交差配置された相補的な２本のビット
線ＢＬ１，ＢＬ２からなる複数のビット線対ＢＬ１・Ｂ
Ｌ２，…とを備えている。図１では、説明の簡単化のた
めに、一対のビット線対ＢＬ１・ＢＬ２のみが示されて
いる。ワード線ＷＬ１，ＷＬ２とビット線ＢＬ１，ＢＬ
２との交差箇所には、ＭＯＳトランジスタ等で構成され
たメモリセル４１，４２が接続されると共に、該ビット
線ＢＬ１とＢＬ２の間にセンスアンプ５０が接続されて
いる。
概略の回路図である。このＤＲＡＭは、図示しないアド
レスデコーダで選択される複数のワード線ＷＬ１，ＷＬ
２，…と、それと交差配置された相補的な２本のビット
線ＢＬ１，ＢＬ２からなる複数のビット線対ＢＬ１・Ｂ
Ｌ２，…とを備えている。図１では、説明の簡単化のた
めに、一対のビット線対ＢＬ１・ＢＬ２のみが示されて
いる。ワード線ＷＬ１，ＷＬ２とビット線ＢＬ１，ＢＬ
２との交差箇所には、ＭＯＳトランジスタ等で構成され
たメモリセル４１，４２が接続されると共に、該ビット
線ＢＬ１とＢＬ２の間にセンスアンプ５０が接続されて
いる。
【００１１】センスアンプ５０は、活性化信号によって
ビット線対ＢＬ１・ＢＬ２の電位差を増幅する回路であ
り、たすき掛け接続されたＭＯＳトランジスタ等で構成
されている。ビット線対ＢＬ１・ＢＬ２は、図示しない
アドレスデコーダによって選択されるカラム線ＣＬで制
御される一対のトランスファゲート、例えば、ＮＭＯＳ
６１，６２を介して、相補的な２本のデータ線ＳＤＢ
１，ＳＤＢ２からなるサブデータバスＳＤＢに接続され
ている。サブデータバスＳＤＢには、イコライズ回路７
０及びクランプ回路８０が接続されると共に、該サブデ
ータバスＳＤＢが、その電位差を増幅するサブアンプ９
０の入力側に接続されている。サブアンプ９０の出力側
には、メインデータバスＤＢが接続されている。
ビット線対ＢＬ１・ＢＬ２の電位差を増幅する回路であ
り、たすき掛け接続されたＭＯＳトランジスタ等で構成
されている。ビット線対ＢＬ１・ＢＬ２は、図示しない
アドレスデコーダによって選択されるカラム線ＣＬで制
御される一対のトランスファゲート、例えば、ＮＭＯＳ
６１，６２を介して、相補的な２本のデータ線ＳＤＢ
１，ＳＤＢ２からなるサブデータバスＳＤＢに接続され
ている。サブデータバスＳＤＢには、イコライズ回路７
０及びクランプ回路８０が接続されると共に、該サブデ
ータバスＳＤＢが、その電位差を増幅するサブアンプ９
０の入力側に接続されている。サブアンプ９０の出力側
には、メインデータバスＤＢが接続されている。
【００１２】イコライズ回路７０は、イコライズ信号Ｅ
ＱによってサブデータバスＳＤＢを第１の電源電位、例
えばＶＣＣにイコライズする回路であり、ＮＭＯＳ７
１，７２，７３より構成されている。ＮＭＯＳ７１，７
２，７３の各ゲートはイコライズ信号ＥＱに共通接続さ
れ、データ線ＳＤＢ１がＮＭＯＳ７１を介して電源電位
ＶＣＣに接続され、データ線ＳＤＢ２がＮＭＯＳ７２を
介して電源電位ＶＣＣに接続されている。データ線ＳＤ
Ｂ１とＳＤＢ２との間には、ＮＭＯＳ７３が接続されて
いる。クランプ回路８０は、第１，第２のクランプ信号
Ｃ１，Ｃ２によってサブデータバスＳＤＢを所定電位に
クランプする回路であり、第１のクランプ信号Ｃ１によ
ってサブデータバスＳＤＢを第１の電源電位（例えば、
ＶＣＣ）にプルアップするプルアップ用トランジスタ
（例えば、ＮＭＯＳ）８１，８２と、イコライズ動作時
のみ第２のクランプ信号Ｃ２によってサブデータバスＳ
ＤＢを第２の電源電位（例えば、ＶＳＳ）にプルダウン
するプルダウン用トランジスタ（例えば、ＮＭＯＳ）８
３，８４とで、構成されている。
ＱによってサブデータバスＳＤＢを第１の電源電位、例
えばＶＣＣにイコライズする回路であり、ＮＭＯＳ７
１，７２，７３より構成されている。ＮＭＯＳ７１，７
２，７３の各ゲートはイコライズ信号ＥＱに共通接続さ
れ、データ線ＳＤＢ１がＮＭＯＳ７１を介して電源電位
ＶＣＣに接続され、データ線ＳＤＢ２がＮＭＯＳ７２を
介して電源電位ＶＣＣに接続されている。データ線ＳＤ
Ｂ１とＳＤＢ２との間には、ＮＭＯＳ７３が接続されて
いる。クランプ回路８０は、第１，第２のクランプ信号
Ｃ１，Ｃ２によってサブデータバスＳＤＢを所定電位に
クランプする回路であり、第１のクランプ信号Ｃ１によ
ってサブデータバスＳＤＢを第１の電源電位（例えば、
ＶＣＣ）にプルアップするプルアップ用トランジスタ
（例えば、ＮＭＯＳ）８１，８２と、イコライズ動作時
のみ第２のクランプ信号Ｃ２によってサブデータバスＳ
ＤＢを第２の電源電位（例えば、ＶＳＳ）にプルダウン
するプルダウン用トランジスタ（例えば、ＮＭＯＳ）８
３，８４とで、構成されている。
【００１３】ＮＭＯＳ８１，８２の各ゲートは第１のク
ランプ信号Ｃ１に共通接続され、データ線ＳＤＢ１がＮ
ＭＯＳ８１を介して電源電位ＶＣＣに接続され、データ
線ＳＤＢ２がＮＭＯＳ８２を介して電源電位ＶＣＣに接
続されている。ＮＭＯＳ８３，８４のゲートは第２のク
ランプ信号Ｃ２に共通接続され、データ線ＳＤＢ１１が
ＮＭＯＳ８３を介して接地電位ＶＳＳに接続され、デー
タ線ＳＤＢ２がＮＭＯＳ８４を介して接地電位ＶＳＳに
接続されている。
ランプ信号Ｃ１に共通接続され、データ線ＳＤＢ１がＮ
ＭＯＳ８１を介して電源電位ＶＣＣに接続され、データ
線ＳＤＢ２がＮＭＯＳ８２を介して電源電位ＶＣＣに接
続されている。ＮＭＯＳ８３，８４のゲートは第２のク
ランプ信号Ｃ２に共通接続され、データ線ＳＤＢ１１が
ＮＭＯＳ８３を介して接地電位ＶＳＳに接続され、デー
タ線ＳＤＢ２がＮＭＯＳ８４を介して接地電位ＶＳＳに
接続されている。
【００１４】図４は、図１に示すＤＲＡＭの動作波形図
であり、この図を参照しつつ、図１の動作を説明する。
なお、図４中のＬＳはサブアンプ９０の動作点レベル、
ΔＶはサブデータバスＳＤＢに生じる電位差、ΔＶH は
“Ｈ”レベル側の電位差、ΔＶL は“Ｌ”レベル側の電
位差、ＶT はＮＭＯＳの閾値電圧である。例えば、メモ
リセル４１に記憶されたデータを読出す場合、図示しな
いアドレスデコーダによってワード線ＷＬ１が活性化さ
れ、該メモリセル４１に記憶されたデータがビット線対
ＢＬ１・ＢＬ２へ出力される。すると、図示しない活性
化信号によってセンスアンプ５０が動作し、ビット線対
ＢＬ１・ＢＬ２の一方のビット線がＶＣＣレベルへ、他
方のビット線がＶＳＳレベルへ増幅される。イコライズ
信号ＥＱ及び第２のクランプ信号Ｃ２が“Ｌ”レベル
（＝ＶＳＳ）から“Ｈ”レベル（＝ＶＣＣ）へ立ち上が
ると、イコライズ回路７０とクランプ回路８０がオン
し、サブデータバスＳＤＢがイコライズされてサブアン
プ９０の動作点レベルＬＳにクランプされる。
であり、この図を参照しつつ、図１の動作を説明する。
なお、図４中のＬＳはサブアンプ９０の動作点レベル、
ΔＶはサブデータバスＳＤＢに生じる電位差、ΔＶH は
“Ｈ”レベル側の電位差、ΔＶL は“Ｌ”レベル側の電
位差、ＶT はＮＭＯＳの閾値電圧である。例えば、メモ
リセル４１に記憶されたデータを読出す場合、図示しな
いアドレスデコーダによってワード線ＷＬ１が活性化さ
れ、該メモリセル４１に記憶されたデータがビット線対
ＢＬ１・ＢＬ２へ出力される。すると、図示しない活性
化信号によってセンスアンプ５０が動作し、ビット線対
ＢＬ１・ＢＬ２の一方のビット線がＶＣＣレベルへ、他
方のビット線がＶＳＳレベルへ増幅される。イコライズ
信号ＥＱ及び第２のクランプ信号Ｃ２が“Ｌ”レベル
（＝ＶＳＳ）から“Ｈ”レベル（＝ＶＣＣ）へ立ち上が
ると、イコライズ回路７０とクランプ回路８０がオン
し、サブデータバスＳＤＢがイコライズされてサブアン
プ９０の動作点レベルＬＳにクランプされる。
【００１５】次に、イコライズ信号ＥＱが“Ｌ”レベル
となり、図示しないアドレスデコーダによってカラム線
ＣＬが“Ｈ”レベルになると、サブデータバスＳＤＢと
ビット線対ＢＬ１・ＢＬ２とを接続するトランスファゲ
ート用ＮＭＯＳ６１，６２がオンする。ＮＭＯＳ６１，
６２がオンすると、ビット線ＢＬ１，ＢＬ２に接続され
たセンスアンプ５０により、サブデータバスＳＤＢの一
方のデータ線が“Ｌ”レベルに引き下げられると共に、
他方のデータ線が“Ｈ”レベルに引き上げられて該デー
タバスＳＤＢに電位差ΔＶが生じる。イコライズ信号Ｅ
Ｑが“Ｌ”レベルになるのと同時に、第２のクランプ信
号Ｃ２も“Ｌ”レベルとなり、プルダウン用ＮＭＯＳ８
３，８４がオフするため、サブデータバスＳＤＢの
“Ｈ”レベル側電位差ΔＶが出やすくなる。即ち、ＮＭ
ＯＳ８３，８４を第２のクランプ信号Ｃ２によってオフ
させると、第１のクランプ信号Ｃ１によって常時オン状
態となっているプルアップ用のＮＭＯＳ８１，８２との
バランスが崩れ、該クランプ回路８０のＶＳＳレベルに
引く力が弱くなるため、サブデータバスＳＤＢは全体的
にＶＣＣレベル側へシフトし、“Ｈ”レベル側の電位差
ΔＶH が出やすくなる。
となり、図示しないアドレスデコーダによってカラム線
ＣＬが“Ｈ”レベルになると、サブデータバスＳＤＢと
ビット線対ＢＬ１・ＢＬ２とを接続するトランスファゲ
ート用ＮＭＯＳ６１，６２がオンする。ＮＭＯＳ６１，
６２がオンすると、ビット線ＢＬ１，ＢＬ２に接続され
たセンスアンプ５０により、サブデータバスＳＤＢの一
方のデータ線が“Ｌ”レベルに引き下げられると共に、
他方のデータ線が“Ｈ”レベルに引き上げられて該デー
タバスＳＤＢに電位差ΔＶが生じる。イコライズ信号Ｅ
Ｑが“Ｌ”レベルになるのと同時に、第２のクランプ信
号Ｃ２も“Ｌ”レベルとなり、プルダウン用ＮＭＯＳ８
３，８４がオフするため、サブデータバスＳＤＢの
“Ｈ”レベル側電位差ΔＶが出やすくなる。即ち、ＮＭ
ＯＳ８３，８４を第２のクランプ信号Ｃ２によってオフ
させると、第１のクランプ信号Ｃ１によって常時オン状
態となっているプルアップ用のＮＭＯＳ８１，８２との
バランスが崩れ、該クランプ回路８０のＶＳＳレベルに
引く力が弱くなるため、サブデータバスＳＤＢは全体的
にＶＣＣレベル側へシフトし、“Ｈ”レベル側の電位差
ΔＶH が出やすくなる。
【００１６】“Ｈ”レベル側の電位差ΔＶH が出やすく
なると、サブデータバスＳＤＢの電位差ΔＶはイコライ
ズレベルを中心に考えて、“Ｈ”レベル側の電位差ΔＶ
H と“Ｌ”レベル側の電位差ΔＶL とが均等（ΔＶH ＝
ΔＶL ）に出るようになる。サブデータバスＳＤＢに電
位差ΔＶが生じると、サブアンプ９０が動作し、該電位
差ΔＶが増幅されてメインデータバスＤＢへ出力され
る。その後、再び、イコライズ信号ＥＱ及び第２のクラ
ンプ信号Ｃ２が“Ｈ”レベルとなり、サブデータバスＳ
ＤＢのイコライズが行われるが、サブアンプ９０の動作
点レベルＬＳを中心に、“Ｈ”レベル側電位差ΔＶH と
“Ｌ”レベル側電位差ΔＶとが均等になっているため、
該イコライズ回路７０によって単純にイコライズするだ
けで、イコライズレベルがサブアンプ９０の動作点レベ
ルＬＳに等しくなる。従って、従来のような不必要なプ
リチャージによるイコライズ時間の延長をなくすことが
できる。しかも、イコライズ信号ＥＱが“Ｈ”レベルに
なってイコライズ動作中、第２のクランプ信号Ｃ２も
“Ｈ”レベルになっているため、プルダウン用ＮＭＯＳ
８３，８４がオンしてサブデータバスＳＤＢのイコライ
ズレベルがサブアンプ９０の動作点レベルＬＳで安定す
る。
なると、サブデータバスＳＤＢの電位差ΔＶはイコライ
ズレベルを中心に考えて、“Ｈ”レベル側の電位差ΔＶ
H と“Ｌ”レベル側の電位差ΔＶL とが均等（ΔＶH ＝
ΔＶL ）に出るようになる。サブデータバスＳＤＢに電
位差ΔＶが生じると、サブアンプ９０が動作し、該電位
差ΔＶが増幅されてメインデータバスＤＢへ出力され
る。その後、再び、イコライズ信号ＥＱ及び第２のクラ
ンプ信号Ｃ２が“Ｈ”レベルとなり、サブデータバスＳ
ＤＢのイコライズが行われるが、サブアンプ９０の動作
点レベルＬＳを中心に、“Ｈ”レベル側電位差ΔＶH と
“Ｌ”レベル側電位差ΔＶとが均等になっているため、
該イコライズ回路７０によって単純にイコライズするだ
けで、イコライズレベルがサブアンプ９０の動作点レベ
ルＬＳに等しくなる。従って、従来のような不必要なプ
リチャージによるイコライズ時間の延長をなくすことが
できる。しかも、イコライズ信号ＥＱが“Ｈ”レベルに
なってイコライズ動作中、第２のクランプ信号Ｃ２も
“Ｈ”レベルになっているため、プルダウン用ＮＭＯＳ
８３，８４がオンしてサブデータバスＳＤＢのイコライ
ズレベルがサブアンプ９０の動作点レベルＬＳで安定す
る。
【００１７】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１のイコライズ信号ＥＱと第２のクランプ信
号Ｃ２とは、同一の信号でも問題がなく、それによって
信号線数を少なくできる。 （ｂ） 図１では各トランジスタをＮＭＯＳで構成した
が、それらをＰチャネル型ＭＯＳトランジスタ（ＰＭＯ
Ｓ）で構成したり、ＮＭＯＳとＰＭＯＳを組合せで構成
したり、あるいは他のトランジスタで構成してもよい。
また、イコライズ回路７０及びクランプ回路８０は、図
示以外のトランジスタ構成に変更したり、本発明をＤＲ
ＡＭ以外の半導体記憶装置に適用する等、種々の変形が
可能である。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 図１のイコライズ信号ＥＱと第２のクランプ信
号Ｃ２とは、同一の信号でも問題がなく、それによって
信号線数を少なくできる。 （ｂ） 図１では各トランジスタをＮＭＯＳで構成した
が、それらをＰチャネル型ＭＯＳトランジスタ（ＰＭＯ
Ｓ）で構成したり、ＮＭＯＳとＰＭＯＳを組合せで構成
したり、あるいは他のトランジスタで構成してもよい。
また、イコライズ回路７０及びクランプ回路８０は、図
示以外のトランジスタ構成に変更したり、本発明をＤＲ
ＡＭ以外の半導体記憶装置に適用する等、種々の変形が
可能である。
【００１８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、クランプ回路を構成するプルダウン用トランジス
タをイコライズ動作時のみオンさせることにより、サブ
データバスの“Ｈ”レベル側の電位差が発生しやすくな
る。そのため、イコライズ動作時のプリチャージ時間が
不要となり、イコライズ時間を短縮でき、イコライズ動
作の効率を向上できる。
れば、クランプ回路を構成するプルダウン用トランジス
タをイコライズ動作時のみオンさせることにより、サブ
データバスの“Ｈ”レベル側の電位差が発生しやすくな
る。そのため、イコライズ動作時のプリチャージ時間が
不要となり、イコライズ時間を短縮でき、イコライズ動
作の効率を向上できる。
【図１】本発明の実施例を示すＤＲＡＭの概略の回路図
である。
である。
【図２】従来のＤＲＡＭの概略の回路図である。
【図３】図２の動作波形図である。
【図４】図１の動作波形図である。
４１，４２ メモリセル ５０ センスアンプ ６１，６２ トランスファゲート用ＮＭ
ＯＳ ７０ イコライズ回路 ８０ クランプ回路 ８１，８２ プルアップ用ＮＭＯＳ ８３，８４ プルダウン用ＮＭＯＳ ９０ サブアンプ ＢＬ１，ＢＬ２ ビット線 Ｃ１，Ｃ２ 第１，第２のクランプ信号 ＣＬ カラム線 ＤＢ メインデータバス ＥＱ イコライズ信号 ＳＤＢ サブデータバス ＳＤＢ１，ＳＤＢ２ データ線
ＯＳ ７０ イコライズ回路 ８０ クランプ回路 ８１，８２ プルアップ用ＮＭＯＳ ８３，８４ プルダウン用ＮＭＯＳ ９０ サブアンプ ＢＬ１，ＢＬ２ ビット線 Ｃ１，Ｃ２ 第１，第２のクランプ信号 ＣＬ カラム線 ＤＢ メインデータバス ＥＱ イコライズ信号 ＳＤＢ サブデータバス ＳＤＢ１，ＳＤＢ２ データ線
Claims (1)
- 【請求項１】 ワード線と相補的な２本のビット線から
なるビット線対との交差箇所に接続されたメモリセル
と、前記ビット線対の電位差を増幅するセンスアンプ
と、選択信号によって相補的な２本のデータ線からなる
サブデータバスと前記ビット線対との間を接続／遮断す
るトランスファゲートと、前記サブデータバスを一定電
位に均等化するイコライズ回路と、前記サブデータバス
を所定電位にクランプするクランプ回路と、前記サブデ
ータバスの電位差を増幅してメインデータバスへ出力す
るサブアンプとを、備えた半導体記憶装置において、 前記クランプ回路は、第１のクランプ信号によって前記
サブデータバスを第１の電源電位にプルアップするプル
アップ用トランジスタと、前記イコライズ回路の動作時
のみ第２のクランプ信号によって前記サブデータバスを
第２の電源電位にプルダウンするプルダウン用トランジ
スタとで、構成したことを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4145188A JPH05342872A (ja) | 1992-06-05 | 1992-06-05 | 半導体記憶装置 |
| KR1019930008686A KR0165565B1 (ko) | 1992-06-05 | 1993-05-20 | 데이터 판독회로 |
| US08/070,239 US5365488A (en) | 1992-06-05 | 1993-06-02 | Data reading circuit having a clamping circuit for clamping a pair of data buses to predetermined potentials |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4145188A JPH05342872A (ja) | 1992-06-05 | 1992-06-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05342872A true JPH05342872A (ja) | 1993-12-24 |
Family
ID=15379466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4145188A Pending JPH05342872A (ja) | 1992-06-05 | 1992-06-05 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5365488A (ja) |
| JP (1) | JPH05342872A (ja) |
| KR (1) | KR0165565B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07230691A (ja) * | 1994-02-16 | 1995-08-29 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0935479A (ja) * | 1995-07-14 | 1997-02-07 | Oki Electric Ind Co Ltd | 電流アンプ及びデータバス回路 |
| KR100186752B1 (ko) * | 1995-09-04 | 1999-04-15 | 황인길 | 반도체 칩 본딩방법 |
| US5844852A (en) * | 1995-11-16 | 1998-12-01 | Intel Corporation | Memory arrays with integrated bit line voltage stabilization circuitry |
| US5680365A (en) * | 1996-05-16 | 1997-10-21 | Mitsubishi Semiconductor America, Inc. | Shared dram I/O databus for high speed operation |
| TW526497B (en) * | 1999-05-18 | 2003-04-01 | Nanya Technology Corp | Data sensing method of semiconductor memory device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3978459A (en) * | 1975-04-21 | 1976-08-31 | Intel Corporation | High density mos memory array |
| JPS61160124A (ja) * | 1984-12-29 | 1986-07-19 | Hitachi Ltd | メモリ給電方式 |
| JPS63166090A (ja) * | 1986-12-26 | 1988-07-09 | Toshiba Corp | スタティック型メモリ |
| JPH07111830B2 (ja) * | 1989-01-12 | 1995-11-29 | 松下電器産業株式会社 | 半導体記憶装置 |
| JPH0438697A (ja) * | 1990-05-31 | 1992-02-07 | Oki Electric Ind Co Ltd | 半導体記憶装置のデータバスクランプ回路 |
-
1992
- 1992-06-05 JP JP4145188A patent/JPH05342872A/ja active Pending
-
1993
- 1993-05-20 KR KR1019930008686A patent/KR0165565B1/ko not_active IP Right Cessation
- 1993-06-02 US US08/070,239 patent/US5365488A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5365488A (en) | 1994-11-15 |
| KR940001149A (ko) | 1994-01-10 |
| KR0165565B1 (ko) | 1999-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020507 |