KR0125851Y1 - 데이타 전송라인 프리차지 회로 - Google Patents

데이타 전송라인 프리차지 회로

Info

Publication number
KR0125851Y1
KR0125851Y1 KR2019940039774U KR19940039774U KR0125851Y1 KR 0125851 Y1 KR0125851 Y1 KR 0125851Y1 KR 2019940039774 U KR2019940039774 U KR 2019940039774U KR 19940039774 U KR19940039774 U KR 19940039774U KR 0125851 Y1 KR0125851 Y1 KR 0125851Y1
Authority
KR
South Korea
Prior art keywords
data transmission
transmission line
level
state
precharge circuit
Prior art date
Application number
KR2019940039774U
Other languages
English (en)
Other versions
KR960025895U (ko
Inventor
이재구
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR2019940039774U priority Critical patent/KR0125851Y1/ko
Publication of KR960025895U publication Critical patent/KR960025895U/ko
Application granted granted Critical
Publication of KR0125851Y1 publication Critical patent/KR0125851Y1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising

Landscapes

  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

본 고안은 반도체내의 데이타 전송 라인 프리차지(precharge)회로에 관한것으로, 종래에는 데이타 전송라인의 상태를 유지하는 것은 전원전압과 그에 연결된 트랜지스터의 임계전압차이를 이용하였다. 그러나 이러한 종래의 프리차지회로는 데이타전송라인의 상태와는 관계없이 주기적으로 충방전 동작을 함으로써, 데이타전송라인의 상태가 높은 상태임에도 프리차지 회로에 충전하거나, 반대로 낮은 상태임에도 방전시키는 필요없는 동작을 하여 오동작이나 잡음성분에 대해 취약점이 있었다.
따라서 본 고안은 데이타의 올바른 전송을 위하여 요구되는 데이타 전송라인의 프리차지 레벨을 데이타 전송라인의 상태에 따라 자동적으로 레벨을 안정하게 유지시켜 줌으로써, 즉, 데이타전송라인의 상태가 잡음성분에 의해 프리차지하고자 하는 레벨보다 낮은 경우에는 Vcc-nVT레벨까지 자동적으로 높아지게되고, 또한 데이타전송라인 레벨이mVT보다 높은 상태에 있다면 데이타전송라인 레벨전압을mVT상태로 낮추게 됨으로써 잡음에 의한 오동작과 불필요한 동작을 하지 않아 전류소모 측면에서도 유리한 데이타 전송라인 프리차지 회로에 관한 것이다.

Description

데이타 전송라인 프리차지 회로
제1도는 종래의 프리차지도.
제2도는 본 고안 데이타 전송라인 프리차지 회로의 상세도.
제3도는 본 고안의 프리차지 레벨 파형도.
제4도는 본 고안의 데이타 전송라인 프리차지 회로의 다른 예시도.
* 도면의 주요부분에 대한 부호의 설명
100 : 스위칭부 100 : 레벨조정부
본 고안은 반도체내의 데이타 전송라인 프리차지(precharge)회로에 관한것으로, 특히 데이타의 올바른 전송을 위하여 요구되는 데이타 전송라인의 프리차지 레벨을 데이타 전송라인의 상태에 따라 자동적으로 레벨을 안정하게 유지시켜 주기에 적당하도록 한 데이타 전송라인 프리차지 회로에 관한 것이다.
종래의 프리차지회로는 제1도에 도시된 바와 같이, 클럭입력단의 클럭(CLK)이 게이트로 인가되면 그에 대하여 전원전압(Vcc)을 각각 드레인으로 공급받아 스위칭 역할을 하는 엔모스트랜지스터 (M1), (M2)와, 상기 엔모스트랜지스터 (M1), (M2) 소오스측에 각기 드레인 및 게이트가 공통 연결됨과 아울러 소오스가 데이타전송라인 (A), (B)에 각각 연결된 엔모스트랜지스터(M3), (M4)와, 상기 클럭입력단의 클럭(CLK)을 게이트로 입력받아 드레인과 소오스가 데이타전송라인 (A), (B)에 각각 연결되어, 상기 데이타전송라인 (A), (B)의 레벨을 완충시켜 주는 엔모스트랜지스터(M5)로 구성된다.
이와 같이 구성되어 있는 종래의 프리차지회로 동작을 설명하면 다음과 같다.
데이타 센싱 증폭기가 동작하지 않는 구간에서는 클럭입력단에 클럭신호(CLK)가 로직 '하이'로 인가됨으로써 엔모스트랜지스터 (M1), (M2)는 '온'되므로, 전원전압(Vcc)이 상기 두 개의 엔모스트랜지스터 (M1), (M2)를 각기 통과한 후 엔모스트랜지스터 (M3), (M4)를 거쳐 데이타전송라인 (A), (B)에 공급되어 프리차지레벨을 결정하게 되고, 이와 동시에 게이트로 클럭신호(CLK)를 인가받는 엔모스트랜지스터(M5)도 온이 되어 상기 데이타전송라인 (A), (B)의 프리차지 레벨을 완충시켜 일정한 레벨을 유지하게 한다.
이때, 메모리셀의 데이타를 올바로 전달하기 위한 데이타전송라인 (A), (B)의 프리차지레벨은 엔모스 트랜지스터(M1)(M3)와 (M2)(M4)를 통한 트랜지스터의 임계전압(2VT)과의 차이 즉, 전원Vcc- 2VT에 의해 일정한 레벨로 유지되게 된다.
그러나, 상기에서와 같은 종래 기술에 있어서 데이타전송라인 (A), (B)의 프리차지레벨의 수준은 설계자의 재량에 의해 정해지고, 또한 데이타 센싱 증폭기가 최적으로 동작할 수 있는 레벨이 되어야 하는데, 종래 기술의 데이타 전송라인의 프리차지레벨은 전원전압(Vcc)과 그에 연결된 트랜지스터의 임계전압(2VT)과의 차이를 이용함에 있어 데이타전송라인 (A), (B)의 상태와는 관계없이 주기적으로 충방전 동작을 함으로써 오동작이나 잡음성분에 대해 취약점이 있었다.
즉, 데이타전송라인 (A), (B)의 상태가 잡음성분에 의해 프리차지하고자 하는 레벨보다 높아지는 경우에는 데이타전송라인 (A), (B)과 전원전압(Vcc)의 전압차이가 트랜지스터의 임계전압(2VT) 이하로 되어 프리차지회로가 동작하지 않게 되므로 데이타 센싱증폭기의 최적 동작점을 맞춰줄 수 없게 되어 메모리칩이 오동작을 일으키게 되는 문제점이 있었다.
따라서 본 고안의 목적은 데이타전송라인의 프리차지레벨이 요구되는 수준보다 높아지거나 낮아지는 경우 자동적으로 이를 상쇄시키는 방향으로 동작함으로써 안정화된 프리차지레벨을 유지하도록 하는 데이타 전송라인 프리차지 회로를 제공함에 있다.
제2도는 본 고안 데이타 전송라인 프리차지 회로의 상세도로서, 이에 도시한 바와 같이 데이타전송라인 (A), (B)의 상태에 따라 클럭단자로부터 클럭신호(CLK)를 입력받아 상기 데이타전송라인 (A), (B)을 균등화(equalization)시킴과 아울러 프리차지 스위칭하는 스위칭부(100)과, 상기 스위칭부(100)의 프리차지 스위칭동작에 따라 상기 데이타전송라인 (A), (B)의 프리차지 레벨을 일정하게 조정하여 주는 레벨조정부(110)로 구성된 것으로, 이와 같이 구성된 본 고안의 동작 및 작용효과를 설명하면 다음과 같다.
데이타전송라인 (A), (B)는 서로 반대 극성을 가지고 같은 양의 데이타 신호가 전송되며, 또한 클럭입력단의 클럭신호(CLK)는 프리차지와 상기 데이타전송라인 (A), (B)을 균등화시키는 제어신호이다.
데이타전송라인 (A), (B)에 데이타가 실리기 전에는 클럭신호(CLK)가 로직 '하이'가 되어 상기 스위칭부(100)의 엔모스트랜지스터 (N2), (N3) 및 상기 데이타전송라인 (A), (B)을 균등화시키는 엔모스트랜지스터 (N1)는 '온'이 된다. 따라서, 데이타전송라인 (A), (B)의 전압은 같은 상태가 되며, 전원전압(Vcc)은 레벨조정부(110)의 직렬로 소정개 연결된 엔모스트랜지스터(MN1 ∼ MNn+m)을 통해 레벨을 조정한다.
만약, 데이타전송라인 (A), (B)의 레벨이 제3도에 도시된 바와 같이 보다 Vcc-nVT보다 낮다면 전원전압(Vcc)은 레벨조정부(110)의 게이트와 드레인단자가 연결된 엔모스트랜지스터(MN1 ∼ MNn)를 통한후 스위칭부(100)의 엔모스트랜지스터 (N2), (N3)를 각기 통하는 경로 (가)에 의해 상기 데이타전송라인 (A), (B)의 레벨이 Vcc-nVT레벨까지 자동적으로 높아지게 되고, 또한 상기 데이타전송라인 (A), (B)의 레벨이mVT보다 높은 상태에 있다면 데이타전송라인 (A), (B)의 레벨전압은 상기 스위칭부(100)의 엔모스트랜지스터 (N2), (N3)를 각기 통한후 레벨조정부(110)의 (MNn+1) ∼ (MNn+m)을 거쳐 기준전압(Vss)점쪽으로 연결된 경로(나)에 의해mVT상태로 낮추게 된다.
이러한 동작이 수행된 이후, 상기 레벨조정부(110)의 (MN1) ∼ (MNn)과 (MNn+1) ∼ (MNn+m)의 엔모스트랜지스터들은 동작을 하지 않으며, 또한 제3도에 도시된 바와 같이 Vcc-nVT레벨과mVT레벨사이에서 상기 레벨조정부(110)의 엔모스트랜지스터(MN1) ∼ (MNn) 및 (MNn+1) ∼ (MNn+m)들이 가지고 있는 기생 캐패시터 크기에 따른 차지 샤링(charge sharing) 현상에 의해서 레벨이 안정화 된다.
이러한 프리차지 레벨은 엔모스트랜지스터(MN1) ∼ (MNn) 과 (MNn+1) ∼ (MNn+m)의 (n)과 (m)의 수 즉, 트랜지스터의 수를 조절함으로써 레벨을 조정할 수 있으며, 이러한 프리차지회로는(n+m)VTVcc인 범위에서 수행 가능하다.
제4도는 피모스트랜지스터로 프리차지회로를 구성한 본 고안의 다른 실시예로서, 데이타전송라인 (A), (B)에 데이타가 실리기전 클럭입력단에 로직 '로우'의 클럭신호(CLK)가 인가되어 스위칭부(200)가 동작되며, 이때 전원전압(Vcc)은 레벨조정부(210)를 통하여 데이타 전송라인의 프리차지 전압레벨을 안정적으로 조정할 수 있다.
상기에서 상세히 설명한 바와 같이 본 고안 데이타 전송라인 프리차지 회로는, 데이타전송라인의 상태가 높은 전압레벨 상태임에도 프리차지회로에 충전하거나, 반대로 낮은 전압레벨 상태임에도 방전시키는 필요없는 동작을 하지 않고도 원하는 전압레벨로 데이타 전송라인의 상태를 유지시킴으로써 잡음 성분에 의해 발생할 수 있는 오동작의 기능성을 줄였고, 필요없는 동작을 수행하지 않도록 함으로써 전류소모 측면에서도 유리한 효과가 있다.

Claims (3)

  1. 데이타전송라인(A)(B)의 상태에 따라 클럭단자로부터 클럭신호를 입력받아 상기 데이타 전송라인을 균등화시킴과 아울러 프리차지 스위칭하는 스위칭수단과, 상기 스위칭수단이 프리차지 스위칭동작에 따라 상기 데이타전송라인의 상태에 맞게 프리차지 레벨을 조정하여 주는 레벨조정수단으로 구성하여 된 것을 특징으로 하는 데이타 전송라인 프리차지 회로.
  2. 제1항에 있어서, 레벨조정수단은 게이트단자 및 드레인단자가 공통 접속된 엔모스 트랜지스터를 전원단자 및 접지사이에 복수 개 직렬접속한 후 그 복수개 엔모스트랜지스터의 중간접속점을 스위칭수단에 접속하여 구성된 것을 특징으로 하는 데이타 전송라인 프리차지 회로.
  3. 제1항에 있어서, 레벨조정수단은 게이트단자 및 드레인단자가 공통 접속된 피모스 트랜지스터를 전원단자 및 접지사이에 복수 개 직렬접속한 후 그 복수 개 피모스트랜지스터의 중간접속점을 스위칭수단에 접속하여 구성된 것을 특징으로 하는 데이타 전송라인 프리차지 회로.
KR2019940039774U 1994-12-31 1994-12-31 데이타 전송라인 프리차지 회로 KR0125851Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019940039774U KR0125851Y1 (ko) 1994-12-31 1994-12-31 데이타 전송라인 프리차지 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019940039774U KR0125851Y1 (ko) 1994-12-31 1994-12-31 데이타 전송라인 프리차지 회로

Publications (2)

Publication Number Publication Date
KR960025895U KR960025895U (ko) 1996-07-22
KR0125851Y1 true KR0125851Y1 (ko) 1998-11-02

Family

ID=19405807

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019940039774U KR0125851Y1 (ko) 1994-12-31 1994-12-31 데이타 전송라인 프리차지 회로

Country Status (1)

Country Link
KR (1) KR0125851Y1 (ko)

Also Published As

Publication number Publication date
KR960025895U (ko) 1996-07-22

Similar Documents

Publication Publication Date Title
US10325650B2 (en) Semiconductor storage device
US8040734B2 (en) Current-mode sense amplifying method
KR20010050550A (ko) 반도체 장치
US11887655B2 (en) Sense amplifier, memory, and method for controlling sense amplifier by configuring structures using switches
WO1995024040A1 (en) Memory core organization
KR100426912B1 (ko) 반도체 메모리 장치
US6813204B2 (en) Semiconductor memory device comprising circuit for precharging data line
US5841718A (en) Use of voltage equalization in signal-sensing circuits
US5305259A (en) Power source voltage tracking circuit for stabilization of bit lines
KR100267012B1 (ko) 반도체 메모리 장치의 감지 증폭기
KR0125851Y1 (ko) 데이타 전송라인 프리차지 회로
EP1018745B1 (en) Improved driver circuit
EP0664614B1 (en) Decoder circuit which resists a fluctuation of a power supply
US5808934A (en) Integrated logic circuit and EEPROM
KR100463816B1 (ko) 충전회로 및 이를 이용한 반도체기억장치
KR100751660B1 (ko) 페이지 버퍼 회로의 안정적인 동작을 보장하는 플래시메모리 장치의 프리차지 제어 신호 발생기
KR100373350B1 (ko) 저전력 내장형 에스램
US10068623B2 (en) Apparatuses and methods for compensating for process, voltage, and temperature variation in a memory
KR100357041B1 (ko) 저전압용전류감지증폭기
KR100367528B1 (ko) 반도체 집적회로 장치
US7088125B2 (en) Reducing coupling noise in an output driver
US20110090000A1 (en) Signal transmission circuit

Legal Events

Date Code Title Description
A201 Request for examination
UA0108 Application for utility model registration

Comment text: Application for Utility Model Registration

Patent event code: UA01011R08D

Patent event date: 19941231

UA0201 Request for examination
UG1501 Laying open of application
E902 Notification of reason for refusal
UE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event code: UE09021S01D

Patent event date: 19980126

E701 Decision to grant or registration of patent right
UE0701 Decision of registration

Patent event date: 19980529

Comment text: Decision to Grant Registration

Patent event code: UE07011S01D

REGI Registration of establishment
UR0701 Registration of establishment

Patent event date: 19980630

Patent event code: UR07011E01D

Comment text: Registration of Establishment

UR1002 Payment of registration fee

Start annual number: 1

End annual number: 3

Payment date: 19980630

UG1601 Publication of registration
UR1001 Payment of annual fee

Payment date: 20010525

Start annual number: 4

End annual number: 4

UR1001 Payment of annual fee

Payment date: 20020517

Start annual number: 5

End annual number: 5

UR1001 Payment of annual fee

Payment date: 20030520

Start annual number: 6

End annual number: 6

UR1001 Payment of annual fee

Payment date: 20040331

Start annual number: 7

End annual number: 7

UR1001 Payment of annual fee

Payment date: 20050523

Start annual number: 8

End annual number: 8

UR1001 Payment of annual fee

Payment date: 20060522

Start annual number: 9

End annual number: 9

UR1001 Payment of annual fee

Payment date: 20070518

Start annual number: 10

End annual number: 10

UR1001 Payment of annual fee

Payment date: 20080527

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20090526

Year of fee payment: 12

UR1001 Payment of annual fee

Payment date: 20090526

Start annual number: 12

End annual number: 12

EXPY Expiration of term