KR950009712A - 소정의 비트구성으로 데이터의 입출력을 행하는 반도체 기억장치 - Google Patents

소정의 비트구성으로 데이터의 입출력을 행하는 반도체 기억장치 Download PDF

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Abstract

일괄판독 동작에 있어, 메모리셀 어레이(MCI~MC4)에서 판독되는 데이터는 프리엠프군(PG1~PG4)에 의해 증폭된다.
증폭된 데이터는 셀렉터부(SEL1)에 제공된다.
셀렉터부는 소정의 비트구성에 따라서 데이터를 선택하기 위해 비트구성 선택신호에 응답한다.
선택된 데이터는 데이터버스(DB0~DB15, /DB0~/DB15)에 제공된다.
테스트모드시에는 셀렉터부(SEL1~SEL4)는 소정의 비트구성에 대응하는 데이터버스(DB0~DB15, /DB0~/DB15)에 데이터결과를 제공하기 위해 테스트모드신호에 응답한다.
따라서, 요구된 데이터버스(DB0~DB15)만이 비트구성과 테스트모드에 따라서 사용된다.

Description

소정의 비트구성으로 데이터의 입출력을 행하는 반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 따르는 반도체 기억장치의 구성을 표시하는 블록도, 제2도는 본 발명의 1실시예에 따른 반도체 기억장치의 스위치회로의 구성을 표시하는 회로도, 제5도는 제1도의 셀렉터부와 구성을 표시하는 블록도.

Claims (22)

  1. 데이터를 기억하는 복수의 메모리 블록(MC1~MC4)과 선택된 데이터를 증폭하는 상기 복수의 메모리블록에 대응하여 설치된 복수의 프리엠프(PG1~PG4), 그리고 복수의 프리앰프에서 출력신호와 모드선택신호를 받고 상기 모드선택 신호에 따라서 각 다른 상태에서 상기 복수의 프리앰프의 출력신호를 선택하여 제공하는 적어도 3개 모드 중의 한 모드를 선택하는 출력선택수단(SEL1~SEL4, DRVD)으로 되는 반도체 기억장치.
  2. 복수의 메모리블록을 포함하는 메모리셀 어레이(MC1~MC4)와 상기 보굿의 메모리블록에 대응하여 설치된 복수의 프리앰프를 포함하는 프리앰프군(PG1~PG4)과 복수의 모드선택신호에 따라서 선택된 출력신호를 출력하는 각 다른 상태에서 상기 복수의 프리앰프의 출력신호를 선택하는 상기 복수의 프리앰프에서 출력신호를 받기 위해 상기 프리앰프군에 대응하여 설치된 선택부로 되는 반도체 기억장치.
  3. 제2창에 있어서, 상기 복수의 선택부에서 출력신호를 선택하여 제공하는 출력선택수단(DRVD)으로 되는 반도체 기억장치.
  4. 제2창에 있어서, 상기 복수의 메모리블록의 각각은 공통윈도선에 접속되는 메모리셀로 되는 반도체 기억장치
  5. 데이터를 기억하는 복수의 메모리블록(MC1~MC4)과 선택된 데이터를 증폭하는 상기 복수의 메모리블록에 대응하여 설치된 복수의 프리앰프(PG1~PG4), 그리고 계층식으로 선택하고 제1과 제2선택회로(SELA, SELB)에 의해 상기 복수의 프리앰프에서 복수의 출력신호를 제공하는 선택부(SEL1~SEL4)로 되는 반도체 기억장치
  6. 제5항에 있어서 상기 선택부는 또한, 상기 제1선택회로와 수에서 동일한 제1스위치수단(SWA), 그리고 상기 제2선택회로와 수에서 동일한 제2스위치수단(SWB)과, 상기 제1스위치수단과 수에서 동일한 데이터버스(DB0~DB15)로 되는 반도체 기억장치.
  7. 제5항에 있어서, 상기 선택부는 또한 계층식으로 상기 복수의 프리앰프에서 출력신호를 선택하는 제3선택회로(SELC)로 되는 반도체 기억장치
  8. 제5항에 있어서, 상기 복수의 메모리블록을 포함하는 2개 메모리셀 어레이(MC1~MC4)가 있고, 상기 선택부는 상기 2개 메모리셀 어레이 사이에 설치되고, 상기 데이터선은 상기 2개 메모리셀 어레이의 중간에 실질적으로 설치되는 반도체 기억장치.
  9. 제8항에 있어서, 니블모드로 상기 선택부에서 출력신호를 제공하는 출력수단을 또한 포함하는 반도체 기억장치.
  10. 제9항에 있어서, 상기 복수의 메모리블록 중 2개와 상기 복수의 프리앰프와 상기 선택부, 그리고 출력수단이 있고, 상기 출력수단 중의 하나가 상기 출력수단 중의 다른 것이 활성화될 때, 불활성되는 반도체 기억장치.
  11. 비트구성 제어신호에 따라서 소정의 비트구성에서 데이터의 입출력을 실행하는 반도체 기억장치는 상기 데이터를 기억하는 메모리셀 어레이(MC1~MC4)와, 상기 메모리셀 어레이에서 소정의 데이터를 선택하는 로우디코더(RD1~RD4)와 컬럼디코더(CD1~CD4)와, 상기 메모리셀 어레이에서 출력되는 데이터를 증폭하는 프리앰프(PG1~PG4)와, 상기 프리앰프에서 출력되는 데이터를 선택하는 상기 비트구성 제어신호에 응답하는 선택부(SEL1~SEL4)와, 상기 선택부에 의해 의해 선택되는 데이터를 전송하는 데이터버스(DB0~DB15, /DB0~/DB15)와, 상기 데이터버스에 의해 전송되는 데이터를 제공하는 출력수단(DRVD, MA)으로 되는 반도체 기억장치
  12. 제11항에 있어서, 상기 선택부는 또한 상기 프리앰프에서 출력된 데이터에 의거하여 상기 비트구성에 따라서 소정의 테스트결과를 제공하는 테스트모드제어신호에 응답하는 테스트수단(SEL1~SEL4)으로 되고, 상기 데이터버는 상기 테스트수단의 테스트결과를 전송하고, 상기 출력수단은 상기 데이터버스에 의해 전송되는 상기 테스트결과를 제공하는 테스트결과 출력수단(DRVD, MA)으로 되는 반도체 기억장치.
  13. 제12항에 있어서, 상기 선택부는 상시 프리앰프에서 출력되는 4데이터에서 선택되는 한개의 데이터 또는 상기 4데이터의 일치와 불일치 중 하나를 표시하는 테스트결과를 선택하여 제공하는 제1선택회로(SELA)와, 상기 제1선택회로에서 출력되는 2데이터에서 선택되는 한개의 데이터와 또는 상기 2개의 데이터의 일치와 불일치 중 하나를 표시하는 테스트결과를 선택하여 제공하는 제2선택회로(SELB)와 상기 제1선택회로에서 출력되는 4데이터에서 선택되는 한개의 데이터 또는 상기 4데이터의 일치와 불일치 중 하나를 표시하는 테스트 결과를 선택하여 제공하는 제3선택회로(SELC)와, 제3선택회로와 상기 데이터버스에 상기 제1의 접속상태를 제어하는 스위치수단(SWA~SWC)을 포함하고, 상기 출력수단은 상기 스위치수단과 상기 데이터버스를 통하여 상기 제3선택회로에서 출력되는 4데이터에서 선택되는 한개의 데이터 또는 상기 4데이터의 일치와 불일치 중 하나를 표시하는 테스트결과를 선택하여 제공하는 제4선택회로와, 소정의 데이터 또는 데이터에서의 테스트결과와 상기 데이터버스를 통하여 입력되는 테스트결과를 선택하여 제공하는 상기 비트구성 제어신호와 상기 테스트모드 제어신호에 응답하는 제5선택회로(SWD)를 포함하는 반도체 기억장치.
  14. 제12항에 있어서, 상기 선택부는 데이터가 선택될 때, 상기 선택된 데이터를 서로에 2개의 상보신호로서 상기 데이터 버스에, 테스트결과가 선택될 때, 상기 선택된 테스트결과를 2비트의 신호로서 상기 데이터버스에 제공되는 반도체 기억장치.
  15. 제12항에 있어서, 상기 테스트결과 출력수단은 복수쌍의 제1상보신호에 의해 상기 테스트결과를 제공하는 제1테스트결과 출력수단(DRVD)와 그리고 복수쌍의 제2상보신호중에서 한쌍에 의해 상기 테스트결과를 제공하는 제2테스트결과 출력수단(DRVD)를 포함하고, 상기 복수쌍의 제2상보신호는 상기 복수쌍의 제1상보신호와 수에 있어 동일하고, 상기 제1테스트결과 출력수단은 상기 테스트결과에 따라서 제1 및 제2전위레벨 중 하나에 각각 상기 복수쌍의 제1상보신호를 제공하고, 상기 제2테스트결과 출력수단은 상기 제1과 제2전위레벨 중 하나에 고정하고, 상기 복수쌍의 제2상보신호중에서 상기 테스트결과를 출력하지 않은 한쌍의 제2상보신호 중 신호의 레벨은 동일하게 출력하는 반도체 기억장치.
  16. 제11항에 있어서, 상기 반도체 기억장치는 분할식으로 배치되고, 각각은 상기 메모리셀어레이, 상기 로우디코더, 상기 컬럼디코더를 가지는 복수의 블록을 포함하고, 상기 반도체 기억장치는 상기 메모리셀 어레이에서 상기 로우디코더와 상기 컬럼디코더에 소정의 메모리셀을 선택하기 위해 어드레스신호를 제공하는 어드레스신호 출력수단(DRVA)을 포함하고, 상기 어드레스신호 출력수단은 각 상기 복수의 블록에서 실질적으로 같은 거리를 가지고 배치되는 반도체 기억장치.
  17. 제11항에 있어서, 상기 메모리셀 어레이는 분할식으로 배치된 복수의 메모리셀 어레이를 포함하고, 상기 반도체 기억장치는 더욱, 어드레스신호를 받는 어드레스신호 입력수단(AB, DRVA)과, 데이터의 입출력을 실행하는 데이터 입출력수단(DRVD, MA)으로 되어 있고, 상기 복수의 메모리셀 어레이는 제1영역과 제2영역으로 분할되고, 상기 어드레스신호 입력수단은 상기 제1영역의 상기 복수의 메모리 셀 어레이 사이에 배치되고, 상기 데이터 입출력수단은 상기 제2영역의 상기 복수의 메모리셀어레이 사이에 배치되는 반도체 기억장치.
  18. 테스트 모드제어신호에 따라서 기억된 데이터의 테스트결과를 소정의 비트구성에서 제공하는 반도체 기억장치이고, 상기 데이터를 기억하는 메모리셀 어레이(MC1~MC4)와, 상기 메모리셀 어레이에서 소정의 데이터를 선택하는 로우디코더(RD1~RD4)와 칼럼디코더(CD1~CD4)와, 상기 로우디코더와 상기 컬럼디코더에 의해 선택되는 메모리셀의 데이터를 증폭하는 프리앰프(PG1~PG4)와, 상기 프리앰프에서 출력되는 데이터에 의거하여 상기 비트구성에 따라서 소정의 테스트결과를 제공하는 상기 테스트모드 제어신호에 응답하는 테스트결과 출력수단(SEL1~SEL4)과, 상기 테스트결과 출력수단의 테스트결과를 전송하는 데이터버스(DB0~DB15), 그리고 상기 데이터버스에 의해 전송되는 테스트결과를 제공하는 출력수단(DRVD, MA)으로 되는 반도체 기억장치.
  19. 데이터를 기억하는 메모리셀 어레이(MC1~MC4)와, 상기 메모리셀 어레이에서 소정의 데이터를 선택하는 로우디코더(RD1~RD4)와 컬럼디코더(CD1~CD4)와, 상기 로우디코더와 상기 컬럼디코더에 의해 선택되는 데이터를 증폭하는 프리앰프(PG1~PG4)와, 상기 프리앰프에서 출력되는 데이터를 선택하는 비트구성 제어신호에 응답하는 선택부(SEL1~SEL4)와, 상기 프리앰프에서 출력되는 데이터에 의거하여 소정의 테스트결과를 제공하는 테스트모드 제어신호에 응답하는 테스트결과 출력수단(SEL1~SEL4)과, 상기 선택수단과 또는 상기 테스트결과 출력수단의 테스트결과에 의해 선택된 데이터를 전송하는 데이터버스(DB0~DB15, /DB0~DB15)와, 그리고 상기 데이터버스에 의해 전송되는 데이터 또는 테스트결과를 제공하는 출력수단(DRVD, MA)를 포함하고, 상기 선택부는 서로에 2개의 상보신호로서 상기 선택된 데이터를 상기 데이터버스에 제공하고, 상기 테스트결과 출력수단은 2비트의 신호로서 상기 테스트결과를 상기 데이터버스에 제공하는 반도체 기억장치.
  20. 복수쌍의 제1상보신호에 의해 테스트결과를 제공하는 제1테스트결과 출력수단(DRVD)과, 복수쌍의 제2상보신호 중에서 한쌍에 의한 상기 테스트결과와, 상기 복수쌍의 제1상보신호와 수에 동일한 복수쌍의 제2상보신호를 제공하는 제2테스트결과 출력수단(DRVD), 그리고 상기 테스트결과를 제공하는 상기 제1 및 제2상보신호를 받는 출력신호(MA)를 포함하고, 상기 제1테스트결과 출력수단은 상기 테스트결과에 따라서 제1과 제2전위레벨 중 하나에 상기 복수쌍의 제1상보신호를 제공하고, 상기 제2테스트결과 출력수단은 상기 복수쌍의 제2상보 신호에서 상기 테스트결과를 출력하지 않은 한쌍의 제2상보신호 중의 한 신호의 레벨을 상기 제1과 제2전위 중의 하나에 고정하고, 동일하게 출력하는 반도체 기억장치.
  21. 분할식으로 배치되고, 각각은 메모리셀 어레이(MC1~MC4)와, 로우디코더(RD1~RD4)와 칼럼디코더(CD1~CD4)를 포함하는 복수의 블록과, 그리고 상기 메모리셀 어레이에서 소정의 메모리셀을 선택하기 위해 어드레스신호를 상기 로우디코더와 상기 칼럼디코더에 제공하는 어드레스 신호 출력수단(DRVA)을 포함하고, 상기 어드레스신호 출력수단은 각 상기 복수의 블록에서 대략 같은 거리로서 배치되는 반도체 기억장치.
  22. 분할식으로 배치되고, 각각은 메모리셀 어레이(MC1~MC4)와, 로우디코더(RD1~RD4) 및 칼럼디코더(CD1~CD4)를 가지는 복수의 블록과, 어드레스신호를 받는 어드레스 입력수단(AB, DRVA), 그리고 데이터의 입출력을 실행하는 데이터 입출력수단(DRVD, MA)를 포함하고, 상기 복수의 블록은 제1과 제2영역으로 분리되고, 상기 어드레스신호 입력수단은 상기 제1영역에서의 상기 복수의 블록사이에 배치되고, 상기 데이터 입출력수단은 상기 제2영역에서의 상기 복수의 블록사이에 배치되는 반도체 기억장치.
    ※ 참고사항：최초출원 내용에 의하여 공개하는 것입
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