KR0155298B1 - 소정의 비트구성으로 데이터의 입출력을 행하는 반도체 기억장치 - Google Patents

소정의 비트구성으로 데이터의 입출력을 행하는 반도체 기억장치 Download PDF

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Abstract

일괄판독 동작에 있어, 메모리셀 어레이(MC1 ∼ MC4)에서 판독되는 데이터는 프리앰프군(PG1 ∼ PG4)에 의해 증폭된다.
증폭된 데이터는 셀렉터부(SEL1)에 제공된다.
셀렉터부는 소정의 비트 구성에 따라서 데이터를 선택하기 위해 비트 구성 선택신호에 응답한다.
선택된 데이터는 데이터버스(DB0 ∼ DB15, /DB0 ∼ /DB15)에 제공된다.
데스트모드시에는 셀렉터부(SEL1 ∼ SEL4)는 소정의 비트 구성에 대응하는 데이터버스(DB0 ∼ DB15, /DB0 ∼ /DB15)에 데이터결과를 제공하기 위해 테스트모드신호에 응답한다.
따라서, 요구된 데이터버스(DB0 ∼ DB15)만이 비트 구성과 데스트모드에 따라서 사용된다.

Description

소정의 비트 구성으로 데이터의 입출력을 행하는 반도체 기억장치
제1도는 본 발명의 일 실시예에 따른 반도체 기억장치의 구성을 나타낸 블록도.
제2도는 본 발명의 일 실시예에 따른 반도체 기억장치의 스위치 회로의 구성을 나타낸 회로도.
제3도는 제1도의 어드레스 입력회로의 구성을 나타낸 회로도.
제4도는 제1도의 어드레스 제어회로의 구성을 나타낸 회로도.
제5도는 제1도의 셀렉터부와 구성을 나타낸 블록도.
제6도는 제5도의 제1셀렉터의 구성을 나타낸 회로도.
제7도는 제5도의 제1스위치의 구성을 나타낸 회로도.
제8도는 제5도의 제2셀렉터의 구성을 나타낸 회로도.
제9도는 제5도의 제2스위치의 구성을 나타낸 회로도.
제10도는 제5도의 제3셀렉터의 구성을 나타낸 회로도.
제11도는 제5도의 제3스위치의 구성을 나타낸 회로도.
제12도는 제1도의 리드 드라이브 회로의 구성을 나타낸 블록도.
제13도는 제12도의 제4셀렉터의 구성을 나타낸 회로도.
제14도는 제11도의 제4스위치의 구성을 나타낸 제1회로도.
제15도는 제12도의 제4스위치의 구성을 나타낸 제2회로도.
제16도는 제12도의 제4스위치의 구성을 나타낸 제3회로도.
제17도는 제1도의 데이터 출력회로의 구성을 나타낸 회로도.
제18도는 종래의 반도체 기억장치의 구성을 나타낸 블록도.
제19도는 제1도의 시험 논리회로와 데이터 출력버퍼의 구성을 나타낸 회로도.
본 발명은 반도체 기억장치에 관한 것으로, 특히, 복수의 비트 구성 중에서 소정의 비트 구성으로 데이터 입/출력을 행하는 반도체 기억장치에 관한 것이다.
현재 반도체 장치는 여러 가지 형태의 장비로서 사용되고 있다.
반도체 기억장치는 사용되는 장치에 적합하도록 사용자의 필요에 따라 데이터의 입/출력 단위, 즉 비트 구성의 선택을 할 수 있는 반도체 기억장치가 개발되어 있다.
그러한 반도체 기억장치는 특개소 64-73597호 공보에 개시되어 있다.
이러한 종래의 반도체 기억장치는 제18도의 블록도를 참조하여 이후 설명한다.
제18도를 참조하면, 반도체 기억장치는 리프레쉬 어드레스 카운터 RCTR, 로우(row)어드레스 버퍼 RADB, 칼럼 어드레스 버퍼 CADB, 니블(nibble)카운터 NCTR, 프리로우(prerow)어드레스 디코더 PRDCR, 용장 어드레스 선택회로 RAC, 프리 칼럼 어드레스 디코더 PCDCR, 어드레스 신호 변화 검출회로 ATD, 타이밍 발생회로 TG, 로우 어드레스 디코더 RDCR0 ∼ RDCR3, N형 센스앰프 SAN0 ∼ SAN3, 메모리 어레이 MARY0 ∼ MARY3, P형 센스앰프 SAP0 ∼ SAP3, 칼럼 스위치 CS0 ∼ CS3, 칼럼 어드레스 디코더 CDCR0 ∼ CDCR3, 메인 앰프 MA0 ∼MA7, 시험 논리 회로 TL, 데이터 출력버퍼 DOB0 ∼DOB4, 데이터 입력버퍼 DIB1 ∼ DIB4, 및 전압 발생회로 VG를 포함한다.
상술한 구성의 반도체 장치는 메인 앰프 MA0 ∼ MA7에 의해 어드레스 신호로 지정된 메모리 어레이 MARY0 ∼ MARY3의 소정의 메모리셀에 기억된 데이터를 증폭하고, 그 증폭된 데이터를 시험 논리회로 TL 및 데이터 출력버퍼 DOB1 ∼ DOB4에 출력한다.
데이터 출력버퍼 DOB1 ∼ DOB4 및 시험논리회로 TL은 데이터 출력버퍼의 구성과 제18도의 시험 논리회로를 나타내는 제19도를 참조하여 이후 상세히 설명한다.
데이터는 로우 어드레스신호 및 칼럼 어드레스 신호에 의해 선택된 메모리셀에서 I/O선까지 판독된다.
I/O선에서 판독된 데이터는 메인 앰프 MA0 ∼MA7에 의해 증폭되어, 데이터 버스에 출력된다.
상기 종래의 반도체 기억장치에서, x1비트 또는 x4비트의 비트 구성이 사전에 작성되는 다른 타입의 포토마스크를 선택적으로 사용하는 것에 의해 선택될 수 있다.
x1비트 구성 도는 x4비트 구성의 경우에 있어서도, 메인 앰프 MA0 ∼ MA3의 출력신호 MO1 ∼ MO3, /MO0 ∼ /MO3(/는 반전신호를 표시)은 4비트와 동시에 출력되어 각 데이터 출력버퍼 DOB1 ∼ DOB4에 입력된다.
x4비트 구성에 있어서는, 출력신호 MO0 ∼ MO3와 /MO0 ∼ /MO3이 각 데이터 출력버퍼 DOB1 ∼ DOB4에 입력되고, 4비트의 출력데이터 D1 ∼ D4가 출력된다.
x1비트 구성에 있어서, 4개의 상보신호 MO0 ∼ MO3, /MO0 ∼ /MO3중에서 한 개의 상보신호가 시험 논리회로 TL에 입력된 어드레스 신호 AXY0 ∼ AXY3에 의해 선택된다.
선택된 상보신호는 데이터 출력버퍼 DOB3에 입력된다.
데이터 출력버퍼 DOB3는 입력 상보신호에서 1비트의 데이터를 출력한다.
시험논리회로 TL은 4비트의 판독 데이터와 일치/불일치를 시험하기 위해 작용한다.
시험 모드신호 TE가 H레벨(고전위)일 때, 신호 mp0 ∼ mp3은 어드레스 신호 AXY0 ∼ AXY3에 관계없이 신호 DS에 의해 동시에 H레벨이 된다.
신호 mp0 ∼ mp3이 H레벨일 때, 메인 앰프 MA0 ∼ MA3의 출력신호 MO0 ∼ MO3, /MO0 ∼ /MO3이 각 4-입력 NAND게이트에 입력된다.
메모리셀 어레이 MARY0 ∼ MARY1에서 판독된 4비트의 모든 데이터가 H레벨일 때, 모든 출력신호 MO0 ∼ MO3와 /MO0 ∼ /MO3은 각각 H레벨과 L레벨(접지 전위)이 된다.
따라서, L레벨의 신호는 데이터 출력패드 Dout에서 출력된다.
4비트의 모든 판독 데이터가 L레벨 일 때, 출력신호 MO0 ∼ MO3와 /MO0 ∼ /MO3는 각각 L레벨과 H레벨이 된다.
따라서, H레벨의 신호는 데이터 출력패드 Dout에서 출력된다.
4비트 데이터중 적어도 1개의 다른 데이터 비트가 판독될 때, 출력신호 MO0 ∼ MO3이 입력되는 4NAND게이트의 출력이 모두가 H레벨이 되므로, 데이터 출력패드 Dout는 고임피던스 상태로 된다.
이리하여, 시험모드신호 TE는 H레벨신호를 받고, 메모리셀 어레이 MARY0 ∼ MARY1에서 판독된 4비트의 데이터의 일치/불일치가 검출될 수 있다.
상기와 같이, 종래의 반도체 기억장치는 포토마스크를 부분적으로 변경하는 것에 의해 x1비트 구성 또는 x4비트 구성을 사용하기 위해 선택적으로 생산될 수가 있어, 사용자의 요구에 적합하게 된다.
종래의 반도체 기억장치는 메인 앰프에 의해 메모리셀에서 판독된 데이터를 증폭하고, 증폭된 데이터는 데이터 버스를 통하여 데이터 출력버퍼와 시험논리회로에 입력되었다.
x1비트 구성 및 x4비트 구성에서 판독된 모든 데이터는 데이터버스를 통하여 전송되므로, 데이터 버스가 다른 전송기간을 가질 때(전송시간이 다를 때) 가장 긴 전송시간의 데이터 버스에 의해 액세스 시간이 결정되었다.
이것은 불필요한 데이터 버스가 1비트 구성에 사용되고 그리고 액세스 시간이 가장 긴 데이터 전송시간을 가지는 데이터 버스에 의해 의존되었다는 것을 의미한다.
액세스가 더 긴 시간을 소요하였다는 문제가 있었다.
모든 데이터 버스가 사용되기 때문에, 전력소비가 불필요한 데이터 버스의 충방전에 기인하여 증가된다는 문제도 있었다.
본 발명의 목적은 동작속도를 증가하고 소비전력을 감축하는 반도체 기억장치를 제공하는 것이다.
본 발명의 다른 목적은 비트 구성 스위칭과 테스트모드 스위칭을 용이하게 실행할 수 있는 반도체 기억장치를 제공하는 것이다.
본 발명의 또 다른 목적은 고집적화에 적합한 반도체 기억장치를 제공하는 것이다.
본 발명의 일 태양에 따른 반도체 기억장치는 데이터를 기억하는 복수의 메모리 블록과, 선택된 데이터를 증폭하는 복수의 메모리 블록에 대응하여 설치된 복수의 프리앰프, 그리고 복수의 프리앰프에서 출력신호와 모드선택신호에 따른 각각 다른 상태에서 복수의 프리앰프의 출력신호를 선택하고 제공하는 적어도 3개 모드 중에서 한 개의 모드를 선택하기 위해 모드선택신호를 받는 출력 선택회로를 포함한다.
상기 구성에 따라, 요구된 모드는 적어도 3개 노드에서 출력 요망 데이터에서 선택될 수 있다.
그러므로, 비트 구성과 테스트 모드는 요망된 것으로 용이하게 스위치될 수 있다.
본 발명의 다른 태양에 따른 반도체 기억장치는 복수의 메모리 블록을 가지는 메모리셀 어레이, 복수의 메모리 블록에 대응하여 설치된 복수의 프리앰프를 가지는 프리앰프군, 및 복수의 모드 선택신호에 따라 각각 다른 상태에서 복수의 프리앰프 출력신호를 선택하고 그리고 그 선택된 출력 신호를 출력하는 복수의 프리앰프에서 출력신호를 받는 프리앰프군에 대응하여 설치된 복수의 선택부를 포함한다.
상기 구성에 따라 복수의 프리앰프의 출력신호는 요망된 상태에서 선택될 수 있어 복수의 모드 선택신호에 따라 복수의 선택단위체 의해 출력된다.
따라서, 비트 구성 및 테스트 모드는 요망된 것에 용이하게 스위치될 수 있다.
본 발명의 또 다른 태양에 따른 반도체 기억장치는 데이터를 기억하는 복수의 메모리 블록과, 선택된 데이터를 증폭하는 복수의 메모리 블록에 대응하여 설치된 복수의 프리앰프, 및 계층식으로 동일하게 출력하는 제1 및 제2선택회로에 의해 복수의 프리앰프에서 복수의 출력신호를 선택하는 선택부를 포함한다.
상기 구성에 따라, 프리앰프의 복수의 출력신호는 계층식으로 선택될 수 있으므로, 비트 구성 및 테스트 모드는 요망된 것으로 스위치될 수 있다.
본 발명의 더욱 다른 태양에 따른 반도체 기억장치는 데이터를 기억하는 메모리셀 어레이, 메모리셀 어레이에서 소정의 데이터를 선택하는 로우디코더와 칼럼 디코더, 메모리셀 어레이에서 출력된 데이터를 증폭하는 프리앰프, 프리앰프에서 출력된 데이터를 선택하는 비트 구성 제어신호에 응답하는 선택부, 선택부에 의해 선택된 데이터를 전송하는 데이터 버스, 및 데이터 버스에 의해 전송되는 데이터를 제공하는 출력회로를 포함한다.
상기 구성에 따라, 데이터는 데이터 버스에 전송되기 전에 선택된다.
따라서, 불필요한 데이터 버스는 사용되지 않는다.
그래서 장치의 액세스 시간과 전력소비를 감축하는 것이 가능하다.
본 발명의 더욱 또 다른 태양에 따른 반도체 기억장치는 데이터를 기억하는 메모리셀 어레이, 메모리셀 어레이에서 소정의 데이터를 선택하는 로우 디코더 및 칼럼 디코더, 메모리셀 어레이에서 제공된 데이터를 증폭하는 프리앰프, 프리앰프에서 데이터 출력에 의거하여 테스트 구성에 따른 소정 테스트 결과를 제공하는 테스트 모드 제어신호에 응답하는 테스트 결과 출력회로와, 테스트 회로의 테스트 결과를 전송하는 데이터 버스, 및 데이터 버스에 의해 전송되는 테스트 결과를 제공하는 출력회로를 포함한다.
상기 구성에 따라, 소정의 테스트 결과는 데이터 버스에 데이트를 전송하기 전에 프리앰프에서 제공되는 데이터에 의거하여 출력된다.
따라서, 불필요한 데이터 버스는 사용되지 않는다.
이리하여, 테스트시에 장치의 테스트 시간과 전력소비는 감소된다.
본 발명의 더욱더 또 다른 태양에 따른 반도체 기억장치는 데이터를 기억하는 메모리셀 어레이, 메모리셀 어레이에서 소정의 데이터를 선택하는 로우 디코더 및 칼럼 디코더, 메모리셀 어레이에서 소정의 데이터를 선택하는 로우 디코더 및 칼럼 디코더, 메모리셀 어레이에서 출력된 데이터를 증폭하는 프리앰프, 프리앰프에서 제공되는 데이터를 선택하는 비트 구성 제어신호에 응답하는 선택부, 프리앰프에서 출력되는 데이터에 의거하여 소정의 테스트 결과를 제공하는 테스트 모드 제어신호에 응답하는 테스트 결과 출력회로, 테스트 결과 출력회로에서 제공되는 테스트 결과 또는 선택회로에 의해 선택되는 데이터를 전송하는 데이터버스, 데이터 버스에 의해 전송되는 테스트 결과 또는 데이터를 제공하는 출력회로를 포함한다.
선택부는 서로에 상보형 2개 신호로서 선택된 데이터를 데이터 버스에 제공한다. 테스트 결과 출력회로는 테스트 결과를 데이터 버스에 2비트의 신호로서 제공한다.
상기 구성에 따라, 선택부는 선택된 데이터를 상보신호로서 데이터 버스에 제공한다.
테스트 결과 출력회로는 그 테스트 결과를 2비트의 신호로서 데이터 버스에 제공한다.
따라서, 복수의 정보는 데이터 버스의 한 쌍의 신호선에 의해 테스트결과로서 전송될 수 있다.
신호선의 수는 장치의 고집적도를 실현하기 위해 감소된다.
본 발명의 또 다른 태양에 따른 반도체 기억장치는 복수쌍의 제1상보신호에 의해 테스트 결과를 제공하는 제1테스트 결과 출력회로, 복수쌍의 제1상보신호에 동일한 수의 복수상의 제2상보신호중 한 쌍에 의해 테스트 결과를 제공하는 제2테스트 결과 출력회로, 및 테스트 결과를 제공하는 제1 및 제2상보신호를 받는 출력회로를 포함한다.
제1테스트 결과 출력회로는 테스트 결과에 응답하여 제1 및 제2전위 레벨중 하나에서 복수쌍의 제1상보 신호를 제공한다.
제2테스트 결과 출력회로는 제1 및 제2전위 레벨중의 하나에 제2상보신호의 복수의 쌍 중에서 테스트 결과를 출력하지 않는 한 쌍의 제2상보신호중 한 신호의 레벨을 고정하고, 동일하게 출력한다.
상기 구성에 따라, 제2테스트 결과 출력회로는 제1테스트 결과 출력회로의 제1상보신호의 제1 및 제2전위중 하나와 같은 전위에 테스트 결과를 제공하지 않는 한 쌍의 제2상보신호중 신호의 전위레벨을 고정하고, 동일하게 출력한다.
따라서, 제1 및 제2테스트 결과 출력회로는 출력을 위한 소정의 전위에 상보신호중의 하나를 고정할 수 있다.
이리하여, 제1 및 제2테스트 결과 출력회로의 회로 복잡성은 장치의 고집적화를 축소되게 할 수 있다.
더욱이, 장치의 전력소비는 데이터 버스의 충방전 전류가 감소되기 때문에 축소될 수 있다.
본 발명의 또 다른 태양에 따르는 반도체 기억장치는 분할식으로 배치되고 각각 메모리셀 어레이, 로우 디코더 및 칼럼 디코더를 가지는 복수의 블록, 메모리셀 어레이에서 소정의 메모리셀을 선택하는 어드레스 신호를 로우 디코더와 칼럼 디코더에 제공하는 어드레스 신호출력회로를 포함한다.
어드레스 신호 출력회로는 복수의 블록의 각각에 같은 거리로 배치된다.
상기 구성에 따라, 어드레스 신호 출력회로는 복수의 블록에 실질적으로 같은 거리로 위치되므로, 어드레스 신호는 실질적으로 같은 전송시간에서 각 메모리셀 어레이에 전송되게 할 수 있다.
따라서, 어드레스 신호 출력회로에서 복수의 블록으로 어드레스 신호를 전송하는데 요하는 시간은 장치의 속도 증가를 위해 감소될 수 있다.
본 발명의 또 다른 태양에 따른 반도체 기억장치는 분할식으로 배치되고, 각각은 메모리셀 어레이, 로우 디코더, 및 칼럼 디코더를 가지는 복수의 블록, 어드레스 신호를 받는 어드레스 신호 입력회로, 데이터가 입출력하게 하는 데이터 입출력회로를 포함한다.
복수의 메모리셀 어레이는 제1영역 및 제2영역으로 분할된다.
어드레스 입력회로는 제1영역 및 제2영역으로 분할된다.
어드레스 입력회로는 제1영역의 복수의 메모리셀 어레이간에 배치된다.
데이터 입/출력 회로는 제2영역의 복수의 메모리셀 어레이간에 배치된다.
상기 구성에 따라서, 어드레스 신호 입력회로 및 데이터 입/출력 회로는 각각 제1영역과 제2영역에 배치되어 있어, 어드레스 신호 입력회로의 신호선과 데이터 입/출력 회로의 신호선은 서로 중첩되지 않게 배치될 수 있다.
따라서, 장치의 고집적화를 실현하기 위한 레이아웃은 단순화된다.
본 발명의 목적, 특징, 태양 및 장점은 첨부한 도면을 참조한 상세한 설명으로부터 보다 명확해질 것이다.
[실시예]
이하, 본 발명에 따른 반도체 기억장치의 실시예를 도면을 참조하여 상세히 설명한다.
제1도는 본 발명의 일 실시예에 따른 64M비트 DRAM(다이나믹 랜덤 액세스 메모리)인 반도체 기억장치의 구성을 나타내는 블록도이다.
제1도를 참조하면, 반도체 기억장치는 메모리셀 어레이 MC1 ∼ MC4, 칼럼디코더 CD1 ∼CD4, 프리앰프군 PG1 ∼ PG4, 로우디코더 RD1 ∼ RD4, 어드레스 입력회로 AB, 어드레스 제어회로 DRVA, 리드 데이터 드라이브회로 DRVD, 데이터 출력회로MA, 어드레스 신호선RA0 ∼RA12, /RA0 ∼ /RA12, CA0 ∼ CA12, 데이터 출력 신호선 OD0 ∼ OD15, /OD0 ∼/OD15, 데이터 버스 DB0 ∼ DB15, /DB0 ∼ /DB15, 어드레스 패드 A0 ∼A12, 및 입/출력 패드 DQ0 ∼ DQ15를 포함한다.
메모리셀 어레이 MC1 ∼ MC4 각각은 16M비트의 기억용량을 가지고 4개 영역으로 배치된다.
어드레스 패드 A0 ∼A12에서 입력된 외부 어드레스 신호는 어드레스 입력회로 AB에 입력된다.
어드레스 입력회로 AB는 어드레스 제어회로 DRVA에 제공되는 내부 어드레스 신호를 발생한다.
어드레스 신호회로 DRVA는 내부 어드레스 신호를 로우 디코더 RD1 ∼ RD4 및 칼럼 디코더 CD1 ∼ CD4에 설치된다.
로우 디코더 RD1 ∼ RD4 및 칼럼 디코더 CD1 ∼ CD4는 입력 내부 어드레스 신호에 응답하여, 메모리셀 어레이 MC1 ∼ MC4에서 소정의 메모리셀을 선택하는 것에 의해, 데이터는 그 메모리셀에서 판독된다.
메모리셀에서 판독되는 데이터는 프리앰프 PA1 ∼ PA4에 의해 증폭된다.
증폭된 데이터는 셀렉터 부 SEL1 ∼ SEL4에서 비트 구성 또는 테스트 모드에 따라 선택되거나 또는 시험결과의 작성이 행하여진다.
선택된 데이터 또는 시험결과는 데이터 버스 DB0 ∼ DB15를 통하여 리드데이터 드라이브 회로 DRVD에 입력된다.
리드 데이터 드라이브 회로 DRVD는 비트 구성 또는 테스트 모드에 따라, 데이터의 선택 또는 시험결과의 작성을 행하여 데이터 출력신호선 OD0 ∼ OD15, /OD0 ∼/OD15를 통하여 데이터 출력회로 MA에 입력된다.
데이터 출력회로 MA는 입력된 데이터 또는 시험결과를 입/출력 패드 DQ0 ∼ DQ15에 출력한다.
각 블록의 배치에 대해 설명한다.
메모리셀 어레이 MC1 ∼ MC4는 2로우와 2칼럼의 4개 영역으로 분리된다.
어드레스 제어회로 DRVA는 4개의 메모리셀 어레이 MC1 ∼ MC4의 중앙에 대략 배치된다.
어드레스 제어회로 DRVA는 4개의 메모리셀 어레이 MC1 ∼ MC4의 중앙에 대략 배치된다.
어드레스 제어회로 DRVA와 각 메모리셀 어레이 MC1 ∼ MC4간의 거리는 대략 동일하므로, 어드레스 제어회로 DRVA에서 제공된 내부 어드레스 신호의 지연 시간은 대략 동일하다.
그 결과, 내부 어드레스 신호의 스큐(skew)가 감소되고, 내부 어드레스 신호가 전달되는 거리도 짧게 된다.
이에 따라 액세스 시간이 단축되어 장치의 동작속도의 증가가 실현된다.
어드레스 패드 A0 ∼ A12 및 어드레스 입력회로 AB는 제1도의 좌측에서 메모리셀 어레이 MC1와 MC3사이에 배치된다.
입/출력 패드 DQ0 ∼ DQ15 및 데이터 출력회로 MA는 제1도의 우측에서 메모리셀 어레이 MC2와 CM4사이에 배치된다.
어드레스 입력회로 AB에 접속되는 복수의 어드레스 신호선 RA0 ∼RA12, /RA0 ∼ /RA12, CA0 ∼ CA12(본 실시예에서는 선 36)와 데이터 출력회로 MA에 접속되는 복수의 데이터 출력신호선 OD0 ∼ OD15, /OD0 ∼/OD15(본 실시예에서는 선 32)이 서로 겹치지 않도록 배치되어 있으므로, 각 배선의 패턴이 간단화되어, 칩면적이 축소된다.
따라서, 장치의 집적도가 증가될 수 있다.
더욱이, 리드 프레임이 LOC(Lead On Chip)구조의 반도체 기억장치에서 칩의 중앙까지 확장되기 때문에, 각 패드간을 본딩하고 리드 프레임이 상기와 같이 각 패드를 배치하므로서 이용될 수 있다.
본 실시예의 반도체 장치에 있어서, 데이터의 입/출력 단위, 즉 비트 구성은 본딩에 의해 x1비트 구성(예를 들면, 니블 모드), x4비트 구성, x8비트 구성 또는 x16비트 구성을 임의로 선택될 수 있다.
본 실시예는 반도체 시장의 가장 우세한 수요에 부합하고, 그들의 외형 치수가 대략 동일하기 때문에 x1, x4, x8, 및 x16의 구성을 사용한다.
동일한 칩 사이즈의 제한이 유효한 외형 구성에서의 유사성과 생산성이 1칩으로 복수의 비트 구성을 얻는 것에 의해 개선될 수 있다.
본 실시예의 반도체 장치는 데이터의 일치/불일치가 각 비트 구성에 따라서 테스트되는 테스트 모드를 포함한다.
이 테스트 모드는 테스트 결과가 일괄하여 하나의 입/출력 패드에 출력되는 일괄 테스트 모드와, 테스트 결과가 테스트 구성에 따라서 독립적으로 출력되는 독립 테스트 모드를 포함한다.
이하, 제2도를 참조하여 와이어 본딩에 의한 상기 비트 구성의 선택 및 테스트 모드 선택을 행하는 스위치 회로가 설명된다.
제2도를 참조하여 와이어 본딩에 의한 상기 비트 구성의 선택 및 테스트 모드 선택을 행하는 스위치 회로가 설명된다.
제2도를 참조하면, 와이어 본딩에 의한 스위치 회로는 본딩패드 PAD1 ∼ PAD4, 트랜지스터 Q1 ∼ Q8, 인버터 D1 ∼ D20, 및 NAND게이트 G21 ∼ G24를 포함한다.
본딩패드 PAD1 ∼ PAD4가 본딩되지 않을 때, 출력신호 P1 ∼ P4는 H레벨이 되고 출력신호 /P1 ∼ /P4는 L레벨이 된다.
비트 구성과 테스트 모드의 선택은 다음과 같이, 본딩패드 PAD1 ∼ PAD4를 접속하는 것에 의해 실행될 수 있다.
x1비트 구성에서 본딩패드 PAD1과 PAD3이 접지전위에 접속된다.
출력신호 /P1과 /P2 둘다 H레벨이 되고, x1비트 구성 선택신호 x1은 H레벨이 된다.
4비트 구성이 선택될 때는, 본딩패드 PAD2만이 접지전위에 접속되고, 출력신호 P1과 /P2는 H레벨이 된다.
따라서, x4비트 구성 선택신호 x4는 H레벨이 된다.
마찬가지로, x8비트 구성에서도, 본딩패드 PAD1만이 접지전위에 접속되고, x8비트 구성 선택신호 x8은 H레벨이 된다.
x16비트 구성에서, 본딩패드 PAD1과 PAD2 둘다 접속되지 않으므로, x16비트 구성 선택신호 x16은 H레벨이 된다.
본딩패드는 일괄 테스트 모드신호 ΦA와 64비트 병렬신호 x64 TEST에도 같은 방법으로 접속된다.
더욱이, 본딩패드 PAD3과 PAD4가 접속되지 않을 때, 일괄 테스트 모드신호 ΦA와 64비트 병렬신호 x64 TEST는 H레벨로 된다.
본딩패드 PAD3와 PAD4가 접지전위에 접속될 때, 일괄 테스트모드신호 ΦA와 64비트 병렬신호 x64 TEST는 L레벨이 된다.
상기 스위치 회로는 일정 레벨의 신호를 출력하기 위해서만 사용하기 때문에, 신호의 전송 속도는 중요하지 않다.
따라서, 이 스위치 회로는 제1도의 반도체 기억장치의 어느 부분에 배치하여도 좋다.
예를 들면, 상술한 스위치 회로는 본딩패드를 포함하므로, 어드레스 패드 A0 ∼ A12의 외측 또는 입/출력 패드 DQ0 ∼ DQ15의 외측, 또는 양쪽에 배치되어도 된다.
이하, 제1도의 어드레스 입력회로의 예를 그의 구성을 나타내는 제3도를 참조하여 설명한다.
제3도를 참조하면, 어드레스 입력회로는 트랜지스터 Q11 ∼ Q21, 인버터 G31 ∼ G36, 및 NAND게이트 G37를 포함한다.
제3도에 도시된 어드레스 입력회로는 한 개의 어드레스 패드 An에 대응한다.
제1도에 도시된 어드레스 입력회로 AB는 각 어드레스 패드에 대응하는 제 3어드레스 입력회로를 포함한다.
어드레스 입력회로는 내부에 발생된 제어 신호 /RA에와 RAL에 응답하여, 어드레스 패드 An에 따라서 내부 로우 어드레스 신호 RADn과 /RADn을 발생한다.
또한, 어드레스 입력회로는 제어신호 CAI에 응답하여, 내부 칼럼 어드레스 신호 CADn을 발생한다.
어드레스 입력회로는 어드레스 패드 A0 ∼ A12의 근방에 배치되어, 외부 어드레스 신호의 지연시간을 단축한다.
이하, 제1도의 어드레스 제어회로의 일 예를 그의 구성을 나타내는 제4도를 참조하여 설명한다.
제4도를 참조하면, 어드레스 제어회로는 NAND게이트 G41 ∼ G51, 인버터 G55 ∼ G68, OR게이트 G71 ∼ G74, NOR 게이트 G75, 스위치 S1, 및 트랜지스터 Q25를 포함한다.
내부 제어신호 RADE와 CADE는 내부 로우 어드레스 신호 RAN과 내부 칼럼 어드레스 신호 CAn의 발생 타이밍을 제어하기 위해 사용한다.
더욱이, 내부 제어신호 RADE와 CADE가 H레벨일 때, 내부 로우 어드레스신호 RAn과 내부 칼럼 어드레스신호CAn이 외부 어드레스 신호에 따라서 발생된다.
내부 제어신호 RADE와 CADE가 L레벨일 때 내부 로우 어드레스신호 RAn, /RAn 및 내부 칼럼 어드레스신호 CAn, /CAn 모두가 L레벨이 된다.
테스트 모드 신호 /TE가 L로 될 때 내부 칼럼 어드레스신호 CA8와 /CA8 양쪽이 H레벨이 된다.
내부 칼럼 어드레스신호 CA9와 /CA9는 양쪽이 테스트 모드와 x16비트 구성에서 H레벨이 된다.
내부 칼럼 어드레스신호 CA10와 /CA10는 양쪽이 테스트 모드시와 x16비트와 x8비트 구성 하에서는 H레벨이 된다.
제4도에 도시된 두 개의 어드레스 제어회로는 상부와 하부의 로우 디코더 RD1 ∼ RD4와 칼럼 디코더 CD1 ∼ CD4에 각각 내부 로우 어드레스 신호와 내부 칼럼 어드레스 신호를 제공하기 위하여 설치된다.
상부 또는 하부 어드레스 제어신호의 어느 것의 동작 선택은 어드레스 제어회로중 하나에만 내부 제어신호 RADE와 CADE를 출력하는 것에 의해 제어된다.
여기서, 내부 제어신호 RACE와 CADE는 외부 로우 어드레스 스트로브 신호 /RAS와 외부 칼럼 어드레스 스트로브신호 /CAS에 의해 발생되어, 로우 어드레스와 칼럼 어드레스의 발생 타이밍을 결정한다.
테스트 모드 신호 TE와 /TE는 테스트 모드를 가리킨다.
통상 동작 모드에서, 테스트 모드신호 TE와 /TE는 각각 L레벨과 H레벨이 된다.
테스트 모드에서 테스트 모드신호 TE와 /TE는 각각 H레벨과 L레벨이 된다.
외부 칼럼 어드레스 스트로브 신호 /CAS와 외부 라이트 이네이블 신호 /WE 양쪽이 외부 로우 어드레스 스트로브 신호 /RAS의 상승시에 L레벨이 될 때, 테스트 모드로 들어간다.
x16비트 구성 시에는 내부 칼럼 어드레스신호 CA10과 CA9는 사용되지 않는다.
따라서, 통상 동작모드시에는 내부 칼럼 어드레스 신호 CA9, /CA9, CA10 및 /CA10은 H레벨에 고정된다.
동일하게 x8비트 구성시에도, 내부 칼럼 어드레스신호 CA10과 /CA10은 둘다가 H레벨에 고정된다.
테스트 모드시에도, 내부 칼럼 어드레스신호 CA8, CA9 및 CA10의 상태는 장치의 동작에 영향을 주지 않으므로, 내부 칼럼 어드레스신호 CA8, /CA8, CA9, /CA9, CA10 및 /CA10은 H레벨이 된다.
이리하여, 어드레스 신호가 테스트 모드로 사용되게 되는 결정은 반도체 제품의 사양에 의존한다.
이하, 제1도의 셀렉터부를 그의 구성을 나타내는 제5도의 블록도를 참조하여 설명한다.
제5도의 모든 신호선은 상보 신호선이다.
제5도를 참조하면, 셀렉터부 SEL1은 제1, 제2 및 제3 셀렉터 SELA, SELB 및 SELC, 그리고 제1, 제2, 제3스위치 SWA, SWB 및 SWC를 포함한다.
공통 워드선에 접속되는 복수의 메모리셀중 소정의 메모리셀에서 판독된 각 데이터는 프리앰프 PA0 ∼ PA63중 대응하는 프리앰프에 의해 증폭된다.
통상의 판독 동작시에는, 64프리앰프 PA0 ∼PA63의 16프리앰프 PA0, PA4, PA8, …, PA60에서 데이터가 동시에 출력된다.
32비트 병렬 테스트 모드시에는 16프리앰프 PA2, PA6, …, PA62에서 데이터가 더욱 판독된다.
64비트 병렬 테스트 모드시에는 모든 64프리앰프 PA0 ∼ PA60에서 데이터가 판독된다.
64프리앰프 PA0 ∼PA63의 출력신호는 4개의 출력신호씩에 의해 제1셀렉터 SELA에 입력된다.
제1셀렉터 SELA는 4개의 입력 데이터에서 소정의 데이터를 선택한다.
선택된 데이터는 제2와 제3셀렉터 SELB, SELC 및 제1스위치 SWA에 출력된다.
제1셀렉터 SELA는 4개의 입력 데이터의 일치/불일치를 판정하고, 그 판정 결과를 제1스위치 SWA와 제2, 제3셀렉터 SELB, SELC에 출력한다.
제2셀렉터 SELB는 제1셀렉터 SELA에서 입력된 2개의 데이터중 소정의 데이터를 선택한다.
선택된 데이터는 제2스위치 SWB에 제공된다.
또한, 제2셀렉터 SELB도 제1셀렉터 SELA에 입력된 2개의 데이터의 일치/불일치를 판정한다.
판정결과는 제2스위치 SWB에 제공된다.
제3셀렉터 SELC는 제1셀렉터 SELA에서 제공된 4개의 데이터에서 소정의 데이터를 선택한다.
선택된 데이터는 제3스위치 SWC에 제공된다.
또한, 제2셀렉터 SELC도 제1셀렉터 SELA에 제공된 4개의 데이터의 일치/불일치를 판정한다.
판정 결과는 제3스위치 SWC에 제공된다.
제1, 제2 및 제3스위치 SWA, SWB 및 SWC는 데이터 버스 DB0 ∼ DB15중 소정의 데이터 버스에 각각 접속된다.
입력 데이터 도는 판정 결과는 데이터 버스 DB0 ∼ DB15에 제공된다.
이하, 제5도에 도시한 제1셀렉터를 그의 상세한 구성을 나타낸 제6도를 참조하여 설명한다.
제6도를 참조하면, 제1셀렉터는 OR게이트 G81 ∼ G88, NAND 게이트 G91 ∼ G105, 인버터 G111 ∼ G124, 및 스위치 S2, S3, S11 ∼ S20을 포함한다.
내부 어드레스 신호RA12와 CA8, 테스트 모드 신호 TE, 및 64비트 병렬 테스트 신호 x64 TEST는 제1셀렉터에 제공된다.
통상 판독시에는, 4개 프리앰프의 4개 출력신호 RD0 ∼ RD3중에서 한 개가 내부 어드레스신호 RA12와 CA8에 의해 선택되어 출력된다.
테스트 모드시에는 테스트 모드신호 TE가 H레벨이 되고, 내부 어드레스 신호 CAB와 /CAB는 제4도에 도시한 어드레스 제어회로에 의해 H레벨에서 출력된다.
따라서, 내부 어드레스 신호 RA12가 L레벨이 될 때, 출력신호 Z0와 Z2 둘다가 H레벨로 되므로, 프리앰프의 출력신호 RD2와 출력신호 RD0의 비교결과와 출력신호 /RD2와 출력신호 /RD0의 비교결과가 제1셀렉터의 출력신호 RDD와 /RDD로서 각각 제공된다.
더욱이, 프리앰프의 출력신호 RD0와 RD2 둘다 H레벨이 될 때, 제1셀렉터의 출력신호 RDD는 L레벨이 되고, 그리고 상보신호 /RDD는 H레벨이 된다.
출력신호 RD0와 RD2 둘다가 L레벨일 때에, 출력신호 RDD는 H레벨이 되고, 그리고 상보신호 /RDD는 L레벨이 된다.
그렇지 않으면, 제1셀렉터의 출력신호 RDD와 /RDD둘다는 L레벨이 된다.
64비트 병렬 테스트가 테스트 모드로서 실행될 때, 64비트 병렬 테스트신호 x64 TEST는 H레벨이 된다.
이것이 인버터 G111 ∼ G114의 출력신호 Z0 ∼ Z3이 내부 어드레스신호 RA12의 상태에 관계없이 H레벨이 되게 한다.
따라서, 프리앰프의 출력신호 RD0 ∼ RD3와 /RD0 ∼ /RD3의 4비트의 비교결과가 제1셀렉터의 출력신호 RDD와 /RDD로서 각각 제공된다.
더욱이, 프리앰프의 출력신호 RD0 ∼ RD3이 H레벨일 때, 출력신호 RDD와 /RDD는 각각 L레벨과 H레벨이된다.
프리앰프의 모든 출력신호 RD0 ∼ RD3이 L레벨일 때, 출력신호 RDD와 /RDD는 H레벨과 L레벨이 된다.
그렇지 않으면, 출력신호 RDD와 /RDD 둘다는 L레벨이 된다.
이하, 제5도에 도시된 제1스위치를 그의 구성을 나타내는 제7도를 참조하여 상세히 설명한다.
제7도를 참조하면, 제1스위치는 NAND 게이트 G131 ∼ G133, AND 게이트 G134, NOR 게이트 G135 및 G136, 인버터 G137 및 트랜지스터 Q31 ∼ Q34를 포함한다.
x16 구성을 표시하는 x16비트 구성 선택신호 x16은 제1스위치에 제공된다.
x16 비트 구성 선택신호 x16이 H레벨이 될 때, 제1셀렉터에서 출력된 RDD와 /RDD는 데이터 버스 OB와 /DB에 제공된다.
여기서, 데이터 버스 DB와 /DB에 신호를 제공하는 트랜지스터 Q31 ∼ Q34는 큰 구동능력의 트랜지스터를 사용하여 긴 데이터 버스의 경우에 있어서도 고속으로 구동될 수 있다.
x16비트 구성에 있어서, 16개의 제1셀렉터의 출력신호는 데이터 버스의 대응하는 16쌍에 각각 제공되어 16비트의 출력신호로 된다.
16비트 이외의 비트 구성에 있어서는 제1스위치의 출력신호는 고임피던스 상태가 되고, 프리앰프에서 출력되는 데이터는 다른 셀렉터 SELB 또는 SELC를 통하여 데이터 버스에서 판독된다.
이하, 제5도에 도시된 제2셀렉터를 제8도를 참조하여 상세히 설명한다.
제8도를 참조하면, 제2셀렉터는 NAND게이트 G141 ∼ G144, 인버터 G145 ∼ G147, AND 게이트 G149 및 G150, 그리고 스위치 S4, S5 및 S21 ∼ S26을 포함한다.
내부 어드레스 신호 CA9와 테스트 모드 신호 TE는 제2셀렉터에 제공된다.
통상 판독 동작시에는, 2개 제1셀렉터에서 제공되는 상보신호 RDD0, /RDD0, 및 RDD1 중 한 개가 내부 어드레스 신호 CA9에 의해 선택되어 출력된다.
테스트 모드시에는 테스트 모드 신호 TE가 H레벨이 되고, 2개의 제1셀렉터의 출력신호 RDD0와 RDD1의 논리적과 출력신호 /RDD0와 /RDD1의 논리적은 출력신호 0와 /0로서 제공된다.
제1셀렉터의 출력신호 RDD0와 RDD1 둘다가 H레벨일 때, 출력신호 0은 H레벨이 되고 출력신호 /0은 L레벨이 된다.
제1셀렉터의 출력신호 RDD0와 RDD1 함께 L레벨될 때, 출력신호 0은 L레벨이 되고 출력신호 /0은 H레벨이 된다.
그렇지 않으면, 출력신호 0와 /0은 둘다 L레벨이 된다.
이하, 제5도에 도시된 제2스위치를 제9도의 회로도를 참조하여 상세하게 설명한다.
제9도를 참조하면, 제2스위치는 인버터 G151과 G152, AND 게이트 G153, NAND 게이트 G154와 G155, NOR 게이트 G156과 G157, 및 트랜지스터 Q41 ∼ Q44를 포함한다.
x8비트 구성을 나타내는 x8비트 구성 선택신호 x8은 제2스위치에 제공된다.
x8비트 구성시에는, x8비트 구성 선택신호 x8은 H레벨이 되고, 제2셀렉터의 출력신호 0과 /0은 데이터 버스 DB와 /DB에 제공된다.
다른 비트 구성에서는, 제2스위치의 출력신호는 고임피던스 상태가 된다.
제5도에 도시된 제3셀렉터를 제10도의 회로도를 참조하여 상세하게 설명한다.
제10도를 참조하면, 제3셀렉터는 NAND 게이트 G161 ∼ G168, 인버터 G171 ∼ G178, 4-입력 AND 게이트 G176와 G180, 및 스위치 S6, S7, S31 ∼ S40을 포함한다.
제3셀렉터의 동작은 제8도의 제2셀렉터의 것과 기본적으로 같다.
통상의 판독동작시에 있어서는 제1셀렉터에서 제공되는 4개의 상보신호 중 1개가 내부 어드레스 신호 CA9와 CA10에 의해 선택되어 출력된다.
테스트 모드시에는 4개의 제1셀렉터의 4개 출력신호 RDD0 ∼ RDD3의 논리적과 4개의 출력신호 /RDD0 ∼ /RDD3의 논리적은 출력신호 0와 /0로서 각각 출력된다.
이하, 제5도의 제3스위치를 제11도의 회로도를 참조하여 상세히 설명한다.
제11도를 참조하면, 제3스위치는 AND 게이트 G181, NAND 게이트 G182와 G183, NOR 게이트 G184과 G 185, 인버터 G186과 G 187, 및 트랜지스터 Q46 ∼ Q49를 포함한다.
x4 비트 구성을 나타내는 x4 비트 구성 선택신호 x4은 제3스위치에 제공된다.
x4 비트 구성에 있어서는 x4비트 구성 선택신호는 H레벨이 되고, 제3셀렉터의 출력신호 O과 /O가 데이터 버스 DB와 /DB에 제공된다.
다른 비트 구성에 있어서는 제3스위치의 출력신호는 고임피던스 상태가 된다.
제1도에 도시한 리드 데이터 드라이브 회로를 제12도의 블록도를 참조하여 상세히 설명한다.
제12도를 참조하면, 리드 데이터 드라이브 회로는 제4셀렉터 SELD와 제4스위치 SWD를 포함한다.
데이터 버스 DB0 ∼ DB15와 /DB0 ∼ /DB15의 상하 쌍은 리드 데이터 드라이브 회로에 접속된다.
2쌍의 데이터 버스중 하나가 내부 어드레스 신호 RA11에 의해 선택되고, 선택된 데이터 버스의 데이터는 데이터 출력신호선 OD0 ∼ OD15와 /OD0 ∼ /OD15에 제공된다.
이하, 제12도에 도시한 제4셀렉터 SELD는 제13도의 회로도를 참조하여 상세히 설명한다.
제13도를 참조하면, 제4셀렉터는 NAND게이트 G191 ∼ G200, 인버터 G201 ∼ G212, 4-입력 AND 게이트 G215 와 G216, OR 게이트 G217, NOR 게이트 G218 ∼ G220, 트랜지스터 Q51 ∼ Q54 및 스위치 S8, S9, S41 ∼ S50을 포함한다.
데이터 버스 DB0, /DB0, DB4, /DB4, D11, /DB11, DB15, /DB15에서 4개 데이터, 내부 어드레스 신호 CA11, /CA11, CA12, /CA12 및 테스트 모드신호 /TE가 제4셀렉터에 제공된다.
통상 판독동작시에는, 데이터 버스 DB0, /DB0, DB4, /DB4, D11, /DB11, DB15, /DB15상의 4개 데이터중 한 개가 선택되어, 내부 어드레스 신호 CA11, /CA11, CA12, /CA12에 의해 데이터 출력 신호선 OD와 /OD에 제공된다.
테스트 모드시에는, 4개의 데이터는 G215, G216, G218 및 G209의 비교회로에 제공된다.
4비트의 데이터 모드가 서로 H레벨 또는 L레벨에서 일치될 때, 출력신호 OD와 /OD는 각각 H레벨과 L레벨에서 출력된다.
데이터의 4개 비트중의 적어도 한 개가 다를 때, 출력신호 OD와 /OD는 각각 L레벨과 H레벨이 되어, 4비트의 데이터의 일치/불일치를 판정한다.
x1 비트 구성을 타나내는 x1 비트 구성 선택 신호는 제4셀렉터의 OR게이트 G217에 제공한다.
x1비트 구성 선택신호 X1이 H레벨일 때, 1비트의 데이터가 제4셀렉터 제공된다.
상기 구성의 제1, 제2 및 제3셀렉터의 동작을 테스트 모드에서 설명한다.
테스트 모드에는 2개 출력방법이 있다.
하나의 방법은 한개의 데이터 핀에 일괄하여 테스트된 모든 데이터의 일치/불일치의 판정결과를 출력하는 것이다.
다른 하나의 방법은 각 비트 구성에 대응하는 각 데이터 핀의 판정결과를 독립적으로 출력하는 것이다.
32비트 병렬 테스트가 다음에 기술한 바와 같이 실행된다.
x1비트 구성에 있어서는 한 개의 데이터 핀에 출력하는 경우뿐이다.
x4비트 구성에 있어서는, 데이터 출력핀에 모든 32비트의 일치/불일치의 판정결정을 제공하는 일괄 출력방법과, 3개 데이터 출력핀에게 각 결과를 제공하기 위해 8비트마다 일치/불일치의 판정을 실행하는 독립 출력방법이 있다.
마찬가지로 x8 비트 구성과 X16비트 구성에서는 병렬로 32비트의 데이터를 판정하는 일괄 출력방법과 각 데이터 출력핀에 판정결과를 출력하기 위해 4비트 또는 2비트마다 데이터 판정을 실행하는 독립 출력방법이 있다.
본 실시예에 있어서는, x1비트 구서의 데이터 버스가 x4비트 구성, x8 비트 구성 및 x16비트 구성하에서 일괄 병렬 테스트시 사용된다.
제13도에 도시된 제4셀렉터의 출력단에 위치되는 OR게이트 G217에 제공되는 일괄 테스트 모드신호 ΦA는 일괄 병렬 테스트를 나타낸다.
일괄 테스트 모드신호 ΦA가 H레벨일 때, 제4셀렉터는 비트 구성에 관계없이 일괄 병렬 테스트의 판정결과를 출력한다.
테스트 모드시에는, 프리앰프에서 제공되는 모든 데이터가 제6도에 표시된 것과 같이 H레벨일 때, 제1셀렉터의 출력신호 RDD와 /RDD는 L레벨과 H레벨이 된다.
따라서, 제10도에 도시된 제3 셀렉터의 출력신호 O와 /O는 각각 L레벨과 H레벨이 된다.
이것이 제13도에 도시된 제4셀렉터의 출력신호 OD와 /OD가 각각 H레벨과 L레벨로 되게 한다.
반대로, 모든 데이터가 L레벨이 될 때, 제1셀렉터의 출력신호 RDD와 /RDD는 각각 H레벨과 L레벨이 된다.
따라서, 제3셀렉터의 출력신호 O와 /O가 각각 H레벨과 L레벨이 되므로, 제4셀렉터의 출력신호 OD와 /OD는 각각 H레벨과 L레벨이 된다.
프리앰프에서 제공되는 적어도 1비트의 데이터가 다른 데이터와 다를 때, 복수의 셀렉터에서 복수쌍의 출력신호 RDD와 /RDD중에서 한 쌍의 출력신호 RDD와 /RDD는 함께 L레벨이 된다.
이것이 제3셀렉터의 출력신호 O와 /O가 L레벨이 되게 하므로, 제4셀렉터의 출력신호 OD와 /OD는 각각 L레벨과 H레벨이 된다.
상술한 동작에 따라서, 모든 데이터가 일괄 테스트 모드시에 서로 일치될 때, 제4셀렉터의 출력신호 OD와 /OD는 각각 H레벨과 L레벨이 된다.
만일 판정이 데이터중 적어도 하나의 다른 비트가 있는 불일치가 되면, 제4셀렉터의 출력신호 OD와 /OD는 각각 L레벨과 H레벨이 된다.
이하, 제12도에 도시된 제4스위치를 제14도 ∼ 제16도의 회로도를 참조하여 상세히 설명한다.
제14도와 제16도에서는, 제4스위치는 NAND 게이트 G221 ∼ G225, G241 ∼ G246, G261 ∼ G264, 인버터 G226 ∼ G235, NOR 게이트 G239, G251 ∼ G259, G265 ∼ G270, OR 게이트 G236 ∼ G238, 스위치 S51 ∼ G70 및 트랜지스터 Q61 ∼ Q80을 포함한다.
데이터 버스 DB0 ∼ DB15와 /DB0 ∼ /DB15에 의해 전송된 데이터는 제4스위치에 제공된다.
제4스위치는 x1, x4, x8 및 x16비트의 각 비트 구성에 따라서 데이터 출력 신호선 OD0 ∼ OD15, /OD0 ∼ /OD15에 출력되는 데이터를 제어한다.
x1 비트 구성 또는 일괄 테스트 모드에 있어서, x1 비트 구성 선택신호 x1 또는 일괄 테스트모드 신호 ΦA는 H레벨이 되고, 인버터 G226의 출력신호 EO는 L레벨이 되고, 그리고 인버터 G231의 출력신호 /EO는 H레벨이 된다.
여기서, 제4스위치는 제13도의 제4셀렉터에서 출력신호를 제공하고 데이터 출력 신호선 OD와 /OD0로 향하여 출력하지 않는다.
x1비트 이외의 비트 구성과 일괄 테스트모드가 아닌 경우에서는 제4스위치는 x4, x8, 및 x16의 어떠한 비트 구성에서도 데이터 출력신호선 OD와 /OD에 출력신호를 제공한다.
x4 비트 구성에서는, x4 비트 구성 선택신호 x4는 H레벨이 되고, 인버터 G226, G227 및 G228의 출력신호 E0, E4, E11 및 E15는 각각 H레벨이 되고, 인버터 G231, G232및 G233의 출력신호 /E0, /E4, /E11 및 /E15는 각각 L레벨이 된다.
따라서, 출력신호는 데이터 출력 신호선 OD0, /OD0, OD4, /OD4, OD11, /OD11, OD15 및 /OD15를 통하여 데이터 출력회로 MA에 제공된다.
여기서, 다른 출력 데이터 선은 고임피던스상태가 된다.
독립 테스트 모드에서는, 테스트 모드신호 TE는 H레벨이 되고, 데이터 출력 신호선 OD의 신호는 L레벨이 된다.
데이터 출력 신호선 /OD의 신호는 데이터 버스 DB와 /DB의 신호가 L레벨일 때 H레벨이 되고, 그렇지 않으면 L레벨이 된다.
더욱이, 데이터 버스에서 데이터가 불일치일 때, 데이터 출력 신호선 OD와 /OD에서의 신호는 각각 L레벨과 H레벨이 된다.
데이터가 일치할 때, 데이터 출력 신호선 OD와 /OD의 신호는 함께 L레벨이 된다.
x8 비트 구성에 있어서도, x4비트 구성의 경우와 같고, 제4스위치 동작하여, 출력신호를 데이터 출력신호선 OD0, /OD0, OD2, /OD2, OD4, /OD4, OD6, /OD6, OD8, /OD8, OD10, /OD10, OD12, /OD12, OD14, /OD14에 제공한다.
x16비트 구성에서는 출력신호는 제4스위치에서 모든 데이터 신호 출력선 OD0 ∼ OD15와 /OD0 ∼ /OD15에 제공된다.
이하, 제1도에 도시된 데이터 출력회로 MA를 제17도의 회로도를 참조하여 상세히 설명한다.
제17도를 참조하면, 데이터 출력회로는 NAND 게이트 G271, G272, 인버터 G273과 G274, 및 트랜지스터 Q81과 Q82를 포함한다.
데이터 출력회로는 데이터 출력 신호선 OD0 ∼ OD15, /OD0 ∼ /OD15에서 전송되는 신호에 응답하여 입/출력 패드 DQ0 ∼ DQ15에 동일하게 출력한다.
제어신호 DOE는 데이터 출력의 타이밍을 제어한다.
제어신호 DOE가 H레벨일 때, 데이터가 출력된다.
제어신호 DOE가 L레벨일 때, 입/출력 패드 DQ0 ∼DQ15는 고임피던스 상태가 된다.
비트 구성에 따른 데이터의 선택은 데이터 버스 DB0 ∼ DB15와 /DB0 ∼ /DB15 앞에 위치하는 셀렉터 부 SEL1 ∼ SEL4에 의해 실행되기 때문에, 불필요한 데이터 버스는 사용되지 않는다.
따라서, 데이터 버스간의 지연에서의 편차에 기인하는 액세스 시간의 증대는 억제될 수 있으므로, 고속 액세스 동작을 실현한다.
따라서, 장치의 동작 속도가 개선될 수 있다.
더욱이, 불필요한 데이터 버스의 충방전이 실행되지 않으므로 전력소비도 감소될 수 있다.
이러한 장점들은 통상 동작에서뿐만 아니라 테스트 모드에 있어서도 중요하다.
테스트가 통상 판독동작에서 사용되는 것과 동일한 데이터 버스를 사용하여 실행될 수 있기 때문에, 액세스 시간의 테스트는 테스트 모드에 의해 실행될 수 있다.
상기 실시예에서는, 상보 신호선이 데이터 버스로서 사용된다.
따라서, 데이터 버스를 통하여 전송되는 데이터가 H레벨일 때, 데이터 버스 DB와 /DB의 신호는 각각 H레벨과 L레벨이 된다.
전송된 데이터가 L레벨일 때, 데이터 버스 DB와 /DB의 신호는 각각 L레벨과 H레벨이 된다.
따라서, 한쌍의 신호선에서는 H레벨 또는 L레벨이 되는 하나의 데이터의 정보만이 전송될 수 있다.
셀렉터 부 SEL1 ∼ SEL4는 본 실시예에서 데이터 버스 앞에 설치되어 있기 때문에, 데이터 버스 DB와 /DB의 신호는 데이터가 테스트 모드시 H레벨에서 일치할 때, 각각 L레벨과 H레벨이 된다.
데이터가 L레벨에서 일치될 때, 데이터 버스 DB와 /DB의 신호는 각각 H레벨과 L레벨이 된다.
데이터가 불일치하는 경우, 데이터 버스 DB와 /DB의 신호는 L레벨이 된다.
따라서, 테스트 모드시에는 한쌍의 신호선으로 3개형의 정보를 전송하는 것이 가능하다.
이리하여, 신호선의 수가 감소될 수 있고, 장치의 고집적화를 실현할 수 있다.
일괄 테스트 결과가 출력되는 입/출력 패드 DQ0이외의 모든 패드의 전압 레벨이 일괄 테스트 및 독립 테스트모드와 함께 H레벨이 되지 않기 때문에, 데이터 출력회로 MA에 제공되는 데이터 버스 DB의 신호는 결코 H레벨이 되지 않는다.
따라서, 데이터 버스 DB의 신호는 일괄과 독립 테스트 모드에서 L레벨에 고정될 수 있다.
따라서, 출력회로 MA의 회로 복잡성이 축소될 수 있으므로, 장치의 고집적화를 실현한다.
데이터 버스 DB와 /DB 앞에서 L레벨에 신호를 고정하는 것에 의해 데이터 버스의 충방전 전류를 감소되게 할 수 있으므로, 장치의 전력소비를 저하하게 할 수 있다.
신호의 전위가 접지 전위인 L레벨에 고정되기 때문에, 그 전위를 발생하는 전압 발생회로가 제거될 수 있으므로, 회로 복잡성을 더욱 축소할 수 있다.
상기 실시예에 있어서, 데이터는 선택된 비트 구성에 따라서 출력될 수도 있고, 그리고 데이터의 비교 결과는 테스트 모드신호와 비트 구성 선택신호에 의거하여 출력될 수 있다.
그러므로, 제조공정의 최종 단계에서 와이어 본딩과 같은 공정에 의해 1칩으로 비트 구성 또는 테스트 모드에 있어 다른 장치를 제조하는 것이 가능하다.
장치의 각종 형태가 저가로 사용자의 다양한 요구에 맞게 신속히 제조될 수 있다.
본 발명은 DRAM에만 제한되지 않고, SRAM(Static Random Access Memory)와 같은 비트 구성 및 테스트 모드의 전환을 행하는 반도체 기억장치에 적용될 수 있다.
본 발명이 상세하게 설명되고 예시되었다 할지라도, 설명과 실시예와 동일하고 제한되지 않으며, 본 발명의 정신과 범위는 첨부된 청구범위에 의해서만 제한됨은 명백히 이해된다.

Claims (18)

  1. 데이터를 기억하는 복수의 메모리 블록(MC1 ∼ MC4)과, 선택된 데이터를 증폭하는 사기 복수의 메모리 블록에 대응하여 설치된 복수의 프리앰프(PG1 ∼ PG4)와, 복수의 프리앰프에서의 출력신호와 적어도 3개의 출력 모드를 선택하는 모드 선택신호를 받아 상기 모드 선택신호에 따라서 각각 다른 상태에서 상기 복수의 프리앰프의 출력신호를 선택하여 제공하는 출력선택 수단(SEL1 ∼ SEL4, DRVD)을 포함하는 반도체 기억장치.
  2. 복수의 메모리 블록을 포함하는 메모리셀 어레이(MC1 ∼ MC4)와, 상기 복수의 메모리 블록에 대응하여 설치된 복수의 메모리 블록에 대응하여 설치된 복수의 프리앰프를 포함하는 프리앰프군(PG1 ∼ PG4)과, 상기 복수의 프리앰프에서 출력신호를 수신하는 상기 복수의 프리앰프군에 대응하여 설치되어, 복수의 모드 선택신호에 따라 각각 다른 상태에서 상기 복수의 프리앰프의 출력신호를 선택하여 선택된 출력신호를 출력하는 복수의 선택부를 포함하는 것을 특징으로 하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 복수의 선택부에서 출력신호를 선택하여 제공하는 출력 선택수단(DRVD)을 더욱 포함하는 반도체 기억장치.
  4. 제2항에 있어서, 상기 복수의 메모리 블록의 각각은 공통 워드 선에 접속된 메모리셀을 포함하는 반도체 기억장치.
  5. 데이터를 기억하는 복수의 메모리 블록(MC1 ∼ MC4)과, 선택된 데이터를 증폭하는 상기 복수의 메모리 블록에 대응하여 설치된 복수의 프리앰프(PG1 ∼ PG4)와, 계층식으로 선택하여 제1과 제2선택회로(SELA, SELB)에 의해 상기 복수의 프리앰프로부터 복수의 출력신호를 제공하는 선택부(SEL1 ∼ SEL4)를 포함하며, 상기 선택부는 상기 제1선택회로와 동일한 수의 제1스위치수단(SWA), 및 상기 제2선택회로와 동일한 수의 제2스위치수단(SWB)을 더욱 포함하고, 상기 반도체 기억장치는 제1스위치 수단과 동일한 수의 데이터 버스(DB0 ∼ DB15)를 더욱 포함하는 반도체 기억장치.
  6. 데이터를 기억하는 복수의 메모리 블록(MC1 ∼ MC4)과, 선택된 데이터를 증폭하는 상기 복수의 메모리블록에 대응하여 설치된 복수의 프리앰프(PG1 ∼ PG4)와, 계층식으로 선택하여 제1과 제2선택회로(SELA, SELB)에 의해 상기 복수의 프리앰프로부터 복수의 출력신호를 제공하는 선택부(SEL1 ∼ SEL4)을 포함하며, 상기 선택부는 계층식으로 상기 복수의 프리앰프에서 출력신호를 더욱 선택하는 제3선택회로(SELC)를 포함하는 반도체 기억장치.
  7. 데이터를 기억하는 복수의 메모리 블록(MC1 ∼ MC4)과, 선택된 데이터를 증폭하는 상기 복수의 메모리 블록에 대응하여 설치된 복수의 프리앰프(PG1 ∼ PG4)와, 계층식으로 선택하여 제1과 제2선택회로(SELA, SELB)에 의해 상기 복수의 프리앰프로부터 복수의 출력신호를 제공하는 선택부(SEL1 ∼ SEL4)와, 상기 복수의 메모리 블록을 포함하는 2개 메모리셀 어레이(MC1 ∼ MC4)를 포함하며, 상기 선택부는 상기 2개의 메모리셀 어레이 사이에 설치되고, 상기 데이터선은 상기 2개 메모리셀 어레이의 중간에 설치되는 반도체 기억장치.
  8. 제7항에 있어서, 니블모드로 상기 선택부에서 출력신호를 공급하는 출력수단을 더욱 포함하는 반도체 기억장치.
  9. 제8항에 있어서, 상기 복수의 메모리 블록중 2개, 상기 복수의 프리앰프, 상기 선택부, 및 출력수단을 포함하고, 상기 출력수단중의 하나가 상기 출력수단중의 다른 것이 활성화될 때, 불활성화되는 반도체 기억장치.
  10. 비트 구성 제어신호에 따라 소정의 비트 구성에서 데이터의 입력과 출력을 행하는 반도체 기억장치에 있어서, 상기 데이터를 기억하는 메모리셀 어레이(MC1 ∼ MC4)와, 상기 메모리셀 어레이에서 소정의 데이터를 선택하는 로우 디코더(RD1 ∼ RD4) 및 칼럼 디코더(CD1 ∼ CD4)와, 상기 메모리셀 어레이에서 출력되는 데이터를 증폭하는 프리앰프(PG1 ∼ PG4)와, 상기 프리앰프에서 출력되는 데이터를 선택하는 상기 비트 구성 제어신호에 응답하는 선택부(SEL1 ∼ SEL4)과, 상기 선택부에 의해 선택된 데이터를 전송하는 데이터 버스(DB0 ∼ DB15, /DB0 ∼ /DB15)와, 상기 데이터 버스에 의해 전송되는 데이터를 제공하는 출력수단(DRVD, MA)을 포함하는 반도체 기억장치.
  11. 제10항에 있어서, 상기 선택부는 테스트 모드 제어신호에 응답하여 상기 프리앰프에서 출력되는 데이터에 의거한 상기 비트 구성에 따라 소정의 테스트 결과를 제공하는 테스트 수단(SEL1 ∼ SEL4)을 더욱 포함하고, 상기 데이터 버스는 상기 테스트 수단의 테스트 결과를 전송하고, 상기 출력수단은 상기 데이터 버스에 의해 전송되는 상기 테스트 결과를 제공하는 테스트 결과 출력수단(DRVD, MA)을 더욱 포함하는 반도체 기억장치.
  12. 제11항에 있어서, 상기 선택부는 상기 프리앰프에서 출력되는 4개의 데이터에서 선택되는 한 개의 데이터 또는 상기 4개의 데이터의 일치와 불일치중 하나를 나타내는 테스트 결과를 선택하여 제공하는 제1선택회로(SELA)와, 상기 제1선택회로에서 출력되는 2개의 데이터에서 선택되는 한 개의 데이터 또는 상기 2개의 데이터의 일치와 불일치중 하나를 가리키는 테스트 결과를 선택하여 제공하는 제2선택회로(SELB)와, 상기 제1선택회로에서 출력되는 4개의 데이터에서 선택되는 한 개의 데이터 또는 상기 4개의 데이터의 일치와 불일치중 하나를 가리키는 테스트 결과를 선택하여 제공하는 제3선택회로(SELC)와, 상기 제1선택회로 내지 제3선택회로와 상기 데이터 버스의 접속상태를 제어하는 스위치 수단(SWA ∼ SWC)을 포함하고, 상기 출력수단은 상기 스위치 수단과 상기 데이터 버스를 통하여 상기 제3선택회로에서 출력되는 4개의 데이터에서 선택되는 한 개의 데이터 또는 상기 4개의 데이터의 일치와 불일치중 하나를 나타내는 테스트 결과를 선택하여 제공하는 제4선택회로와, 상기 비트 구성 제어신호와 테스트 모드 제어신호에 응답하여 소정의 데이터 또는 상기 데이터 버스를 통하여 출력되는 데이터의 테스트 결과 및 상기 데이터 버스를 통하여 입력되는 데이터의 입력 테스트 결과 및 상기 데이터 버스를 통하여 입력되는 데이터의 입력 테스트 결과를 선택하여 제공하는 제5선택회로(SWD)를 포함하는 반도체 기억 장치.
  13. 제11항에 있어서, 상기 선택부는 데이터가 선택될 때, 상기 선택된 데이터를 서로 보상하는 2개의 신호로서 상기 데이터 버스에 제공하고, 테스트 결과가 선택될 때, 상기 선택된 테스트 결과를 2비트의 신호로서 상기 데이터버스에 제공하는 반도체 기억장치.
  14. 제11항에 있어서, 상기 테스트 결과 출력수단은 복수쌍의 제1상보신호에 의해 상기 테스트 결과를 제공하는 제1테스트 결과 출력수단(DRVD)과, 복수쌍의 제2상보신호중에서 출력되는 한쌍의 상기 테스트 결과를 제공하는 제2테스트 결과 출력수단(DRVD)를 포함하고, 상기 복수쌍의 제2상보신호는 상기 복수쌍의 제1상보신호와 동일한 수이고, 상기 제1테스트 결과 출력수단은 상기 테스트 결과에 따라 각각 제1 및 제2전위 레벨중 하나에서 상기 복수쌍의 제1상보신호를 제공하고, 상기 제2테스트 결과 출력수단은 상기 제1과 제2전위 레벨중 하나에 고정되고, 복수쌍의 제2상보신호중 하나의 신호 레벨이 상기 복수쌍의 제2상보신호의 상기 출력 테스트 결과를 출력하지 않거나, 출력하는 반도체 기억장치.
  15. 제10항에 있어서, 상기 반도체 기억장치는 분할식으로 배치되고, 각각 상기 메모리셀 어레이, 상기 로우 디코더, 상기 칼럼 디코더를 구비하는 복수의 블록을 포함하고, 상기 반도체 기억장치는 상기 메모리셀 어레이에서 상기 로우 디코더와 상기 칼럼 디코더에 소정의 메모리셀을 선택하기 위해 어드레스 신호를 제공하는 어드레스 신호 출력수단(DRVA)을 더욱 포함하고, 상기 어드레스 신호 출력수단은 상기 복수의 각 블록에서 실질적으로 같은 거리를 두고 배치되는 반도체 기억장치.
  16. 제10항에 있어서, 상기 메모리셀 어레이는 분할식으로 배치된 복수의 메모리셀 어레이를 포함하고, 상기 반도체 기억장치는 어드레스 신호를 받는 어드레스 신호 입력수단(AB, DRVA)과, 데이터의 입력과 출력을 실행하는 데이터 입/출력 수단(DRVD, MA)을 더욱 포함하고, 상기 복수의 메모리셀 어레이는 제1영역과 제2영역으로 분할되고, 상기 어드레스 신호 입력수단은 상기 제1영역의 상기 복수의 메모리셀 어레이 사이에 배치되고, 상기 데이터 입/출력 수단은 상기 제2영역의 상기 복수의 메모리셀 어레이 사이에 배치되는 반도체 기억장치.
  17. 테스트 모드 제어신호에 따라서 소정의 비트 구성으로 기억된 데이터의 테스트 결과를 제공하는 반도체 기억장치들에 있어서, 상기데이터를 기억하는 메모리셀 어레이(MC1 ∼ MC4)와, 상기 메모리셀 어레이에서 소정의 데이터를 선택하는 로우 디코더(RD1 ∼ RD4) 및 칼럼 디코더(CD1 ∼ CD4)와, 상기 로우 디코더와 상기 칼럼 디코더에 의해 선택되는 메모리셀의 데이터를 증폭하는 프리앰프(PG1 ∼ PG4)와, 상기 프리앰프에서 출력되는 데이터에 의거하여 상기 비트 구성에 따라 소정의 테스트 결과를 제공하는 상기 테스트 모드 제어신호에 응답하는 테스트 결과 출력수단(SEL1 ∼ SEL4)과, 상기 테스트 결과 출력수단의 테스트 결과를 전송하는 데이터 버스(DB0 ∼ DB15), 및 상기 데이터 버스에 의해 전송되는 테스트 결과를 제공하는 출력수단(DRVD, MA)을 포함하고, 상기 반도체 기억장치는 제공되어질 수 있는 소정의 비트 구성에서 X1, X4, X8, 및 X16의 비트 구성 모드중 적어도 34개 모드의 비트 구성을 가지는 것을 특징으로 하는 반도체 기억장치.
  18. 데이터를 기억하는 메모리셀 어레이(MC1 ∼ MC4)와, 상기 메모리셀 어레이에서 소정의 데이터를 선택하는 로우 디코더(RD1 ∼ RD4) 및 칼럼 디코더(CD1 ∼ CD4)와, 상기 로우 디코더와 상기 칼럼 디코더에 의해 선택되는 데이터를 증폭하는 프리앰프(PG1 ∼ PG4)와, 상기 프리앰프에서 출력되는 데이터를 선택하는 비트 구성 제어신호에 응답하는 선택부(SEL1 ∼ SEL4)과, 상기 프리앰프에서 출력되는 데이터에 의거하여 소정의 테스트 결과를 제공하는 테스트 모드 제어신호에 응답하는 테스트 결과 출력수단(SEL1 ∼ SEL4)과, 상기 선택부에 의해 선택된 데이터 또는 상기 테스트 결과 출력수단의 테스트 결과를 전송하는 데이터 버스(DB0 ∼ DB15, /DB0 ∼ DB15)와, 상기 데이터 버스에 의해 전송되는 데이터 또는 테스트 결과를 제공하는 출력수단(DRVD, MA)을 포함하고, 상기 반도체 기억장치는 제공되어질 수 있는 소정의 비트 구성에서 X1, X4, X8 및 X16의 비트 구성 모드중 적어도 3개 모드의 비트 구성을 가지며, 상기 선택부는 서로 상보적인 2개의 신호로서 상기 선택된 데이터를 상기 데이터 버스에 제공하고, 상기 테스트 결과 출력수단은 2비트의 신호로서 상기 테스트 결과를 상기 데이터 버스에 제공하는 반도체 기억장치.
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