JPH02183488A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02183488A JPH02183488A JP1001625A JP162589A JPH02183488A JP H02183488 A JPH02183488 A JP H02183488A JP 1001625 A JP1001625 A JP 1001625A JP 162589 A JP162589 A JP 162589A JP H02183488 A JPH02183488 A JP H02183488A
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- bit line
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- signal
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Links
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- 230000002457 bidirectional effect Effects 0.000 abstract description 7
- 238000003491 array Methods 0.000 abstract description 3
- 238000005192 partition Methods 0.000 abstract 1
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- 238000010586 diagram Methods 0.000 description 22
- 230000004913 activation Effects 0.000 description 8
- 230000004044 response Effects 0.000 description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
- LSEKLPKUWRDLKY-UHFFFAOYSA-N protoleucomelone Chemical compound C1=CC(OC(=O)C)=CC=C1C1=C(OC(C)=O)C(OC(C)=O)=C(C=2C(=CC(OC(C)=O)=C(OC(C)=O)C=2)O2)C2=C1OC(C)=O LSEKLPKUWRDLKY-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体記憶装置に関し、特にランダムアクセ
ス可能なメモリおよびデータレジスタを備えたデュアル
ポートメモリに関する。
ス可能なメモリおよびデータレジスタを備えたデュアル
ポートメモリに関する。
［従来の技術］
第８図は、従来のデュアルポートメモリの構成を示すブ
ロック図である。デュアルポートメモリは、ランダムア
クセス可能なマトリクス状のメモリセルアレイとシリア
ルアクセス可能なデータレジスタとを備えるものであり
、たとえばビデオ用のフレームメモリに用いられる。
ロック図である。デュアルポートメモリは、ランダムア
クセス可能なマトリクス状のメモリセルアレイとシリア
ルアクセス可能なデータレジスタとを備えるものであり
、たとえばビデオ用のフレームメモリに用いられる。
第８図において、メモリセルアレイ１は、５１２行およ
び（５１２ｘ４）列に配列された複数のメモリセルを含
む。アドレスバッファ２には、外部からアドレス信号Ａ
Ｏ〜Ａ８が与えられる。行デコーダ３はアドレスバッフ
ァ２からアドレス信号を受け、メモリセルアレイ１内の
１行を選択する。列デコーダ４はアドレスバッファ２か
らアドレス信号を受け、メモリセルアレイ１内の４列を
選択する。行デコーダ３および列デコーダ４により選択
されたメモリセル内のデータは、センスアンプ・Ｉ１０
制御回路５および！１０バッファ６を介してデータ入出
力端子「に出力される。また、データ入出力端子ｒに与
えられた４ビツトのデータＷ Ｉ Ｏｏ ”” Ｗ Ｉ
Ｏａは、Ｉ１０バッファ６およびセンスアンプ・Ｉ１
０制御回路５を介して、行デコーダ３および列デコーダ
４により選択されたメモリセルに人力される。
び（５１２ｘ４）列に配列された複数のメモリセルを含
む。アドレスバッファ２には、外部からアドレス信号Ａ
Ｏ〜Ａ８が与えられる。行デコーダ３はアドレスバッフ
ァ２からアドレス信号を受け、メモリセルアレイ１内の
１行を選択する。列デコーダ４はアドレスバッファ２か
らアドレス信号を受け、メモリセルアレイ１内の４列を
選択する。行デコーダ３および列デコーダ４により選択
されたメモリセル内のデータは、センスアンプ・Ｉ１０
制御回路５および！１０バッファ６を介してデータ入出
力端子「に出力される。また、データ入出力端子ｒに与
えられた４ビツトのデータＷ Ｉ Ｏｏ ”” Ｗ Ｉ
Ｏａは、Ｉ１０バッファ６およびセンスアンプ・Ｉ１
０制御回路５を介して、行デコーダ３および列デコーダ
４により選択されたメモリセルに人力される。
一方、データレジスタ７は、１行に配列された複数のレ
ジスタからなる。データレジスタ７とメモリセルアレイ
１との間では、１行のデータの転送が行なわれる。アド
レスポインタ８には、アドレスバッファ２から与えられ
るアドレス信号がセットされる。シリアルデータセレク
タ９はアドレスポインタ８の出力を受け、データレジス
タ７の４ビツトを選択する。シリアルデータセレクタ９
は、データレジスタ７の４ビツトを順次選択するシフト
レジスタまたはアドレス信号に応答してデータレジスタ
７の４ビツトを選択するデコーダからなる。シリアルＩ
１０バッファ１０は、シリアルデータセレクタ９とデー
タ入出力端子Ｓとの間でシリアル人出力データ５１００
〜５Ｉ０３の転送を行なう。
ジスタからなる。データレジスタ７とメモリセルアレイ
１との間では、１行のデータの転送が行なわれる。アド
レスポインタ８には、アドレスバッファ２から与えられ
るアドレス信号がセットされる。シリアルデータセレク
タ９はアドレスポインタ８の出力を受け、データレジス
タ７の４ビツトを選択する。シリアルデータセレクタ９
は、データレジスタ７の４ビツトを順次選択するシフト
レジスタまたはアドレス信号に応答してデータレジスタ
７の４ビツトを選択するデコーダからなる。シリアルＩ
１０バッファ１０は、シリアルデータセレクタ９とデー
タ入出力端子Ｓとの間でシリアル人出力データ５１００
〜５Ｉ０３の転送を行なう。
タイミングジェネレータ１１は、外部からロウ／
アドレスストローブ信号ＲＡＳ、コラムアドレスストロ
ーブ信号ＣＡＳ、ライトバービ・ノド／ライトイネーブ
ル信号ＷＢ／ＷＥ、データトランスファ／アウトプット
イネーブル信号ＤＴ１０Ｅ、シリアルコントロール信号
ＳＣ１およびシリアルイネーブル信号ＳＥを受け、各部
分の動作を制御するための各種タイミング信号を発生す
る。
ーブ信号ＣＡＳ、ライトバービ・ノド／ライトイネーブ
ル信号ＷＢ／ＷＥ、データトランスファ／アウトプット
イネーブル信号ＤＴ１０Ｅ、シリアルコントロール信号
ＳＣ１およびシリアルイネーブル信号ＳＥを受け、各部
分の動作を制御するための各種タイミング信号を発生す
る。
第９図は、デュアルポートメモリに含まれるメモリセル
アレイの主要部の構成を示す回路図である。
アレイの主要部の構成を示す回路図である。
メモリセルアレイ１には、複数のビット線対ＢＬ、ＢＬ
が配置されている。それらのビット線対ＢＬ、ＢＬに交
差するように複数のワード線および２つのダミ・−ワー
ド線が配置されている。ｆｆ１９図においては、ワード
線ＸＯ〜ｘ３およびダミーワード線ＤＸＯ，ＤＸＩが示
されている。各ワード線とビット線ＢＬまたはビット線
■τとの交点にはメモリセルＭＣが設けられている。ま
た、ダミーワード線ＤＸＯとビット線ＢＬとの交点およ
びダミーワード線ＤＸＩとビット線ＢＬとの交点にはダ
ミーセルＤＣが設けられている。複数のワード線は、行
デコーダ３に接続されている。
が配置されている。それらのビット線対ＢＬ、ＢＬに交
差するように複数のワード線および２つのダミ・−ワー
ド線が配置されている。ｆｆ１９図においては、ワード
線ＸＯ〜ｘ３およびダミーワード線ＤＸＯ，ＤＸＩが示
されている。各ワード線とビット線ＢＬまたはビット線
■τとの交点にはメモリセルＭＣが設けられている。ま
た、ダミーワード線ＤＸＯとビット線ＢＬとの交点およ
びダミーワード線ＤＸＩとビット線ＢＬとの交点にはダ
ミーセルＤＣが設けられている。複数のワード線は、行
デコーダ３に接続されている。
また、各ビット線対ＢＬ、ＢＬには、ＰチャネルＭＯＳ
トランジスタＱｌ、Ｑ２およびＮチャネルＭＯＳトラン
ジスタＱ３．Ｑ４からなるセンスアンプＳＡが接続され
ている。複数のセンスアンプＳＡがセンスアンプ部５０
を構成する。各ビット線対ＢＬ、ＢＬは、ＮチャネルＭ
ＯＳ）ランジスタＱ５．Ｑ６を介してデータ入出力線対
ＤＩＯ。
トランジスタＱｌ、Ｑ２およびＮチャネルＭＯＳトラン
ジスタＱ３．Ｑ４からなるセンスアンプＳＡが接続され
ている。複数のセンスアンプＳＡがセンスアンプ部５０
を構成する。各ビット線対ＢＬ、ＢＬは、ＮチャネルＭ
ＯＳ）ランジスタＱ５．Ｑ６を介してデータ入出力線対
ＤＩＯ。
ＤＩＯに接続されている。トランジスタＱ５．Ｑ６のゲ
ートには、列デコーダ４から列選択信号、が与えられる
。複数のトランジスタＱ５．Ｑ６がＩ１０制御回路６０
を構成する。一方、各ビット線対ＢＬ、ＢＬには、Ｎチ
ャネルＭＯＳトランジスタＱ７．Ｑ８からなるプリチャ
ージ回路ＰＲが接続されている。複数のプリチャージ回
路ＰＲがプリチャージ回路部７０を構成する。
ートには、列デコーダ４から列選択信号、が与えられる
。複数のトランジスタＱ５．Ｑ６がＩ１０制御回路６０
を構成する。一方、各ビット線対ＢＬ、ＢＬには、Ｎチ
ャネルＭＯＳトランジスタＱ７．Ｑ８からなるプリチャ
ージ回路ＰＲが接続されている。複数のプリチャージ回
路ＰＲがプリチャージ回路部７０を構成する。
各ビット線ＢＬには、ＮチャネルＭＯＳトランジスタＱ
ＩＯ〜Ｑ１２およびインバータＧｌ、Ｇ２からなるレジ
スタＤＲが、ＮチャネルＭＯＳトランジスタＱ９を介し
て、接続されている。複数のトランジスタＱ９が転送ゲ
ート１２を構成する。
ＩＯ〜Ｑ１２およびインバータＧｌ、Ｇ２からなるレジ
スタＤＲが、ＮチャネルＭＯＳトランジスタＱ９を介し
て、接続されている。複数のトランジスタＱ９が転送ゲ
ート１２を構成する。
複数のレジスタＤＲがデータレジスタ７を構成する。各
レジスタＤＲのデータ線ＤＬ、ＤＬは、トランジスタＱ
１１．Ｑ１２を介してそれぞれシリアル入出力線対ＳＩ
Ｏ，ＳＩＯに接続されている。
レジスタＤＲのデータ線ＤＬ、ＤＬは、トランジスタＱ
１１．Ｑ１２を介してそれぞれシリアル入出力線対ＳＩ
Ｏ，ＳＩＯに接続されている。
各レジスタＤＲのトランジスタＱｉｌ、Ｑ１２のゲート
には、セレクタ回路ＳＬから選択信号が与えられる。複
数のセレクタ回路ＳＬがシリアルデータセレクタ９を構
成する。
には、セレクタ回路ＳＬから選択信号が与えられる。複
数のセレクタ回路ＳＬがシリアルデータセレクタ９を構
成する。
次に、第１０図および第１１図のタイミングチャートを
参照しながら、第８図および第９図に示すデュアルポー
トメモリの動作について説明する。
参照しながら、第８図および第９図に示すデュアルポー
トメモリの動作について説明する。
第１０図は、デュアルポートメモリのリード転送を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
リード転送とは、メモリセルＭＣから読出されたデータ
をデータレジスタ７に転送することをいう。
をデータレジスタ７に転送することをいう。
第１０図において、時間ｔｏでは、ビット線対ＢＬ、Ｂ
では、プリチャージ回路部７０により所定のプリチャー
ジ電位Ｖ［ｌＬにプリチャージされている。このプリチ
ャージ電位Ｖａｔは、たとえば電源電位ＶＣＣの半分、
すなわち１ ／ ２ Ｖｅ ｃ電位である。次に、時間
ｔ１でイコライズ信号ＥＱがｒＬＪレベル（低レベル）
になると、ビット線対ＢＬ、ＢＬはフローティング状態
になる。時間ｔ２で行デコーダ３により複数のワード線
のうちいずれかの電位が立上げられる。たとえば、ワー
ド線ＸＯの電位がｒＨＪレベル（高レベル）に立上がる
。これにより、ワード線ＸＯに接続されるメモリセルＭ
Ｃ内のデータが、それぞれ対応するビット線ＢＬに読出
される。通常、ビット線の容量はメモリセルの容量の１
０倍〜２０倍程度に設定されているので、ビット線ＢＬ
、ＢＬ間に１００ｍＶ程度の微小な電位差が生じる。同
時に、ダミーセル読出信号ＲＤＯがｒＨＪレベルからｒ
ＬＪレベルに変化する。このダミーセル読出信号ＲＤＯ
は、ワード線ＸＯの電位がｒＨＪレベルに変化するとき
のビット線への容量結合によるノイズを打消すために、
ワード線ＸＯの電位と反相で変化するものである。
では、プリチャージ回路部７０により所定のプリチャー
ジ電位Ｖ［ｌＬにプリチャージされている。このプリチ
ャージ電位Ｖａｔは、たとえば電源電位ＶＣＣの半分、
すなわち１ ／ ２ Ｖｅ ｃ電位である。次に、時間
ｔ１でイコライズ信号ＥＱがｒＬＪレベル（低レベル）
になると、ビット線対ＢＬ、ＢＬはフローティング状態
になる。時間ｔ２で行デコーダ３により複数のワード線
のうちいずれかの電位が立上げられる。たとえば、ワー
ド線ＸＯの電位がｒＨＪレベル（高レベル）に立上がる
。これにより、ワード線ＸＯに接続されるメモリセルＭ
Ｃ内のデータが、それぞれ対応するビット線ＢＬに読出
される。通常、ビット線の容量はメモリセルの容量の１
０倍〜２０倍程度に設定されているので、ビット線ＢＬ
、ＢＬ間に１００ｍＶ程度の微小な電位差が生じる。同
時に、ダミーセル読出信号ＲＤＯがｒＨＪレベルからｒ
ＬＪレベルに変化する。このダミーセル読出信号ＲＤＯ
は、ワード線ＸＯの電位がｒＨＪレベルに変化するとき
のビット線への容量結合によるノイズを打消すために、
ワード線ＸＯの電位と反相で変化するものである。
次に、時間ｔ３で、センスアンプ部５０に入力されるセ
ンスアンプ活性化信号ＳＰ、ＳＮがそれぞれｒＨＪレベ
ル、「Ｌ」レベルに徐々に変化する。これにより、各ビ
ット線対ＢＬ、ＢＬに生じた微小な電位差が、センスア
ンプＳＡにより検出される。時間ｔ４では、ビット線Ｂ
Ｌ、ＢＬのうち一方の電位が完全にｒＨＪレベルになり
、他方の電位が完全にｒＬＪレベルになる。このように
して、メモリセルＭＣから読出されたデータの検出が完
了する。
ンスアンプ活性化信号ＳＰ、ＳＮがそれぞれｒＨＪレベ
ル、「Ｌ」レベルに徐々に変化する。これにより、各ビ
ット線対ＢＬ、ＢＬに生じた微小な電位差が、センスア
ンプＳＡにより検出される。時間ｔ４では、ビット線Ｂ
Ｌ、ＢＬのうち一方の電位が完全にｒＨＪレベルになり
、他方の電位が完全にｒＬＪレベルになる。このように
して、メモリセルＭＣから読出されたデータの検出が完
了する。
この時点で、メモリセルＭＣ内のデータの読出が完了す
るが、リード転送サイクルにおいては、ビット線上のデ
ータが転送ゲート１２を介してデータレジスタ７に転送
される。時間ｔ５において、レジスタ転送信号ＲＴがｒ
ＬＪレベルに変化する。
るが、リード転送サイクルにおいては、ビット線上のデ
ータが転送ゲート１２を介してデータレジスタ７に転送
される。時間ｔ５において、レジスタ転送信号ＲＴがｒ
ＬＪレベルに変化する。
これにより、各レジスタＤＲにおいてデータ線ＤＬとイ
ンバータＧ１の出力との間が電気的に切離される。同時
に、データ転送信号ＤＴがｒＨＪレベルに変化する。こ
れにより、ビット線ＢＬ上のデータが、レジスタＤＲの
データと競合することなく、データ線ＤＬに転送される
。次に、時間ｔ６で、データ転送信号ＤＴはｒＬＪレベ
ル、レジスタ転送信号ＲＴはｒＨＪレベルとなる。これ
により、ビット線ＢＬとデータ線ＤＬとが電気的に切離
され、各レジスタＤＲは安定な状態に戻る。
ンバータＧ１の出力との間が電気的に切離される。同時
に、データ転送信号ＤＴがｒＨＪレベルに変化する。こ
れにより、ビット線ＢＬ上のデータが、レジスタＤＲの
データと競合することなく、データ線ＤＬに転送される
。次に、時間ｔ６で、データ転送信号ＤＴはｒＬＪレベ
ル、レジスタ転送信号ＲＴはｒＨＪレベルとなる。これ
により、ビット線ＢＬとデータ線ＤＬとが電気的に切離
され、各レジスタＤＲは安定な状態に戻る。
時間ｔ７で、ワード線ＸＯの電位はｒＬＪレベルになり
、ダミーセル読出信号ＲＤＯはｒＨＪレベルになる。こ
れにより、一連の読出動作が完了し、各メモリセルＭＣ
には、読出されたデータが再び格納される。時間ｔ８で
、イコライズ信号ＥＱがｒＨＪレベルになると、各ビッ
ト線対ＢＬ。
、ダミーセル読出信号ＲＤＯはｒＨＪレベルになる。こ
れにより、一連の読出動作が完了し、各メモリセルＭＣ
には、読出されたデータが再び格納される。時間ｔ８で
、イコライズ信号ＥＱがｒＨＪレベルになると、各ビッ
ト線対ＢＬ。
ＢＬは再びプリチャージ電位Ｖａｔにプリチャージされ
る。
る。
第１１図は、デュアルポートメモリのライト転送を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
ライト転送とは、リード転送とは反対に、データレジス
タ７内のデータをビット線ＢＬに転送することをいう。
タ７内のデータをビット線ＢＬに転送することをいう。
各ビット線ＢＬの容量は、レジスタＤＲの容量に比べて
、５〜１０倍以上大きい。したがって、センスアンプＳ
Ａの動作後にレジスタＤＲからビット線ＢＬヘデータを
転送することは困難である。
、５〜１０倍以上大きい。したがって、センスアンプＳ
Ａの動作後にレジスタＤＲからビット線ＢＬヘデータを
転送することは困難である。
そこで、通常、ライト転送においては、センスアンプＳ
Ａの動作前にデータ転送信号ＤＴがｒＨＪレベルにされ
る。これにより、レジスタＤＲに保持されたデータによ
りビット線ＢＬ上に微小な電位差が生じた後に、センス
アンプＳＡが活性化される。
Ａの動作前にデータ転送信号ＤＴがｒＨＪレベルにされ
る。これにより、レジスタＤＲに保持されたデータによ
りビット線ＢＬ上に微小な電位差が生じた後に、センス
アンプＳＡが活性化される。
第１１図において、時間ｔｏでは、各ビット線対ＢＬ、
ＢＬｌｔ、フＩＪ ｆ ヤ−’）電位ＶａＬ （１／２
・ＶＣＣ電位）にプリチャージされている。次に、時間
ｔ１で、イコライズ信号ＥＱがｒＬＪレベルになる。こ
れにより、ビット線対ＢＬ、 ＢＬはフローティング
状態になる。時間ｔ２で、ワード線ＸＯの電位およびダ
ミーセル続出信号ＲＤＯが変化すると、リード転送の場
合と同様に、各ビット線ＢＬ上にはメモリセルＭＣに記
憶されたデータが読出され、各ビット線ＢＬ、ＢＬ間に
微小な電位差が生じる。しかし、ライト転送においては
、リード転送とは異なり、同時にデータ転送信ｑＤＴが
ｒＨＪレベルになり、レジスタ転送信号ＲＴはｒＨＪレ
ベルを維持する。これにより、各レジスタＤＲのデータ
線ＤＬ上のデータが転送ゲート１２のトランジスタＱ９
を介してビット線ＢＬに転送される。データ！！ｊＩＤ
Ｌによる電荷供給能力が、ビット線ＢＬによる電荷供給
能力よりも強いので、結果的に、レジスタＤＲのデータ
による微小電位差が、ビット線ＢＬ、Ｂｒ間に生じる。
ＢＬｌｔ、フＩＪ ｆ ヤ−’）電位ＶａＬ （１／２
・ＶＣＣ電位）にプリチャージされている。次に、時間
ｔ１で、イコライズ信号ＥＱがｒＬＪレベルになる。こ
れにより、ビット線対ＢＬ、 ＢＬはフローティング
状態になる。時間ｔ２で、ワード線ＸＯの電位およびダ
ミーセル続出信号ＲＤＯが変化すると、リード転送の場
合と同様に、各ビット線ＢＬ上にはメモリセルＭＣに記
憶されたデータが読出され、各ビット線ＢＬ、ＢＬ間に
微小な電位差が生じる。しかし、ライト転送においては
、リード転送とは異なり、同時にデータ転送信ｑＤＴが
ｒＨＪレベルになり、レジスタ転送信号ＲＴはｒＨＪレ
ベルを維持する。これにより、各レジスタＤＲのデータ
線ＤＬ上のデータが転送ゲート１２のトランジスタＱ９
を介してビット線ＢＬに転送される。データ！！ｊＩＤ
Ｌによる電荷供給能力が、ビット線ＢＬによる電荷供給
能力よりも強いので、結果的に、レジスタＤＲのデータ
による微小電位差が、ビット線ＢＬ、Ｂｒ間に生じる。
時間ｔ３で、センスアンプ活性化信号ｓｐ、ｓＮが変化
し、各センスアンプＳＡが動作する。その結果、各ビッ
ト線対ＢＬ、ＢＬ上の微小電位差が増幅される。時間ｔ
４では、ビット線対ＢＬ。
し、各センスアンプＳＡが動作する。その結果、各ビッ
ト線対ＢＬ、ＢＬ上の微小電位差が増幅される。時間ｔ
４では、ビット線対ＢＬ。
ＢＬの一方の電位が完全にｒＨＪレベルとなり、他方の
電位が完全に「Ｌ」レベルになり、データの検出が完了
する。
電位が完全に「Ｌ」レベルになり、データの検出が完了
する。
時間ｔ５および時間ｔ６では、リード転送の場合と同様
に、初期状態に戻る。
に、初期状態に戻る。
ところで、通常のダイナミックＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）においては、メモリ
セル内のデータの読出時に、センスアンプによりビット
線の充放電が行なわれる。このビット線の充放電による
消費電力は、そのダイナミックＲＡＭにおいて消費され
る電力の８〜９割を占めている。したがって、メモリセ
ルアレイおよびセンスアンプ部を２分割にしかつそれら
を別々に動作させることにより、消費電力を１／２近く
まで低減させることができる。
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）においては、メモリ
セル内のデータの読出時に、センスアンプによりビット
線の充放電が行なわれる。このビット線の充放電による
消費電力は、そのダイナミックＲＡＭにおいて消費され
る電力の８〜９割を占めている。したがって、メモリセ
ルアレイおよびセンスアンプ部を２分割にしかつそれら
を別々に動作させることにより、消費電力を１／２近く
まで低減させることができる。
２ブロツクの分割動作（１／２分割動作）をするデュア
ルポートメモリの構成として、たとえば第１２図に示さ
れる構成が考えられる。第１２図においては、説明を簡
単にするために、プリチャージ回路部、データセレクタ
、およびＩ１０制御回路は省略されている。また、各ブ
ロック間に接続される配線も省略されている。
ルポートメモリの構成として、たとえば第１２図に示さ
れる構成が考えられる。第１２図においては、説明を簡
単にするために、プリチャージ回路部、データセレクタ
、およびＩ１０制御回路は省略されている。また、各ブ
ロック間に接続される配線も省略されている。
第１２図のデュアルポートメモリにおいては、メモリセ
ルアレイｌａｘ行デコーダ３ａ、列デコーダ４ａ、セン
スアンプ部５０ａ１転送ゲート１２ａおよびデータレジ
スタ７０ａを含むブロックＡと、メモリセルアレイｌｂ
、行デコーダ３ｂ。
ルアレイｌａｘ行デコーダ３ａ、列デコーダ４ａ、セン
スアンプ部５０ａ１転送ゲート１２ａおよびデータレジ
スタ７０ａを含むブロックＡと、メモリセルアレイｌｂ
、行デコーダ３ｂ。
列デコーダ４ｂ、センスアンプ部５０ｂ１転送ゲート１
２ｂおよびデータレジスタ７０ｂを含むブロックＢとが
設けられている。１回の読出サイクルにおいては、ブロ
ックＡおよびＢのいずれか一方のみが動作する。また、
リード転送サイクルおよびライト転送サイクルにおいて
も、同様に、ブロックＡおよびＢのいずれか一方のみが
動作する。
２ｂおよびデータレジスタ７０ｂを含むブロックＢとが
設けられている。１回の読出サイクルにおいては、ブロ
ックＡおよびＢのいずれか一方のみが動作する。また、
リード転送サイクルおよびライト転送サイクルにおいて
も、同様に、ブロックＡおよびＢのいずれか一方のみが
動作する。
なお、データの読出サイクルにおいては、いずれかのワ
ード線の電位をｒＨＪレベルにすることによりメモリセ
ル内のデータがビット線上に読出され、そのビット線上
の電位がセンスアンプの動作によりｒＨＪレベルまたは
ｒＬＪレベルに増幅される。そのため、非活性状態のメ
モリセルアレイにおいては、ワード線の選択信号はｒＬ
Ｊレベルの状態となっている必要があるので、行デコー
ダも別々に設けられる。
ード線の電位をｒＨＪレベルにすることによりメモリセ
ル内のデータがビット線上に読出され、そのビット線上
の電位がセンスアンプの動作によりｒＨＪレベルまたは
ｒＬＪレベルに増幅される。そのため、非活性状態のメ
モリセルアレイにおいては、ワード線の選択信号はｒＬ
Ｊレベルの状態となっている必要があるので、行デコー
ダも別々に設けられる。
第１２図のデュアルポートメモリにおいては、リード転
送およびライト転送により、ブロックＡの内部およびブ
ロックＢの内部において、メモリセルアレイとデータレ
ジスタとの間でデータを双方向に転送することが可能で
ある。しかしながら、ブロックＡとブロックＢとの間で
データを転送することはできない。たとえば、ブロック
Ｂ内のメモリセルアレイ１ｂのデータをデータレジスタ
７０ｂにリード転送した後、そのデータをブロックＡ内
のメモリセルアレイ１ａにライト転送することは不可能
である。
送およびライト転送により、ブロックＡの内部およびブ
ロックＢの内部において、メモリセルアレイとデータレ
ジスタとの間でデータを双方向に転送することが可能で
ある。しかしながら、ブロックＡとブロックＢとの間で
データを転送することはできない。たとえば、ブロック
Ｂ内のメモリセルアレイ１ｂのデータをデータレジスタ
７０ｂにリード転送した後、そのデータをブロックＡ内
のメモリセルアレイ１ａにライト転送することは不可能
である。
ブロックＡとブロックＢとの間で双方向にデータを転送
することができるデュアルポートメモリが第１３図に示
される。第１３図のデュアルポートメモリにおいては、
ブロックＡとブロックＢとに共通に、１つのψ−タレジ
スタフ０が設けられている。そのため、メモリセルアレ
イ１ａとメモリセルアレイ１ｂとの間で、データレジス
タ７０を介して双方向のデータ転送が可能となる。
することができるデュアルポートメモリが第１３図に示
される。第１３図のデュアルポートメモリにおいては、
ブロックＡとブロックＢとに共通に、１つのψ−タレジ
スタフ０が設けられている。そのため、メモリセルアレ
イ１ａとメモリセルアレイ１ｂとの間で、データレジス
タ７０を介して双方向のデータ転送が可能となる。
第１４図は、第１３図の領域Ｃの構成を模式的に示した
図である。第１４図においては、メモリセルアレイ１ａ
の平面パターンが模式的に示されている。
図である。第１４図においては、メモリセルアレイ１ａ
の平面パターンが模式的に示されている。
第１４図において、メモリセルアレイ１ａには、複数の
ビット線対ＢＬ、Ｂでと複数のワード線ＸＯ〜Ｘ３とが
互いに交差するように配置されている。複数のビット線
対ＢＬ、ＢＬには、複数のセンスアンプＳＡからなるセ
ンスアンプ部５０ａが接続されている。また、複数のビ
ット線ＢＬは、複数のＮチャネルＭＯＳトランジスタＱ
９からなる転送ゲート１２ａを介して複数のレジスタＤ
Ｒからなるデータレジスタ７０に接続されている。
ビット線対ＢＬ、Ｂでと複数のワード線ＸＯ〜Ｘ３とが
互いに交差するように配置されている。複数のビット線
対ＢＬ、ＢＬには、複数のセンスアンプＳＡからなるセ
ンスアンプ部５０ａが接続されている。また、複数のビ
ット線ＢＬは、複数のＮチャネルＭＯＳトランジスタＱ
９からなる転送ゲート１２ａを介して複数のレジスタＤ
Ｒからなるデータレジスタ７０に接続されている。
第１５Ａ図は、第１４図のメモリセルアレイ１ａに含ま
れる２つのメモリセルＭＣの平面パターンを模式的に示
した図である。また、第１５Ｂ図は、第１５Ａ図に対応
する回路図である。
れる２つのメモリセルＭＣの平面パターンを模式的に示
した図である。また、第１５Ｂ図は、第１５Ａ図に対応
する回路図である。
第１５Ａ図および第１５Ｂ図において、メモリセルＭＣ
の各々は、セルキャパシタＣｓおよびアクセストランジ
スタＱｓを含む。セルキャパシタＣｓの一方の電極は、
アクセストランジスタＱｓおよびコンタクトホールＣＨ
を介してビット線ＢＬに接続されている。セルキャパシ
タＣｓの他方の電極には、セルプレート電位ｖｃＰが与
えられる。アクセストランジスタＱｓのゲート電極はワ
ード線ＷＬに接続されている。
の各々は、セルキャパシタＣｓおよびアクセストランジ
スタＱｓを含む。セルキャパシタＣｓの一方の電極は、
アクセストランジスタＱｓおよびコンタクトホールＣＨ
を介してビット線ＢＬに接続されている。セルキャパシ
タＣｓの他方の電極には、セルプレート電位ｖｃＰが与
えられる。アクセストランジスタＱｓのゲート電極はワ
ード線ＷＬに接続されている。
Ｃ発明が解決しようとする課題］
上記のように、第１３図のデュアルポートメモリにおい
ては、ブロックＡとブロックＢとの間で双方向のデータ
転送が可能である。しかし、このデュアルポートメモリ
においては、２ブロツクの分割動作（１／２分割動作）
は可能であるが、３ブロツク以上の分割動作は不可能で
あるという欠点を有する。すなわち、第１３図に示すよ
うに、１つのデータレジスタに対して２つのブロックを
設けることは容易であるが、１つのデータレジスタに対
して３つ以上のブロックを設けることは困難である。
ては、ブロックＡとブロックＢとの間で双方向のデータ
転送が可能である。しかし、このデュアルポートメモリ
においては、２ブロツクの分割動作（１／２分割動作）
は可能であるが、３ブロツク以上の分割動作は不可能で
あるという欠点を有する。すなわち、第１３図に示すよ
うに、１つのデータレジスタに対して２つのブロックを
設けることは容易であるが、１つのデータレジスタに対
して３つ以上のブロックを設けることは困難である。
この発明の目的は、３ブロツク以上の分割動作が可能で
かつブロック間で双方向のデータ転送ができる半導体記
憶装置を得ることである。
かつブロック間で双方向のデータ転送ができる半導体記
憶装置を得ることである。
［課題を解決するための手段］
この発明にかかる半導体記憶装置は、メモリセルアレイ
、選択手段、データ保持手段、および接続手段を備える
。メモリセルアレイは、複数のビット線対、それらに交
差するように配置された複数のワード線、および複数の
ビット線対と複数のワード線との交点に設けられた複数
のメモリセルを含む。
、選択手段、データ保持手段、および接続手段を備える
。メモリセルアレイは、複数のビット線対、それらに交
差するように配置された複数のワード線、および複数の
ビット線対と複数のワード線との交点に設けられた複数
のメモリセルを含む。
メモリセルアレイは、複数のビット線群に分割されてい
る。複数のビット線群の各々は、同数の複数のビット線
対を含む。各ビット線群に含まれる複数のビット線対は
、他のビット線群に含まれる複数のビット線対にそれぞ
れ対応し、それによって、複数の組が構成される。複数
の組の各々は、複数のビット線群における対応する複数
のビット線対を含む。複数のワード線の各々は、複数の
組のいずれかに対応している。メモリセルは、各ワード
線とそのワード線に対応する組に含まれるビット線対と
の交点に設けられている。
る。複数のビット線群の各々は、同数の複数のビット線
対を含む。各ビット線群に含まれる複数のビット線対は
、他のビット線群に含まれる複数のビット線対にそれぞ
れ対応し、それによって、複数の組が構成される。複数
の組の各々は、複数のビット線群における対応する複数
のビット線対を含む。複数のワード線の各々は、複数の
組のいずれかに対応している。メモリセルは、各ワード
線とそのワード線に対応する組に含まれるビット線対と
の交点に設けられている。
複数のデータ保持手段は、複数のビット線群に対応して
設けられている。選択手段は、複数のワード線のいずれ
かを選択する。接続手段は、選択手段により選択される
ワード線に対応する組に含まれるビット線対を、対応す
るデータ保持手段に接続する。
設けられている。選択手段は、複数のワード線のいずれ
かを選択する。接続手段は、選択手段により選択される
ワード線に対応する組に含まれるビット線対を、対応す
るデータ保持手段に接続する。
［作用］
この発明にかかる半導体記憶装置においては、複数のビ
ット線群における互いに対応するビット線対により、複
数の組の各々が構成される。これらの複数の組が、それ
ぞれ複数のメモリセルアレイブロックを構成する。また
、複数のワード線の各々は、これらの複数の組のいずれ
かに対応している。そのため、複数のワード線のいずれ
かが選択されると、それに対応する組が選択される。し
たがって、ワード線の選択によって、メモリセルアレイ
のブロク、り分割動作が可能になる。
ット線群における互いに対応するビット線対により、複
数の組の各々が構成される。これらの複数の組が、それ
ぞれ複数のメモリセルアレイブロックを構成する。また
、複数のワード線の各々は、これらの複数の組のいずれ
かに対応している。そのため、複数のワード線のいずれ
かが選択されると、それに対応する組が選択される。し
たがって、ワード線の選択によって、メモリセルアレイ
のブロク、り分割動作が可能になる。
また、各ビット線群に対応してデータ保持手段が設けら
れており、各ビット線群において、選択された組に属す
るビット線対が、対応するデータ保持手段に接続される
。したがって、複数のメモリセルアレイブロックと、共
通のデータ保持手段との間で、データ転送が可能となる
。
れており、各ビット線群において、選択された組に属す
るビット線対が、対応するデータ保持手段に接続される
。したがって、複数のメモリセルアレイブロックと、共
通のデータ保持手段との間で、データ転送が可能となる
。
［実施例］
以下、この発明の実施例を図面を用いて詳細に説明する
。
。
第２図は、この発明の一実施例によるデュアルポートメ
モリの全体構成を示すブロック図である。
モリの全体構成を示すブロック図である。
このデュアルポートメモリは、ブロックＡおよびＢを含
む。ブロックＡは、メモリセルアレイ１００ａ１行デコ
ーダ３ａ、列デコーダ４ａ、センスアンプ部５０ａ、Ｉ
１０制御回路６０ａ１および転送ゲート１２０ａを含む
。同様に、ブロックＢは、メモリセルアレイ１００ｂ、
行デコーダ３ｂ１列デコーダ４ｂ、センスアンプ部５０
ｂ、１１０制御回路６０ｂ１および転送ゲート１２０ｂ
を含む。ブロックＡおよびブロックＢに共通に、１つの
データレジスタ７０および１つのシリアルデータセレク
タ８０が設けられている。
む。ブロックＡは、メモリセルアレイ１００ａ１行デコ
ーダ３ａ、列デコーダ４ａ、センスアンプ部５０ａ、Ｉ
１０制御回路６０ａ１および転送ゲート１２０ａを含む
。同様に、ブロックＢは、メモリセルアレイ１００ｂ、
行デコーダ３ｂ１列デコーダ４ｂ、センスアンプ部５０
ｂ、１１０制御回路６０ｂ１および転送ゲート１２０ｂ
を含む。ブロックＡおよびブロックＢに共通に、１つの
データレジスタ７０および１つのシリアルデータセレク
タ８０が設けられている。
Ｘアドレスバッファ２ａは、外部からのアドレス信号Ａ
Ｏ〜Ａ８を受け、それを所定のタイミングで行デコーダ
３ａ、３ｂおよびブロック選択回路１４０に与える。Ｙ
アドレスバッファ２ｂは、外部からのアドレス信号ＡＯ
〜Ａ８を受け、それを所定のタイミングで列デコーダ４
ａ、４ｂおよびシリアルアドレスポインタ８に与える。
Ｏ〜Ａ８を受け、それを所定のタイミングで行デコーダ
３ａ、３ｂおよびブロック選択回路１４０に与える。Ｙ
アドレスバッファ２ｂは、外部からのアドレス信号ＡＯ
〜Ａ８を受け、それを所定のタイミングで列デコーダ４
ａ、４ｂおよびシリアルアドレスポインタ８に与える。
行デコーダ３ａ、３ｂは、アドレス信号に応答して、そ
れぞれメモリセルアレイ１００ａ、１００ｂ内の複数行
のいずれかを選択する。列デコーダ４ａ。
れぞれメモリセルアレイ１００ａ、１００ｂ内の複数行
のいずれかを選択する。列デコーダ４ａ。
４ｂは、アドレス信号に応答して、それぞれメモリセル
アレイ１００ａ、１００ｂ内の複数列のいずれかを選択
する。１１０バツフア６は、Ｉ１０制御回路６０ａまた
は６０ｂとデータ入出力端子「との間で、入出力データ
の転送を行なう。
アレイ１００ａ、１００ｂ内の複数列のいずれかを選択
する。１１０バツフア６は、Ｉ１０制御回路６０ａまた
は６０ｂとデータ入出力端子「との間で、入出力データ
の転送を行なう。
一方、メモリセルアレイ１００ａとデータレジスタ７０
との間では、転送ゲート１２０ａを介して１行のデータ
の転送が行なわれる。また、メモリセルアレイ１００ｂ
とデータレジスタ７０との間では、転送ゲート１２０ｂ
を介して１行のデータの転送が行なわれる。シリアルデ
ータセレクタ８０はシリアルアドレスポインタ８の出力
を受°け、データレジスタ７０内のいずれかのビットを
選択する。シリアルデータセレクタ８０は、シフトレジ
スタまたはデコーダからなる。シリアルＩ１０バッファ
１０は、データレジスタ７０とデータ入出力端子８との
間で、シリアル入出力データの転送を行なう。
との間では、転送ゲート１２０ａを介して１行のデータ
の転送が行なわれる。また、メモリセルアレイ１００ｂ
とデータレジスタ７０との間では、転送ゲート１２０ｂ
を介して１行のデータの転送が行なわれる。シリアルデ
ータセレクタ８０はシリアルアドレスポインタ８の出力
を受°け、データレジスタ７０内のいずれかのビットを
選択する。シリアルデータセレクタ８０は、シフトレジ
スタまたはデコーダからなる。シリアルＩ１０バッファ
１０は、データレジスタ７０とデータ入出力端子８との
間で、シリアル入出力データの転送を行なう。
タイミングジェネレータ１１０は、外部からロウアドレ
スストローブ信号ＲＡＳ、コラムアドレスストローブ信
号ＣＡＳ、データトランスファ信号ＤＴおよびライトバ
ービット信号ＷＢを受け、各部分の動作を制御するため
の各種タイミング信号を発生する。また、シリアルタイ
ミングジェネレータ１３０は、シリアルコントロール信
号ＳＣおよびシリアルイネーブル信号ＳＥを受け、主と
してシリアル動作を制御するための各種タイミング信号
を発生する。ブロック選択回路１４０は、タイミングジ
ェネレータ１１０からのタイミング信号およびＸアドレ
スバッファ２ａからのアドレス信号に応答して、ブロッ
ク選択信号を発生する。
スストローブ信号ＲＡＳ、コラムアドレスストローブ信
号ＣＡＳ、データトランスファ信号ＤＴおよびライトバ
ービット信号ＷＢを受け、各部分の動作を制御するため
の各種タイミング信号を発生する。また、シリアルタイ
ミングジェネレータ１３０は、シリアルコントロール信
号ＳＣおよびシリアルイネーブル信号ＳＥを受け、主と
してシリアル動作を制御するための各種タイミング信号
を発生する。ブロック選択回路１４０は、タイミングジ
ェネレータ１１０からのタイミング信号およびＸアドレ
スバッファ２ａからのアドレス信号に応答して、ブロッ
ク選択信号を発生する。
信号発生回路１５０は、ブロック選択信号およびタイミ
ング信号に応答して、データ転送信号ＴＡ１、Ｔａ２．
ＴＢＩ、ＴＢ２を発生する。信号発生回路１６０は、ブ
ロック選択信号およびタイミング信号に応答して、スイ
ッチ信号ＳＡＩ、ＳＡ２、ＳＢＩ、ＳＢ２を発生する。
ング信号に応答して、データ転送信号ＴＡ１、Ｔａ２．
ＴＢＩ、ＴＢ２を発生する。信号発生回路１６０は、ブ
ロック選択信号およびタイミング信号に応答して、スイ
ッチ信号ＳＡＩ、ＳＡ２、ＳＢＩ、ＳＢ２を発生する。
信号発生回路１７０は、ブロック選択信号およびタイミ
ング信号に応答して、センスアンプ活性化信号ＳＰＡ、
ＳＮＡ、ＳＰＢ、ＳＮＢを発生する。信号発生回路１８
０は、タイミング信号に応答して、イコライズ信号ＥＱ
を発生する。信号発生回路１９０は、タイミング信号に
応答して、レジスタ転送信号ＲＴを発生する。なお、電
位発生回路２００は、セルプレート電位ＶＣ？およびプ
リチャージ電位Ｖ６Ｌを発生する。
ング信号に応答して、センスアンプ活性化信号ＳＰＡ、
ＳＮＡ、ＳＰＢ、ＳＮＢを発生する。信号発生回路１８
０は、タイミング信号に応答して、イコライズ信号ＥＱ
を発生する。信号発生回路１９０は、タイミング信号に
応答して、レジスタ転送信号ＲＴを発生する。なお、電
位発生回路２００は、セルプレート電位ＶＣ？およびプ
リチャージ電位Ｖ６Ｌを発生する。
第１図は、第２図におけるブロックＡの主要部の構成を
示す図である。
示す図である。
第１図には、メモリセルアレイ１００ａの平面パターン
が模式的に示されている。各メモリセルＭＣの回路構成
は、第１５Ｂ図に示される回路構成と同様である。第１
図においては、ダミーセルＤＣは省略されているが、そ
の構成はメモリセルＭＣの構成と同様である。
が模式的に示されている。各メモリセルＭＣの回路構成
は、第１５Ｂ図に示される回路構成と同様である。第１
図においては、ダミーセルＤＣは省略されているが、そ
の構成はメモリセルＭＣの構成と同様である。
メモリセルアレイ１００ａにおいて、ビット線対ＢＬ１
．ＢＬＩおよびビット線対ＢＬ２．ＢＬ７カ（１つのビ
ット線群を構成する。メモリセルアレイ１００ａには、
複数のビット線群が設けられている。各ビット線群にお
いて、ビット線対ＢＬ１、ＢＬＩおよびビット線対ＢＬ
２．ＢＬ２が互いに隣接するように設けられている。ビ
ット線対ＢＬＩ、ＢＬＩは、ＮチャネルＭＯＳトランジ
スタＱ２１．Ｑ２２を介してビット線対ＢＬ、ＢＬに接
続されている。また、ビット線対ＢＬ２．ＢＬ２は、Ｎ
チャネルＭＯ８）ランジスタＱ２３゜Ｑ２４を介してビ
ット線対ＢＬ、ＢＬに接続されている。トランジスタＱ
２１．Ｑ２２のゲートにはスイッチ信号ＳＡＩが与えら
れ、トランジスタＱ２３．Ｑ２４のゲートにはスイッチ
信号ＳＡ２が与えられる。複数のトランジスタＱ２１〜
Ｑ２４がスイッチ回路５１ｇを構成する。各ビット線対
ＢＬ、ＢＬには、センスアンプＳＡが接続−されている
。センスアンプＳＡの構成は、第９図に示される構成と
同様である。各センスアンプＳＡには、センスアンプ活
性化信号ＳＰＡ、ＳＮＡが与えられる。
．ＢＬＩおよびビット線対ＢＬ２．ＢＬ７カ（１つのビ
ット線群を構成する。メモリセルアレイ１００ａには、
複数のビット線群が設けられている。各ビット線群にお
いて、ビット線対ＢＬ１、ＢＬＩおよびビット線対ＢＬ
２．ＢＬ２が互いに隣接するように設けられている。ビ
ット線対ＢＬＩ、ＢＬＩは、ＮチャネルＭＯＳトランジ
スタＱ２１．Ｑ２２を介してビット線対ＢＬ、ＢＬに接
続されている。また、ビット線対ＢＬ２．ＢＬ２は、Ｎ
チャネルＭＯ８）ランジスタＱ２３゜Ｑ２４を介してビ
ット線対ＢＬ、ＢＬに接続されている。トランジスタＱ
２１．Ｑ２２のゲートにはスイッチ信号ＳＡＩが与えら
れ、トランジスタＱ２３．Ｑ２４のゲートにはスイッチ
信号ＳＡ２が与えられる。複数のトランジスタＱ２１〜
Ｑ２４がスイッチ回路５１ｇを構成する。各ビット線対
ＢＬ、ＢＬには、センスアンプＳＡが接続−されている
。センスアンプＳＡの構成は、第９図に示される構成と
同様である。各センスアンプＳＡには、センスアンプ活
性化信号ＳＰＡ、ＳＮＡが与えられる。
一方、ビット線対ＢＬＩ、ＢＬＩおよびビット線対ＢＬ
２．ＢＬ２の各々には、プリチャージ回路ＰＲが接続さ
れる。プリチャージ回路ＰＲの構成は、第９図に示され
る構成と同様である。ビット線ＢＬ１およびＢＬ２は、
それぞれれＮチャネルＭＯ８）ランジスタＱ３１および
Ｑ３２を介してレジスタＤＲのデータ！ＩＤＬに接続さ
れている。
２．ＢＬ２の各々には、プリチャージ回路ＰＲが接続さ
れる。プリチャージ回路ＰＲの構成は、第９図に示され
る構成と同様である。ビット線ＢＬ１およびＢＬ２は、
それぞれれＮチャネルＭＯ８）ランジスタＱ３１および
Ｑ３２を介してレジスタＤＲのデータ！ＩＤＬに接続さ
れている。
トランジスタＱ３１のゲートにはデータ転送信号ＴＡＩ
が与えられ、トランジスタＱ３２のゲートにはデータ転
送信号ＴＡ２が与えられる。複数のトランジスタＱ３１
．Ｑ３２が転送ゲート１２０ａを構成する。、また、レ
ジスタＤＲの構成は、第９図に示される構成と同様であ
る。複数のレジスタＤＲが、データレジスタ７０を構成
する。
が与えられ、トランジスタＱ３２のゲートにはデータ転
送信号ＴＡ２が与えられる。複数のトランジスタＱ３１
．Ｑ３２が転送ゲート１２０ａを構成する。、また、レ
ジスタＤＲの構成は、第９図に示される構成と同様であ
る。複数のレジスタＤＲが、データレジスタ７０を構成
する。
メモリセルアレイ１００ａにおいて、ワード線ＸＯ，Ｘ
ｉの各々とビット線ＢＬＩとの交点、ワード線Ｘ２．Ｘ
３の各々とビット線ＢＬＩとの交点、ワード線Ｘ４．Ｘ
５の各々とビット線ＢＬ２との交点、およびワード線Ｘ
６．Ｘ７の各々とビット線ＢＬ２との交点に、それぞれ
メモリセルＭＣが設けられている。すなわち、各ワード
線と４本ごとのビット線との交点にメモリセルＭＣが設
けられている。
ｉの各々とビット線ＢＬＩとの交点、ワード線Ｘ２．Ｘ
３の各々とビット線ＢＬＩとの交点、ワード線Ｘ４．Ｘ
５の各々とビット線ＢＬ２との交点、およびワード線Ｘ
６．Ｘ７の各々とビット線ＢＬ２との交点に、それぞれ
メモリセルＭＣが設けられている。すなわち、各ワード
線と４本ごとのビット線との交点にメモリセルＭＣが設
けられている。
なお、第１図において、各ビット線ＢＬＩ、 ＢＬ２は
、レジスタＤＲには接続されていないが、データ線ＤＬ
（第９図参照）に接続されていてもよい。
、レジスタＤＲには接続されていないが、データ線ＤＬ
（第９図参照）に接続されていてもよい。
なお、第２図におけるブロックＢの構成は、第１図に示
される構成と同様である。但し、ブロックＢには、セン
スアンプ活性化信号ＳＰＡ、５ＮＡ１スイッチ信号ＳＡ
１．ＳＡ２およびデータ転送信号ＴＡＩ、ＴＡ２の代わ
りに、センスアンプ活性化信号ＳＰＢ、ＳＮＢ、スイッ
チ信号ＳＢＩ。
される構成と同様である。但し、ブロックＢには、セン
スアンプ活性化信号ＳＰＡ、５ＮＡ１スイッチ信号ＳＡ
１．ＳＡ２およびデータ転送信号ＴＡＩ、ＴＡ２の代わ
りに、センスアンプ活性化信号ＳＰＢ、ＳＮＢ、スイッ
チ信号ＳＢＩ。
ＳＢ２およびデータ転送信号ＴＢＩ、ＴＢ２が与えられ
る。
る。
第１図において、スイッチ信号ＳＡ１がｒＨＪレベルに
なると、ビット線対ＢＬＩ、ＢＬＩがセンスアンプＳＡ
に接続される。逆に、スイッチ信ｑｓＡ２がｒＨＪレベ
ルになると、ビット線対ＢＬ２．ＢＬ２がセンスアンプ
ＳＡに接続される。
なると、ビット線対ＢＬＩ、ＢＬＩがセンスアンプＳＡ
に接続される。逆に、スイッチ信ｑｓＡ２がｒＨＪレベ
ルになると、ビット線対ＢＬ２．ＢＬ２がセンスアンプ
ＳＡに接続される。
一方、データ転送信号ＴＡＩがｒＨＪレベルになると、
ビットＩＩＢＬＩがレジスタＤＲに接続される。逆に、
データ転送信号ＴＡ２がｒＨＪレベルになると、ビット
線ＢＬ２がレジスタＤＲに接続される。すなわち、複数
のビット線対ＢＬＩ、ＢＬｌが１つのブロックを構成し
、複数のビット線対ＢＬ２．ＢＬ２が他のブロックを構
成する。したがって、第１図に示されるブロックＡは、
２つのブロックを含むことになる。そのため、第２図に
示されるデュアルポートメモリは、４つのブロックを含
むことになる。
ビットＩＩＢＬＩがレジスタＤＲに接続される。逆に、
データ転送信号ＴＡ２がｒＨＪレベルになると、ビット
線ＢＬ２がレジスタＤＲに接続される。すなわち、複数
のビット線対ＢＬＩ、ＢＬｌが１つのブロックを構成し
、複数のビット線対ＢＬ２．ＢＬ２が他のブロックを構
成する。したがって、第１図に示されるブロックＡは、
２つのブロックを含むことになる。そのため、第２図に
示されるデュアルポートメモリは、４つのブロックを含
むことになる。
次に、この実施例のデュアルポートメモリの動作を、第
３図および第４図のタイミングチャートを参照しながら
説明する。
３図および第４図のタイミングチャートを参照しながら
説明する。
第３図は、このデュアルポートメモリのリード転送を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
第３図において、時間ｔｏでは、ビット線対ＢＬｌ、Ｂ
ＬＩおよびビット線対ＢＬ２．ＢＬ２がプリチャージ回
路ＰＲによりプリチャージ電位Ｖ６Ｌによりプリチャー
ジされている。次に、時間ｔ１で、イコライズ信号ＥＱ
がｒＬＪレベルになると、ビット線対ＢＬＩ、ＢＬＩお
よびビット線対ＢＬ２．ＢＬ２はフローティング状態に
なる。
ＬＩおよびビット線対ＢＬ２．ＢＬ２がプリチャージ回
路ＰＲによりプリチャージ電位Ｖ６Ｌによりプリチャー
ジされている。次に、時間ｔ１で、イコライズ信号ＥＱ
がｒＬＪレベルになると、ビット線対ＢＬＩ、ＢＬＩお
よびビット線対ＢＬ２．ＢＬ２はフローティング状態に
なる。
同時に、スイッチ信号ＳＡ１がｒＨＪレベルに立上がる
。これにより、ビット線対ＢＬＩ、ＢＬＩがビット線Ｂ
Ｌ、Ｂτに接続される。このとき、スイッチ信号ＳＡ２
はｒＬＪレベルを維持する。
。これにより、ビット線対ＢＬＩ、ＢＬＩがビット線Ｂ
Ｌ、Ｂτに接続される。このとき、スイッチ信号ＳＡ２
はｒＬＪレベルを維持する。
時間ｔ２で、ワード線ｘＯの電位がｒＨＪレベルになり
、そのワード線ｘＯに接続されるメモリセルＭＣのデー
タが、それぞれビット線Ｂ Ｌ １１：続出される。こ
れにより、ビット線ＢＬ、ＢＬ間に微小な電位差が生じ
る。同時に、ダミーセル読出信号ＲＤＯがｒＨＪレベル
からｒＬＪレベルに変化する。次に、時間【３で、セン
スアンプ活性化信号ＳＰＡ、ＳＮＡがそれぞれｒＨＪレ
ベル、ｒＬＪレベルに変化する。それにより、時間ｔ４
では、ビット線対ＢＬ、Ｂτの一方の電位がｒＨＪレベ
ルとなり、他方の電位がｒＬＪレベルとなる。
、そのワード線ｘＯに接続されるメモリセルＭＣのデー
タが、それぞれビット線Ｂ Ｌ １１：続出される。こ
れにより、ビット線ＢＬ、ＢＬ間に微小な電位差が生じ
る。同時に、ダミーセル読出信号ＲＤＯがｒＨＪレベル
からｒＬＪレベルに変化する。次に、時間【３で、セン
スアンプ活性化信号ＳＰＡ、ＳＮＡがそれぞれｒＨＪレ
ベル、ｒＬＪレベルに変化する。それにより、時間ｔ４
では、ビット線対ＢＬ、Ｂτの一方の電位がｒＨＪレベ
ルとなり、他方の電位がｒＬＪレベルとなる。
このようにして、メモリセルＭＣのデータの読出が完了
する。
する。
時間ｔ５において、レジスタ転送信号ＲＴがｒＬＪレベ
ルに変化し、同時に、データ転送信号ＴＡ１がｒＨＪレ
ベルに変化する。これにより、ビット線ＢＬＩ上のデー
タがデータ線ＤＬに転送される。このとき、データ転送
信号ＴＡ２はｒＬＪレベルを維持する。
ルに変化し、同時に、データ転送信号ＴＡ１がｒＨＪレ
ベルに変化する。これにより、ビット線ＢＬＩ上のデー
タがデータ線ＤＬに転送される。このとき、データ転送
信号ＴＡ２はｒＬＪレベルを維持する。
次に、時間ｔ６で、データ転送信号ＴＡＩはｒＬＪレベ
ル、レジスタ転送信号ＲＴはｒＨＪレベルとなる。これ
により、ビット線ＢＬＩとデータ線ＤＬとが電気的に切
離され、レジスタＤＲは安定な状態に戻る。時間ｔ７で
、ワード線ＸＯの電位がｒＬＪレベルになり、ダミーセ
ル読出信号ＲＤＯはｒＨＪレベルになる。このようにし
て、一連の読出動作は完了し、メモリセルＭＣには、読
出されたデータが再び格納される。時間ｔ８で、イコラ
イズ信号ＥＱがｒＨＪレベルになると、ビット線対ＢＬ
１．ＢＬＩおよびビット線対ＢＬ２゜ＢＬ２が再びプリ
チャージ電位ＶＩＩＬにプリチャージされる。同時に、
スイッチ信号ＳＡＩが「Ｌ」レベルに変化する。
ル、レジスタ転送信号ＲＴはｒＨＪレベルとなる。これ
により、ビット線ＢＬＩとデータ線ＤＬとが電気的に切
離され、レジスタＤＲは安定な状態に戻る。時間ｔ７で
、ワード線ＸＯの電位がｒＬＪレベルになり、ダミーセ
ル読出信号ＲＤＯはｒＨＪレベルになる。このようにし
て、一連の読出動作は完了し、メモリセルＭＣには、読
出されたデータが再び格納される。時間ｔ８で、イコラ
イズ信号ＥＱがｒＨＪレベルになると、ビット線対ＢＬ
１．ＢＬＩおよびビット線対ＢＬ２゜ＢＬ２が再びプリ
チャージ電位ＶＩＩＬにプリチャージされる。同時に、
スイッチ信号ＳＡＩが「Ｌ」レベルに変化する。
第４図は、このデュアルポートメモリのライト転送を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
第４図において、時間ｔｏでは、ビット線対ＢＬｌ、Ｂ
τＴおよＵピッ）Ｉｉ対ＢＬ２．ＢＬ２４ｔ、プリチャ
ージ電位ＶＥＩＬにプリチャージされている。次に、時
間ｔ１で、イコライズ信号ＥＱがｒＬＪレベルになると
、ビット線対ＢＬＩ、ＢＬ丁およびビット線対ＢＬ２．
ＢＬ２はフローティング状態になる。同時に、スイッチ
信号ＳＡＩがｒＨＪレベルに立上がる。これにより、ビ
ット線対ＢＬＩ、ＢＬＩがビット線対ＢＬ、Ｂτに接続
される。このとき、スイッチ信号ＳＡ２はｒＬＪレベル
を維持する。
τＴおよＵピッ）Ｉｉ対ＢＬ２．ＢＬ２４ｔ、プリチャ
ージ電位ＶＥＩＬにプリチャージされている。次に、時
間ｔ１で、イコライズ信号ＥＱがｒＬＪレベルになると
、ビット線対ＢＬＩ、ＢＬ丁およびビット線対ＢＬ２．
ＢＬ２はフローティング状態になる。同時に、スイッチ
信号ＳＡＩがｒＨＪレベルに立上がる。これにより、ビ
ット線対ＢＬＩ、ＢＬＩがビット線対ＢＬ、Ｂτに接続
される。このとき、スイッチ信号ＳＡ２はｒＬＪレベル
を維持する。
時間ｔ２で、ワード１１ＸＯの電位およびダミーセル読
出信号ＲＤＯが変化すると、リード転送の場合と同様に
、ビット線ＢＬＩには、メモリセルＭＣ内のデータが読
出される。これにより、ビット線ＢＬ、ＢＬ間に微小な
電位差が生じる。同時に、データ転送信号ＴＡＩがｒＨ
Ｊレベルに立上がる。これにより、ビット線ＢＬがレジ
スタＤＲのデータ線ＤＬに接続される。このとき、デー
タ転送信号ＴＡ２はｒＬＪレベルを維持する。また、リ
ード転送の場合と異なり、レジスタ転送信号ＲＴはｒＨ
Ｊレベルを保つ。これにより、レジスタＤＲに保持され
たデータによる微小電位差が、ビット線ＢＬ、ＢＬ間に
生ずる。
出信号ＲＤＯが変化すると、リード転送の場合と同様に
、ビット線ＢＬＩには、メモリセルＭＣ内のデータが読
出される。これにより、ビット線ＢＬ、ＢＬ間に微小な
電位差が生じる。同時に、データ転送信号ＴＡＩがｒＨ
Ｊレベルに立上がる。これにより、ビット線ＢＬがレジ
スタＤＲのデータ線ＤＬに接続される。このとき、デー
タ転送信号ＴＡ２はｒＬＪレベルを維持する。また、リ
ード転送の場合と異なり、レジスタ転送信号ＲＴはｒＨ
Ｊレベルを保つ。これにより、レジスタＤＲに保持され
たデータによる微小電位差が、ビット線ＢＬ、ＢＬ間に
生ずる。
次に、時間ｔ３で、センスアンプ活性化信号ＳＰＡ、Ｓ
ＮＡが変化し、センスアンプＳＡが動作する。その結果
、ビット線ＢＬ、ＢＬ間の微小電位差が増幅される。時
間ｔ４では、ビット線対ＢＬ、ＢＬの一方の電位が完全
にｒＨＪレベルになり、他方の電位が完全にｒＬＪレベ
ルになる。これにより、データの検出が完了する。
ＮＡが変化し、センスアンプＳＡが動作する。その結果
、ビット線ＢＬ、ＢＬ間の微小電位差が増幅される。時
間ｔ４では、ビット線対ＢＬ、ＢＬの一方の電位が完全
にｒＨＪレベルになり、他方の電位が完全にｒＬＪレベ
ルになる。これにより、データの検出が完了する。
時間ｔ５および時間ｔ６では、リード転送の場合と同様
に初期状態に戻る。
に初期状態に戻る。
このように、上記実施例においては、ワード線の選択に
より、複数のビット線対ＢＬＩ、ＢＬＩおよび複数のビ
ット線対ＢＬ２．ＢＬ２のいずれか一方が選択される。
より、複数のビット線対ＢＬＩ、ＢＬＩおよび複数のビ
ット線対ＢＬ２．ＢＬ２のいずれか一方が選択される。
スイッチ信号ＳＡＩまたはスイッチ信号ＳＡ２をｒＨＪ
レベルにすることにより、選択されたビット線対がセン
スアンプＳＡに接続される。それにより、メモリセルア
レイに含まれる複数のビット線対のうち半分のビット線
対が活性化される。また、データ転送信号ＴＡＩまたは
データ転送信号ＴＡ２をｒＨＪレベルにすることにより
、選択されたビット線対がレジスタＤＲに接続される。
レベルにすることにより、選択されたビット線対がセン
スアンプＳＡに接続される。それにより、メモリセルア
レイに含まれる複数のビット線対のうち半分のビット線
対が活性化される。また、データ転送信号ＴＡＩまたは
データ転送信号ＴＡ２をｒＨＪレベルにすることにより
、選択されたビット線対がレジスタＤＲに接続される。
これにより、選択されたビット線対とレジスタＤＲとの
間でデータの転送が行なわれる。
間でデータの転送が行なわれる。
したがって、ブロックＡおよびブロックＢの各々におい
て２ブロツクの分割動作（１／２分割動作）が可能とな
る。また、選択されたビット線対を共通のデータレジス
タ７０に接続することが可能となる。結果として、第２
図に示すデュアルポートメモリは、４ブロツクの分割動
作（ｌ／４分割動作）が可能となる。
て２ブロツクの分割動作（１／２分割動作）が可能とな
る。また、選択されたビット線対を共通のデータレジス
タ７０に接続することが可能となる。結果として、第２
図に示すデュアルポートメモリは、４ブロツクの分割動
作（ｌ／４分割動作）が可能となる。
第５図は、この発明の他の実施例によるデュアルポート
メモリの主要部の構成を示す図である。
メモリの主要部の構成を示す図である。
この実施例のデュアルポートメモリにおいては、第１図
のデュアルポートメモリと同様に、４ブロツクの分割動
作が可能である。この実施例においては、１つのビット
線群に含まれるビットＩＩＢＬ１およびビット線ＢＬ２
が互いに隣接しており、ビット線ＢＬＩおよびビット線
ＢＬ２が互いに隣接している。このデュアルポートメモ
リのその他の構成は、′１ｊ４１図のデュアルポートメ
モリの構成と同様である。
のデュアルポートメモリと同様に、４ブロツクの分割動
作が可能である。この実施例においては、１つのビット
線群に含まれるビットＩＩＢＬ１およびビット線ＢＬ２
が互いに隣接しており、ビット線ＢＬＩおよびビット線
ＢＬ２が互いに隣接している。このデュアルポートメモ
リのその他の構成は、′１ｊ４１図のデュアルポートメ
モリの構成と同様である。
ｍ６図は、この発明のさらに他の実施例によるデュアル
ポートメモリの主要部の構成を示す図である。
ポートメモリの主要部の構成を示す図である。
第６図のメモリセルアレイ１００ａにおいては、３ブロ
ツクの分割動作（１７３分割動作）が可能となる。した
がって、この実施例のデュアルポートメモリにおいては
、結果として、６ブロツクの分割動作（ｌ／６分割動作
）が可能となる。
ツクの分割動作（１７３分割動作）が可能となる。した
がって、この実施例のデュアルポートメモリにおいては
、結果として、６ブロツクの分割動作（ｌ／６分割動作
）が可能となる。
第６図において、１つのビット線群は、ビット線対ＢＬ
Ｉ、ＢＬＩ、ビット線対ＢＬ２．ＢＬ２およびビット線
対ＢＬ３．ＢＬ３を含む。各ビット線群において、ビッ
ト線対ＢＬＩ、ＢＬＩ、ビット線対ＢＬ２．ＢＬ２およ
びビット線対ＢＬ３゜ＢＬ３が順に配列されている。こ
の実施例において新たに設けられたビット線対ＢＬ３．
ＢＬ３は、ＮチャネルＭＯＳトランジスタＱ２５．Ｑ２
６を介して、ビット線対ＢＬ、ＢＬに接続されている。
Ｉ、ＢＬＩ、ビット線対ＢＬ２．ＢＬ２およびビット線
対ＢＬ３．ＢＬ３を含む。各ビット線群において、ビッ
ト線対ＢＬＩ、ＢＬＩ、ビット線対ＢＬ２．ＢＬ２およ
びビット線対ＢＬ３゜ＢＬ３が順に配列されている。こ
の実施例において新たに設けられたビット線対ＢＬ３．
ＢＬ３は、ＮチャネルＭＯＳトランジスタＱ２５．Ｑ２
６を介して、ビット線対ＢＬ、ＢＬに接続されている。
トランジスタＱ２５．Ｑ２６のゲートには、スイッチ信
号ＳＡ３が与えられる。一方、ビット線ＢＬ３は、Ｎチ
ャネルＭＯ８）ランジスタＱ３３を介してレジスタＤＲ
のデータ１ｉｌＤＬに接続されている。トランジスタ０
３３のゲートにはデータ転送信号ＴＡＢが与えられる。
号ＳＡ３が与えられる。一方、ビット線ＢＬ３は、Ｎチ
ャネルＭＯ８）ランジスタＱ３３を介してレジスタＤＲ
のデータ１ｉｌＤＬに接続されている。トランジスタ０
３３のゲートにはデータ転送信号ＴＡＢが与えられる。
ｍ７図は、この発明のさらに他の実施例によるデュアル
ポートメモリの主要部の構成を示す図である。
ポートメモリの主要部の構成を示す図である。
この実施例のデュアルポートメモリにおいては、第６図
のデュアルポートメモリと同様に、６ブロツクの分割動
作が可能である。この実施例においては、１つのビット
線群に含まれるビット線ＢＬ１、ＢＬ２．ＢＬ３が互い
に隣接するように設けられており、ビット線ＢＬＩ、Ｂ
Ｌ２．ＢＬ３が互いに隣接するように設けられている。
のデュアルポートメモリと同様に、６ブロツクの分割動
作が可能である。この実施例においては、１つのビット
線群に含まれるビット線ＢＬ１、ＢＬ２．ＢＬ３が互い
に隣接するように設けられており、ビット線ＢＬＩ、Ｂ
Ｌ２．ＢＬ３が互いに隣接するように設けられている。
第７図のデュアルポートメモリのその他の構成は、第６
図のデュアルポートメモリの構成と同様である。
図のデュアルポートメモリの構成と同様である。
このように、この発明の実施例によるデュアルポートメ
モリにおいては、スイッチ回路５１ａ等の配線を複雑に
することなく、２ブロツク以上の分割動作が可能でかつ
それらのブロック間での双方向のデータ転送が可能とな
る。
モリにおいては、スイッチ回路５１ａ等の配線を複雑に
することなく、２ブロツク以上の分割動作が可能でかつ
それらのブロック間での双方向のデータ転送が可能とな
る。
［発明の効果］
以上のようにこの発明によれば、複数のビット線群にお
ける互いに対応するビット線対により複数組の各々が構
成され、かつ、各ワード線が複数組のいずれかに対応し
ている。また、複数のビット線群に対応して複数のデー
タ保持手段が設けられ、各ビット線群において、選択さ
れた組に属するビット線対が、対応するデータ保持手段
に接続される。
ける互いに対応するビット線対により複数組の各々が構
成され、かつ、各ワード線が複数組のいずれかに対応し
ている。また、複数のビット線群に対応して複数のデー
タ保持手段が設けられ、各ビット線群において、選択さ
れた組に属するビット線対が、対応するデータ保持手段
に接続される。
したがって、配線パターンを腹雑にすることなく、ワー
ド線の選択によるメモリセルアレイブロックの分割動作
が可能で、かつ、複数のブロックと共通のデータ保持手
段との間で双方向のデータ転送が可能な半導体記憶装置
が得られる。
ド線の選択によるメモリセルアレイブロックの分割動作
が可能で、かつ、複数のブロックと共通のデータ保持手
段との間で双方向のデータ転送が可能な半導体記憶装置
が得られる。
第１図はこの発明の一実施例によるデュアルポートメモ
リの主要部の構成を示す図である。第２図は同実施例の
デュアルポートメモリの全体構成を示すブロック図であ
る。第３図は第１図のデュアルポートメモリのリード転
送を説明するためのタイミングチャートである。第４図
は第１図のデュアルポートメモリのライト転送を説明す
るためのタイミングチャートである。第５図はこの発明
の他の実施例によるデュアルポートメモリの主要部の構
成を示す図である。第６図はこの発明のさらに他の実施
例によるデュアルポートメモリの主要部の構成を示す図
である。第７図はこの発明のさらに他の実施例によるデ
ュアルポートメモリの主要部の構成を示す図である。第
８図は一般的なデュアルポートメモリの構成を示すブロ
ック図である。第９図は従来のデュアルポートメモリの
主要部の構成を示す回路図である。第１０図は第９図の
デュアルポートメモリのリード転送を説明するためのタ
イミングチャートである。第１１図は第９図のデュアル
ポートメモリのライト転送を説明するためのタイミング
チャートである。第１２図は２ブロツクの分割動作が可
能なデュアルポートメモリの構成を示すブロック図であ
る。第１３図は２ブロツクの分割動作が可能でかつブロ
ック間において双方向のデータ転送が可能なデュアルポ
ートメモリの構成を示すブロック図である。第１４図は
第１３図の１つのブロックの構成を示す図である。第１
５Ａ図はメモリセルの平面パターンを模式的に示した図
である。第１５Ｂ図は第１５Ａ図に対応する回路図であ
る。 図において、１００ａはメモリセルアレイ、３ａは行デ
コーダ、４ａは列デコーダ、５０ａはセンスアンプ部、
５１ａはスイッチ回路、７０はデータレジスタ、１２０
ａは転送ゲート、ＢＬＩ。 ＢＬＩ〜ＢＬ３．ＢＬ３．ＢＬ、ＢＬはビット線対、Ｘ
Ｏ〜Ｘ７はワード線、ＭＣはメモリセル、ＤＲはレジス
タである。 なお、各図中、同一符号は同一または相当部分を示す。 第３図
リの主要部の構成を示す図である。第２図は同実施例の
デュアルポートメモリの全体構成を示すブロック図であ
る。第３図は第１図のデュアルポートメモリのリード転
送を説明するためのタイミングチャートである。第４図
は第１図のデュアルポートメモリのライト転送を説明す
るためのタイミングチャートである。第５図はこの発明
の他の実施例によるデュアルポートメモリの主要部の構
成を示す図である。第６図はこの発明のさらに他の実施
例によるデュアルポートメモリの主要部の構成を示す図
である。第７図はこの発明のさらに他の実施例によるデ
ュアルポートメモリの主要部の構成を示す図である。第
８図は一般的なデュアルポートメモリの構成を示すブロ
ック図である。第９図は従来のデュアルポートメモリの
主要部の構成を示す回路図である。第１０図は第９図の
デュアルポートメモリのリード転送を説明するためのタ
イミングチャートである。第１１図は第９図のデュアル
ポートメモリのライト転送を説明するためのタイミング
チャートである。第１２図は２ブロツクの分割動作が可
能なデュアルポートメモリの構成を示すブロック図であ
る。第１３図は２ブロツクの分割動作が可能でかつブロ
ック間において双方向のデータ転送が可能なデュアルポ
ートメモリの構成を示すブロック図である。第１４図は
第１３図の１つのブロックの構成を示す図である。第１
５Ａ図はメモリセルの平面パターンを模式的に示した図
である。第１５Ｂ図は第１５Ａ図に対応する回路図であ
る。 図において、１００ａはメモリセルアレイ、３ａは行デ
コーダ、４ａは列デコーダ、５０ａはセンスアンプ部、
５１ａはスイッチ回路、７０はデータレジスタ、１２０
ａは転送ゲート、ＢＬＩ。 ＢＬＩ〜ＢＬ３．ＢＬ３．ＢＬ、ＢＬはビット線対、Ｘ
Ｏ〜Ｘ７はワード線、ＭＣはメモリセル、ＤＲはレジス
タである。 なお、各図中、同一符号は同一または相当部分を示す。 第３図
Claims (1)
- 【特許請求の範囲】 複数のビット線対、前記複数のビット線対に交差するよ
うに配列された複数のワード線、および前記複数のビッ
ト線対と前記複数のワード線との交点に設けられた複数
のメモリセルを含むメモリセルアレイを備え、 前記メモリセルアレイは、各々が同数の複数のビット線
対を含む複数のビット線群に分割されており、 前記各ビット線群に含まれる前記複数のビット線対は、
他のビット線群に含まれる前記複数のビット線対にそれ
ぞれ対応し、それによって、各々が前記複数のビット線
群における互いに対応する複数のビット線対を含む複数
の組が構成され、前記各ワード線は、前記複数の組のい
ずれかに対応しており、 前記メモリセルは、前記各ワード線とそのワード線に対
応する前記組に含まれるビット線対との交点に設けられ
ており、 前記複数のワード線のいずれかを選択する選択手段、 前記複数のビット線群に対応して設けられた複数のデー
タ保持手段、および 前記選択手段により選択されるワード線に対応する前記
組に含まれるビット線対を、対応する前記データ保持手
段に接続する接続手段をさらに備える、半導体記憶装置
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1001625A JP2993671B2 (ja) | 1989-01-07 | 1989-01-07 | 半導体記憶装置 |
| KR1019890017063A KR930000768B1 (ko) | 1989-01-07 | 1989-11-23 | 반도체 기억장치 |
| US08/364,036 US5544093A (en) | 1989-01-07 | 1994-12-23 | Dual port multiple block memory capable of time divisional operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1001625A JP2993671B2 (ja) | 1989-01-07 | 1989-01-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02183488A true JPH02183488A (ja) | 1990-07-18 |
| JP2993671B2 JP2993671B2 (ja) | 1999-12-20 |
Family
ID=11506718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1001625A Expired - Fee Related JP2993671B2 (ja) | 1989-01-07 | 1989-01-07 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5544093A (ja) |
| JP (1) | JP2993671B2 (ja) |
| KR (1) | KR930000768B1 (ja) |
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-
1989
- 1989-01-07 JP JP1001625A patent/JP2993671B2/ja not_active Expired - Fee Related
- 1989-11-23 KR KR1019890017063A patent/KR930000768B1/ko not_active IP Right Cessation
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1994
- 1994-12-23 US US08/364,036 patent/US5544093A/en not_active Expired - Lifetime
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| JP2993671B2 (ja) | 1999-12-20 |
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| S111 | Request for change of ownership or part of ownership |
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