JPS63259893A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、外部アドレス信号と内部アドレス信号を切り
換え可能なメモリ装置に関し、特にダイナミックＲＡＭ
に適用してそのリフレッソユアトレス信ぢ−を内部アド
レス信号とした場合に最適にしたものである。

［発明の概要］ 本発明は、外部アドレス信号を入力後オフしてラッチし
、そのラッチした外部アドレス信号と内部アドレス信号
とを切り換え可能なメモリ装置において、 内部アドレス信号を入力可能なゲートで外部アドレス信
号ラッチ回路を構成し、必要時その外部アドレス信号ラ
ッチ回路に内部アドレス信号をセットして前記切り換え
を行うことにより、専用の切り換え回路を不要にして素
子数やその制御信号数を減少させるとともに、ゲート遅
延時間を短縮したものである。

［従来の技術］ ダイナミックＲＡＭ　（ランダムアクセスメモリ）では
、一定時間回毎に断定のリフレッシュ動作を行う必要が
ある。このリフレッシュの方法の一つにＣＡＳ　　ｂｅ
ｆｏｒｅ　　ＴえΔＳリフレソシコがある。これは、Ｒ
ＡＳ信号（ロー（行）アドレススＩ・ローブ信号）がＨ
（ハイ）レベルからＬ　（口−）レベルになって行アド
レスをラッチし、次にＣＡＳ　信号（カラム（列）アド
レスストローブ信吋）がＩ（レベルからＬレベルになっ
て列アドレスをラッチするという通常のダイナミックＲ
ＡＭのアクセス動作に対し、Ｕτヌ信号をＲＡＳ信号よ
り先にＬレベルにすることにより自動的にリフレッソコ
動作に入り、かつリフレッシュする行アドレスを内部の
りフレッンコカウンタにより与えるというリフレッシュ
モードである。第９図（イ）。

（ロ）はダイナミックＴｌΔＭの動作タイミング図であ
り、（イ）は通常動作の読み出しのタイミングを示し、
（ｌ：ｌ）はＣＡＳ　　ｂｅｆｏｒｅ　　ＲΔＳリフレ
ッノコ時のタイミングを示している。ここで、リフレノ
ノコ時には、アドレス人力線に対し、ラッヂした外部ア
ドレス信号から内部のりフレランコアドレス信号に切り
換えてアドレス人力を行う必要がある。

第１０図は従来のダイナミックＲＡＭのアドレス入力回
路のブロック図である。アドレスバッファ１０１は、外
部アドレス信号をラッチ信号φ１゜によってラッヂし、
リフレッシュカウンタ１０２は、リフレッシュアドレス
を生成する。切り換え回路１０３は、切り換え制御信号
φ９によってリフレッシュ時にはリフレッシュカウンタ
Ｉ　０２　（１１１１に切り換わり、それ以外はアドレ
スバッファ１０１側に切り換わるように制御され、それ
らいずれか一方の出力をアドレス入力としてメモリ素子
（デコーダ）へ出力する。

第１１図（イ）、（ロ）は、従来の切り換え回路の例を
示している。（イ）は、２つのＭＯ３型トランスミッシ
ョンゲート＋０３ａ、ｌ０３ｂでオア接続したもので、
切り換え用の制御信号φ−■（φ−〇）のときゲートＩ
　０３ａがオン、ゲート１０３ｂがオフとなり人力１　
（外部アドレスラッチ出力）がアドレス入力として出力
され、φ−〇（φ−１）のときゲート１０３ａがオフ、
ゲートｌ０３ｂがオンとなって入力２（リフレッシュア
ドレス）がアドレス入力として出力される。

（ロ）は、２つの３ステートゲートｌ０３ｃ、＋０３ｄ
をオア接続してインバータ１０３ｅで反転する構成とし
た切り換え回路で、制御信号φ−１（φ−０）のとき、
ゲート１０３ｄはハイインピーダンスとなり、ゲートｌ
０３ｃは入力１（外部アドレスラッチ出力）がＩ−Ｔレ
ベルであればＬレベルとなり、人力１が１７レベルであ
れば■］レベルとなってインバータ１０３ｅで反転され
て出力される。即し外部アドレスラッチ出力がアドレス
入力となる。制御信号φ−・０（φ−・１）のときは、
ゲートｌ０３ｃ、ｌ０３ｄは逆に作用し、入力２（リフ
レッシコアドレス）がアドレス人力として出力される。

第１２図（イ）、（０）、（ハ）、（ニ）、（ホ）は従
来のアドレスバッファの回路例を示す。（イ）に示すよ
うにアドレスバッファは基本的には、外部アドレス信号
に対するスイッチ手段１０／Ｉとラッチ回路１０５とか
ら構成される。ラッチ回路Ｉ０５は入出力インピーダン
スの高い２つのインバータ（反転素子）＋０５ｄ、ｌ０
５ｂをループ接続と１２、スイッチ手段１０４のトラン
スミッションケ−１−１０４ａをオン（φ−・１．φ−
０）してラッチ状態をセットする。その後、スイッチ手
段＋０４をオフ（φ−０．φ＝１）すると、セットされ
たラッチ状態が保持される。（ロ）では、ラッチ回路１
０５の閉ループの間にトランスミッションゲート１０５
ｃを介設して、ラッチ状態のセットのときにオフとする
ことにより、ラッチ状態のセットをより確実にしたもの
である。（ハ）は、スイッチ手段１０４を３ステートゲ
ート１０４ｂで構成し、ラッチ回路＋０５の反転素子の
一方を３ステートゲート１０５ｃで構成する。ここで、
制御信号をφ−１．φ−０とすればスイッチ手段１０４
はオンとなり、３ステートゲート１０５ｃはハイインピ
ーダンスとなって外部アドレス信号がラッチ回路１０５
に入力され、その後、制御信号をφ−０．φ−■とする
と、＋０４ｂはハイ・インピーダンスとなり、３ステー
Ｉ・ゲー１−　］　０５Ｃは反転素子としてインバータ
＋０５ａと閉ループを構成し人力された外部アドレス信
冴を保持する。（ニ）は、論理ゲートで構成したアドレ
スバッファであり、スイッチ手段＋０４の制御信η・φ
−〇のとき外部アドレス信号を有効にして、ラッチ回路
１０５のｒｔ　−ｓフリップフロップをセット可能とし
、制御信号Ｔ−１のとき外部アドレス信号変化を無効と
してラッチ回路１０５の」−記セット状態を保持する。

（ホ）は、スイッヂ手段１０４に’１１’　Ｔ　Ｌ　ｆ
７）　１ルベル（２，４Ｖ）とＬレベル（０８Ｖ）の中
間電圧をリファレンス電圧Ｖｒａｒとするセンスアンプ
を設けて外部アドレス信号を増幅し、ラッチ回路１０５
，１０５’を２つ設けて相補的なラッチ出力が得られる
ようにしたものである、。

以１−のように従来においては、アドレスバッファにラ
ッチした外部アドレス信号とリフレッシュアドレスなど
の内部アドレスＭ　’８の切り換えは、専用の切り換え
回路を設けて行っていた。

［発明が解決しようとする問題点］ しかしなから、−１−記従来のダイナミックＲＡＭにお
けるアドレス入力回路では、第１に、切り換え回路を構
成する素子のために、素子数が増加するとともに制御信
号数（クロック数）が増加する問題点があり、アドレス
入力の全ビットに設ける結果、回路規模が増大すること
になる。第２に、外部アドレス信号の人力からアドレス
入力までのゲート数が増加するためゲート遅延時間が増
大し、メモリアクセスの高速化の妨げとなる問題点があ
った。

本発明は、上記問題点を解決するために創案されたもの
で、専用の切り換え回路なしに、外部アドレス信号のラ
ッチ出力と内部アドレス信号を切り換えてメモリ素子へ
のアドレス人力を可能にして、素子数と制御信号数を減
少させるとともに、ゲート遅延時間を短縮できるように
したメモリ装置を提供することを目的とする。

１問題点を解決するための手段］ 」−記目的を達成するだめの本発明のメモリ装置の構成
は、 外部アドレス信号を入力後オフしてラッヂし、そのラッ
ヂした外部アドレス信号と内部アドレス信号とを切り換
え可能なメモリ装置において、内部アドレス信叶を入力
可能なゲートで外部アドレス信「）ラッチ回路を構成し
、 その外部アドレス信号ラッチ回路に内部アドレス信号を
セットして前記切り換えを行うことを特徴とする。

１作用］ 本発明は、ラッチ回路を構成する素子を、内部アドレス
信号をセット可能なゲートで置き変えて、そのゲートに
内部アドレス信号を加えなければ従来のラッチ回路とし
て作用させ、内部アドレス信号を加えると強制的に内部
アドレス信号がセットされるようにする。従って専用の
切り換え回路は不要であり、ラッチ回路もイつずかな素
子数の増加で済む。

「実施例］ 以ド、本発明の実施例を図面に基づいて詳細に説明する
。以ドの実施例ｉＪ、従来例と同様に、内８一 部アドレス信号をダイナミックＲＡＭのりフレッシコア
ドレスとした場合を示し、従来例と同一の部材、信号に
は同一の符号を付してその説明は省略する。

第１図は、本発明の第１実施例のメモリ装置のアドレス
入力回路であり、従来例の第１２図（イ）のアドレスバ
ッファに適用したものである。スイッヂ手段１０４は、
外部アドレス信号をインバータ１０４ｃで反転し、トラ
ンスミッションゲート１０４ａを制御信号φ′、φ′で
オン（φ′−１゜φ’−〇）／オフ（φ′−０．φ′　
・−１）し、外部アドレス信号を外部アドレスイ５号う
ッヂ回路１にセットしくオン時）した後、ラッチ状態（
オフ時）とする。外部アドレス信号ラッチ回路（以下ラ
ッチ回路と略記する）■は２つのＮΔＮ　Ｄゲートｌａ
、Ｉｂをそれぞれ一方の入力端子を用いてループ接続と
し、他方の入力端子には、リフレッシュ時に互いに相補
的なりフレッソコアドレスセット信号ＲＡ、、ＲＡ、を
入力する。このとき、ラッチ回路１にリフレッシュアド
レスセット信号ＲＡ　＋　：　ＲＡ　、をセット可能と
するために、相補的な制御゛信号をφ′＝ｏ、φ′−１
としてスイッチ手段１０４をオフ状態とし、外部アドレ
ス信号を切り離す。

第２図は、この実施例の出力と各入力信号ＲＡ＋　、　
ＲＡ　２．φ′との関係を示す真理表である。図中Ｈ，
Ｌはレベルを示し、理論値で表すとＨは１゜Ｉ７はＯを
示している。■と■の場合の動作は、第１２図（イ）の
従来のアドレスバッファと全く同じ動作であり、制御信
号φ′をφに同期させればラッチ出力を外部アドレス信
号とすることができ、制御信号φ′を■７レベルに固定
すれば、ラッチ出力をリフレッシュアドレスセット信号
ＲＡＩ、ＲＡ、によってセット可能となってアドレス入
力をリフレッシュアドレスに切り換えることができる（
表中■、■の場合）。

第３図（イ）、（ロ）は上記制御信号ＲＡ、。

ＲＡ　ｔ　、φ′などを作成する回路を示し、（イ）は
制御信号φ′、φ′作成回路図、（ロ）はリフレッシュ
アドレスセット信号ＲＡ、、ＲＡ＊の作成回路図である
。ＣＢＲ信号はＣＡＳ　　ｂｅｆｏｒｅ’ＲＡＳリフレ
ッシュ動作時に、σＷ１信号がＬＡＳ信号より先にＬレ
ベルになったことを検出してリフレッシュ動作を開始す
るとＨレベルになる信号であり、通常動作ではＬレベル
である。（イ）ではこのＣＢＲ信号をＮＯＲゲート２ａ
の入力端子の一方に入力し、（ロ）では２つのＮＡＮＤ
ゲート３ａ、３ｂの入力端子の一方に接続する。

（イ）のＮＯＲゲート２ａの入力端子の他方には通常動
作時の制御信号φをインバータ２ｂを介して接続する。

ＮＯＲゲート２ａの出力（制御信号）φ′と相補的な制
御信号φ′はインバータ２Ｃを介して制御信号φ′から
得る。（ロ）のＮＡＮＤゲート３ａ、３ｂの入力端子の
他方には、相補的なリフレッシュアドレスを入力する。

即ち、リフレッシュアドレスセット信号ＲＡ、を出力す
るＮＡＮＤゲート３ａにはインバータ３Ｃを介してリフ
レッシュアドレスを入力し、リフレッシュアドレスセッ
ト信号Ｒｈを出力するＮＡＮＤゲート３ｂにはダイレク
トにリフレッシュアドレスを入力する。

」上記の構成により、通常動作では、ＣＢＲ信号が１７
レベルであるので、制御信号φ′はφと同期し、かつリ
フレッシュアドレスセット信号ＲＡ、。

ＲＡ、は１１レベルのままとなるから、第２図の条件■
、■に相当し、外部アドレス信号のラッチを行って、ラ
ッチ回路の出力にはラッチした外部アドレス信号を出力
することができる。また、ＣＡＳ　ｂｅｆｏｒｃ　ＲＡ
Ｓリフレッシュが開始されると、ＣＢＲ信号はＨレベル
となるので、制御信号φ′はＬレベルに固定され、逆に
リフレッシュアドレスセット信号ｒ（Ａ、、ＲＡ、はり
フレッシコアドレスに応じた相補的な出力となる。リフ
レッシュアドレスがＩ（Ｈレベル）の場合、リフレッシ
ュアドレスセット信号はＲＡ、−Ｈレベル。

ＲＡ、−Ｌレベルとなり、第２図中の条件■に相当して
ラッチ出力はリフレッシュアドレスと同じ理論値＋（Ｉ
（レベル）にセットすることができる。

リフレッシコアドレスが０（Ｌレベル）の場合は、Ｉｔ
Δ＋−１７レベル、ＲＡ、＝Ｈレベルとなるので条件■
に相当して、ラッチ出力はリフレッシュアドレスと同じ
く０（Ｌレベル）にセットすることができる。

以上の第１実施例と従来のアドレス入力回路の得失を比
較してみる。従来例の切り換え回路として第１１図（ロ
）を採用したものと比べて、第１実施例は素子数、制御
信号数（クロック数）が少なくなり有利である。また、
従来例の切り換え回路として第１１図（イ）を採用した
ものと比べると、素子数の点では同じであるが制御信号
数は少なくなり、本実施例が有利である。一般的には、
本実施例の第３図（ロ）の入力回路は内部アドレス発生
元の回路内で処理できる場合もあるから、切り換え回路
、アドレスバッファに限って見れば素子数は減少すると
言える。また、いかなる切り換え回路を採用しても、本
実施例が優れている点は、外部アドレス信号からアドレ
ス入力までの間のゲート数が少なくなり、動作スピード
が短縮することである。従来は、ゲート数の増加による
動作スピードのロスを小さくするために、切り換え回路
のゲート幅を十分に大きくする必要があり、デツプに関
し面積的に不利であったが、本実施例では、その必要性
が」１記理山による限りなくなる。

第４図は、本発明の第２実施例を示し、従来例の第１２
図（ロ）のアドレスバッファに適用したものである。ラ
ッチ回路ｌのループ内にあるトランスミッションゲート
１０５ｃは、スイッチ手段＋０４におけるトランスミッ
ションゲート１０４ユと同様に第３図（イ）で生成する
φ′、φ′でオン／オフされる。この実施例では、ラッ
チ回路■をＮ　ＯＲゲートＩｃ、Ｉｄの一方の入力端子
でループ接続とし、その他方の入力端子からりフレッン
ユアドレスセット信号ＲＡ３．ＲＡ４を入力する構成と
しているが、基本的には第１実施例と同じであり、ＮＡ
ＮＤゲートでラッチ回路１を構成しても良い。またＮΔ
ＮＤゲート使用の場合は、ＲＡ３−ＲＡ、、ＲＡ、＝　
ＲＡ２となる。

第５図は、本発明の第３実施例を示し、従来例の第１２
図（ハ）のアドレスバッファに適用したものである。こ
の実施例では従来のインバータ１０５ａをＮＡＮＤゲー
トｌａで置き換え、一方の入力端子は３ステートゲート
１ｅとのループ接続に使用し、他方の入力端子には前述
のリフレッシュアドレスセット信号ＲＡ、を人力する。

従来の３ステートゲート１０５ｃはＲＡ　ｒ用のＡＮＤ
入力端子を追加し、制御信号を前述のφ′、φ′とした
３ステートゲートＩｅに置き換える。以上の構成により
、第２図の真理表で示されると同じく動作させることが
できる。

第６図は本発明の第４実施例を示し、従来例の第１２図
（ニ）のアドレスバッファに適用したものである。この
実施例では、従来のラッチ回路１０５のｒ（−Ｓフリッ
プフロップを構成する２個の２人力ＮＯＲゲートを３人
力ＮＯＲゲートＩｆ。

Ｉｇに置き換え、増加した入力端子に前述のＲΔ＋　、
　ＲＡ　２を入力する。またスイッチ手段１０４の制御
信号は前述のφ′の反転信号φ′にすることによって、
同様に第２図の真理表と同じ動作を行うことができる。

第７図は本発明の第５実施例を示し、従来例の第１２図
（ホ）のアドレスバッファに適用したものである。スイ
ッチ手段１０４において実質的にスイッチ作用をするの
はゲートｌ０４ｄ、１０４ｄ′であり、その制御信号を
前述のφ′でオン／オフし、ラッチ回路１，１′は第１
実施例と同じくそれぞれ２個のＮＡＮＤゲートＩａ、ｌ
ｂ、＋ａ′、Ｉｂ′で構成ずれば、正相側ラッチ回路Ｉ
は第２図の真理表と同じ動作させることができ、一方、
逆相側ラッチ回路１′ではリフレッシュアドレスセット
信号を逆に接続することにより相補的にセットすること
ができる。第８図は各制御信号のタイミング図である。

以」−５つの実施例を列挙したが、アドレスバッファに
は上記以外にも種々のバリエーションがあり、本発明は
、それら全てに適用可能である。また、内部アドレス信
号は、リフレッシュアドレスに限らず、他のセット信号
でも良いし、ダイナミックＲＡＭに限ることなく一般の
メモリ素子に適用できるなど、本発明は、その主旨に従
って種々に応用され、実施態様を取り得る。

［発明の効果］ 以上の説明で明らかなように、本発明のメモリ装置によ
れば、外部アドレス信号のラッチ回路部分の素子の変更
により、必要なときにリフレッシュアドレスなどの内部
アドレス信号をラッチ回路にセットすることで、素子数
、制御信号数（クロック数）とも少なく、かつゲート遅
延時間が短縮されるメモリ素子に対するアドレス入力の
切り換えが可能になる。

【図面の簡単な説明】

第１図は本発明の第１実施例の回路図、第２図は実施例
の出力と各人力信号の関係を示す真理表、第３図（イ）
、（ロ）は実施例における制御信号などの作成回路図、
第４図は本発明の第２実施例を示す回路図、第５図は本
発明の第３実施例を示す回路図、第６図は本発明の第４
実施例を示す回路図、第７図は本発明の第５実施例を示
す回路図、第８図は第５実施例の制御（Ａ号のタイミン
グ図、第９図（イ）、（ロ）はダイナミックＩＩΔＭの
動作タイミング図、第１Ｏ図は従来のダイナミックＲＡ
Ｍのアドレス入力回路のブロック図、第１１図（イ）、
（ロ）は従来の切り換え回路図、第１２図（イ）、（ロ
）、（ハ）、（ニ）、（ホ）は従来のアドレスバッファ
の回路図である。 ｌ・・・外部アドレス信号ラッチ回路、Ｉａ、１ｂ−Ｎ
　Ａ　Ｎ　Ｄゲート、１　ｃ、ｌ　ｄ−ＮＯＲゲート、
Ｉｆ、Ｉｇ・・・３人力ＮＯＲゲート。 第１火派例 第１図 （＊　＋ｙ　Ｄｏｎ’ｔ　ｃｏｒｅ　）ｈ理歩 第２図 ｎＳ衣な　　濶 −へＦ諌 　　ト

Claims (1)

1. 【特許請求の範囲】 外部アドレス信号を入力後オフしてラッチし、そのラッ
   チした外部アドレス信号と内部アドレス信号とを切り換
   え可能なメモリ装置において、内部アドレス信号を入力
   可能なゲートで外部アドレス信号ラッチ回路を構成し、 その外部アドレス信号ラッチ回路に内部アドレス信号を
   セットして前記切り換えを行うことを特徴とするメモリ
   装置。