TWI825797B - 記憶體裝置及其感測方法 - Google Patents

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Abstract

一種記憶體裝置包括：記憶陣列，被配置為儲存資料；感測放大器電路，耦合至記憶陣列；以及讀取電路，耦合至感測放大器電路，其中讀取電路包括第一輸入，所述第一輸入接收用於啟用讀取電路以在讀取操作期間藉由所述讀取電路自記憶陣列中讀取出資料的讀取行選擇訊號。

Description

記憶體裝置及其感測方法
本公開的實施例是有關於一種記憶體裝置及其感測方法。
通常，記憶體內計算(compute-in-memory，CIM)系統將資訊儲存於一或多個電腦系統的隨機存取記憶體(random-access memory，RAM)中，且在記憶體裝置層級執行計算。在CIM系統中，自RAM存取資料較從其他儲存裝置存取資料更快，進而使得資料可被更快地分析。此能夠使得在商業及機器學習應用中更快地進行報告及決策。例如動態隨機存取記憶體(dynamic random-access memory，DRAM)等RAM通常包括耦合至記憶陣列的位元線(bit line，BL)的感測放大器(sense amplifier，SA)，位元線(BL)耦合至記憶陣列的記憶胞。SA亦耦合至反相位元線(位元線條(bit line bar，BLB))，反相位元線(BLB)被預充電至參考電壓或耦合至參考胞(reference cell)。為了對記憶胞進行讀取，字元線被啟用以對記憶胞進行定址，且儲存於記憶胞上的電 壓會干擾或影響BL上的電壓。SA對BL上的電壓與BLB上的參考電壓進行比較，並繼續鎖存記憶胞的狀態。啟用用於對記憶胞進行讀取與寫入二者的行選擇線，以將BL及BLB上的電壓傳送至輸入/輸出(input/output，IO)線及次級SA(secondary SA)，以用於輸出記憶胞的狀態。在一些記憶體中，SA耦合至與記憶陣列的BL耦合的資料線(data line，DL)及反相資料線，即資料線條(data line bar，DLB)。BL在記憶胞的一側耦合至記憶胞，且源極線(source line，SL)在記憶胞的另一側耦合至記憶胞。此外，SL可耦合至參考點，例如接地(ground)。為了對記憶胞進行讀取，字元線被啟用以對記憶胞進行定址，且儲存於記憶胞上的電壓會干擾或影響BL上的電壓，此會影響對應的DL及對應的DLB。SA對DL上的電壓與DB上的電壓進行比較，以鎖存記憶胞的狀態。啟用用於對記憶胞進行讀取與寫入二者的行選擇線，以將DL及DLB上的電壓傳送至IO線及次級SA，以用於輸出記憶胞的狀態。
根據本公開的一些實施例，提供一種記憶體裝置包括：記憶陣列，被配置為儲存資料；感測放大器電路，耦合至記憶陣列；以及讀取電路，耦合至感測放大器電路，其中讀取電路包括第一輸入，所述第一輸入接收用於啟用讀取電路以在讀取操作期間藉由讀取電路自記憶陣列中讀取出資料的讀取行選擇訊號。
根據本公開的一些實施例，提供一種記憶體裝置包括：記憶陣列，包括記憶胞；感測放大器，被配置為感測儲存於記憶胞 中的電壓且提供對應的感測放大器電壓；以及第一讀取電路，耦合至感測放大器且具有第一輸入及讀取埠，所述第一輸入接收用於啟用第一讀取電路以讀取感測放大器電壓的讀取行選擇訊號，所述讀取埠基於感測放大器電壓來提供輸出電壓，其中第一讀取電路包括第一電晶體，所述第一電晶體具有第一汲極/源極路徑以及第一閘極，所述第一閘極連接至感測放大器的位元線及反相位元線中的一者或者連接至感測放大器的資料線及反相資料線中的一者。
根據本公開的一些實施例，提供一種記憶體感測方法包括：提供記憶體裝置，所述記憶體裝置包括具有記憶胞的記憶陣列及耦合至所述記憶陣列的感測放大器；使用感測放大器來感測儲存於記憶胞中的電壓；生成對應於由感測放大器感測的電壓的感測放大器電壓；在第一讀取電路的第一讀取輸入處接收讀取行選擇訊號，所述第一讀取電路耦合至感測放大器以讀取感測放大器電壓；基於由第一讀取電路讀取的感測放大器電壓而自第一讀取電路的讀取埠輸出輸出電壓；以及在感測放大器的寫入輸入處接收寫入行選擇訊號，以將資料寫入至記憶胞中。
20:記憶體裝置
22、26、100、504a、504b、504c、504d:陣列
24:記憶體裝置電路
28:字元線驅動器(WLDV)
30、122、300:SA
32:行選擇(CS)電路
34、302、390a、390b~390m、400、402、404、460、608、730a、730b~730m、740、742、744、800:讀取電路
36:ADC電路
50、500:CIM記憶體裝置
52、502a、502b、502c、502d:CIM電路
102:列選擇電路
104:行選擇電路
110、110-1、110-2、110-n:群組
120、120-1、120-2~120-n:控制電路
124:多工器(MUX)
130、130-1、130-2~130-n:乘法電路
140:加法器電路
200、200-1、200-2、200-3、200-4:記憶胞
202、350、352、364、372:電晶體
204:電容器
304:鎖存器/鎖存電路
306:均衡電路
308:寫入電路
310、314、330、332、334、342、344、374、422、440、462、464、620、624、642、644、648、650、700、712、714、762、780、802、804、:NMOS電晶體
312、316、406、408、420、442、626、628、630、746、748、760、782:PMOS電晶體
318、322、336、346、358、360、366、380、382、414、416、428、430、448、450、470、472、646、656、658、702、720、722、754、756、768、770、788、790、810、812:閘極
320、324:輸出
326、354、368、376、410、424、444、466、652、704、716、750、764、784、806:參考點
328:電源
340:參考電壓
356、378、412、426、446、468、654、752、766、786、808:讀取輸出埠
370、710:讀取電路
506:ADC/ADC電路
508:記憶胞
510:寫入行選擇(WCS)訊號
512:讀取行選擇(RCS)訊號
514、616:字元線WL
516:資料匯流排
518、600、706、724、732、820:SA電路
520:電源端子
522:參考端子
602:記憶胞
604:控制電路
606:SA/讀取電路
610:IO寫入電路
612:位元線BL
614:源極線SL
618、622:傳輸閘極
632:參考點
634:資料線條DLB
636:資料線DL
638、640:反相器
718:讀取條輸出埠
900、902、904、906、908、910:步驟
BL、BL[0]、BL[1]~BL[Y-2]、BL[Y-1]、BLB[0]、BLB[1]~BLB[Y-2]、BLB[Y-1]:位元線
BLB:反相位元線/位元線條
DL:資料線
DLB:資料線條
EQ:均衡訊號/均衡訊號輸入
GROUP_EN:群組賦能訊號
IN:輸入訊號
P:部分乘積
Ra、Rb~Rm、READ、RO、ROa、ROb~ROm:讀取輸出
SL:源極線
STB:輸入訊號
½VDD:參考電壓/電壓準位
VDD:電壓
VDDC:電源供應電壓
W_SEL:權重選擇訊號
WL、WL_0、WL_1、WL_2、WL_3~WL_N-2、WL_N-1:字元線
藉由結合隨附圖式閱讀以下詳細說明，會最佳地理解本揭露的實施例。應注意，根據行業中的標準慣例，各種特徵並非按比例 繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。另外，所述圖式作為本發明實施例的實例而為例示性的，且不旨在為限制性的。
圖1是示意性地示出根據一些實施例的記憶體裝置的圖，所述記憶體裝置包括被配置為位於記憶體裝置電路上方或頂部上方的記憶體裝置陣列。
圖2是示意性地示出根據一些實施例的電性耦合至記憶體裝置電路的一個記憶陣列的圖。
圖3是示意性地示出根據一些實施例的CIM記憶體裝置的實例的圖，所述CIM記憶體裝置包括電性耦合至CIM記憶體裝置中的記憶陣列的CIM電路。
圖4是示意性地示出根據一些實施例的記憶陣列及CIM電路的實例的圖。
圖5是示意性地示出根據一些實施例的記憶陣列的1T-1C記憶胞的圖。
圖6是示意性地示出根據一些實施例的SA及讀取電路的圖。
圖7是示意性地示出根據一些實施例的電性連接至圖6所示SA及讀取電路的負載平衡N通道金屬氧化物半導體場效電晶體(n-channel MOSFET，NMOS)的圖。
圖8是示意性地示出根據一些實施例的電性連接至圖6所示SA及讀取電路的第二讀取電路的圖。
圖9是示意性地示出根據一些實施例的SA及讀取電路以及 多個其他讀取電路的圖。
圖10A是示意性地示出根據一些實施例的包括第一P通道金屬氧化物半導體場效電晶體(p-channel MOSFET，PMOS)及第二PMOS電晶體的讀取電路的圖。
圖10B是示意性地示出根據一些實施例的包括PMOS電晶體及NMOS電晶體的讀取電路的圖。
圖10C是示意性地示出根據一些實施例的包括NMOS電晶體及PMOS電晶體的讀取電路的圖。
圖11是示意性地示出根據一些實施例的電性連接至SA的讀取電路的圖。
圖12是示意性地示出根據一些實施例的CIM記憶體裝置的實例的圖，所述CIM記憶體裝置包括電性耦合至CIM記憶體裝置中的記憶陣列MAT及類比至數位轉換器(analog-to-digital converter，ADC)的CIM電路。
圖13是示意性地示出根據一些實施例的電性連接至記憶胞的SA電路的圖。
圖14是示意性地示出根據一些實施例的包括與SA電性連接的負載平衡NMOS電晶體的SA電路的圖。
圖15是示意性地示出根據一些實施例的包括與SA電性連接的第二讀取電路的SA電路的圖。
圖16是示意性地示出根據一些實施例的包括SA及讀取電路以及多個其他讀取電路的SA電路的圖。
圖17A是示意性地示出根據一些實施例的包括第一PMOS電晶體及第二PMOS電晶體的讀取電路的圖。
圖17B是示意性地示出根據一些實施例的包括PMOS電晶體及NMOS電晶體的讀取電路的圖。
圖17C是示意性地示出根據一些實施例的包括NMOS電晶體及PMOS電晶體的讀取電路的圖。
圖18是示意性地示出根據一些實施例的包括與SA電性連接的讀取電路的SA電路的圖。
圖19是示意性地示出根據一些實施例的自記憶陣列讀取記憶胞的方法的圖。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...之下 (beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
如上所述，行選擇線被用於對記憶胞進行讀取與寫入二者。另外，讀取功能與寫入功能共用相同的IO線，進而使得來自先前的讀取/寫入操作及/或來自對IO線進行預充電的電壓可保留於IO線上。在讀取操作期間，IO線上的該些電壓可能改變SA的BL及BLB中的至少一者上的電壓或者SA的DL及DLB中的至少一者上的電壓，從而導致自一種狀態至另一狀態的位元翻轉(bit flipping)以及可靠性問題。
所揭露實施例包括連接至記憶體裝置中的SA的至少一個讀取電路，所述記憶體裝置具有被配置為位於前端製程(front-end-of-line，FEOL)電路上方或位於後端製程(back-end-of-line，BEOL)頂部上方的記憶陣列，其中所述至少一個讀取電路及SA是被配置為位於記憶陣列下方的FEOL電路。讀取電路連接至SA，以讀取對應於由SA自記憶陣列的記憶胞感測的電壓的感測放大器電壓。讀取電路包括讀取行選擇(read column select，RCS)輸入、讀取輸出埠(本文中亦稱為讀取埠)及讀取路徑，所述讀取路 徑藉由RCS輸入所接收的RCS訊號而被啟用以用於在讀取操作期間讀取感測放大器電壓。此外，SA包括一或多個寫入行選擇(write column select，WCS)輸入，所述一或多個寫入行選擇(WCS)輸入接收WCS訊號以用於在寫入操作期間對記憶胞進行寫入。RCS輸入及RCS訊號自WCS輸入及WCS訊號分離，進而使得RCS功能與WCS功能彼此解耦。使用讀取電路會使得對應於來自記憶胞的感測電壓的感測放大器電壓在讀取操作期間不被干擾或改變。在一些實施例中，讀取電路是SA的一部分。在一些實施例中，讀取電路是電性連接至SA的單獨的電路。
使用讀取電路會增加對記憶胞進行讀取的速度，其中感測放大器電壓不被傳送至次級SA以被輸出。相反地地，感測放大器電壓由讀取電路讀取，且對應的輸出電壓由讀取電路經由讀取輸出埠提供。在一些實施例中，感測放大器電壓由讀取電路讀取，且讀取輸出埠將對應於感測放大器電壓的輸出電壓直接提供至類比至數位轉換器(ADC)。在一些實施例中，感測放大器電壓由讀取電路讀取，且讀取輸出埠將對應於感測放大器電壓的輸出電壓直接提供至ADC，且來自ADC的輸出被直接提供至CIM電路。在一些實施例中，感測放大器電壓由讀取電路讀取，且讀取輸出埠將對應於感測放大器電壓的輸出電壓直接提供至CIM電路。
在一些實施例中，每一讀取電路包括至少兩個電晶體，其中所述至少兩個電晶體中的一者的閘極連接至SA的BL及BLB中的一者。在一些實施例中，另一電晶體的閘極連接至SA的BL 及BLB中的另一者，以使SA的BL與BLB上的負載達成平衡。在一些實施例中，第一讀取電路連接至SA的BL及BLB中的一者，且第二讀取電路連接至SA的BL及BLB中的另一者，以提供用於對記憶胞進行讀取的差分輸出(differential output)。在一些實施例中，SA包括或連接至用於對多個記憶胞進行讀取的多個讀取電路。
在一些實施例中，每一讀取電路包括至少兩個電晶體，其中所述至少兩個電晶體中的一者的閘極連接至SA的DL及DLB中的一者。在一些實施例中，另一電晶體的閘極連接至SA的DBL及DLB中的另一者，以使SA的DL與DLB上的負載達成平衡。在一些實施例中，第一讀取電路連接至SA的DL及DLB中的一者，且第二讀取電路連接至SA的DL及DLB中的另一者，以提供用於對記憶胞進行讀取的差分輸出。在一些實施例中，SA包括或連接至用於對多個記憶胞進行讀取的多個讀取電路。
在一些實施例中，每一讀取電路包括至少兩個電晶體，所述至少兩個電晶體是金屬氧化物半導體場效電晶體(metal-oxide semiconductor field-effect transistor，MOSFET)，例如n通道MOSFET(NMOS)或p通道MOSFET(PMOS)。在一些實施例中，所述至少兩個電晶體皆為NMOS電晶體。在一些實施例中，所述至少兩個電晶體皆為PMOS電晶體。在一些實施例中，所述至少兩個電晶體包括一或多個NMOS電晶體以及一或多個PMOS電晶體。
具有SA及讀取電路的記憶體裝置的優點包括：將RCS功能與WCS功能彼此解耦；使用讀取電路來維持(即，不干擾或改變)感測放大器電壓；使用讀取電路來增加對記憶胞進行讀取的速度，其中感測放大器電壓不被傳送至次級SA；以及，在一些實施例中，讀取所述感測放大器電壓，且將來自讀取輸出埠的對應輸出電壓直接提供至ADC，且將來自ADC的輸出直接提供至一或多個CIM電路。此外，在一些實施例中，優點包括不將多個MAT約束至單一資料匯流排，且能夠使得在相同的時間向所述多個MAT中的MAT讀取資料與寫入資料。其中MAT是排列成由列及行構成的矩陣的多個記憶胞。
圖1是示意性地示出根據一些實施例的記憶體裝置20的圖，記憶體裝置20包括被配置為位於記憶體裝置電路24上方或頂部上方的記憶體裝置陣列22。在一些實施例中，記憶體裝置20是包括記憶體裝置電路24的CIM記憶體裝置。記憶體裝置電路24被配置為向例如計算神經網路(computational neural network，CNN)等應用提供功能。在一些實施例中，記憶體裝置20包括記憶體裝置陣列22，記憶體裝置陣列22是位於作為FEOL電路的記憶體裝置電路24上方的BEOL記憶陣列。
記憶體裝置陣列22包括記憶陣列26。在一些實施例中，記憶陣列26中的每一者是包括單電晶體單電容器(one transistor,one capacitor，1T-1C)DRAM記憶胞的DRAM記憶陣列。在一些實施例中，記憶陣列26中的每一者是包括例如1電晶體快閃記憶 胞(1 transistor flash memory cell)等記憶胞的1電晶體記憶陣列(1 transistor memory array)。
記憶體裝置電路24包括字元線驅動器(word line driver，WLDV)28、SA 30、行選擇(column select，CS)電路32、讀取電路34及ADC電路36。WLDV 28及SA 30被配置為直接位於記憶陣列26下方，且電性耦合至記憶陣列26。CS電路32及讀取電路34被配置為位於記憶陣列26的佔用面積(footprint)之間，且電性耦合至SA 30。讀取電路34中的每一者包括電性耦合至被配置為自讀取埠接收資料的ADC電路36的讀取埠。
圖2是示意性地示出根據一些實施例的電性耦合至記憶體裝置電路24的一個記憶陣列26的圖。記憶體裝置電路24包括WLDV 28及SA 30，WLDV 28及SA 30被配置為直接位於記憶陣列26下面且電性耦合至記憶陣列26。此外，記憶體裝置電路24包括CS電路32及讀取電路34，CS電路32及讀取電路34電性耦合至SA 30且被配置為鄰近於記憶陣列26的佔用面積(footprint)。
在操作中，SA 30感測來自記憶陣列26中的記憶胞的電壓，且讀取電路34自SA 30讀取對應於由SA 30自記憶陣列26的記憶胞感測的電壓的感測放大器電壓。讀取電路34包括RCS輸入(圖2中未示出)，所述RCS輸入自CS電路32接收用於在讀取操作期間讀取感測放大器電壓的RCS訊號。此外，讀取電路34在讀取埠處提供對應於由讀取電路34所讀取的感測放大器電壓的輸出電壓。此外，SA 30包括WCS輸入(圖2中未示出)，所述 WCS輸入從CS電路32接收WCS訊號，用於在寫入操作期間寫入記憶陣列26的記憶胞。RCS輸入和RCS訊號與WCS輸入和WCS訊號彼此分開，使RCS的功能與WCS的功能彼此解耦。在一些實施例中，讀取電路34是SA 30的一部分。在一些實施例中，讀取電路34是電性連接至SA 30的分立式的獨立電路。
使用讀取電路34會提高對記憶陣列26的記憶胞進行讀取的速度，其中感測放大器電壓不會被傳送至次級SA以被輸出。相反地，感測放大器電壓由讀取電路34讀取，且對應的輸出電壓由讀取電路34經由讀取輸出埠來提供。在一些實施例中，感測放大器電壓由讀取電路34讀取，且讀取輸出埠將對應於感測放大器電壓的輸出電壓直接提供至ADC電路36。在一些實施例中，感測放大器電壓由讀取電路34讀取，且讀取輸出埠將對應於感測放大器電壓的輸出電壓直接提供至ADC電路36，且ADC電路36將輸出直接提供至記憶體裝置電路24中的CIM電路。在一些實施例中，感測放大器電壓由讀取電路34讀取，且讀取輸出埠將對應於感測放大器電壓的輸出電壓直接提供至記憶體裝置電路24中的CIM電路。
圖3是示意性地示出根據一些實施例的CIM記憶體裝置50的實例的圖，CIM記憶體裝置50包括電性耦合至CIM記憶體裝置50中的記憶陣列100的CIM電路52。在一些實施例中，CIM記憶體裝置50類似於圖1所示記憶體裝置20。在一些實施例中，CIM電路52被配置為向例如計算神經網路(CNN)等應用 提供功能。在一些實施例中，記憶陣列100是被配置為位於作為FEOL電路的CIM電路52上方的BEOL記憶陣列。
在此實例中，記憶陣列100包括儲存CIM權重訊號的多個記憶胞。記憶陣列100及相關聯電路連接於被配置為接收VDD電壓的電源端子與接地端子之間。記憶陣列100包括各自包括排列成列及行的記憶胞的多個記憶陣列群組110。列選擇電路102及行選擇電路104連接至記憶陣列100，且被配置為在讀取及寫入操作期間選擇記憶陣列100的列及行中的記憶胞。
記憶陣列100包括第一記憶陣列群組110-1、第二記憶陣列群組110-2等等，直至第n記憶陣列群組110-n。控制電路120連接至記憶陣列100的位元線，且被配置為因應於群組賦能訊號GROUP_EN而選擇記憶胞第一群組或記憶胞第二群組。控制電路120包括分別連接至記憶陣列群組110-1、110-2...110-n的控制電路120-1、120-2...120-n。
CIM電路52包括乘法電路(multiply circuit)130及加法器電路(adder circuit)140。輸入端子被配置為接收CIM輸入訊號IN，且乘法電路130被配置為將儲存於記憶陣列100中的所選擇權重訊號乘以輸入訊號IN，以生成多個部分乘積(partial product)P。乘法電路130包括乘法電路130-1、130-2...130-n。部分乘積P是去往被配置為對部分乘積P進行相加以產生CIM輸出的加法器電路140的輸出。
圖4是示意性地示出根據一些實施例的記憶陣列100及 對應的CIM電路52的實例的圖。在該些實例中，記憶陣列100包括排列成列及行的包括記憶胞200-1、200-2、200-3及200-4在內的多個記憶胞200。記憶陣列100具有N個列，其中所述N個列中的每一列具有被指定為字元線WL_0至WL_N-1中的一者的對應字元線WL。所述多個記憶胞200中的每一者耦合至其列中的字元線WL。此外，陣列100的每一行具有位元線BL及位元線條(反相位元線)BLB。在該些實例中，記憶陣列100具有Y個行，進而使得所述位元線被指定為位元線BL[0]至BL[Y-1]以及BLB[0]至BLB[Y-1]。所述多個記憶胞200中的每一者耦合至其行中的位元線BL及BLB中的一者。在一些實施例中，字元線WL以及位元線BL及BLB包括由例如金屬或矽化/複晶矽化多晶矽(silicided/polycided polysilicon)等導電材料形成的導電跡線或導電線。
SA 122及控制電路120連接至位元線BL及BLB，且多工器(multiplexer，MUX)124連接至SA 122及控制電路120的輸出。因應於權重選擇訊號W_SEL，MUX 124將自記憶陣列100擷取的所選擇權重訊號輸出至乘法電路130。在該些實例中，記憶陣列100被排列成兩個記憶陣列群組110-1及110-2，其中第一群組110-1包括偶數行，即包含偶數編號的位元線BL[0]及BLB[0]等等，直至BL[Y-2]及BLB[Y-2]，且第二群組110-2包括奇數行，即包含奇數編號的位元線BL[1]及BLB[1]等等，直至BL[Y-1]及BLB[Y-1]。控制電路120被配置為因應於群組賦能訊號 GROUP_EN而選擇記憶胞第一群組110-1或記憶胞第二群組110-2。
記憶陣列100中的記憶胞200中的每一者儲存高電壓、低電壓或參考電壓。記憶陣列100中的記憶胞200是其中電壓被儲存於電容器上的1T-1C記憶胞。在其他實施例中，記憶胞200可為另一種類型的記憶胞，例如其他單電晶體記憶胞或多個電晶體記憶胞。
圖5是示意性地示出根據一些實施例的記憶陣列100的1T-1C記憶胞200的記憶胞200-1的圖。記憶胞200-1具有一個電晶體，例如金屬氧化物半導體場效電晶體(MOSFET)202及一個儲存電容器204。電晶體202作為開關進行操作，置於記憶胞200-1的儲存電容器204與位元線BL之間。電晶體202的第一源極/汲極(source/drain，S/D)端子連接至位元線BL，且電晶體202的第二S/D端子連接至電容器204的第一端子。電容器204的第二端子連接至接收參考電壓(例如½VDD)的電壓端子。記憶胞200-1將資訊位元作為電荷儲存於電容器204上。電晶體202的閘極連接至字元線WL中用於對記憶胞200-1進行存取的一者。在一些實施例中，VDD是1.0伏(V)。在其他實施例中，電容器204的第二端子連接至接收參考電壓(例如接地)的電壓端子。
參照圖4，字元線WL中的每一者連接至所述多個記憶胞200中的多個記憶胞，其中記憶陣列100的每一列具有對應的WL。此外，記憶陣列100的每一行包括位元線BL及反相位元線 BLB。記憶陣列100的第一行包括BL[0]及BLB[0]，記憶陣列100的第二行包括BL[1]及BLB[1]，等等，直至包括BL[Y-1]及BLB[Y-1]的第Y行。每一位元線BL及反相位元線BLB每隔一個地連接至一行中的記憶胞200。因此，示出於記憶陣列100的最左行中的記憶胞200-1連接至位元線BL[0]，記憶胞200-2連接至反相位元線BLB[0]，記憶胞200-3連接至位元線BL[0]，且記憶胞200-4連接至反相位元線BLB[0]，等等。
記憶陣列100的每一行具有連接至所述行的位元線BL及反相位元線BLB的SA 122。SA 122包括位於位元線BL與反相位元線BLB之間的一對交叉連接的反相器，其中第一反相器具有連接至位元線BL的輸入及連接至反相位元線BLB的輸出，且第二反相器具有來自反相位元線BLB的輸入及連接至位元線BL的輸出。此會引起正回饋迴路(positive feedback loop)，所述正回饋迴路使位元線BL及反相位元線BLB中的一者於高電壓時保持穩定，且將位元線BL及反相位元線BLB中的另一者於低電壓處保持穩定。
在讀取操作中，基於由列選擇電路102及行選擇電路104接收的位址來選擇字元線及位元線。將記憶陣列100中的位元線BL及反相位元線BLB預充電至高電壓(例如VDD)與低電壓(例如接地)之間的電壓。在一些實施例中，將位元線BL及反相位元線BLB預充電至½VDD。
此外，驅動所選擇列的字元線WL以對儲存於所選擇記 憶胞200中的資訊進行存取。若記憶陣列100中的電晶體是NMOS電晶體，則字元線被驅動至高電壓以接通電晶體且將儲存電容器連接至對應的位元線BL及反相位元線BLB。若記憶陣列100中的電晶體是PMOS電晶體，則字元線被驅動至低電壓以接通電晶體且將儲存電容器連接至對應的位元線BL及反相位元線BLB。
將儲存電容器連接至位元線BL或連接至反相位元線BLB會使所述位元線BL或反相位元線BLB上的電荷/電壓自預充電電壓準位改變為更高或更低的電壓。由SA 122中的一者對此種新電壓與另一電壓進行比較，以確定儲存於記憶胞200中的資訊。
在一些實施例中，為了感測此種新電壓，控制電路120中的一者因應於GROUP_EN訊號而選擇SA 122，且來自位元線BL及反相位元線BLB(或參考記憶胞)的電壓被提供至SA 122。SA 122對該些電壓進行比較，且讀取電路(例如讀取電路34中的一者)向ADC電路(例如ADC電路36)提供輸出。ADC電路向MUX 124中的一者提供ADC輸出，MUX 124中的所述一者向乘法電路130中的一者提供MUX輸出，其中CIM輸入訊號IN與CIM權重訊號進行組合。乘法電路130進一步向被配置為對部分乘積P進行相加以產生CIM輸出的加法器電路140提供部分乘積P。
在寫入操作中，基於由列選擇電路102及行選擇電路104接收的位址來選擇字元線及位元線。為了對記憶胞(例如記憶胞200-1)進行寫入，將字元線WL_0驅動為邏輯高以對儲存電容 器204進行存取，且藉由將位元線BL[0]驅動為高電壓準位或低電壓準位而將高電壓或低電壓寫入至記憶胞200-1中，此會將儲存電容器204充電或放電至所選擇的電壓準位。
圖6至圖9以及圖11是示意性地示出包括SA以及一或多個讀取電路的SA電路的圖。圖6是示意性地示出根據一些實施例的SA 300及讀取電路302的圖。讀取電路302電性連接至SA 300，以用於讀取對應於由SA 300自記憶陣列(例如記憶陣列100及/或記憶陣列22及26)的記憶胞(例如記憶胞200)感測的電壓的感測放大器電壓。在一些實施例中，SA 300類似於SA 30(示出於圖1及圖2中)。在一些實施例中，SA 300類似於SA 122(示出於圖4中)。在一些實施例中，讀取電路302類似於讀取電路34(示出於圖1及圖2中)。在一些實施例中，讀取電路302是SA 300的一部分。在一些實施例中，讀取電路302是電性連接至SA 300的分立式的個別電路。
在此實例中，SA 300及讀取電路302為包括NMOS電晶體及PMOS電晶體的一種配置。當然，應理解，在其他實施例中，SA 300及讀取電路302可包括呈另一配置的NMOS電晶體及PMOS電晶體。舉例而言，在其他實施例中，可將當前配置的NMOS電晶體及PMOS電晶體中的至少一些電晶體進行相互交換。
SA 300包括交叉耦合鎖存器(cross-coupled latch)304(本文中亦稱為一對交叉連接的反相器)、位元線均衡電路(bit line equalization circuit)306及寫入電路308。交叉耦合鎖存器304 及位元線均衡電路306中的每一者被配置為位於位元線BL與反相位元線BLB之間。
交叉耦合鎖存器304包括第一NMOS電晶體310、第一PMOS電晶體312、第二NMOS電晶體314及第二PMOS電晶體316。第一NMOS電晶體310及第一PMOS電晶體312構成交叉連接的反相器中的一者，且第二NMOS電晶體314及第二PMOS電晶體316構成另一交叉連接的反相器。第一NMOS電晶體310與第一PMOS電晶體312在318處的閘極彼此連接且連接至位元線BL，且第一NMOS電晶體310與第一PMOS電晶體312在320處的輸出彼此連接且連接至反相位元線BLB。第二NMOS電晶體314與第二PMOS電晶體316在322處的閘極彼此連接且連接至反相位元線BLB，且第二NMOS電晶體314與第二PMOS電晶體316在324處的輸出彼此連接且連接至位元線BL。第一NMOS電晶體310及第二NMOS電晶體314的汲極/源極路徑彼此連接且連接至參考點326(例如接地)，且第一PMOS電晶體312及第二PMOS電晶體316的汲極/源極路徑彼此連接且連接至電源328(例如VDD)。此會引起正回饋，所述正回饋使位元線BL及反相位元線BLB中的一者穩定化於高電壓處，且將位元線BL及反相位元線BLB中的另一者穩定化於低電壓處。
位元線均衡電路306包括第一NMOS電晶體330、第二NMOS電晶體332及第三NMOS電晶體334。第一NMOS電晶體330、第二NMOS電晶體332及第三NMOS電晶體334在336處 的閘極彼此連接且連接至均衡訊號EQ。第一NMOS電晶體330的汲極/源極路徑連接至第二NMOS電晶體332的汲極/源極路徑且連接至參考電壓340(例如½VDD)。第一NMOS電晶體330的汲極/源極路徑的另一側連接至位元線BL，且第二NMOS電晶體332的汲極/源極路徑的另一側連接至反相位元線BLB。第三NMOS電晶體334的汲極/源極路徑在一側上連接至位元線BL且在另一側上連接至反相位元線BLB。
在操作中，將均衡訊號EQ設定為高電壓，以接通所有三個NMOS電晶體330、332及334。第一NMOS電晶體330及第二NMOS電晶體332向位元線BL及反相位元線BLB提供參考電壓(例如½VDD)，且第三NMOS電晶體334對位元線BL與反相位元線BLB上的電壓進行均衡化。然後，將均衡訊號EQ設定為低電壓，以關斷第一NMOS電晶體330、第二NMOS電晶體332及第三NMOS電晶體334。
寫入電路308包括第一NMOS電晶體342及第二NMOS電晶體344。第一NMOS電晶體342具有與位元線BL串聯連接的汲極/源極路徑，且第二NMOS電晶體344具有與反相位元線BLB串聯連接的汲極/源極路徑。第一NMOS電晶體342與第二NMOS電晶體344在346處的閘極彼此耦合且耦合至寫入輸入WCS，以接收用於在寫入操作期間對記憶陣列的記憶胞進行寫入的WCS訊號。
在寫入操作中，將WCS訊號設定為高電壓，以接通第 一NMOS電晶體342及第二NMOS電晶體344。分別在第一NMOS電晶體342及第二NMOS電晶體344的汲極/源極路徑處向IO線及反相輸入/輸出(input/output bar，IOB)線提供所選擇電壓，以將位元線BL及反相位元線BLB驅動至所選擇電壓，此會將記憶胞中的儲存電容器充電及放電至所選擇電壓。
讀取電路302連接至SA 300，以用於讀取對應於由SA 300自記憶陣列(例如記憶陣列100)的記憶胞(例如記憶胞200)感測的電壓的感測放大器電壓。讀取電路302包括第一NMOS電晶體350及第二NMOS電晶體352。第一NMOS電晶體350的汲極/源極路徑的一側連接至參考點354(例如接地)，且第一NMOS電晶體350的汲極/源極路徑的另一側連接至第二NMOS電晶體352的汲極/源極路徑的一側。第二NMOS電晶體352的汲極/源極路徑的另一側提供讀取輸出埠356。第一NMOS電晶體350在358處的閘極連接至位元線BL以感測位元線BL上的感測放大器電壓，且第二NMOS電晶體352在360處的閘極連接至讀取輸入RCS以接收RCS訊號。經由第一NMOS電晶體350及第二NMOS電晶體352的汲極/源極路徑的讀取路徑藉由讀取輸入RCS處的高電壓RCS訊號而被啟用，以用於在讀取操作期間讀取所述感測放大器電壓。讀取輸入RCS及RCS訊號自寫入輸入WCS及WCS訊號分離，進而使得RCS讀取功能與WCS寫入功能彼此解耦。
在讀取操作中，透過藉由高電壓均衡訊號EQ來啟用均衡電路306而將位元線BL及反相位元線BLB預充電至一電壓準 位(例如½VDD)。此外，基於由列選擇電路(例如列選擇電路102)及行選擇電路(例如行選擇電路104)接收的位址來選擇字元線及位元線。驅動所選擇列的字元線(例如字元線WL)以對儲存於記憶胞(例如記憶胞200)中的資料進行存取，其中儲存電容器(例如儲存電容器204)耦合至對應的位元線BL及反相位元線BLB。此會基於儲存於所選擇記憶胞中的資料而將位元線BL及反相位元線BLB上的電壓改變為更高或更低的電壓。
此外，SA 300是由控制電路(例如控制電路120中的一者)選擇，且SA 300接收位元線BL及反相位元線BLB電壓，且繼續對交叉耦合鎖存電路304進行設定。在讀取輸入RCS處接收高電壓RCS訊號，以啟用經由第一NMOS電晶體350及第二NMOS電晶體352的汲極/源極路徑的讀取路徑。若位元線BL上的電壓為低，則第一NMOS電晶體350被偏置成關斷或朝向非導通(non-conducting)進行偏置，且讀取輸出埠356提供高阻抗值或高電壓準位。若位元線BL上的電壓為高，則第一NMOS電晶體350被偏置成接通或導通，且讀取輸出埠356提供低電壓準位(例如接地)。
使用讀取電路302會使位元線BL及反相位元線BLB上對應於來自記憶胞的感測電壓的感測放大器電壓在讀取操作期間不被干擾或改變。此外，使用讀取電路302會提高對記憶胞進行讀取的速度，其中感測放大器電壓不被傳送至次級SA以被輸出。相反地，感測放大器電壓是由讀取電路302讀取，且對應的輸出 電壓是由讀取電路302在讀取輸出埠356處提供。
在一些實施例中，感測放大器電壓是由讀取電路302讀取，且讀取輸出埠356將對應於感測放大器電壓的輸出電壓直接提供至ADC。在一些實施例中，感測放大器電壓是由讀取電路302讀取，且讀取輸出埠356將對應於感測放大器電壓的輸出電壓直接提供至ADC，且ADC將輸出直接提供至CIM電路。在一些實施例中，感測放大器電壓是由讀取電路302讀取，且讀取輸出埠356將對應於感測放大器電壓的輸出電壓直接提供至CIM電路。
圖7是示意性地示出根據一些實施例的電性連接至圖6所示SA 300及讀取電路302的負載平衡NMOS電晶體364的圖。SA 300及讀取電路302與圖6所示SA 300及讀取電路302相同，此處將不再贅述。
NMOS電晶體364包括電性連接至SA 300的反相位元線BLB的閘極366。此外，NMOS電晶體364的汲極/源極路徑的每一側電性連接至參考點368(例如接地)。
讀取電路302中的第一NMOS電晶體350在358處的閘極連接至位元線BL，以感測位元線BL上的感測放大器電壓。358處的閘極在位元線BL上提供至少一負載電容(load capacitance)，進而使得位元線BL(具有所連接的閘極)的充電及放電不同於反相位元線BLB(不具有所連接的閘極)的充電及放電。此種不一致導致位元線BL與反相位元線BLB上的電壓的不平衡，此可能導致不準確地感測來自記憶胞的電壓。藉由將NMOS 電晶體364的閘極366連接至反相位元線BLB，包括位元線BL及反相位元線BLB中的每一者上的電容性負載在內的負載更均勻地達成平衡，即更接近相同，此會改善SA 300對來自記憶胞的電壓的感測。
圖8是示意性地示出根據一些實施例的電性連接至圖6所示SA 300及讀取電路302(第一讀取電路)的第二讀取電路370的圖。在讀取操作中，SA 300、第一讀取電路302及第二讀取電路370提供差分輸出電壓，進而使得來自讀取電路302及370的輸出中的一者為較高的電壓且另一者為較低的電壓。SA 300及讀取電路302與圖6所示SA 300及讀取電路302相同，且此處將不再贅述。
第二讀取電路370連接至SA 300，以用於讀取對應於由SA 300自記憶陣列(例如記憶陣列100)的記憶胞(例如記憶胞200)感測的電壓的感測放大器電壓。第二讀取電路370包括第一NMOS電晶體372及第二NMOS電晶體374。第一NMOS電晶體372的汲極/源極路徑的一側連接至參考點376(例如接地)，且第一NMOS電晶體372的汲極/源極路徑的另一側連接至第二NMOS電晶體374的汲極/源極路徑的一側。第二NMOS電晶體374的汲極/源極路徑的另一側提供讀取輸出埠378。第一NMOS電晶體372在380處的閘極連接至反相位元線BLB，以感測反相位元線BLB上的感測放大器電壓，且第二NMOS電晶體374在382處的閘極連接至讀取輸入RCS，以接收RCS訊號。經由第一NMOS電晶體 372及第二NMOS電晶體374的汲極/源極路徑的讀取路徑藉由從讀取輸入RCS所接收的RCS訊號而被啟用，以用於在讀取操作期間讀取感測放大器電壓。讀取輸入RCS及RCS訊號自寫入輸入WCS及WCS訊號分離，進而使得RCS讀取功能與WCS寫入功能彼此解耦。
第一讀取電路302中的第一NMOS電晶體350在358處的閘極連接至位元線BL，以感測位元線BL上的感測放大器電壓。358處的閘極在位元線BL上提供至少一負載電容，進而使得位元線BL(具有所連接的閘極)的充電及放電不同於反相位元線BLB(不具有所連接的閘極)的充電及放電。此種不一致導致位元線BL與反相位元線BLB上的電壓的不平衡，此可能導致不準確地感測來自記憶胞的電壓。藉由將第一NMOS電晶體372的閘極380連接至反相位元線BLB，包括位元線BL及反相位元線BLB中的每一者上的電容性負載在內的負載更均勻地達成平衡，即更接近相同，此會改善由SA 300對來自記憶胞的電壓的感測。
在讀取操作中，透過藉由高電壓均衡訊號EQ來啟用均衡電路306而將SA 300的位元線BL及反相位元線BLB預充電至一電壓準位(例如½VDD)。此外，基於由列選擇電路(例如列選擇電路102)及行選擇電路(例如行選擇電路104)接收的位址來選擇字元線及位元線。驅動所選擇列的字元線(例如字元線WL)以對儲存於記憶胞(例如記憶胞200)中的資料進行存取，其中儲存電容器(例如儲存電容器204)耦合至對應的位元線BL及反相 位元線BLB。此會基於儲存於所選擇記憶胞中的資料而將對應的位元線BL及反相位元線BLB上的電壓改變為更高或更低的電壓準位。
此外，SA 300是由控制電路(例如控制電路120中的一者)選擇，且SA 300接收位元線BL及反相位元線BLB電壓準位，且繼續對交叉耦合鎖存電路304進行設定。在讀取輸入RCS處接收高電壓RCS訊號，以啟用第一讀取電路302中經由第一NMOS電晶體350及第二NMOS電晶體352的汲極/源極路徑的讀取路徑，且啟用第二讀取電路370中經由第一NMOS電晶體372及第二NMOS電晶體374的汲極/源極路徑的讀取路徑。在第一讀取電路302中，若位元線BL上的電壓為低，則第一NMOS電晶體350被偏置成關斷或朝向非導通進行偏置，且讀取輸出埠356提供高阻抗值或較高電壓準位，且若位元線BL上的電壓為高，則第一NMOS電晶體350被偏置成接通或導通，且讀取輸出埠356提供較低電壓準位(例如接地)。在第二讀取電路370中，若反相位元線BLB上的電壓為低，則第一NMOS電晶體372被偏置成關斷或朝向非導通進行偏置，且讀取輸出埠378提供高阻抗值或較高電壓準位，且若反相位元線BLB上的電壓為高，則第一NMOS電晶體372被偏置成接通或導通，且讀取輸出埠378提供較低電壓準位(例如接地)。在讀取操作中，第一讀取電路302與第二讀取電路370提供差分輸出電壓，進而使得讀取輸出埠356及378中的一者提供較高電壓，且另一者提供較低電壓。
使用第一讀取電路302及第二讀取電路370會使位元線BL及反相位元線BLB上對應於來自記憶胞的感測電壓的感測放大器電壓在讀取操作期間不被干擾或改變。此外，使用讀取電路302及370會提高對記憶胞進行讀取的速度，其中感測放大器電壓不被傳送至次級SA以被輸出。相反地，感測放大器電壓是由第一讀取電路302及第二讀取電路370讀取，且對應的輸出電壓是由第一讀取電路302及第二讀取電路370在讀取輸出埠356及378處提供。
圖9是示意性地示出根據一些實施例的SA 300及讀取電路302以及多個其他讀取電路390a、390b、...390m的圖。SA 300及讀取電路302與圖6所示SA 300及讀取電路302相同，且此處將不再對其予以贅述。此外，所述多個讀取電路390a、390b、...390m類似於讀取電路302，且此處將不再對其予以贅述。
在讀取操作中，如上所述，讀取電路302以及所述多個讀取電路390a、390b、...390m中的每一者提供讀取輸出RO及ROa至ROm，進而使得讀取電路302以及所述多個讀取電路390a、390b、...390m提供讀取輸出RO及ROa至ROm。在一些實施例中，讀取電路302以及所述多個讀取電路390a、390b、...390m中的每一者電性耦合至SA 300以依序提供讀取輸出RO及ROa至ROm。在一些實施例中，讀取電路302電性連接至SA 300以及所述多個讀取電路390a、390b、...390m中的每一者電性耦合至類似於SA 300的另一SA(未示出)，進而使得讀取電路302與所述多 個讀取電路390a、390b、...390m可同時提供讀取輸出RO及ROa至ROm。
因此，諸多記憶胞可由SA 300、讀取電路302及所述多個讀取電路390a、390b、...390m讀取，且在一些實施例中，諸多記憶胞可由多個SA(包括SA 300)、讀取電路302及所述多個讀取電路390a、390b、...390m同時讀取。
圖10A至圖10C是示意性地示出根據一些實施例的包括與讀取電路302不同類型的電晶體的讀取電路400、402及404的圖。讀取電路400、402及404中的每一者可代替讀取電路302。
圖10A是示意性地示出根據一些實施例的包括第一PMOS電晶體406及第二PMOS電晶體408的讀取電路400的圖。讀取電路400連接至SA 300，以用於讀取對應於由SA 300自記憶陣列(例如記憶陣列100)的記憶胞(例如記憶胞200)感測的電壓的感測放大器電壓。
讀取電路400包括第一PMOS電晶體406及第二PMOS電晶體408。第一PMOS電晶體406的汲極/源極路徑的一側連接至參考點410(例如接地)，且第一PMOS電晶體406的汲極/源極路徑的另一側連接至第二PMOS電晶體408的汲極/源極路徑的一側。第二PMOS電晶體408的汲極/源極路徑的另一側提供讀取輸出埠412。第一PMOS電晶體406在414處的閘極連接至位元線BL及反相位元線BLB中的一者，以感測位元線BL或反相位元線BLB上的感測放大器電壓，且第二PMOS電晶體408在416處的 閘極連接至讀取輸入RCS，以接收RCS訊號。
經由第一PMOS電晶體406及第二PMOS電晶體408的汲極/源極路徑的讀取路徑藉由由讀取輸入RCS接收的低電壓RCS訊號而被啟用，以用於在讀取操作期間讀取感測放大器電壓。其中除以下內容以外，讀取操作類似於以上所闡述的讀取操作：414處的閘極上來自所連接的位元線BL或反相位元線BLB的高電壓將第一PMOS電晶體406偏置關斷或朝向不使第一PMOS電晶體406導通進行偏置，以在讀取輸出埠412處提供高阻抗或高電壓，且414處的閘極上來自所連接的位元線BL或反相位元線BLB的低電壓將第一PMOS電晶體406偏置接通或朝向使第一PMOS電晶體406導通進行偏置，以在讀取輸出埠412處提供低電壓(例如接地)。
圖10B是示意性地示出根據一些實施例的包括PMOS電晶體420及NMOS電晶體422的讀取電路402的圖。讀取電路402連接至SA 300，以用於讀取對應於由SA 300自記憶陣列(例如記憶陣列100)的記憶胞(例如記憶胞200)感測的電壓的感測放大器電壓。
讀取電路402包括PMOS電晶體420及NMOS電晶體422。PMOS電晶體420的汲極/源極路徑的一側連接至參考點424(例如接地)，且PMOS電晶體420的汲極/源極路徑的另一側連接至NMOS電晶體422的汲極/源極路徑的一側。NMOS電晶體422的汲極/源極路徑的另一側提供讀取輸出埠426。PMOS電晶體 420在428處的閘極連接至位元線BL及反相位元線BLB中的一者，以感測位元線BL或反相位元線BLB上的感測放大器電壓，且NMOS電晶體422在430處的閘極連接至讀取輸入RCS，以接收RCS訊號。
經由PMOS電晶體420及NMOS電晶體422的汲極/源極路徑的讀取路徑藉由由RCS輸入在430處接收的高電壓RCS訊號而被啟用，以用於在讀取操作期間讀取感測放大器電壓。其中除以下內容以外，讀取操作類似於以上所闡述的讀取操作：來自所連接的位元線BL或反相位元線BLB的428處的閘極上的高電壓將PMOS電晶體420偏壓而使其關斷或不使PMOS電晶體420導通，以在讀取輸出埠426處提供高阻抗或高電壓，且來自所連接的位元線BL或反相位元線BLB的428處的閘極上的低電壓將PMOS電晶體420偏壓而使其導通或以使得PMOS電晶體420傾向於導通來進行偏壓，以在讀取輸出埠426處提供低電壓(例如接地)。
圖10C是示意性地示出根據一些實施例的包括NMOS電晶體440及PMOS電晶體442的讀取電路404的圖。讀取電路404連接至SA 300，以用於讀取對應於由SA 300自記憶陣列(例如記憶陣列100)的記憶胞(例如記憶胞200)感測的電壓的感測放大器電壓。
讀取電路404包括NMOS電晶體440及PMOS電晶體442。NMOS電晶體440的汲極/源極路徑的一側連接至參考點444(例如接地)，且NMOS電晶體440的汲極/源極路徑的另一側連 接至PMOS電晶體442的汲極/源極路徑的一側。PMOS電晶體442的汲極/源極路徑的另一側提供讀取輸出埠446。NMOS電晶體440在448處的閘極連接至位元線BL及反相位元線BLB中的一者，以感測位元線BL或反相位元線BLB上的感測放大器電壓，且PMOS電晶體442在450處的閘極連接至讀取輸入RCS，以接收RCS訊號。
經由NMOS電晶體440及PMOS電晶體442的汲極/源極路徑的讀取路徑藉由由讀取輸入RCS接收的高電壓RCS訊號而被啟用，以用於在讀取操作期間讀取感測放大器電壓。其中讀取操作類似於以上所闡述的讀取操作，進而使得448處的閘極上來自所連接的位元線BL或反相位元線BLB的低電壓將NMOS電晶體440偏置關斷或朝向不使NMOS電晶體440導通進行偏置，以在讀取輸出埠446處提供高阻抗或高電壓，且448處的閘極上來自所連接的位元線BL或反相位元線BLB的高電壓將NMOS電晶體440偏置接通或朝向使NMOS電晶體440導通進行偏置，以在讀取輸出埠446處提供低電壓(例如接地)。
圖11是示意性地示出根據一些實施例的電性連接至SA 300的讀取電路460的圖。讀取電路460是讀取電路302的替代性實施例。SA 300類似於圖6中所示SA 300，且此處將不再對SA 300予以贅述。
讀取電路460連接至SA 300，以用於讀取對應於由SA 300自記憶陣列(例如記憶陣列100)的記憶胞(例如記憶胞200) 感測的電壓的感測放大器電壓。讀取電路460包括第一NMOS電晶體462及第二NMOS電晶體464。第一NMOS電晶體462的汲極/源極路徑的一側連接至參考點466(例如接地)，且第一NMOS電晶體462的汲極/源極路徑的另一側連接至第二NMOS電晶體464的汲極/源極路徑的一側。第二NMOS電晶體464的汲極/源極路徑的另一側提供讀取輸出埠468。第一NMOS電晶體462在470處的閘極連接至讀取輸入RCS以接收RCS訊號，且第二NMOS電晶體464在472處的閘極連接至位元線BL以感測位元線BL上的感測放大器電壓。
經由第一NMOS電晶體462及第二NMOS電晶體464的汲極/源極路徑的讀取路徑藉由由讀取輸入RCS接收的高電壓RCS訊號而被啟用，以用於在讀取操作期間讀取感測放大器電壓。其中除以下內容以外，讀取操作類似於以上所闡述的讀取操作：來自所連接的位元線BL的472處的閘極上的低電壓將第二NMOS電晶體464偏壓以關斷或以不讓第二NMOS電晶體464傾向導通來進行偏壓，以在讀取輸出埠468處提供高阻抗或高電壓，且來自所連接的位元線BL的472處的閘極上的高電壓將第二NMOS電晶體464偏壓以導通或以讓第二NMOS電晶體464傾向於導通來進行偏壓，以在讀取輸出埠468處提供低電壓(例如接地)。
讀取電路460包括兩個NMOS電晶體，然而，在其他實施例中，讀取電路460可替代地包括兩個PMOS電晶體或者一個PMOS電晶體及一個NMOS電晶體。當然，用於啟用讀取路徑的 電壓及用於使連接至SA 300的電晶體偏置的電壓根據連接至SA 300的電晶體的類型(NMOS或PMOS)而改變。
圖12是示意性地示出根據一些實施例的CIM記憶體裝置500的實例的圖，CIM記憶體裝置500包括電性耦合至CIM記憶體裝置500中的記憶陣列MAT 504a至504d及ADC 506的CIM電路502a至502d。CIM電路502a至502d中的每一者分別電性耦合至記憶陣列MAT 504a至504d中的對應一者中的記憶胞508。在一些實施例中，CIM記憶體裝置500類似於圖1所示記憶體裝置20。
CIM電路502a至502d排列成列及行，其中每一列具有N數目個CIM電路502a至502d，且每一行具有M數目個CIM電路502a至502d。此外，CIM電路502a至502d中的每一者被配置為接收寫入行選擇(WCS)訊號510及讀取行選擇(RCS)訊號512，以用於對記憶陣列MAT 504a至504d的對應記憶陣列MAT中的記憶胞508進行寫入及讀取。
記憶陣列MAT 504a至504d排列成列及行，其中每一列具有N數目個MAT，且每一行具有M數目個MAT。記憶陣列MAT 504a至504d中的每一列被配置為接收字元線WL 514，以用於在讀取及寫入操作期間對記憶胞508進行存取，且記憶陣列MAT 504a至504d中的每一者藉由資料線或資料匯流排516而電性連接至其他電路。
CIM電路502a至502d被配置為提供用於對記憶胞508 進行讀取及寫入的記憶體控制及SA功能以及用於CIM應用(例如CNN應用)的功能。在一些實施例中，CIM電路502a至502d包括一或多個SA電路518，所述一或多個SA電路518包括用於對記憶胞508進行讀取及寫入的記憶體控制電路、至少一個SA及至少一個讀取電路。在一些實施例中，CIM電路502a至502d是被配置為位於作為BEOL電路的記憶陣列MAT 504a至504d下面的FEOL電路。
ADC 506被配置為提供類比至數位轉換，且電性連接至CIM電路502a至502d以自CIM電路502a至502d接收資料及/或向CIM電路502a至502d提供資料。在一些實施例中，ADC 506是FEOL電路。在一些實施例中，ADC 506被配置為挨著記憶陣列MAT 504a至504d或位於記憶陣列MAT 504a至504d下面。
包括CIM電路502a至502d、記憶陣列MAT 504a至504d及ADC 506的CIM記憶體裝置500連接於被配置為接收VDDC電壓的電源端子520與參考端子522(例如接地端子)之間。記憶陣列MAT 504a至504d中的每一者包括排列成列及行的記憶胞508。CIM記憶體裝置500更包括列解碼器及行解碼器以及選擇電路(未示出)，所述列解碼器及行解碼器以及選擇電路(未示出)連接至CIM電路502a至502d及記憶陣列MAT 504a至504d且在讀取及寫入操作期間接收列位址及行位址以選擇記憶陣列MAT 504a至504d的列及行中的記憶胞508。在一些實施例中，記憶陣列MAT 504a至504d包括BEOL 1電晶體記憶胞(例如快閃 記憶胞)。在一些實施例中，記憶陣列MAT 504a至504d是被配置為位於作為FEOL電路的CIM電路502a至502d上方的三維(three-dimensional，3D)BEOL記憶陣列。在一些實施例中，記憶陣列MAT 504a至504d包括儲存用於CNN的CIM權重訊號的多個記憶胞508。
CIM電路502a至502d包括SA電路518，SA電路518包括附接至SA電路518中的SA的讀取電路(相似於以上所闡述的讀取電路302、400、402及404)。在此種配置中，記憶陣列MAT 504a至504d不被約束至單一資料匯流排，且可在相同的時間對多個MAT進行寫入及讀取。舉例而言，可在時間t1將資料寫入至記憶陣列MAT 504a至504d的第一MAT，且可在為t2+t3+t4+t5+t6的時間自記憶陣列MAT 504a至504d的第二MAT至第六MAT讀取資料。若寫入時間與讀取時間的和相同，即t1=t2+t3+t4+t5+t6，則第一MAT的寫入操作與第二MAT至第六MAT的讀取操作可在相同的時間(即同時)執行。
圖13是示意性地示出根據一些實施例的電性連接至記憶胞602的SA電路600的圖。在此實例中，記憶胞602是1電晶體記憶胞。在一些實施例中，SA電路600類似於SA電路518(示出於圖12中)。在一些實施例中，記憶胞602類似於記憶胞508(示出於圖12中)。在一些實施例中，記憶胞602是快閃記憶胞。
SA電路600包括控制電路604、SA 606、讀取電路608及IO寫入電路610。讀取電路608電性連接至SA 606，以用於讀 取對應於由SA 606自記憶胞602感測的電壓的感測放大器電壓。在一些實施例中，SA 606類似於SA 30(示出於圖1及圖2中)。在一些實施例中，SA 606類似於SA 122(示出於圖4中)。在一些實施例中，讀取電路608類似於讀取電路34(示出於圖1及圖2中)。在一些實施例中，讀取電路608類似於讀取電路302(示出於圖4中)。在一些實施例中，讀取電路608是SA 606的一部分。在一些實施例中，讀取電路606是電性連接至SA 606的單獨的電路。
在此實例中，SA電路600包括呈一種配置的NMOS電晶體及PMOS電晶體。當然，應理解，在其他實施例中，SA電路600可包括呈另一配置的NMOS電晶體及PMOS電晶體。舉例而言，在其他實施例中，可將當前配置的NMOS電晶體及PMOS電晶體中的至少一些電晶體進行相互交換。
控制電路604電性耦合至記憶胞602。記憶胞602的一個汲極/源極區電性耦合至控制電路604的位元線BL 612，且記憶胞602的另一汲極/源極區電性耦合至控制電路604的源極線SL 614。記憶胞602的閘極電性連接至字元線WL 616。在一些實施例中，字元線WL 616類似於字元線WL 514(示出於圖12中)。
控制電路604包括第一傳輸閘極618、第一NMOS電晶體620、第二傳輸閘極622、第二NMOS電晶體624、第一PMOS電晶體626、第二PMOS電晶體628及第三PMOS電晶體630。第一傳輸閘極618在一側電性連接至位元線BL 612，且在另一側電 性連接至源極線SL 614以及第一NMOS電晶體620的汲極/源極區。第一NMOS電晶體620的另一汲極/源極區電性耦合至參考點632(例如接地)。第二傳輸閘極622在一側電性連接至位元線BL 612，且在另一側電性連接至SA 606的資料線條DLB 634。第二NMOS電晶體624在一側電性連接至位元線BL 612，且在另一側電性連接至第一PMOS電晶體626的汲極/源極區及第二PMOS電晶體628的閘極。第一PMOS電晶體626的另一側被電性耦合以例如在電源端子520(示出於圖12中)處接收電源供應電壓VDDC。第二PMOS電晶體628的一個汲極/源極區電性連接至SA 606的資料線DL 636，且第二PMOS電晶體628的另一汲極/源極區電性連接至第三PMOS電晶體630的一個汲極/源極區，且第三PMOS電晶體630的另一汲極/源極區被電性耦合以例如在電源端子520處接收電源供應電壓VDDC。
SA 606包括兩個交叉耦合的反相器，即第一反相器638與第二反相器640。第一反相器638的輸入藉由資料線DL 636而電性連接至第二反相器640的輸出、且電性連接至讀取電路608且電性連接至IO寫入電路610。第一反相器638的輸出藉由資料線條DLB 634而電性連接至第二反相器640的輸入且電性連接至IO寫入電路610。此會引起正回饋，所述正回饋使資料線DL 636及資料線條DLB 634中的一者穩定化於高電壓處，且使資料線DL 636及資料線條DLB 634中的另一者穩定化於低電壓處。在一些實施例中，第二反相器640包括用於接收輸入訊號STB的輸入。
IO寫入電路610包括第三NMOS電晶體642及第四NMOS電晶體644。第三NMOS電晶體642具有與資料線DL 636及IO線串聯連接的汲極/源極路徑。第四NMOS電晶體644具有與資料線條DLB 634及IOB線串聯連接的汲極/源極路徑。第三NMOS電晶體642及第四NMOS電晶體644的閘極646是被配置為接收寫入行選擇訊號WCS以用於在寫入操作期間對記憶胞602進行寫入的寫入輸入。
在寫入操作中，將WCS訊號設定為高電壓，以接通第三NMOS電晶體642及第四NMOS電晶體644。分別在第三NMOS電晶體642及第四NMOS電晶體644的汲極/源極路徑處向IO線及IOB線提供所選擇電壓。此會將資料線DL 636及資料線條DLB 634驅動至所選擇電壓。對包括第一傳輸閘極618、第一NMOS電晶體620、第二傳輸閘極622、第二NMOS電晶體624、第一PMOS電晶體626、第二PMOS電晶體628及第三PMOS電晶體630的控制電路604進行控制，以將記憶胞602設定(或程式化)及抹除為分別表示邏輯1或邏輯0的邏輯高狀態或邏輯低狀態。
讀取電路608電性連接至SA 606，以用於讀取對應於自記憶胞602感測的電壓的感測放大器電壓。讀取電路606包括第五NMOS電晶體648及第六NMOS電晶體650。第五NMOS電晶體648的汲極/源極路徑的一側電性連接至參考點652(例如接地)，且第五NMOS電晶體648的汲極/源極路徑的另一側電性連接至第六NMOS電晶體650的汲極/源極路徑的一側。第六NMOS電晶 體650的汲極/源極路徑的另一側提供讀取輸出埠654。第五NMOS電晶體648的閘極656連接至資料線DL 636以對資料線DL 636上的感測放大器電壓進行感測，且第六NMOS電晶體650的閘極658連接至讀取輸入以接收RCS訊號。經由第五NMOS電晶體648及第六NMOS電晶體650的汲極/源極路徑的讀取路徑藉由讀取輸入處的高電壓RCS訊號而被啟用，以用於在讀取操作期間讀取感測放大器電壓。讀取輸入及RCS訊號自寫入輸入及WCS訊號分離，進而使得RCS讀取功能與WCS寫入功能彼此解耦。
在讀取操作中，基於由列選擇電路及行選擇電路接收的位址來選擇字元線及位元線。驅動字元線WL 616以對儲存於記憶胞602中的資料進行存取。對包括第一傳輸閘極618、第一NMOS電晶體620、第二傳輸閘極622、第二NMOS電晶體624、第一PMOS電晶體626、第二PMOS電晶體628及第三PMOS電晶體630的控制電路604進行控制，以讀取記憶胞602的狀態，此會基於儲存於記憶胞602中的資料而將位元線BL 612上的電壓設定為高電壓或低電壓。記憶胞602的狀態被自位元線BL 612傳送至資料線DL 636及資料線條DLB 634。
SA 606接收資料線DL 636及資料線條DLB 634上的電壓，且鎖定交叉耦合的反相器638與640的電壓差。在讀取輸入處接收高電壓RCS訊號，以啟用經由第五NMOS電晶體648及第六NMOS電晶體650的汲極/源極路徑的讀取路徑。若資料線DL 636上的電壓為低，則第五NMOS電晶體648被偏置關斷或朝向 非導通進行偏置，且讀取輸出埠654提供高阻抗值或高電壓準位。若資料線DL 636上的電壓為高，則第五NMOS電晶體648被偏置接通或導通，且讀取輸出埠654提供低電壓準位(例如接地)。
使用讀取電路608會使資料線DL 636及資料線條DLB 634上對應於來自記憶胞602的感測電壓的感測放大器電壓在讀取操作期間不被干擾或改變。此外，使用讀取電路608會提高對記憶胞進行讀取的速度，其中感測放大器電壓不被傳送至次級SA以被輸出。相反地，感測放大器電壓是由讀取電路608讀取，且對應的輸出電壓是由讀取電路608在讀取輸出埠654處提供。
在一些實施例中，SA 606電壓是由讀取電路608讀取，且讀取輸出埠654將對應於SA 606電壓的輸出電壓直接提供至例如ADC 506(示出於圖12中)等ADC。在一些實施例中，SA 606電壓是由讀取電路608讀取，且讀取輸出埠654將對應於SA 606電壓的輸出電壓直接提供至ADC，且所述ADC將輸出直接提供至其他CIM電路。在一些實施例中，SA 606電壓是由讀取電路608讀取，且讀取輸出埠654將對應於SA 606電壓的輸出電壓直接提供至其他CIM電路。
圖14是示意性地示出根據一些實施例的包括與SA 606電性連接的負載平衡NMOS電晶體700的SA電路706的圖。記憶胞602、控制電路604、SA 606、讀取電路608及IO寫入電路610類似於記憶胞602、控制電路604、SA 606、讀取電路608及IO寫入電路610(示出於圖13中)，且此處將不再對其予以贅述。
負載平衡NMOS電晶體700包括電性連接至SA 606的資料線條DLB 634的閘極702。此外，NMOS電晶體700的汲極/源極路徑的每一側電性連接至參考點704(例如接地)。
讀取電路608中的第五NMOS電晶體648的閘極656連接至資料線DL 636，以對資料線DL 636上的SA 606電壓進行感測。閘極656在資料線DL 636上提供至少一負載電容，進而使得具有所連接的閘極656的資料線DL 636]充電及放電不同於不具有所連接的閘極的資料線條DLB 634的充電及放電。此種不一致導致資料線DL 636與資料線條DLB 634上的電壓的不平衡，此可能導致不準確地感測來自記憶胞602的電壓。藉由將NMOS電晶體700的閘極702連接至資料線條DLB 634，包括資料線DL 636及資料線條DLB 634中的每一者上的電容性負載在內的負載更均勻地達成平衡，即更接近相同，此會改善由SA 606對來自記憶胞602的電壓的感測。
圖15是示意性地示出根據一些實施例的包括與SA 606電性連接的第二讀取電路710的SA電路724的圖。在讀取操作中，SA 606、第一讀取電路608及第二讀取電路710提供差分輸出電壓，進而使得來自讀取電路608及710的輸出中的一者為較高電壓且另一者為較低電壓。記憶胞602、控制電路604、SA 606、讀取電路608及IO寫入電路610類似於記憶胞602、控制電路604、SA 606、讀取電路608及IO寫入電路610(示出於圖13中)，且此處將不再對其予以贅述。
第二讀取電路710連接至SA 606，以用於讀取對應於自記憶胞602感測的電壓的SA 606電壓。第二讀取電路710包括第一NMOS電晶體712及第二NMOS電晶體714。第一NMOS電晶體712的汲極/源極路徑的一側連接至參考點716(例如接地)，且第一NMOS電晶體712的汲極/源極路徑的另一側連接至第二NMOS電晶體714的汲極/源極路徑的一側。第二NMOS電晶體714的汲極/源極路徑的另一側提供讀取條輸出埠718。第一NMOS電晶體712的閘極720連接至資料線條DLB 634，以對資料線條DLB 634上的SA 606電壓進行感測。第二NMOS電晶體714的閘極722連接至讀取輸入以接收RCS訊號。經由第一NMOS電晶體712及第二NMOS電晶體714的汲極/源極路徑的讀取路徑藉由由讀取輸入接收的RCS訊號而被啟用，以用於在讀取操作期間讀取SA 606電壓。讀取輸入及RCS訊號自寫入輸入及WCS訊號分離，進而使得RCS讀取功能與WCS寫入功能彼此解耦。
第一讀取電路608中的第一NMOS電晶體620的閘極656連接至資料線DL 636，以對資料線DL 636上的SA 606電壓進行感測。閘極656在資料線DL 636上提供至少一負載電容，進而使得具有所連接的閘極656的資料線DL 636的充電及放電不同於不具有所連接的閘極的資料線條DLB的充電及放電。此種不一致導致資料線DL 636與資料線條DLB 634上的電壓的不平衡，此可能導致不準確地感測來自記憶胞602的電壓。藉由將第一NMOS電晶體712的閘極720連接至資料線條DLB 634，包括資料線DL 636及資料線條DLB 634中的每一者上的電容性負載在內的負載更均勻地達成平衡，即更接近相同，此會改善由SA 606對來自例如記憶胞602的記憶胞的電壓的感測。
在讀取操作中，基於由列選擇電路及行選擇電路接收的位址來選擇字元線及位元線。驅動字元線WL 616以對儲存於記憶胞602中的資料進行存取。對控制電路604進行控制以讀取記憶胞602的狀態，此會基於儲存於記憶胞602中的資料而將位元線BL 612上的電壓設定為高電壓或低電壓。記憶胞602的狀態被自位元線BL 612傳送至資料線DL 636及資料線條DLB 634。
SA 606接收資料線DL 636及資料線條DLB 634上的電壓，且鎖定交叉耦合的反相器638與640的電壓差。在讀取輸入處接收高電壓RCS訊號，以啟用第一讀取電路608中經由第五NMOS電晶體648及第六NMOS電晶體650的汲極/源極路徑的讀取路徑，且啟用第二讀取電路710中經由第一NMOS電晶體712及第二NMOS電晶體714的汲極/源極路徑的讀取路徑。在第一讀取電路608中，若資料線DL 636上的電壓為低，則第五NMOS電晶體648被偏置關斷或朝向非導通進行偏置，且讀取輸出埠654提供高阻抗值或較高電壓準位，且若資料線DL 636上的電壓為高，則第五NMOS電晶體648被偏置接通或導通，且讀取輸出埠654提供較低電壓準位(例如接地)。在第二讀取電路710中，若資料線條DLB 634上的電壓為低，則第一NMOS電晶體712被偏置關斷或朝向非導通進行偏置，且讀取條輸出埠718提供高阻抗值或 較高電壓準位，且若資料線條DLB 634上的電壓為高，則第一NMOS電晶體712被偏置接通或導通，且讀取條輸出埠718提供較低電壓準位(例如接地)。在讀取操作中，第一讀取電路608與第二讀取電路710提供差分輸出電壓，進而使得讀取輸出埠654及讀取條輸出埠718中的一者提供較高電壓且另一者提供較低電壓。
使用第一讀取電路608及第二讀取電路710會使資料線DL 636及資料線條DLB 634上對應於來自記憶胞602的感測電壓的SA 606電壓在讀取操作期間不被干擾或改變。此外，使用讀取電路608及710會提高對記憶胞(例如記憶胞602)進行讀取的速度，其中SA 606電壓不被傳送至次級SA以被輸出。相反地，SA 606電壓是由第一讀取電路608及第二讀取電路710讀取，且對應的輸出電壓是由第一讀取電路608及第二讀取電路710在讀取輸出埠654及讀取條輸出埠718處提供。
圖16是示意性地示出根據一些實施例的包括SA 606及讀取電路608以及多個其他讀取電路730a、730b、...730m的SA電路732的圖。記憶胞602、控制電路604、SA 606、讀取電路608及IO寫入電路610類似於記憶胞602、控制電路604、SA 606、讀取電路608及IO寫入電路610(示出於圖13中)，且此處將不再對其予以贅述。此外，所述多個讀取電路730a、730b、...730m中的每一者類似於讀取電路608，且此處不再贅述。
在讀取操作中，如上所述，讀取電路608以及所述多個 讀取電路730a、730b、...730m中的每一者分別提供讀取輸出READ、Ra及Rb至Rm。在一些實施例中，讀取電路608以及所述多個讀取電路730a、730b、...730m中的每一者電性耦合至SA 606，以依序提供讀取輸出READ、Ra及Rb至Rm。在一些實施例中，讀取電路608電性連接至SA 606且所述多個讀取電路730a、730b、...730m中的每一者電性耦合至類似於SA 606的另一SA(未示出)，進而使得讀取電路608以及所述多個讀取電路730a、730b、...730m中的每一者可同時提供讀取輸出READ、Ra及Rb至Rm。
因此，諸多記憶胞可由SA 606、讀取電路608及所述多個讀取電路730a、730b、...730m讀取，且在一些實施例中，諸多記憶胞可由多個SA(包括SA 606)、讀取電路608及所述多個讀取電路730a、730b、...730m同時讀取。
圖17A至圖17C是示意性地示出根據一些實施例的包括與讀取電路608不同類型的電晶體的讀取電路740、742及744的圖。讀取電路740、742及744中的每一者可代替讀取電路608。
圖17A是示意性地示出根據一些實施例的包括第一PMOS電晶體746及第二PMOS電晶體748的讀取電路740的圖。讀取電路740連接至SA 606，以用於讀取對應於自記憶胞(例如記憶胞602)感測的電壓的SA 606電壓。
讀取電路740包括第一PMOS電晶體746及第二PMOS電晶體748。第一PMOS電晶體746的汲極/源極路徑的一側連接至參考點750(例如接地)，且第一PMOS電晶體746的汲極/源極 路徑的另一側連接至第二PMOS電晶體748的汲極/源極路徑的一側。第二PMOS電晶體748的汲極/源極路徑的另一側提供讀取輸出埠752。第一PMOS電晶體746在754處的閘極連接至資料線DL 636及資料線條DLB 634中的一者，以對資料線DL 636及資料線條DLB 634上的SA 606電壓進行感測，且第二PMOS電晶體748在756處的閘極連接至讀取輸入，以接收RCS訊號。
經由第一PMOS電晶體746及第二PMOS電晶體748的汲極/源極路徑的讀取路徑藉由由讀取輸入接收的低電壓RCS訊號而被啟用，以用於在讀取操作期間讀取SA 606電壓。其中除以下內容以外，讀取操作類似於以上所闡述的讀取操作：閘極754上來自所連接的資料線DL 636或資料線條DLB 634的高電壓將第一PMOS電晶體746偏置關斷或朝向不使第一PMOS電晶體746導通進行偏置，以在讀取輸出埠752處提供高阻抗或高電壓，且754處的閘極上來自所連接的資料線DL 636或資料線條DLB 634的低電壓將第一PMOS電晶體746偏置接通或朝向使第一PMOS電晶體746導通進行偏置，以在讀取輸出埠752處提供低電壓(例如接地)。
圖17B是示意性地示出根據一些實施例的包括PMOS電晶體760及NMOS電晶體762的讀取電路742的圖。讀取電路742連接至SA 606，以用於讀取對應於自記憶胞(例如記憶胞602)感測的電壓的SA 606電壓。
讀取電路742包括PMOS電晶體760及NMOS電晶體 762。PMOS電晶體760的汲極/源極路徑的一側連接至參考點764(例如接地)，且PMOS電晶體760的汲極/源極路徑的另一側連接至NMOS電晶體762的汲極/源極路徑的一側。NMOS電晶體762的汲極/源極路徑的另一側提供讀取輸出埠766。PMOS電晶體760的閘極768連接至資料線DL 636及資料線條DLB 634中的一者，以感測資料線DL 636或資料線條DLB 634上的SA 606電壓，且NMOS電晶體762的閘極770連接至讀取輸入，以接收RCS訊號。
經由PMOS電晶體760及NMOS電晶體762的汲極/源極路徑的讀取路徑藉由由讀取輸入接收的高電壓RCS訊號而被啟用，以用於在讀取操作期間讀取SA 606電壓。其中除以下內容以外，讀取操作類似於以上所闡述的讀取操作：閘極768上來自所連接的資料線DL 636或資料線條DLB 634的高電壓將PMOS電晶體760偏置關斷或朝向不使PMOS電晶體760導通進行偏置，以在讀取輸出埠766處提供高阻抗或高電壓，且閘極768上來自所連接的資料線DL 636或資料線條DLB 634的低電壓將PMOS電晶體760偏置接通或朝向使PMOS電晶體760導通進行偏置，以在讀取輸出埠766處提供低電壓(例如接地)。
圖17C是示意性地示出根據一些實施例的包括NMOS電晶體780及PMOS電晶體782的讀取電路744的圖。讀取電路744連接至SA 606，以用於讀取對應於自記憶胞(例如記憶胞602)感測的電壓的SA 606電壓。
讀取電路744包括NMOS電晶體780及PMOS電晶體782。NMOS電晶體780的汲極/源極路徑的一側連接至參考點784(例如接地)，且NMOS電晶體780的汲極/源極路徑的另一側連接至PMOS電晶體782的汲極/源極路徑的一側。PMOS電晶體782的汲極/源極路徑的另一側提供讀取輸出埠786。NMOS電晶體780的閘極788連接至資料線DL 636及資料線條DLB 634中的一者，以對資料線DL 636或資料線條DLB 634上的SA 606電壓進行感測，且PMOS電晶體782的閘極790連接至讀取輸入，以接收RCS訊號。
經由NMOS電晶體780及PMOS電晶體782的汲極/源極路徑的讀取路徑藉由由讀取輸入接收的高電壓RCS訊號而被啟用，以用於在讀取操作期間讀取SA 606電壓。其中讀取操作類似於以上所闡述的讀取操作，進而使得閘極788上來自所連接的資料線DL 636或資料線條DLB 634的低電壓將NMOS電晶體780偏置關斷或朝向不使NMOS電晶體780導通進行偏置，以在讀取輸出埠786處提供高阻抗或高電壓，且閘極788上來自所連接的資料線DL 636或資料線條DLB 634的高電壓將NMOS電晶體780偏置接通或朝向使NMOS電晶體780導通進行偏置，以在讀取輸出埠786處提供低電壓(例如接地)。
圖18是示意性地示出根據一些實施例的包括與SA 606電性連接的讀取電路800的SA電路820的圖。讀取電路800是讀取電路608的替代性實施例。記憶胞602、控制電路604、SA 606 及IO寫入電路610類似於記憶胞602、控制電路604、SA 606及IO寫入電路610(示出於圖13中)，且此處將不再對其予以贅述。
讀取電路800連接至SA 606，以用於讀取對應於自記憶胞(例如記憶胞602)感測的電壓的SA 606電壓。讀取電路800包括第一NMOS電晶體802及第二NMOS電晶體804。第一NMOS電晶體802的汲極/源極路徑的一側連接至參考點806(例如接地)，且第一NMOS電晶體802的汲極/源極路徑的另一側連接至第二NMOS電晶體804的汲極/源極路徑的一側。第二NMOS電晶體804的汲極/源極路徑的另一側提供讀取輸出埠808。第一NMOS電晶體802的閘極810連接至讀取輸入以接收RCS訊號，且第二NMOS電晶體804的閘極812連接至資料線DL 636以對資料線DL 636上的SA 606電壓進行感測。
經由第一NMOS電晶體802及第二NMOS電晶體804的汲極/源極路徑的讀取路徑藉由由讀取輸入接收的高電壓RCS訊號而被啟用，以用於在讀取操作期間讀取SA 606電壓。其中除以下內容以外，讀取操作類似於以上所闡述的讀取操作：閘極812上來自所連接的資料線DL 636的低電壓將第二NMOS電晶體804偏置關斷或朝向不使第二NMOS電晶體804導通進行偏置，以在讀取輸出埠808處提供高阻抗或高電壓，且閘極812上來自所連接的資料線DL 636的高電壓將第二NMOS電晶體804偏置接通或朝向使第二NMOS電晶體804導通進行偏置，以在讀取輸出埠808處提供低電壓(例如接地)。
讀取電路800包括兩個NMOS電晶體，然而，在其他實施例中，讀取電路800可替代地包括兩個PMOS電晶體或者一個PMOS電晶體及一個NMOS電晶體。當然，用於啟用讀取路徑的電壓及用於使連接至SA 606的電晶體偏置的電壓根據連接至SA 606的電晶體的類型(NMOS或PMOS)而改變。
圖19是示意性地示出根據一些實施例的自記憶陣列讀取記憶胞的方法的圖。在900處，所述方法包括提供記憶體裝置(例如記憶體裝置20、記憶體裝置50及/或記憶體裝置500)，所述記憶體裝置包括具有記憶胞(例如記憶胞200及/或記憶胞508)的記憶陣列(例如記憶陣列22、記憶陣列100及/或記憶陣列MAT 504a至504d)以及耦合至記憶陣列的SA(例如SA 30、SA 122、SA 300及/或SA 606)。在一些實施例中，記憶陣列被配置為位於SA上方。在一些實施例中，記憶陣列被配置為位於與SA相同的水準上或位於SA下方。在一些實施例中，記憶體裝置是被配置為向例如CNN等應用提供功能的CIM記憶體裝置。
在902處，所述方法包括使用SA來感測儲存於記憶胞中的電壓，且在904處，生成對應於由SA感測的電壓的感測放大器電壓。
在906處，所述方法包括在耦合至SA的讀取電路的讀取輸入處接收讀取行選擇訊號以讀取感測放大器電壓，所述讀取電路例如是讀取電路302(示出於圖6至圖9中)、圖10A至圖10C各自的讀取電路400、402及404、讀取電路460(示出於圖 11中)、讀取電路608(示出於圖13至圖16中)、圖17A至圖17C各自的讀取電路740、742及744以及讀取電路800(示出於圖18中)，所述讀取輸入例如是讀取輸入RCS(示出於圖6至圖11中)及接收RCS訊號的讀取輸入(示出於圖13至圖18中)。在一些實施例中，讀取電路包括第一電晶體(例如電晶體350)及第二電晶體(例如電晶體352)，所述第一電晶體具有連接至SA的位元線BL及反相位元線BLB(即，反相位元線)中的一者的第一閘極，所述第二電晶體在讀取輸入RCS處具有第二閘極。在一些實施例中，讀取電路包括具有連接至SA的位元線BL及反相位元線BLB中的一者的閘極的電晶體(例如電晶體350)，且記憶體裝置包括具有連接至SA的位元線BL及反相位元線BLB中的另一者的閘極的另一電晶體(例如電晶體364)，以使位元線BL與反相位元線BLB上的負載達成平衡。此外，在一些實施例中，記憶體裝置包括第一讀取電路與第二讀取電路以提供差分輸出，所述第一讀取電路包括具有連接至SA的位元線BL及反相位元線BLB中的一者的閘極的電晶體(例如電晶體350)，所述第二讀取電路包括具有連接至SA的位元線BL及反相位元線BLB中的另一者的閘極的電晶體(例如電晶體372)。
在一些實施例中，每一讀取電路包括至少兩個MOSFET。在一些實施例中，所述至少兩個MOSFET例如在讀取電路302(示出於圖6至圖9中)及讀取電路460(示出於圖11中)中皆為NMOS電晶體。在一些實施例中，所述至少兩個MOSFET例如在 圖10A所示讀取電路400中皆為PMOS電晶體。在一些實施例中，所述至少兩個MOSFET例如分別在圖10B及圖10C所示讀取電路402及404中包括至少一個NMOS電晶體及至少一個PMOS電晶體。
在908處，所述方法包括基於由讀取電路讀取的感測放大器電壓而自讀取電路的讀取輸出埠輸出輸出電壓，所述讀取電路例如是讀取電路302(示出於圖6至圖9中)、圖10A至圖10C各自的讀取電路400、402及404、讀取電路460(示出於圖11中)、讀取電路608(示出於圖13至圖16中)、圖17A至圖17C各自的讀取電路740、742及744以及讀取電路800(示出於圖18中)，所述讀取輸出埠例如是讀取輸出埠356(示出於圖6至圖9中)、圖10A至圖10C各自的讀取輸出埠412、426及446、讀取輸出埠468(示出於圖11中)、讀取輸出埠654(示出於圖13至圖16中)、圖17A至圖17C各自的讀取輸出埠752、766及786以及讀取輸出埠808(示出於圖18中)。在一些實施例中，所述方法包括自耦合至SA的第一讀取電路(例如讀取電路302或讀取電路608)及第二讀取電路(例如讀取電路370或讀取電路710)輸出差分電壓。在一些實施例中，所述方法包括在ADC(例如ADC電路36或ADC電路506)處自讀取埠接收輸出電壓，將輸出電壓轉換成數位資料，且在CIM電路(例如記憶體裝置電路24中的CIM電路、及/或CIM電路502a至502d)中使用來自ADC的數位資料。
在910處，所述方法包括在例如寫入輸入WCS(示出於 圖6至圖9、圖11、圖13至圖16以及圖18中)等寫入輸入處接收寫入行選擇訊號WCS以將資料寫入至記憶胞中。
因此，所揭露的實施例提供一種記憶體裝置(例如CIM記憶體裝置)，所述記憶體裝置包括被配置為位於FEOL電路(例如至少一個讀取電路及SA)上方或頂部上方的BEOL記憶陣列。讀取電路連接至SA，以用於讀取對應於由SA自記憶陣列的記憶胞感測的電壓的感測放大器電壓。讀取電路包括讀取輸入RCS、讀取輸出埠及讀取路徑，所述讀取路徑藉由RCS訊號而被啟用，以用於在讀取操作期間讀取感測放大器電壓。此外，SA包括寫入輸入WCS，寫入輸入WCS接收用於在寫入操作期間對記憶胞進行寫入的WCS訊號，進而使得RCS的功能與WCS的功能彼此分離且彼此解耦。
所揭露實施例是有關於一種包括兩個電晶體的讀取電路，其中所述兩個電晶體中的一者的閘極連接至SA的位元線BL及反相位元線BLB中的一者，或者連接至SA的資料線DL及資料線條DLB中的一者，且所述兩個電晶體中的另一者的閘極連接至接收RCS訊號的讀取輸入RCS。在一些實施例中，另一電晶體的閘極連接至SA的位元線BL及反相位元線BLB中的另一者或者連接至SA的資料線DL及資料線條DLB中的另一者，以使負載達成平衡。在一些實施例中，第一讀取電路連接至SA的位元線BL及反相位元線BLB中的一者或者連接至SA的資料線DL及資料線條DLB中的一者，且第二讀取電路連接至SA的位元線BL 及反相位元線BLB中的另一者或者連接至SA的資料線DL及資料線條DLB中的另一者，以提供用於對記憶胞進行讀取的差分輸出。在一些實施例中，SA包括或連接至用於對多個記憶胞進行讀取的多個讀取電路。
使用讀取電路的一些優點包括：使RCS功能與WCS功能解耦，此會簡化讀取操作及寫入操作；在讀取操作期間，維持(即，不干擾)對應於來自記憶胞的電壓的感測放大器電壓，此會提高可靠性；提高對記憶胞進行讀取的速度，其中感測放大器電壓不被傳送至次級SA以被輸出；以及讀取感測放大器電壓且經由讀取輸出埠將對應的輸出電壓直接提供至ADC或CIM電路。
根據一些實施例，一種記憶體裝置包括：記憶陣列，被配置為儲存資料；感測放大器電路，耦合至記憶陣列；以及讀取電路，耦合至感測放大器電路，其中讀取電路包括第一輸入，所述第一輸入接收用於啟用讀取電路以在讀取操作期間藉由讀取電路自記憶陣列中讀取出資料的讀取行選擇訊號。在一些實施例中，所述感測放大器電路包括接收寫入行選擇訊號以將所述資料寫入至所述記憶陣列的第二輸入。在一些實施例中，所述第一讀取電路包括第一電晶體，所述第一電晶體具有連接至所述感測放大器電路的位元線及反相位元線中的一者或者連接至所述感測放大器電路的資料線及反相資料線中的一者的第一閘極。在一些實施例中，所述第一電晶體包括第一汲極/源極路徑，且所述第一讀取電路包括第二電晶體，所述第二電晶體具有連接至所述第一輸入的第二閘極 以及連接至所述第一電晶體的所述第一汲極/源極路徑的第二汲極/源極路徑。在一些實施例中，所述的記憶體裝置包括第二電晶體，所述第二電晶體具有連接至所述位元線及所述反相位元線中的另一者或者連接至所述資料線及所述反相資料線中的另一者的第二閘極。在一些實施例中，所述的記憶體裝置包括第二讀取電路，所述第二讀取電路耦合至所述感測放大器電路以自所述記憶陣列中讀取出所述資料，進而使得所述第一讀取電路與所述第二讀取電路提供用於自所述記憶陣列中讀取出所述資料的差分電壓。在一些實施例中，所述的記憶體裝置包括耦合至所述記憶陣列以自所述記憶陣列中讀取出所述資料的多個讀取電路。在一些實施例中，所述記憶陣列被配置為位於所述感測放大器電路上方及位於所述感測放大器電路下方中的一者，且所述第一讀取電路包括所有N通道金屬氧化物半導體場效電晶體、所有P通道金屬氧化物半導體場效電晶體以及至少一個N通道金屬氧化物半導體場效電晶體與至少一個P通道金屬氧化物半導體場效電晶體的組合中的一者。在一些實施例中，所述的記憶體裝置包括多個記憶體、多個感測放大器電路及多個讀取電路，所述多個感測放大器電路與所述多個讀取電路被配置為同時將資料寫入至所述多個記憶體中的至少一者中與自所述多個記憶體中的至少一者讀取資料。
根據又一些實施例，一種記憶體裝置包括：記憶陣列，包括記憶胞；感測放大器，被配置為感測儲存於記憶胞中的電壓且提供對應的感測放大器電壓；以及第一讀取電路，耦合至感測放大 器且具有第一輸入及讀取埠，所述第一輸入接收用於啟用第一讀取電路以讀取感測放大器電壓的讀取行選擇訊號，所述讀取埠基於感測放大器電壓來提供輸出電壓，其中第一讀取電路包括第一電晶體，所述第一電晶體具有第一汲極/源極路徑以及第一閘極，所述第一閘極連接至感測放大器的位元線及反相位元線中的一者或者連接至感測放大器的資料線及反相資料線中的一者。在一些實施例中，所述感測放大器包括接收寫入行選擇訊號以將資料寫入至所述記憶胞中的第二輸入。在一些實施例中，所述第一讀取電路包括第二電晶體，所述第二電晶體具有連接至所述第一輸入的第二閘極及連接至所述第一汲極/源極路徑的第二汲極/源極路徑。在一些實施例中，所述的記憶體裝置包括第二電晶體，所述第二電晶體具有連接至所述位元線及所述反相位元線中的另一者或者連接至所述資料線及所述反相資料線中的另一者的第二閘極。在一些實施例中，所述的記憶體裝置包括第二讀取電路，所述第二讀取電路耦合至所述感測放大器且具有接收用於啟用所述第二讀取電路以讀取所述感測放大器電壓的所述讀取行選擇訊號的第二輸入，進而使得所述第一讀取電路與所述第二讀取電路提供差分輸出電壓。在一些實施例中，所述的記憶體裝置包括：類比至數位轉換器，自所述讀取埠接收所述輸出電壓且將所述輸出電壓轉換成數位資料，進而使得記憶體內計算系統使用來自所述類比至數位轉換器的所述數位資料。
根據另一個所揭露的實施例，一種記憶體裝置的感測方 法包括：提供記憶體裝置，所述記憶體裝置包括具有記憶胞的記憶陣列及耦合至所述記憶陣列的感測放大器；使用感測放大器來感測儲存於記憶胞中的電壓；生成對應於由感測放大器感測的電壓的感測放大器電壓；在第一讀取電路的第一讀取輸入處接收讀取行選擇訊號，所述第一讀取電路耦合至感測放大器以讀取感測放大器電壓；基於由第一讀取電路讀取的感測放大器電壓而自第一讀取電路的讀取埠輸出輸出電壓；以及在感測放大器的寫入輸入處接收寫入行選擇訊號，以將資料寫入至記憶胞中。在一些實施例中，所述第一讀取電路包括第一電晶體，所述第一電晶體具有連接至所述感測放大器的位元線及反相位元線中的一者或者連接至所述感測放大器的資料線及反相資料線中的一者的第一閘極。在一些實施例中，所述的方法包括第二電晶體，所述第二電晶體具有連接至所述感測放大器的所述位元線及所述反相位元線中的另一者或者連接至所述感測放大器的所述資料線及所述反相資料線中的另一者的第二閘極。在一些實施例中，所述的方法包括自所述第一讀取電路與第二讀取電路輸出差分電壓，所述第二讀取電路耦合至所述感測放大器且具有接收所述讀取行選擇訊號以讀取所述感測放大器電壓的第二讀取輸入。在一些實施例中，所述的方法，包括：在類比至數位轉換器處自所述讀取埠接收所述輸出電壓；將所述輸出電壓轉換成數位資料；以及在記憶體內計算系統中使用來自所述類比至數位轉換器的所述數位資料。
本揭露概述了各種實施例，以使熟習此項技術者可更佳 地理解本揭露的實施例。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。
300:SA
302:讀取電路
304:交叉耦合鎖存器/交叉耦合鎖存電路
306:均衡電路
308:寫入電路
310、342、314、330、332、334、344:NMOS電晶體
312、316:PMOS電晶體
318、322、336、346、358、360:閘極
320、324:輸出
326、354:參考點
328:電源
340:參考電壓
350、352:NMOS電晶體/電晶體
356:讀取輸出埠
BL:位元線
BLB:反相位元線/位元線條
EQ:均衡訊號
½VDD:參考電壓/電壓準位
VDD:電壓

Claims (10)

  1. 一種記憶體裝置，包括：記憶陣列，被配置為儲存資料；感測放大器電路，耦合至所述記憶陣列；第一讀取電路，耦合至所述感測放大器電路，並連接至所述感測放大器電路的位元線及反相位元線中的一者，其中所述第一讀取電路包括第一輸入，所述第一輸入接收用於啟用所述第一讀取電路以在讀取操作期間藉由所述第一讀取電路自所述記憶陣列中讀取出所述資料的讀取行選擇訊號；以及負載平衡電晶體，包括連接至所述感測放大器電路以及所述感測放大器電路的所述位元線及所述反相位元線中的另一者的閘極，其中所述負載平衡電晶體汲極/源極路徑的每一側電性連接至參考點。
  2. 如請求項1所述的記憶體裝置，其中所述感測放大器電路包括接收寫入行選擇訊號以將所述資料寫入至所述記憶陣列的第二輸入。
  3. 如請求項1所述的記憶體裝置，其中所述第一讀取電路包括第一電晶體，所述第一電晶體具有連接至所述感測放大器電路的所述位元線及所述反相位元線中的一者或者連接至所述感測放大器電路的資料線及反相資料線中的一者的第一閘極。
  4. 如請求項3所述的記憶體裝置，包括第二電晶體，所述第二電晶體具有連接至所述位元線及所述反相位元線中的另一 者或者連接至所述資料線及所述反相資料線中的另一者的第二閘極。
  5. 如請求項1所述的記憶體裝置，包括第二讀取電路，所述第二讀取電路耦合至所述感測放大器電路以自所述記憶陣列中讀取出所述資料，進而使得所述第一讀取電路與所述第二讀取電路提供用於自所述記憶陣列中讀取出所述資料的差分電壓。
  6. 如請求項1所述的記憶體裝置，包括多個記憶體、多個感測放大器電路及多個讀取電路，所述多個感測放大器電路與所述多個讀取電路被配置為同時將資料寫入至所述多個記憶體中的至少一者中與自所述多個記憶體中的至少一者讀取資料。
  7. 一種記憶體裝置，包括：記憶陣列，包括記憶胞；感測放大器，被配置為感測儲存於所述記憶胞中的電壓且提供對應的感測放大器電壓；第一讀取電路，耦合至所述感測放大器且具有第一輸入及讀取埠，所述第一輸入接收用於啟用所述第一讀取電路以讀取所述感測放大器電壓的讀取行選擇訊號，所述讀取埠基於所述感測放大器電壓來提供輸出電壓，其中所述第一讀取電路包括第一電晶體，所述第一電晶體具有第一汲極/源極路徑以及第一閘極，所述第一閘極連接至所述感測放大器的位元線及反相位元線中的一者或者連接至所述感測放大器的資料線及反相資料線中的一者；以及 負載平衡電晶體，包括連接至所述感測放大器電路以及所述感測放大器電路的所述位元線及所述反相位元線中的另一者的閘極，其中所述負載平衡電晶體汲極/源極路徑的每一側電性連接至參考點。
  8. 如請求項7所述的記憶體裝置，包括第二讀取電路，所述第二讀取電路耦合至所述感測放大器且具有接收用於啟用所述第二讀取電路以讀取所述感測放大器電壓的所述讀取行選擇訊號的第二輸入，進而使得所述第一讀取電路與所述第二讀取電路提供差分輸出電壓。
  9. 如請求項7所述的記憶體裝置，包括：類比至數位轉換器，自所述讀取埠接收所述輸出電壓且將所述輸出電壓轉換成數位資料，進而使得記憶體內計算系統使用來自所述類比至數位轉換器的所述數位資料。
  10. 一種記憶體裝置的感測方法，包括：提供記憶體裝置，所述記憶體裝置包括具有記憶胞的記憶陣列及耦合至所述記憶陣列的感測放大器；提供負載平衡電晶體，其中所述負載平衡電晶體包括連接至所述感測放大器電路以及所述感測放大器電路的位元線及反相位元線中的一者的閘極，其中所述負載平衡電晶體汲極/源極路徑的每一側電性連接至參考點；使用所述感測放大器來感測儲存於所述記憶胞中的電壓；生成對應於由所述感測放大器感測的所述電壓的感測放大器 電壓；在第一讀取電路的第一讀取輸入處接收讀取行選擇訊號，所述第一讀取電路耦合至所述感測放大器以讀取所述感測放大器電壓，其中所述第一讀取電路連接至所述感測放大器電路的所述位元線及所述反相位元線中的另一者；基於由所述第一讀取電路讀取的所述感測放大器電壓而自所述第一讀取電路的讀取埠輸出輸出電壓；以及在所述感測放大器的寫入輸入處接收寫入行選擇訊號，以將資料寫入至所述記憶胞中。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117809708B (zh) * 2024-02-29 2024-05-07 浙江力积存储科技有限公司 存储阵列及提高存储阵列的数据读取准确度的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6285591B1 (en) * 1991-09-24 2001-09-04 Kabushiki Kaisha Toshiba Method for programming an electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
US6288928B1 (en) * 1999-09-27 2001-09-11 Fujitsu Limited Semiconductor integrated circuit and method of controlling column switch of semiconductor integrated circuit in write operation
US20100226192A1 (en) * 2009-03-06 2010-09-09 Jong-Ho Moon Semiconductor memory device having improved local input/output line precharge scheme
US20120176856A1 (en) * 2009-02-24 2012-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits, systems, and method of interleavng accesses thereof
US20140003129A1 (en) * 2012-06-28 2014-01-02 SK Hynix Inc. Semiconductor memory apparatus and method of operating using the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2004042821A1 (ja) * 2002-11-08 2006-03-09 株式会社日立製作所 半導体記憶装置
JP4191211B2 (ja) * 2006-07-07 2008-12-03 エルピーダメモリ株式会社 不揮発性メモリ及びその制御方法
US20090175066A1 (en) * 2008-01-08 2009-07-09 Juhan Kim High-speed DRAM including hierarchical read circuits
US9224436B2 (en) * 2013-05-24 2015-12-29 Micron Technology, Inc. Apparatuses including a memory array with separate global read and write lines and/or sense amplifier region column select line and related methods
US9779784B2 (en) * 2014-10-29 2017-10-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
JP2019057642A (ja) * 2017-09-21 2019-04-11 東芝メモリ株式会社 半導体記憶装置
US11061646B2 (en) * 2018-09-28 2021-07-13 Intel Corporation Compute in memory circuits with multi-Vdd arrays and/or analog multipliers
CN114255802B (zh) * 2020-09-22 2023-09-15 长鑫存储技术有限公司 集成电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6285591B1 (en) * 1991-09-24 2001-09-04 Kabushiki Kaisha Toshiba Method for programming an electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
US6288928B1 (en) * 1999-09-27 2001-09-11 Fujitsu Limited Semiconductor integrated circuit and method of controlling column switch of semiconductor integrated circuit in write operation
US20120176856A1 (en) * 2009-02-24 2012-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuits, systems, and method of interleavng accesses thereof
US20100226192A1 (en) * 2009-03-06 2010-09-09 Jong-Ho Moon Semiconductor memory device having improved local input/output line precharge scheme
US20140003129A1 (en) * 2012-06-28 2014-01-02 SK Hynix Inc. Semiconductor memory apparatus and method of operating using the same

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