JPH01189096A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
め要約のデータは記録されません。
Description
体記憶装置に関し、例えばDRAM (ダイナミック・
ランダム・アクセス・メモリ)の低消費電力化に適用し
て有効な技術に関するものである。
上により、メモリセルを構成する蓄積容量が小さくされ
ると共に、ビット線に結合されるメモリセルの数が増大
されてビット線の寄生容量が増大し、ビット線に読み出
される信号量は益々小さくさる傾向にある。
ためのマット分割もしくはビット線分割が行われる。特
にその場合にビット線の谷側数に応じてカラムスイッチ
回路やカラムアドレスデコーダなどの周辺回路が増えな
いようにする方式として主副ビット線方式がある。
の副ビット線を夫々スイッチ素子を介して主ビット線に
共通接続し、これらスイッチ素子はワード線選択信号に
基づいて選択されるメモリセルを含む副ビット線を主ビ
ット線に導通にするようにスイッチ制御される。
しては電子通信情報学会誌CDM87−1(昭和62年
4月21日付)がある。
いて上記スイッチ素子は、ワード線選択信号に基づいて
選択されるメモリセルを含む副ビット線とワード線を共
通にする各副ビット線が夫々主ビット線に関してオン状
態に制御されるため、全ての主ビット線は個々に副ビッ
ト線に導通にされ、実際にデータの読み出しに供されな
い主ビット線も、選択された副ビット線につながるセン
スアンプにとって負荷を構成することになる。さらには
、ワード線単位でメモリセルのリフレッシュを行うラス
・オリ・リフレッシュのようなリフレッシユド動作にお
いても主ビット線は個々のセンスアンプにとって負荷を
構成する。このようにセンスアンプにとって主ビット線
が不所望な負荷になる場合、主ビット線には寄生容量が
存在し、特に主副ビット線方式では主ビット線が比較的
長くなっており、これにより不所望な負荷となる多数の
主ビット線が個々のセンスアンプによって充放電される
と、電力消費量が増大するという問題点があった。
副ビット線゛方式の半導体記憶装置を提供することにあ
る。
本明細書の記述及び添付図面から明らかになるであろう
。
を簡単に説明すれば下記の通りである。
夫々選択スイッチ回路を介して主ビット線に共通接続し
て成る構成を複数組備え、カラムスイッチ回路によりり
上記主ビット線を選択的に共通データ線に導通可能にす
る半導体記憶装置に含まれる、上記選択スイッチ回路を
、所望の主ビット線における所望の副ビット線を当該主
ビット線に選択的に導通にする回路構成とするものであ
る。例えば、上記選択スイッチ回路は、所望の副ビット
線を各主ビット線において共通に選択するための第1ス
イッチ素子と、個々の主ビット線において第1スイッチ
素子に直列接続され第1スイッチ素子によって選択され
た副ビット線を選択的に所望の主ビット線に導通制御す
る第2スイッチ素子とによって構成することができ、ま
た、その場合に、上記第1スイッチ素子は、ワード線選
択信号に基づいて選択されるメモリセルを含む副ビット
線と共にそれとワード線を共有する副ビット線を主ビッ
ト線と1対1対応で選択するようにスイッチ制御し、第
2スイッチ素子は、カラムスイッチ回路により共通デー
タ線に導通にされる主ビット線を副ビット線に導通にす
るようにスイッチ制御することができる。
タ線に導通にされない主ビット線に関してはこれを副ビ
ット線と非導通に制御することができ、また、DRAM
におけるようなリフレッシュ動作時には全ての主ビット
線を副ビット線とは非導通に制御することが可能とされ
ることにより、センスアンプにとって不所望な負荷とな
る主ビット線の数が全体的に減らされ、言い換えるなら
、センスアンプが主ビット線を充放電させるときの電力
消費量が半導体記憶装置全体として低減され、これによ
って主副ビット線方式を採る半導体記憶装置の電力消費
量の低減を達成するものである。
RAM全体を示すブロック図、第1図は第3図に示され
るメモリセルアレイ内の所定の主ビット線対に関する構
成を代表的に示した回路図。
詳細な回路図である。
集積回路製造技術によって1つの半導体基板に形成され
ており、更に第1図に示されるように1対の主ビット線
対MBLi、MBLiに対して4対の副ビット線対5B
Li工、5BLi工〜S B L i、、 S B L
i、を備えた4マツト構成とされる。
説明する。
リクス配置して成るメモリセルアレイ1を有する。メモ
リセルは、特に制限されないが、折り返しデータ線方式
によってレイアウトされた副ビット線対の夫々に1個お
きに等しい数づつデータ入出力端子を介して結合され、
各メモリセルの選択端子は、夫々に対応する列のワード
線に結合されている。ワード線の選択はローアドレスデ
コーダ2が行う。このローアドレスデコーダ2は、ロー
アドレスバッファ及びアドレスラッチ3から供給される
内部ローアドレス信号a。、a。”’ai。
ベルに駆動する。内部ローアドレス信号a6、a0〜a
i、aiは、外部から供給されるローアドレス信号A0
〜Aiに基づいて形成される。
夫々結合される。これらセンスアンプは、その動作が開
始されると、副ビット線対の間の微小電位差を検出して
これを増幅する。また、センスアンプにより副ビット線
対の電位差を検出してこれを増幅する前に各副ビット線
対に判定レベルを与えるビット線プリチャージ回路が各
副ビット線対に設けられている。
所望の1組が選択的に主ビット線対に導通にされるが、
この主ビット線対は、カラムスイッチ回路6を介して共
通データ線対7に共通接続される。このカラムスイッチ
回路6には主ビット線対を選択的に共通データ線対7に
導通にするためのカラム選択スイッチ素子が含まれ、こ
れらスイッチ素子は、カラムアドレスデコーダ8から出
力される選択信号によってスイッチ制御される。
ファ及びアドレスラッチ9から内部カラムアドレス信号
a j 、 a j = a n 、 a nが供給さ
れる。この内部カラムアドレス信号aj、aj=an、
anは、外部から供給されるカラムアドレス信号A j
” A nに基づいて形成される。
ソファ及びデータ出力バッファを會むデータ入出力回路
10に結合される。
ローラ11が行う。このタイミングコントローラ11は
、外部制御信号としてRAS (ロー・アドレス・スト
ローブ)信号、CAS (カラム・アドレス・ストロー
ブ)信号、WE(ライトイ・ネーブル)信号が供給され
る。上記RAS信号及びCAS信号は動作モードの設定
さらには内部タイミング生成のための基本的信号とされ
る。
とされる。このタイミングコントローラ11は、外部制
御信号に基づいて内部を所定の手順に従って制御するた
めの各種内部制御信号を形成するが、第3図にはワード
線選択動作確定後にセンスアンプを活性化するためのセ
ンスアンプ信号φsa、及びRAS信号のネゲート期間
にビット線プリチャージを指示するプリチャージ信号φ
pCが代表的に示されている。
ト期間がアクセスサイクルとされ、タイミングコントロ
ーラ11はRAS信号がアサートされると、その内部制
御手順に従って各部の動作制御を行う。即ち、ローアド
レス信号A。−Ai及びカラ11アドレス信号Aj”A
nが所定の順番でローアドレスバッファ及びアドレスラ
ッチ3とカラムドレスバッファ及びアドレスラッチ9に
取り込まれると共に、取り込まれたアドレス信号をロー
アドレスデコーダ2及びカラムアドレスデコーダ8がデ
コードして、入力アドレス信号に対応するメモリセルが
共通データ線対7に導通にされ、メモリ・リード/メモ
リ・ライートなどの動作指示に従って、メモリセルデー
タがデータ入出力回路10から外部に与えられ、又はデ
ータ入出力回路10から供給されたデータが上記アドレ
シングされたメモリセルに書き込まれる。
成を第1図及び第2図に基づいて詳細に説明する。
いが、金属シリサイドもしくはアルミニウムなどの金属
によって構成され、また主ビット線対MBLi、MBL
iを共有する4組みの副ビット線5BLi、、5BLi
□〜SBL、i4.SB工、i4は、特に制限されない
が、メモリセルの選択端子電極を兼ねる多結晶シリコン
もしくはシリサイドによって構成される。特に制限され
ないが、副ビット線5BLi工、5BLi工とS B
L i2゜S B L i2とは第1図に示されるよう
に入れ子状態で2列に敷設され、また同様に副ビット線
SBL i、、 S B L i、とS B L i4
. S B L i4とは入れ子状態で2列に敷設され
る。
BLiは、上記カラムアドレスデコーダ8の出力選択信
号によってスイッチ制御されるNチャンネル型カラム選
択MO8FETQ2を介して共通データ線CD、CDに
結合される。副ビット線対5BLi工、5BLi工〜5
BLi4,5BLi4には、Nチャンネル型選択MO8
FETQIと蓄積容量Csが直列接続されて成る1トラ
ンジスタ型メモリセルMCがそのデータ入出力端子を介
して交互に結合される。各メモリセルMCの蓄積容量C
sには、特に制限されないが、回路の一方の電源電圧V
ddの半分に相当する電圧Vdd/2が与えられる。尚
、第1図においてメモリセルMCは○印で示される。
本のワード線WLL、WLRに夫々列毎に結合される。
いが電源電圧Vdd以上にブートストラップされたレベ
ルとされる。
4. S B L i4には夫々プリチャージ回路(第
2図において代表的にPRCで示される)及びセンスア
ンプSAi工〜5Ai4に結合されている。
チップ非選択期間の所定タイミングにオン動作されるこ
とによって対を成す副ビット線をリークさせて平衡化す
る1対のNチャンネル型イコライズMO8FETQII
、Q12を備え1両MO5FETQII、Q12の結合
ノードを介して、リーク電流などを補償するためにプリ
チャージ電圧Vd d/2を各副ビット線対に供給可能
に構成される。イコライズMO8FETQII、Q12
は、チップ非選択期間においてハイレベルに制御される
ような上記プリチャージ信号φpQによってスイッチ制
御される。このプリチャージ回路PRCは、メモリアク
セス開始前にビット線対をその動作上望ましいレベルに
プリチャージする共に、メモリセルデータの読み出しに
当たっては、判定レベルVdd/2を与える。
れないが、その詳細を示す第2図のように、Pチャンネ
ル型センスアンプ部SApとNチャンネル型センスアン
プ部SAnによって構成される相補型MOSスタティッ
ク構成とされる。上記Nチャンネル型センスアンプ部S
Anは、ソース電極が共通接続されたNチャンネル型M
O5FETQ3及びQ4のドレイン電極を夫々ビット線
対に結合すると共に、MOSFETQ3のゲート電極を
−方のビット線に、MO3FETQ4のゲート電極を他
方のビット線に交差接続して成る。同様に、Pチャンネ
ル型センスアンプ部SApは、ソース電極が共通接続さ
れたPチャンネル型MO8FETQ5及びQ6のドレイ
ン電極を夫々ビット線対に結合すると共に、MO8FE
TQ5のゲート電極を一方のビット線に、MO3FET
Q6のゲート電極を他方のビット線に交差接続して成る
。
ネル型センスアンプ部SAnのコモンソース電極は定電
流源として機能されるPチャンネル型MO3FETQ7
を介して電源端子Vddに結合され、また、Nチャンネ
ル型センスアンプ部SAnのコモンソース電極は定電流
源として機能されるNチャンネル型MO3FETQ8を
介して回路の接地端子のような他方の電源端子Vssに
結合される。尚、MO8FETQ7.Q8は、上記セン
スアンプ信号φSaがハイレベルにアサートされること
により共にオン動作され、これによってセンスアンプS
Ai□〜SAi、を夫々活性化する。活性化されたセン
スアンプは、副ビット線対を、その微小電位差に応じ、
Pチャンネル型センスアンプ部SAp及びNチャンネル
型センスアンプ部SAnのコモンソース電圧を到達レベ
ルとするように差動増幅する。
〜S B L i4. S B L i4は1対の主ビ
ット線対を共有し、メモリセルアレイ全体として4マツ
トを構成する。1対の主ビット線対を共有する4組みの
副ビット線対は、夫々選択スイッチ回路20を介して当
該主ビット線対に共通接続される。この選択スイッチ回
路20は、所望の主ビット線対における所望の副ビット
線対を当該主ビット線対に選択的に導通可能に構成され
、例えば、ワード線選択信号に基づいて選択されるメモ
リセルを含む副ビット線対と共にそれとワード線を共有
する副ビット線対を主ビット線対と1対1で選択するた
めの所謂マット選択機能の外に、マット選択機能によっ
て選択された個々の副ビット線対を主ビット線単位で当
該主ビット線に対して非導通に制御可能な機能を備える
。
機能は、4組みの副ビット線対5BLi1.5BLi□
〜S B L i、、 S B L i4を夫々主ビッ
ト線対MBLi、MBLiに導通可能にするNチャンネ
ル型第1M08FETQf工〜Q f 4によって達成
する。この第1M03FETQf工〜Qf4は、リード
/ライト動作においてアドレシングされるべきメモリセ
ルが結合されている副ビット線対を選択し得るように、
アドレスデコード結果に基づいてスイッチ制御される。
ト線対を主ビット線単位で当該主ビット線に対して非導
通に制御可能な機能は、夫々の副ビット線対5BLi工
、5BLi□〜S B L i4゜S B L i、と
主ビット線対MBLi、MBLiとノ間ニオイテ上記第
1M08FETQfi〜Qf4に直列に介在されたNチ
ャンネル型第2M05FE T Q s iによって達
成する。この第2M03FE T Q s iは、特に
制限されないが、当該筒2MOS F E T Q s
iを含む主ビット線対M B L i +M B L
iをカラム選択MO3FETQ2を介して共通データ
線CD、CDに導通制御するためにカラムアドレスデコ
ーダ8から出力されるカラム選択信号によってスイッチ
制御される。
に基づいて第1図の副ビット線対5BLi工、5BLi
1に結合された所定のメモリセルが選択される場合には
、第1M08FETQf工及び第2M03FETQsが
オン状態に制御されることにより、当該メモリセルは副
ビット線対5BLi□、5BLi1から主ビット線対M
BLi、MBLiを経由して共通データ線CD、CDに
導通にされる。このとき、メモリセルアレイ1に含まれ
る主ビット線対MBLi、MBLi以外のその他図示し
ない主ビット線対に係る第2M08FETはオフ状態に
制御される。これにより、選択レベルに駆動される所定
1本のワード線によって選択されるメモリセルデータが
読み出される各副ビット線対のためのセンスアンプ即ち
センスアンプSAi工を含む図示しない一列全てのセン
スアンプであって選択メモリマットに含まれるセンスア
ンプは、アクセス対象メモリセルのためのセンスアンプ
SAi工を除き、夫々に対応する図示しない主ビット線
対を負荷とすることなく増幅動作即ち実質的にはリフレ
ッシュ動作のための増幅動作を行うことができる。
。
通にされない主ビット線対に関してはこれを全て副ビッ
ト線と非導通に制御することができるから、少なくとも
選択メモリマットに含まれる個々のセンスアンプにとっ
て不所望な負荷となる主ビット線の数が全体的に減らさ
れ、これによって、センスアンプが主ビット線を充放電
させるときの電力消費量をDRAM全体として低減する
ことができる。
ラス・オンリ・リフレッシュのようなりフレッシュ動作
において、カラムアドレスデコーダ8の出力選択信号は
全て非選択レベルにされる。
03FETQsがオフ状態に制御されることにより、同
様に個々のセンスアンプにとって不所望な負荷となる主
ビット線は副ビット線対に一切導通にされず、リフレッ
シュ動作時には、センスアンプが主ビット線を充放電さ
せるときの電力消費を全て省くことができる。
具体的に説明したが本発明はそれに限定されずその要旨
を逸脱しない範囲において種々変更することができる。
ト線対を夫々2列で入れ子状態で敷設してセンスアンプ
の形成領域を効果的に得ることができるようになってい
るが、本発明はこれに限定されず、各副ビット線対の組
みを1列に敷設するように構成してもよい。また、セン
スアンプは2組みの副ビット線に共用するシェアードセ
ンス方′式にしてもよい。更に、主ビット線を共有する
副ビット線の数は4組に限定されず適宜に決定すること
ができる。
第2M08FETを直列接続して構成したが、両MO8
FETの機能を達成するためのスイッチ制御信号を特別
に形成する回路を設ける場合にはそれら1対のスイッチ
素子を1つのスイッチ素子に置き換えることも可能であ
る。
をその背景となった利用分野であるDRAMに適用した
場合について説明したが1本発明はそれに限定されるも
のではなく、擬似SRAM(スタティック・ランダム・
アクセス・メモリ)、バーチヤリ−もしくは仮想記憶S
RAM、フレームバッファメモリなど各種ダイナミック
形式の半導体記憶装置、さらにはその他揮発性及び不揮
発性の各種記憶形式を持つ半導体記憶装置に広く適用す
ることができる。本発明は、少なくともメモリセルが結
合された複数の副ビット線を夫々選択スイッチ回路を介
して主ビット線に共通接続する主副ビット線方式を備え
た条件のものに適用することができる。
て得られる効果を簡単に説明すれば下記の通りである。
る選択スイッチ回路を、所望の主ビット線における所望
の副ビット線を当該主ビット線に選択的に導通にする回
路構成とすることにより、メモリアクセス時に共通デー
タ線に導通にされない主ビット線に関してはこれを副ビ
ット線と非導通に制御することができ、その結果、セン
スアンプにとって不所望な負荷となる主ビット線の数を
全体的に減らすことができて、センスアンプが主ビット
線を充放電させるときの電力消費量を半導体記憶装置全
体として低減することができ、これによって主副ビット
線方式を採る半導体記憶装置の電力消′11!、量の低
減を達成することができる効果がある。
RA Mにおける所定の主ビット線対に関する構成を
代表的に示した回v4図、 第2図は第1図に示された所定の副ビット線対に関する
詳細な回路図である。 第3図は主副ビット線方式のDRAM全体を示すブロッ
ク図である。 1・・・メモリセルアレイ、2・・・ローアドレスデコ
ーダ、6・・・カラムスイッチ回路、8・・・カラムア
ドレスデコーダ、MBLi、MBLi・・・主ビット線
対、5BLi’1,5BLi1〜5BLi、、5BLi
4・・・副ビット線対、WLL、WLR・・・ワード線
、MC・・・メモリセル、5Ai1〜SAi、・・・セ
ンスアンプ、20・・・選択スイッチ回路、Qf、〜Q
f4・・・第1M08FET、Qs i−第2M0SF
ET、CD、CD・・・共通データ線。 第2図
Claims (1)
- 【特許請求の範囲】 1、メモリセルが結合された複数の副ビット線を夫々選
択スイッチ回路を介して主ビット線に共通接続して成る
構成を複数組備え、カラムスイッチ回路によって上記主
ビット線を選択的に共通データ線に導通可能にする半導
体記憶装置であって、上記選択スイッチ回路は、所望の
主ビット線における所望の副ビット線を当該主ビット線
に選択的に導通にするものであることを特徴とする半導
体記憶装置。 2、上記選択スイッチ回路は、所望の副ビット線を各主
ビット線において共通に選択するための第1スイッチ素
子と、個々の主ビット線において第1スイッチ素子に直
列接続され第1スイッチ素子によって選択された副ビッ
ト線を選択的に所望の主ビット線に導通制御する第2ス
イッチ素子とによって構成される特許請求の範囲第1項
記載の半導体記憶装置。 3、上記第1スイッチ素子は、ワード線選択信号に基づ
いて選択されるメモリセルを含む副ビット線と共にそれ
とワード線を共有する副ビット線を主ビット線と1対1
対応で選択するようにスイッチ制御され、第2スイッチ
素子は、カラムスイッチ回路により共通データ線に導通
にされる主ビット線を副ビット線に導通にするようにス
イッチ制御されるものである特許請求の範囲第2項記載
の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63010734A JP2720158B2 (ja) | 1988-01-22 | 1988-01-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63010734A JP2720158B2 (ja) | 1988-01-22 | 1988-01-22 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01189096A true JPH01189096A (ja) | 1989-07-28 |
JP2720158B2 JP2720158B2 (ja) | 1998-02-25 |
Family
ID=11758521
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63010734A Expired - Lifetime JP2720158B2 (ja) | 1988-01-22 | 1988-01-22 | 半導体記憶装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2720158B2 (ja) |
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