JPH01189096A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置さらは主副ビット線構成の半導
体記憶装置に関し、例えばＤＲＡＭ　（ダイナミック・
ランダム・アクセス・メモリ）の低消費電力化に適用し
て有効な技術に関するものである。

〔従来技術〕

ＤＲＡＭにおいて、記憶容量の増大さらには集積度の向
上により、メモリセルを構成する蓄積容量が小さくされ
ると共に、ビット線に結合されるメモリセルの数が増大
されてビット線の寄生容量が増大し、ビット線に読み出
される信号量は益々小さくさる傾向にある。

この対策として、センスアンプの駆動負荷を小さくする
ためのマット分割もしくはビット線分割が行われる。特
にその場合にビット線の谷側数に応じてカラムスイッチ
回路やカラムアドレスデコーダなどの周辺回路が増えな
いようにする方式として主副ビット線方式がある。

この主副ビット線方式は、メモリセルが結合された複数
の副ビット線を夫々スイッチ素子を介して主ビット線に
共通接続し、これらスイッチ素子はワード線選択信号に
基づいて選択されるメモリセルを含む副ビット線を主ビ
ット線に導通にするようにスイッチ制御される。

なお、主副ビット線方式について記載された文献の例と
しては電子通信情報学会誌ＣＤＭ８７−１（昭和６２年
４月２１日付）がある。

〔発明が解決しようとする課題〕 しかしながら、従来の主副ビット線方式のＤＲＡＭにお
いて上記スイッチ素子は、ワード線選択信号に基づいて
選択されるメモリセルを含む副ビット線とワード線を共
通にする各副ビット線が夫々主ビット線に関してオン状
態に制御されるため、全ての主ビット線は個々に副ビッ
ト線に導通にされ、実際にデータの読み出しに供されな
い主ビット線も、選択された副ビット線につながるセン
スアンプにとって負荷を構成することになる。さらには
、ワード線単位でメモリセルのリフレッシュを行うラス
・オリ・リフレッシュのようなリフレッシユド動作にお
いても主ビット線は個々のセンスアンプにとって負荷を
構成する。このようにセンスアンプにとって主ビット線
が不所望な負荷になる場合、主ビット線には寄生容量が
存在し、特に主副ビット線方式では主ビット線が比較的
長くなっており、これにより不所望な負荷となる多数の
主ビット線が個々のセンスアンプによって充放電される
と、電力消費量が増大するという問題点があった。

本発明の目的は、電力消費量を低減することができる主
副ビット線゛方式の半導体記憶装置を提供することにあ
る。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、メモリセルが結合された複数の副ビット線を
夫々選択スイッチ回路を介して主ビット線に共通接続し
て成る構成を複数組備え、カラムスイッチ回路によりり
上記主ビット線を選択的に共通データ線に導通可能にす
る半導体記憶装置に含まれる、上記選択スイッチ回路を
、所望の主ビット線における所望の副ビット線を当該主
ビット線に選択的に導通にする回路構成とするものであ
る。例えば、上記選択スイッチ回路は、所望の副ビット
線を各主ビット線において共通に選択するための第１ス
イッチ素子と、個々の主ビット線において第１スイッチ
素子に直列接続され第１スイッチ素子によって選択され
た副ビット線を選択的に所望の主ビット線に導通制御す
る第２スイッチ素子とによって構成することができ、ま
た、その場合に、上記第１スイッチ素子は、ワード線選
択信号に基づいて選択されるメモリセルを含む副ビット
線と共にそれとワード線を共有する副ビット線を主ビッ
ト線と１対１対応で選択するようにスイッチ制御し、第
２スイッチ素子は、カラムスイッチ回路により共通デー
タ線に導通にされる主ビット線を副ビット線に導通にす
るようにスイッチ制御することができる。

〔作　用〕

上記した手段によれば、データの読み出し時に共通デー
タ線に導通にされない主ビット線に関してはこれを副ビ
ット線と非導通に制御することができ、また、ＤＲＡＭ
におけるようなリフレッシュ動作時には全ての主ビット
線を副ビット線とは非導通に制御することが可能とされ
ることにより、センスアンプにとって不所望な負荷とな
る主ビット線の数が全体的に減らされ、言い換えるなら
、センスアンプが主ビット線を充放電させるときの電力
消費量が半導体記憶装置全体として低減され、これによ
って主副ビット線方式を採る半導体記憶装置の電力消費
量の低減を達成するものである。

〔実施例〕

第３図は本発明の一実施例である主副ビット線方式のＤ
ＲＡＭ全体を示すブロック図、第１図は第３図に示され
るメモリセルアレイ内の所定の主ビット線対に関する構
成を代表的に示した回路図。

第２図は第１図に示された所定の副ビット線対に関する
詳細な回路図である。

本実施例のＤＲＡＭは特に制限されないが公知の半導体
集積回路製造技術によって１つの半導体基板に形成され
ており、更に第１図に示されるように１対の主ビット線
対ＭＢＬｉ、ＭＢＬｉに対して４対の副ビット線対５Ｂ
Ｌｉ工、５ＢＬｉ工〜Ｓ　Ｂ　Ｌ　ｉ、、　Ｓ　Ｂ　Ｌ
　ｉ、を備えた４マツト構成とされる。

先ず、第３図に基づいて本実施例のＤＲＡＭを概略的に
説明する。

このＤＲＡＭはダイナミック型メモリセルを複数個マト
リクス配置して成るメモリセルアレイ１を有する。メモ
リセルは、特に制限されないが、折り返しデータ線方式
によってレイアウトされた副ビット線対の夫々に１個お
きに等しい数づつデータ入出力端子を介して結合され、
各メモリセルの選択端子は、夫々に対応する列のワード
線に結合されている。ワード線の選択はローアドレスデ
コーダ２が行う。このローアドレスデコーダ２は、ロー
アドレスバッファ及びアドレスラッチ３から供給される
内部ローアドレス信号ａ。、ａ。”’ａｉ。

ａｉを解読してこれに対応する所定のワード線を選択レ
ベルに駆動する。内部ローアドレス信号ａ６、ａ０〜ａ
ｉ、ａｉは、外部から供給されるローアドレス信号Ａ０
〜Ａｉに基づいて形成される。

各副ビット線対の一端側は差動増幅型のセンスアンプに
夫々結合される。これらセンスアンプは、その動作が開
始されると、副ビット線対の間の微小電位差を検出して
これを増幅する。また、センスアンプにより副ビット線
対の電位差を検出してこれを増幅する前に各副ビット線
対に判定レベルを与えるビット線プリチャージ回路が各
副ビット線対に設けられている。

一方、上記副ビット線対は、４組を単位としてその中で
所望の１組が選択的に主ビット線対に導通にされるが、
この主ビット線対は、カラムスイッチ回路６を介して共
通データ線対７に共通接続される。このカラムスイッチ
回路６には主ビット線対を選択的に共通データ線対７に
導通にするためのカラム選択スイッチ素子が含まれ、こ
れらスイッチ素子は、カラムアドレスデコーダ８から出
力される選択信号によってスイッチ制御される。

このカラムアドレスデコーダ８にはカラムアドレスバッ
ファ及びアドレスラッチ９から内部カラムアドレス信号
ａ　ｊ　、　ａ　ｊ　＝　ａ　ｎ　、　ａ　ｎが供給さ
れる。この内部カラムアドレス信号ａｊ、ａｊ＝ａｎ、
ａｎは、外部から供給されるカラムアドレス信号Ａ　ｊ
　”　Ａ　ｎに基づいて形成される。

上記共通データ線対７は、メインアンプ、データ入カバ
ソファ及びデータ出力バッファを會むデータ入出力回路
１０に結合される。

ＤＲＡＭ全体の内部タイミング制御はタイミングコント
ローラ１１が行う。このタイミングコントローラ１１は
、外部制御信号としてＲＡＳ　（ロー・アドレス・スト
ローブ）信号、ＣＡＳ　（カラム・アドレス・ストロー
ブ）信号、ＷＥ（ライトイ・ネーブル）信号が供給され
る。上記ＲＡＳ信号及びＣＡＳ信号は動作モードの設定
さらには内部タイミング生成のための基本的信号とされ
る。

また、ＷＥ倍信号、リード／ライト動作を指示する信号
とされる。このタイミングコントローラ１１は、外部制
御信号に基づいて内部を所定の手順に従って制御するた
めの各種内部制御信号を形成するが、第３図にはワード
線選択動作確定後にセンスアンプを活性化するためのセ
ンスアンプ信号φｓａ、及びＲＡＳ信号のネゲート期間
にビット線プリチャージを指示するプリチャージ信号φ
ｐＣが代表的に示されている。

本実施例のＤＲＡＭにおいて、上記ＲＡＳ信号のアサー
ト期間がアクセスサイクルとされ、タイミングコントロ
ーラ１１はＲＡＳ信号がアサートされると、その内部制
御手順に従って各部の動作制御を行う。即ち、ローアド
レス信号Ａ。−Ａｉ及びカラ１１アドレス信号Ａｊ”Ａ
ｎが所定の順番でローアドレスバッファ及びアドレスラ
ッチ３とカラムドレスバッファ及びアドレスラッチ９に
取り込まれると共に、取り込まれたアドレス信号をロー
アドレスデコーダ２及びカラムアドレスデコーダ８がデ
コードして、入力アドレス信号に対応するメモリセルが
共通データ線対７に導通にされ、メモリ・リード／メモ
リ・ライートなどの動作指示に従って、メモリセルデー
タがデータ入出力回路１０から外部に与えられ、又はデ
ータ入出力回路１０から供給されたデータが上記アドレ
シングされたメモリセルに書き込まれる。

次に１対の主ビット線対ＭＢＬｉ、ＭＢＬｉに関する構
成を第１図及び第２図に基づいて詳細に説明する。

主ビット線対ＭＢＬｉ、ＭＢＬｉには、特に制限されな
いが、金属シリサイドもしくはアルミニウムなどの金属
によって構成され、また主ビット線対ＭＢＬｉ、ＭＢＬ
ｉを共有する４組みの副ビット線５ＢＬｉ、、５ＢＬｉ
□〜ＳＢＬ、ｉ４．ＳＢ工、ｉ４は、特に制限されない
が、メモリセルの選択端子電極を兼ねる多結晶シリコン
もしくはシリサイドによって構成される。特に制限され
ないが、副ビット線５ＢＬｉ工、５ＢＬｉ工とＳ　Ｂ　
Ｌ　ｉ２゜Ｓ　Ｂ　Ｌ　ｉ２とは第１図に示されるよう
に入れ子状態で２列に敷設され、また同様に副ビット線
ＳＢＬ　ｉ、、　Ｓ　Ｂ　Ｌ　ｉ、とＳ　Ｂ　Ｌ　ｉ４
．　Ｓ　Ｂ　Ｌ　ｉ４とは入れ子状態で２列に敷設され
る。

第１図に代表的に示される主ビット線対ＭＢＩ、ｉ、Ｍ
ＢＬｉは、上記カラムアドレスデコーダ８の出力選択信
号によってスイッチ制御されるＮチャンネル型カラム選
択ＭＯ８ＦＥＴＱ２を介して共通データ線ＣＤ、ＣＤに
結合される。副ビット線対５ＢＬｉ工、５ＢＬｉ工〜５
ＢＬｉ４，５ＢＬｉ４には、Ｎチャンネル型選択ＭＯ８
ＦＥＴＱＩと蓄積容量Ｃｓが直列接続されて成る１トラ
ンジスタ型メモリセルＭＣがそのデータ入出力端子を介
して交互に結合される。各メモリセルＭＣの蓄積容量Ｃ
ｓには、特に制限されないが、回路の一方の電源電圧Ｖ
ｄｄの半分に相当する電圧Ｖｄｄ／２が与えられる。尚
、第１図においてメモリセルＭＣは○印で示される。

各メモリセルＭＣの選択端子は、代表的に示された複数
本のワード線ＷＬＬ、ＷＬＲに夫々列毎に結合される。

ワード線ＷＬＬ、ＷＬＲの選択レベルは特に制限されな
いが電源電圧Ｖｄｄ以上にブートストラップされたレベ
ルとされる。

上記副ビット線対５ＢＬｉ１，５ＢＬｉ□〜ＳＢＬ　ｉ
４．　Ｓ　Ｂ　Ｌ　ｉ４には夫々プリチャージ回路（第
２図において代表的にＰＲＣで示される）及びセンスア
ンプＳＡｉ工〜５Ａｉ４に結合されている。

上記プリチャージ回路ＰＲＣは、特に制限されないが、
チップ非選択期間の所定タイミングにオン動作されるこ
とによって対を成す副ビット線をリークさせて平衡化す
る１対のＮチャンネル型イコライズＭＯ８ＦＥＴＱＩＩ
、Ｑ１２を備え１両ＭＯ５ＦＥＴＱＩＩ、Ｑ１２の結合
ノードを介して、リーク電流などを補償するためにプリ
チャージ電圧Ｖｄ　ｄ／２を各副ビット線対に供給可能
に構成される。イコライズＭＯ８ＦＥＴＱＩＩ、Ｑ１２
は、チップ非選択期間においてハイレベルに制御される
ような上記プリチャージ信号φｐＱによってスイッチ制
御される。このプリチャージ回路ＰＲＣは、メモリアク
セス開始前にビット線対をその動作上望ましいレベルに
プリチャージする共に、メモリセルデータの読み出しに
当たっては、判定レベルＶｄｄ／２を与える。

センスアンプＳ　Ａ　ｘ　１〜５Ａｉ４は、特に制限さ
れないが、その詳細を示す第２図のように、Ｐチャンネ
ル型センスアンプ部ＳＡｐとＮチャンネル型センスアン
プ部ＳＡｎによって構成される相補型ＭＯＳスタティッ
ク構成とされる。上記Ｎチャンネル型センスアンプ部Ｓ
Ａｎは、ソース電極が共通接続されたＮチャンネル型Ｍ
Ｏ５ＦＥＴＱ３及びＱ４のドレイン電極を夫々ビット線
対に結合すると共に、ＭＯＳＦＥＴＱ３のゲート電極を
−方のビット線に、ＭＯ３ＦＥＴＱ４のゲート電極を他
方のビット線に交差接続して成る。同様に、Ｐチャンネ
ル型センスアンプ部ＳＡｐは、ソース電極が共通接続さ
れたＰチャンネル型ＭＯ８ＦＥＴＱ５及びＱ６のドレイ
ン電極を夫々ビット線対に結合すると共に、ＭＯ８ＦＥ
ＴＱ５のゲート電極を一方のビット線に、ＭＯ３ＦＥＴ
Ｑ６のゲート電極を他方のビット線に交差接続して成る
。

上記Ｐチャンネル型センスアンプ部ＳＡｐ及びＮチャン
ネル型センスアンプ部ＳＡｎのコモンソース電極は定電
流源として機能されるＰチャンネル型ＭＯ３ＦＥＴＱ７
を介して電源端子Ｖｄｄに結合され、また、Ｎチャンネ
ル型センスアンプ部ＳＡｎのコモンソース電極は定電流
源として機能されるＮチャンネル型ＭＯ３ＦＥＴＱ８を
介して回路の接地端子のような他方の電源端子Ｖｓｓに
結合される。尚、ＭＯ８ＦＥＴＱ７．Ｑ８は、上記セン
スアンプ信号φＳａがハイレベルにアサートされること
により共にオン動作され、これによってセンスアンプＳ
Ａｉ□〜ＳＡｉ、を夫々活性化する。活性化されたセン
スアンプは、副ビット線対を、その微小電位差に応じ、
Ｐチャンネル型センスアンプ部ＳＡｐ及びＮチャンネル
型センスアンプ部ＳＡｎのコモンソース電圧を到達レベ
ルとするように差動増幅する。

ここで、４組みの副ビット線対５ＢＬｉ□、５ＢＬｉ□
〜Ｓ　Ｂ　Ｌ　ｉ４．　Ｓ　Ｂ　Ｌ　ｉ４は１対の主ビ
ット線対を共有し、メモリセルアレイ全体として４マツ
トを構成する。１対の主ビット線対を共有する４組みの
副ビット線対は、夫々選択スイッチ回路２０を介して当
該主ビット線対に共通接続される。この選択スイッチ回
路２０は、所望の主ビット線対における所望の副ビット
線対を当該主ビット線対に選択的に導通可能に構成され
、例えば、ワード線選択信号に基づいて選択されるメモ
リセルを含む副ビット線対と共にそれとワード線を共有
する副ビット線対を主ビット線対と１対１で選択するた
めの所謂マット選択機能の外に、マット選択機能によっ
て選択された個々の副ビット線対を主ビット線単位で当
該主ビット線に対して非導通に制御可能な機能を備える
。

本実施例の選択スイッチ回路２０において、マット選択
機能は、４組みの副ビット線対５ＢＬｉ１．５ＢＬｉ□
〜Ｓ　Ｂ　Ｌ　ｉ、、　Ｓ　Ｂ　Ｌ　ｉ４を夫々主ビッ
ト線対ＭＢＬｉ、ＭＢＬｉに導通可能にするＮチャンネ
ル型第１Ｍ０８ＦＥＴＱｆ工〜Ｑ　ｆ　４によって達成
する。この第１Ｍ０３ＦＥＴＱｆ工〜Ｑｆ４は、リード
／ライト動作においてアドレシングされるべきメモリセ
ルが結合されている副ビット線対を選択し得るように、
アドレスデコード結果に基づいてスイッチ制御される。

また、マット選択機能によって選択された個々の副ビッ
ト線対を主ビット線単位で当該主ビット線に対して非導
通に制御可能な機能は、夫々の副ビット線対５ＢＬｉ工
、５ＢＬｉ□〜Ｓ　Ｂ　Ｌ　ｉ４゜Ｓ　Ｂ　Ｌ　ｉ、と
主ビット線対ＭＢＬｉ、ＭＢＬｉとノ間ニオイテ上記第
１Ｍ０８ＦＥＴＱｆｉ〜Ｑｆ４に直列に介在されたＮチ
ャンネル型第２Ｍ０５ＦＥ　Ｔ　Ｑ　ｓ　ｉによって達
成する。この第２Ｍ０３ＦＥ　Ｔ　Ｑ　ｓ　ｉは、特に
制限されないが、当該筒２ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ
　ｉを含む主ビット線対Ｍ　Ｂ　Ｌ　ｉ　＋Ｍ　Ｂ　Ｌ
　ｉをカラム選択ＭＯ３ＦＥＴＱ２を介して共通データ
線ＣＤ、ＣＤに導通制御するためにカラムアドレスデコ
ーダ８から出力されるカラム選択信号によってスイッチ
制御される。

したがって、例えば、外部から供給されるアドレス信号
に基づいて第１図の副ビット線対５ＢＬｉ工、５ＢＬｉ
１に結合された所定のメモリセルが選択される場合には
、第１Ｍ０８ＦＥＴＱｆ工及び第２Ｍ０３ＦＥＴＱｓが
オン状態に制御されることにより、当該メモリセルは副
ビット線対５ＢＬｉ□、５ＢＬｉ１から主ビット線対Ｍ
ＢＬｉ、ＭＢＬｉを経由して共通データ線ＣＤ、ＣＤに
導通にされる。このとき、メモリセルアレイ１に含まれ
る主ビット線対ＭＢＬｉ、ＭＢＬｉ以外のその他図示し
ない主ビット線対に係る第２Ｍ０８ＦＥＴはオフ状態に
制御される。これにより、選択レベルに駆動される所定
１本のワード線によって選択されるメモリセルデータが
読み出される各副ビット線対のためのセンスアンプ即ち
センスアンプＳＡｉ工を含む図示しない一列全てのセン
スアンプであって選択メモリマットに含まれるセンスア
ンプは、アクセス対象メモリセルのためのセンスアンプ
ＳＡｉ工を除き、夫々に対応する図示しない主ビット線
対を負荷とすることなく増幅動作即ち実質的にはリフレ
ッシュ動作のための増幅動作を行うことができる。

上記実施例によれば以下の作用効果を得ることができる
。

（１）メモリアクセス時に共通データ線ＣＤ、ＣＤに導
通にされない主ビット線対に関してはこれを全て副ビッ
ト線と非導通に制御することができるから、少なくとも
選択メモリマットに含まれる個々のセンスアンプにとっ
て不所望な負荷となる主ビット線の数が全体的に減らさ
れ、これによって、センスアンプが主ビット線を充放電
させるときの電力消費量をＤＲＡＭ全体として低減する
ことができる。

（２）ワード線単位でメモリセルのリフレッシュを行う
ラス・オンリ・リフレッシュのようなりフレッシュ動作
において、カラムアドレスデコーダ８の出力選択信号は
全て非選択レベルにされる。

これにより、当該リフレッシュ動作時には全ての第２Ｍ
０３ＦＥＴＱｓがオフ状態に制御されることにより、同
様に個々のセンスアンプにとって不所望な負荷となる主
ビット線は副ビット線対に一切導通にされず、リフレッ
シュ動作時には、センスアンプが主ビット線を充放電さ
せるときの電力消費を全て省くことができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されずその要旨
を逸脱しない範囲において種々変更することができる。

例えば、上記実施例の主副ビット線構造は２対の副ビッ
ト線対を夫々２列で入れ子状態で敷設してセンスアンプ
の形成領域を効果的に得ることができるようになってい
るが、本発明はこれに限定されず、各副ビット線対の組
みを１列に敷設するように構成してもよい。また、セン
スアンプは２組みの副ビット線に共用するシェアードセ
ンス方′式にしてもよい。更に、主ビット線を共有する
副ビット線の数は４組に限定されず適宜に決定すること
ができる。

また、上記実施例の選択スイッチ回路２０は、第１及び
第２Ｍ０８ＦＥＴを直列接続して構成したが、両ＭＯ８
ＦＥＴの機能を達成するためのスイッチ制御信号を特別
に形成する回路を設ける場合にはそれら１対のスイッチ
素子を１つのスイッチ素子に置き換えることも可能であ
る。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＤＲＡＭに適用した
場合について説明したが１本発明はそれに限定されるも
のではなく、擬似ＳＲＡＭ（スタティック・ランダム・
アクセス・メモリ）、バーチヤリ−もしくは仮想記憶Ｓ
ＲＡＭ、フレームバッファメモリなど各種ダイナミック
形式の半導体記憶装置、さらにはその他揮発性及び不揮
発性の各種記憶形式を持つ半導体記憶装置に広く適用す
ることができる。本発明は、少なくともメモリセルが結
合された複数の副ビット線を夫々選択スイッチ回路を介
して主ビット線に共通接続する主副ビット線方式を備え
た条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、複数の副ビット線を夫々主ビット線に接続す
る選択スイッチ回路を、所望の主ビット線における所望
の副ビット線を当該主ビット線に選択的に導通にする回
路構成とすることにより、メモリアクセス時に共通デー
タ線に導通にされない主ビット線に関してはこれを副ビ
ット線と非導通に制御することができ、その結果、セン
スアンプにとって不所望な負荷となる主ビット線の数を
全体的に減らすことができて、センスアンプが主ビット
線を充放電させるときの電力消費量を半導体記憶装置全
体として低減することができ、これによって主副ビット
線方式を採る半導体記憶装置の電力消′１１！、量の低
減を達成することができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例である主副ビット線方式のり
　ＲＡ　Ｍにおける所定の主ビット線対に関する構成を
代表的に示した回ｖ４図、 第２図は第１図に示された所定の副ビット線対に関する
詳細な回路図である。 第３図は主副ビット線方式のＤＲＡＭ全体を示すブロッ
ク図である。 １・・・メモリセルアレイ、２・・・ローアドレスデコ
ーダ、６・・・カラムスイッチ回路、８・・・カラムア
ドレスデコーダ、ＭＢＬｉ、ＭＢＬｉ・・・主ビット線
対、５ＢＬｉ’１，５ＢＬｉ１〜５ＢＬｉ、、５ＢＬｉ
４・・・副ビット線対、ＷＬＬ、ＷＬＲ・・・ワード線
、ＭＣ・・・メモリセル、５Ａｉ１〜ＳＡｉ、・・・セ
ンスアンプ、２０・・・選択スイッチ回路、Ｑｆ、〜Ｑ
ｆ４・・・第１Ｍ０８ＦＥＴ、Ｑｓ　ｉ−第２Ｍ０ＳＦ
ＥＴ、ＣＤ、ＣＤ・・・共通データ線。 第２図

Claims (1)

1. 【特許請求の範囲】 １、メモリセルが結合された複数の副ビット線を夫々選
   択スイッチ回路を介して主ビット線に共通接続して成る
   構成を複数組備え、カラムスイッチ回路によって上記主
   ビット線を選択的に共通データ線に導通可能にする半導
   体記憶装置であって、上記選択スイッチ回路は、所望の
   主ビット線における所望の副ビット線を当該主ビット線
   に選択的に導通にするものであることを特徴とする半導
   体記憶装置。 ２、上記選択スイッチ回路は、所望の副ビット線を各主
   ビット線において共通に選択するための第１スイッチ素
   子と、個々の主ビット線において第１スイッチ素子に直
   列接続され第１スイッチ素子によって選択された副ビッ
   ト線を選択的に所望の主ビット線に導通制御する第２ス
   イッチ素子とによって構成される特許請求の範囲第１項
   記載の半導体記憶装置。 ３、上記第１スイッチ素子は、ワード線選択信号に基づ
   いて選択されるメモリセルを含む副ビット線と共にそれ
   とワード線を共有する副ビット線を主ビット線と１対１
   対応で選択するようにスイッチ制御され、第２スイッチ
   素子は、カラムスイッチ回路により共通データ線に導通
   にされる主ビット線を副ビット線に導通にするようにス
   イッチ制御されるものである特許請求の範囲第２項記載
   の半導体記憶装置。