KR880010420A - 분할된 비트 부하와 데이타 버스 라인을 갖는 반도체 메모리 - Google Patents

분할된 비트 부하와 데이타 버스 라인을 갖는 반도체 메모리 Download PDF

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KR880010420A
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오사무 미나또
시게루 온죠우
고우이찌로우 이시바시
도시아끼 마스하라
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미다 가쓰시게
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Abstract

내용 없음

Description

분할된 비트 부하와 데이터 버스 라인을 갖는 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 스테이틱 RAM메모리의 개략적 설명도,
제2도는 단일 워드 구조를 사용하는 제도,
제3도는 스테이틱 RAM를 위한 이중 워드 구조의 제오 시스템의 설명도.

Claims (16)

  1. 각각의 메모리 셀이 여러개의 워드 라인의 하나와 적어도 하나의 비트 라인과 접속되어 있으며, 각각의 매트는 여러개의 메모리 셀을 포함하는 여러개의 메모리 매트, 메모리 셀읠 선택된 행을 어드레스로 워드 라인의 하나를 선택하는 X디코더 수단, 적어도 라이트 모드 동안 입력된 어드레스에 따라 메모리 셀의 선택된 부분에 비트 라인 부하를 선택적으로 접속하는 여러개의 제어수단, 공통 데이터 버스에 전송하도록 비트 라인을 선택적으로 스위칭하는 Y디코더 수단을 포함하는 반도체 메모리.
  2. 특허청구의 범위 제1항에 있어서, 제어 수단은 각각의 비트 라인과 동작적으로 접속된 적어도 하나의 트랜지스터를 포함하며, 트랜지스터는 부하를 선택적으로 인가하기 위해 Y디코더 수단에 의해 도통 및 비도통되어 비트 라인을 선택하는 반도체 메모리.
  3. 특허청구의 범위 제2항에 있어서, 비트 라인 부하는 제1의 트랜지스터와 병렬로 접속된 제2의 트랜지스터를 포함하는 반도체 메모리.
  4. 특허청구의 범위 제1항에 있어서, 메모리 셀은 하나가 하이하고 다른 하나가 로우인 2개의 출력을 갖는 적어도 하나의 플립플롭을 포함하며, 2개의 비트 라인을 각각 2개의 플립플롭 출력에 하나의 비트 라인. 각각의 메모리 셀과 접속하고, 부하 스위칭 수단은 동시에 활서화 되는 트랜지스터 쌍을 포함하여 부하에 비트 라인 각각의 쌍을 접소하는 반도체 메모리.
  5. 특허청구의 범위 제1항에 있어서, 공통 데이터 버스는 여러개의 공통 데이터 버스 세그먼트를 포함하며, 각각의 데이터 버스 세그먼트는 메모리 매트의 하나에서 비트 라인과 동작적으로 접속되고, 또 선택된 메모리 셀 플립플롭에서 하이 및 로우 출력 신호를 입력하여 증폭하기 위한 적어도 2개의 입력과 하이 및 로우메모리 플립플롭 출력을 제 1단 증폭시켜서 출력하기 위한 2개의 입력과 증폭된 하이 및 로우 플립플롭신호로 출력 데이터 버스를 구동하는 2개의 출력을 갖는 구동 증폭기 수단을 포함하는 반도체 메모리.
  6. 특허청구의 범위 제6항에 있어서, 데이터 버스는 각각의 활성화 매트에 대응하는 하나의 세그먼트로 분할되는 것에 의해, M개의 실효 매트는 각각의 데이터 버스 세그먼트와 내부 접속되어 있는 반도체 메모리.
  7. 각각의 메모리 셀이 여러개의 워드라인 하나와 적어도 하나의 비트 라인과 접속되어 있으며, 각각의 비트는 여러개의 메모리 셀을 포함하는 여러개의 메모리 매트, 메모리 셀의 선택된 행을 어드레스로 워드 라인의 하나를 선택하는 X 디코더 수단은 매트 각각의 워드 라인이 2이상의 정수 M개로 분할되는 이중 워드 구조를 가지며, 각각의 매트는 M개의 실효 매트로 작용하며, 각각의 활성화 매트에 대응하는 하나의 세그먼트로 분할되는 공통 데이터 버스에 전송하도록 비트 라인을 선택적으로 스위칭하는 Y 디코더 수단에 의해 M개의 실효 매트가 각각의 공통 데이터 버스 세그먼트와 내부 접속되는 것을 포함하는 반도체 메모리.
  8. 매트가 여러개의 메모리 셀을 포함하는 제1의 여러개 메모리 메트 메모리 셀의 열을 어드레스로 비트 라인을 선택하는 Y 디코더 수단, 각각의 매트가 여러개의 실효 매트로 분할되며 워드 라인의 부분을 선택하는 X 디코더 수단, 여러개의 실효 매트가 각각의 공통 데이터 버스 세그먼트와 접속되는 것에 의해, 각각의 공통 데이터 버스 세그먼트는 하나의 메트 비트 라인과 접속되는 제1의 공통 데이터 버스 세그먼트, 각각의 공통 데이터 버스 세그먼트와 접속되는 여러개의 센스 증폭기를 포함하는 반도체 메모리.
  9. 특허청구의 범위 제9항에 있어서, 각각의 매트가 적어도 2개의 실효 매트를 분할되는 것에 의해서, X 디코더 수단이 각각의 매트 근처 부분에 인접한 메모리 셀을 어드레스 하기 위해 근처 부분의 워드 라인과 접속하고 각각의 메트 먼곳 부분에서 워드 라인을 어드레스하기 위해 먼곳 부분의 워드 라인에 배선츠응로 접속하는 반도체 메모리.
  10. 특허청구의 범위 제9항에 있어서, 비트 라인의 n개의 쌍으로 어드레스하여 대응하는 공통 데이터 버스 세그먼트와 접속되며, 공통 데이터 버스 세그먼트는 대응하는 2n개의 배선을 갖는 반도체 메모리.
  11. 특허청구의 범위 제11항에 있어서, 또, 각각의 센스 증폭기가 데이터 신호를 증폭하기 위해 2개 외 공통 데이터 버스 라인 배선과 접속되는 2n개의 센스 증폭기, 각각의 구동 증폭기가 센스 증폭기의 하나와 접속되어 그 출력을 증폭하며, 구동 증폭기는 데이터 신호를 전송하기 위해 출력 데이터 버스와 접속되는 n개쌍의 구동 증폭기를 포함하는 반도체 메모리.
  12. 특허청구의 범위 제12항에 있어서, 각각의 메모리 셀은 플립플롭 출력의 하나가 비트 라인의 각각의 쌍하나와 내부 접속되고 플립플롭 출력의 다른 하나가 비트 라인 각각의 쌍의 다른 하나와 접속되는 2개의 출력을 갖는 플립플롭을 포함하며, 플립플롭은 하나의 하이 출력과 하나의 로우 출력을 가지며, 각각의 센스 및 구동 증폭기의 쌍은 하이 및 로우 플립플롭 출력의 하나를 받는 것에 의해 하이 및 로우 출력이 증폭되어 그 차이의 진폭이 2배로 되는 반도체 메모리.
  13. 특허청구의 범위 제9항에 있어서, Y 디코더 수단은 공통 데이터 버스 세그먼트를 전송하도록 비트 라인을 선택적으로 스위치하여, 데이터가 데이터 버스에서 메모리 셀로 라이트될 수 있고 메모리 셀에서의 데이터가 공통 데이터 버스 세그먼트를 리드될 수 있는 반도체 메모리.
  14. 특허청구의 범위 제9항에 있어서 또, 데이터가 비트 라인과 접속된 메모리 셀로 라이트 되는 동안 라이트 동작을 안정화하게 각각의 비트 라인에 부하를 선택적으로 인가하는 비트 라인 부하 수단을 포함하는 반도체 메모리.
  15. 특허청구의 범위 제15항에 있어서 또, 부하와 비트 라인의 부분만 선택적으로 접속하기 위해 비트 라인부하와 비트 라인 사이에 접속된 부하 제어수단을 포함하며, 라이트 공작 동안 전력 소비를 감소시키는 반도체 메모리.
  16. 여러개의 워드 라인의 하나와 여러개의 비트 라인의 적어도 하나의 접속하는 여러개의 메모리 셀을 포함하는 반도체 메모리에 있어서, 워드 라인의 하나와 접속된 메모리 셀을 인에이블하며, 부하와 비트 라인의 부분만 접속하며, 부하와 접속되어 있는 비트 라인의 적어도 하나와 공통 데이터 버스를 접속하며, 데이터를 라이트 하여 워드 라인에 의해 적어도 하나의 비트 라인을 따라 공통 데이터 버스에서 인에이블된 적어도 하나의 메모리 데이터를 전송하는 데이터의 라이트 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880001819A 1987-02-23 1988-02-22 분할된 비트 부하와 데이타 버스 라인을 갖는 반도체 메모리 KR910002964B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100324013B1 (ko) * 1994-04-27 2002-05-13 박종섭 반도체소자의데이타전송방법및그장치

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5172335A (en) * 1987-02-23 1992-12-15 Hitachi, Ltd. Semiconductor memory with divided bit load and data bus lines
US5140550A (en) * 1987-03-16 1992-08-18 Hitachi Ltd. Semiconductor memory device
KR910002034B1 (ko) * 1988-07-21 1991-03-30 삼성전자 주식회사 다분할형 메모리 어레이의 충전등화회로
JP2875321B2 (ja) * 1990-01-29 1999-03-31 沖電気工業株式会社 半導体記憶装置
JP2853407B2 (ja) * 1991-10-09 1999-02-03 日本電気株式会社 半導体メモリ
US5729501A (en) * 1995-09-08 1998-03-17 International Business Machines Corporation High Speed SRAM with or-gate sense
KR100474553B1 (ko) * 1997-05-10 2005-06-27 주식회사 하이닉스반도체 이중데이타버스라인센스앰프를갖는반도체메모리장치
US6745336B1 (en) * 1999-05-20 2004-06-01 Princeton University System and method of operand value based processor optimization by detecting a condition of pre-determined number of bits and selectively disabling pre-determined bit-fields by clock gating
JP4256305B2 (ja) * 2004-06-09 2009-04-22 株式会社東芝 半導体記憶装置
CN105448329B (zh) * 2014-06-30 2018-08-21 展讯通信（上海）有限公司 静态随机存储器及其数据写入方法、输入输出电路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58147884A (ja) * 1982-02-26 1983-09-02 Toshiba Corp ダイナミック型半導体記憶装置
JPS58211393A (ja) * 1982-06-02 1983-12-08 Mitsubishi Electric Corp 半導体メモリ装置
JPS59104791A (ja) * 1982-12-04 1984-06-16 Fujitsu Ltd 半導体記憶装置
US4554646A (en) * 1983-10-17 1985-11-19 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
JPS60234295A (ja) * 1984-05-04 1985-11-20 Fujitsu Ltd 半導体記憶装置
JPS6180597A (ja) * 1984-09-26 1986-04-24 Hitachi Ltd 半導体記憶装置
US4758993A (en) * 1984-11-19 1988-07-19 Fujitsu Limited Random access memory device formed on a semiconductor substrate having an array of memory cells divided into sub-arrays
JPH0778993B2 (ja) * 1985-11-05 1995-08-23 株式会社日立製作所 半導体メモリ
JPS63239675A (ja) * 1986-11-27 1988-10-05 Toshiba Corp 半導体記憶装置
US4807189A (en) * 1987-08-05 1989-02-21 Texas Instruments Incorporated Read/write memory having a multiple column select mode

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100324013B1 (ko) * 1994-04-27 2002-05-13 박종섭 반도체소자의데이타전송방법및그장치

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